JP2002500451A - ピーク周波数において電磁妨害雑音を減少させるための複数の同期信号に対する制御可能遅延装置。 - Google Patents
ピーク周波数において電磁妨害雑音を減少させるための複数の同期信号に対する制御可能遅延装置。Info
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Abstract
Description
わけ、本発明は、かかる信号伝送における電磁妨害雑音(EMI)を減少させる
ことに関する。
れて位置する種々の装置間のデータ通信が、ますます重要になっている。特に、
図形または映像情報、複数の入出力チャネル、ローカルエリアネットワーク等を
用いる集約的なデータ消費システムにおいてデータ通信に必要とされる大量のデ
ータを考慮して、かかるデータ通信を非常に高速で提供することもますます望ま
れている。従って、現在、回路基板上の種々のチップ、システムの種々の回路基
板、及び異なるシステムの中で、互いの高速データ通信を提供することが、かつ
てないほど望まれている。
を超える実質的な電磁妨害雑音(EMI)の放射である。駆動して伝送するデー
タ回線数とデータ速度が増大するにつれて、放射されるEMIは、それに対応し
て増大する。
ゃへい(シールド)が含まれる。物理的なしゃへいはEMI放射を減少させるこ
とが可能であるが、物理的なしゃへいは、かさばり、且つ費用がかかり、また必
要とされる周波数に応じてEMI放射を十分に減少させるのに十分効果的でない
可能性もある。
明は、複数の同期信号の伝送中に放射されたEMIを減少するために複数の制御
可能な遅延装置の使用に関する。それぞれの制御可能な遅延装置は、制御された
遅延を伝送される対応する信号に導入する。制御された遅延により、ピーク周波
数において複数の信号の結合された強さが、実質的に減少する。これにより、こ
れらのピーク周波数において減少したEMI放射をもたらす。
この例のシステムは、n+1データ信号d0(t)、d1(t)、d2(t)、・・・、dn(t)、及 び1つのクロック信号ck(t)を伝送する。信号の各々が時間的に周期的な点での み遷移することができるので、信号はデジタルであり、且つ同期されている。と
りわけ、信号の各々は、時間t=0、T、2T、3T、・・・で遷移することができ、一
方データ信号d0、d1、d2、・・・、dnは、時間t=iTで遷移したり、または遷移し
なくてもよい。ここで、iは整数であり、クロック信号ckは常に時間t=iTで遷移
する。例えば、時間t=Tで、データ信号d0が1(H)から0(L)に遷移し、デ ータ信号d1が1で同じままであり、データ信号d2が0から1に遷移し、・・・、
データ信号dnが1から0に遷移しており、またクロック信号ckが1から0に遷移
している。当然のことながら、当業者により、信号が、特定のシステムの種々の
技術的な特性に左右される特定の許容誤差の範囲内にあるように同期されている
ことが理解されよう。
テムからの複数の同期信号のタイミング図を示す。遷移が同期せず、信号が「わ
ずかに同期からずれて」いる。例えば、時間t=Tで、データ信号d0の1から0へ の遷移が、Δ0で表示された制御された時間間隔だけ意図的に遅延されている。 データ信号d2の0から1への遷移が、Δ2で表示された別の制御された時間間隔 だけ意図的に遅延されている。・・・データ信号dnの1から0への遷移が、Δn で表示された更に別の時間間隔だけ意図的に遅延されている。最後に、クロック
信号ckの遷移が、Δckで表示された更に別の制御された時間間隔だけ意図的に遅
延されている。制御された時間間隔のそれぞれは、Tに比べて大きさで大幅に小
さく、そして制御された時間間隔は概して互いに長さで異なるので、種々の信号
の遷移は概してわずかに同期からずれている。制御された時間間隔の長さは、擬
似乱数発生器により、または時間間隔の長さを分配する他の方法により生成され
ることが可能であり、そのため遷移がわずかに同期からずれる。
クトルは、図1Aに図示されたような同期信号のフーリエ変換に対応する。かか
るフーリエ変換の詳細は、当業者に良く知られている。更に、当業者は、図2A
のフーリエスペクトルが定量的に正確であることを意味しない定性的な描写であ
ることを理解するであろう。
れらの主ピークは狭く、比較的高い。また、主ピークのそれぞれの周囲に「従属
した(satellite)」ピーク、又はサイドローブもある。
る最大レベルより高い。この最大レベルは、図2AにおいてEMC限界として示
されている。図2Aに示される例において、3f0における主ピークもEMC限界 より高い。EMC限界より高いこのようなピークは、信号が許容できない量の電
磁妨害雑音(EMI)を放射していることを意味する。
た複数の同期信号の周波数スペクトルを示す。図2Bの説明上のスペクトルは、
図1Bに示されたようなわずかに同期がずれた信号のフーリエ変換に対応する。
かかるフーリエ変換の詳細は、当業者に良く知られている。更に、当業者は、図
2Bのフーリエスペクトルが定量的に正確であることを意味しない定性的な描写
であることを理解するであろう。
された「主」ピークを有しており、ここでf0は1/Tに比例する。しかしながら
、図2Bの主ピークは、図2Aの主ピークに比べて幅が広くて短い。これは、図
1Bの信号により示されるように、遷移が意図的にわずかに同期からずらされた
ことによるものである。同様に、従属したピーク又はサイドローブも幅が広くて
短い。
C限界より低い。従って、図1Bに示される信号により放射されたEMIは、許
容できる限界内にあるように十分に減少している。
ステムには、制御シーケンス発生器302と、n+2制御可能遅延装置304が含まれる 。
rol2、・・・、control n、及びcontrol ckを発生する。これらの信号のそれぞ
れは、対応する制御可能遅延装置304を制御する。言い換えれば、n+2制御可能遅
延装置304が、図3に示されるようにn+1データライン(d0、d1、d2、・・・、dn
)、及びクロックライン(ck)に配置されている。例えば、図3の最上部の近く
のデータラインは、データ信号d0を伝送する。データ信号d0は制御可能遅延装置
304に入力される。制御可能遅延装置304は、データ信号d0が制御信号control0 により決定された期間だけ遅延されるようにデータ信号d0に作用する。結果とし
て生じる遅延されたデータ信号は、d0’と表示され、伝送のために出力される。
路図である。第1の制御可能遅延装置304Aは、デジタル式に動作する。
数発生器は、正確な乱数の代わりに擬似乱数(長期間において確定的であるが、
局所的には相互に関係していない)のみを発生する。従って、普通、擬似乱数発
生器と呼ばれる。
ある。各遅延要素ごとに、遅延を決定するデジタル信号のそれぞれは、デジタル
乱数発生器からの出力の異なる組合わせである。バイアスpとバイアスnの電圧
信号は、予め設定されるべき遅延の範囲を考慮する。これらが無い場合、遅延が
無限となる可能性があり、実用的ではないであろう。これらの電圧信号は、所望
の遅延の範囲によって電源と接地との間のおよそのレベル、又はバイアスpが単
に接地され、バイアスnが単に電源に接続されることが可能である。
ある。トランジスタを同じサイズで作ることが可能であるが、それらが代わりに
、例えば第2のトランジスタが第1のトランジスタの2倍の大きさ、第3のトラ
ンジスタが第1のトランジスタの4倍の大きさ等になるように、2進的に拡大さ
れてもよい。
路図である。第2の制御可能遅延装置304Bは、アナログの態様で動作する。図4
Bの回路は、アナログのランダム信号発生器により駆動される。信号controlA1 とcontrolA2は、ランダムに変化するアナログの電圧信号である。アナログのラ ンダム信号発生の技術は、当該技術において既知である。これらの例は、熱雑音
発生回路、又はカオス回路に基づかせてもよい。バイアスpとバイアスnの電圧
信号は、これらが図4Aの回路の役に立つのと同じ目的を果たす。
路図である。第1の制御可能遅延装置304Aと同様に、第3の制御可能遅延装置30
4Cはデジタル式に動作する。第3の制御可能遅延装置304Cには、入力信号(入力
)のいくつかの遅延されたバージョンの間を選択するマルチプレクサー(MUX
)440が含まれる。選択は、制御信号(control)に基づいてなされ、遅延された
信号として出力される(出力)。いくつかの遅延されたバージョンが、それぞれ
が異なる数の遅延素子442を備える並列のいくつかのラインにより生成される。
路図である。第4の制御可能遅延装置304Dは、デジタル式に動作する。第3の制
御可能遅延装置304Cと同様に、第4の制御可能遅延装置304Dには、入力信号(入
力)のいくつかの遅延されたバージョンの間を選択するマルチプレクサー(MU
X)440が含まれる。選択は、制御信号(control)に基づいてなされ、遅延され
た信号として出力される(出力)。しかしながら、第4の制御可能遅延装置304D
は、第3の制御可能遅延装置304Cに比べて少ない数の遅延素子442を使用する。 これは、いくつかの遅延素子442を直列に変更し、異なる遅延を得るために一連 のチェーン(chain)の異なるポイントにタップを付けることによりなされてい る。
図である。第1の制御信号発生器302Aは、リング発振器を含み、そして同時に発
生することのない明確に間隔がおかれた遷移をもたらす制御信号を生成するが、
その遷移はランダム化されていない。
が含まれる。(異なる遅延素子を使用する場合、偶数のインバータによりリング
発振器を作ることもまた可能である。)かかるインバータの閉回路は、特定の電
圧及びタイミング特性を有する発振器として動作する。インバータ502の出力は 、制御信号(control0、control1、control2、・・・control n、及びcontro
l ck)を構成する。
のインバータに比較すると非常に似ている特性を有する。インバータがそれらの
特性において非常に似ているので、各インバータに供給された信号は、非常に似
ている遅延を被る。従って、インバータにより生成された信号は、明確に間隔が
おかれているとみなされる。かかる信号は、リング発振器の発信周波数がシステ
ムクロックに同期していないのでランダム信号の発生に関して有用である。従っ
て、擬似ランダム信号を発生することが可能である。これらの擬似ランダム信号
の異なる組合わせを用いて、遅延要素を制御する。
図である。第2の制御信号発生器302Bは、擬似ランダムシーケンス発生器を含み
、概して同時に発生しない明確にランダム化された遷移をもたらす制御信号を発
生する。
つのレジスタ550からクロック信号により次へとシフトするようにクロック信号 により制御されたいくつかの1ビットレジスタ550が含まれる。レジスタ550の出
力は、制御信号(control0、control1、control2、・・・control n、及びco
ntrol ck)を構成する。更に、レジスタ550のいくつかの出力は、直列のチェー ンにおける第1のレジスタ550にフィードバックされる。図5Bに示される一例 の回路において、2つの特定のレジスタ550(control iとcontrol ckの信号を発
生する)の出力が、排他的論理和をとられて(これらに排他的論理和演算を適用
する)、その結果がレジスタのチェーンの最初にフィードバックされる。当業者
は、かかる擬似乱数発生器に精通している。
の実施態様において、control ck信号により、クロック信号ckに挿入された制御
可能遅延装置602がランダム化される。その結果生じるランダム化されたクロッ ク信号は、ck’と表示される。
装置606のそれぞれは、対応する制御信号(control0、control1、control2、
・・・control n)により制御される。最後に、固定遅延装置608がクロック信号
に挿入されることにより、ランダム化されたクロックck’が更に遅延して、遅延
したランダム化クロックck”を生成する。固定遅延装置608の時間の長さは、デ ータ信号d0、d1、d2、・・・、dnに対する制御された遅延装置606の平均値にな るように設定される。
ム化をもたらす。更に、第2の実施態様は、セットアップ時間とホールド時間の
ようなクロッキングのパラメータを保持する。
ステムクロックの周波数変調は、クロックディザリングとみなされる。また、望
ましくないEMIも、クロックディザリングを用いることにより減少させること
が可能である。
には、いくつかの欠点がある。第1に、クロックディザリングは、集積回路チッ
プの刻時される全てのレジスタに必要とされるセットアップ時間とホールド時間
(入力がクロックエッジの前後で安定していなければならない時間間隔)を事実
上増大させる。第2に、EMIを減少させるためにクロックディザリングを用い
ることは、集積回路チップの総合性能に悪影響を及ぼす。
さる主要な利点がある。第1に、データの入力/出力(データI/O)に関連し
ない刻時されるレジスタのためのセットアップ時間とホールド時間が、概して影
響を受けない。第2に、チップの総合性能が影響を受けず、データI/Oの性能
だけが影響を受ける。他の利点には、データI/Oに対するEMI低減がチップ
の残りの部分に影響を及ぼすことなくオン又はオフに切り替えらるような使用禁
止の特徴を付加するための機能が含まれる。
複数の同期信号のタイミング図を示す。
期信号の周波数スペクトルを示す。
。
。
。
。
Claims (11)
- 【請求項1】 ピーク周波数において電磁妨害雑音を減少させて複数の同期信号を伝送するた
めの装置であって、 Tの遷移間の最小時間を有する第1のデジタル信号を伝送するための第1の伝
送ラインと、 前記第1の伝送ラインに結合され、第1の制御された時間間隔だけ前記第1の
デジタル信号を遅延させるように適合された第1の制御可能遅延装置であって、
前記第1の制御された時間間隔がTに比べて大幅に短い、第1の制御可能遅延装
置と、 第2のデジタル信号を伝送するための第2の伝送ラインであって、その第2の
伝送ラインが前記第1の伝送ラインに非常に接近しており、また前記第2のデジ
タル信号がTの遷移間の最小時間を有して、前記第1のデジタル信号に同期され
ている、第2の伝送ラインと、 前記第2の伝送ラインに結合され、第2の制御された時間間隔だけ前記第2の
デジタル信号を遅延させるように適合された第2の制御可能遅延装置であって、
前記第2の制御された時間間隔がTに比べて大幅に短く、且つ前記第1の制御さ
れた時間間隔と異なる、第2の制御可能遅延装置と、 前記第1の制御可能遅延装置を制御するための第1の制御信号を発生し、且つ
前記第2の制御可能遅延装置を制御するための第2の制御信号を発生するための
制御信号発生器と、 を含み、 前記ピーク周波数が1/Tに比例し、また、デジタル信号の伝送中にそのピー
ク周波数において放射された前記電磁妨害雑音を減少させる、装置。 - 【請求項2】 第3のデジタル信号を伝送するための第3の伝送ラインであって、その第3の
伝送ラインが前記第1と第2の伝送ラインに非常に接近しており、また前記第3
のデジタル信号がTの遷移間の最小時間を有して、前記第1と第2のデジタル信
号に同期されている、第3の伝送ラインと、 前記第3の伝送ラインに結合され、第2の制御された時間間隔だけ前記第3の
デジタル信号を遅延させるように適合された第3の制御可能遅延装置であって、
前記第3の制御された時間間隔がTに比べて大幅に短く、且つ前記第1と第2の
制御された時間間隔と異なる、第3の制御可能遅延装置と、 を更に含み、 前記制御信号発生器が、前記第3の制御可能遅延装置を制御するための第3の
制御信号を発生する、請求項1の装置。 - 【請求項3】 前記第1のデジタル信号が周期的なクロック信号であり、また前記第2と第3
のデジタル信号がデータ信号である、請求項2の装置。 - 【請求項4】 前記制御信号発生器がリング発振器を含み、そのリング発振器が直列に結合さ
れた複数のインバータを含む、請求項2の装置。 - 【請求項5】 前記リング発振器が、 第1の入力と第1の出力を含む第1のインバータと、 第2の入力と第2の出力を含み、その第2の入力が前記第1の出力に結合され
ている、第2のインバータと、 第3の入力と第3の出力を含み、その第3の入力が前記第2の出力に結合され
、その第3の出力が前記第1の入力に結合されている、第3のインバータと、 を含み、 前記第1の制御信号を前記第1の出力から発生し、 前記第2の制御信号を前記第2の出力から発生し、及び 前記第3の制御信号を前記第3の出力から発生する、請求項4の装置。 - 【請求項6】 前記制御信号発生器が擬似ランダムシーケンス発生器を含む、請求項2の装置
。 - 【請求項7】 前記擬似ランダムシーケンス発生器が、直列に結合された複数の1ビットレジ
スタを含む、請求項6の装置。 - 【請求項8】 前記第1と第2の制御可能遅延装置が、デジタル式である、請求項1の装置。
- 【請求項9】 前記第1と第2の制御可能遅延装置が、アナログ式である、請求項1の装置。
- 【請求項10】 ピーク周波数において電磁妨害雑音を減少させて複数の同期信号を発生して伝
送するための方法であって、 Tの遷移間の最小時間を有する第1のデジタル信号を発生するステップと、 第1の制御された時間間隔だけ前記第1のデジタル信号を遅延させるステップ
であって、その第1の制御された時間間隔がTに比べて大幅に短い、ステップと
、 第1の伝送ラインに沿って前記第1のデジタル信号を伝送するステップと、 Tの遷移間の最小時間を有し、且つ前記第1のデジタル信号に同期されている
、第2のデジタル信号を発生するステップと、 第2の制御された時間間隔だけ前記第2のデジタル信号を遅延させるステップ
であって、その第2の制御された時間間隔がTに比べて大幅に短く、且つ前記第
1の制御された時間間隔と異なる、ステップと、 前記第1の伝送ラインに非常に接近している第2の伝送ラインに沿って前記第
2のデジタル信号を伝送するステップと、 を含み、 前記ピーク周波数が1/Tに比例し、また、前記伝送ラインに沿ってそのピー
ク周波数において放射された前記電磁妨害雑音を減少させる、方法。 - 【請求項11】 Tの遷移間の最小時間を有し、且つ前記第1と第2のデジタル信号に同期され
ている、第3のデジタル信号を発生するステップと、 第3の制御された時間間隔だけ前記第3のデジタル信号を遅延させるステップ
であって、その第3の制御された時間間隔がTに比べて大幅に短く、且つ前記第
1と第2の制御された時間間隔と異なる、ステップと、 前記第1と第2の伝送ラインに非常に接近している第3の伝送ラインに沿って
前記第3のデジタル信号を伝送するステップと、 を更に含む、請求項10の方法。
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