KR0182174B1 - 플립플롭 - Google Patents

플립플롭 Download PDF

Info

Publication number
KR0182174B1
KR0182174B1 KR1019960047167A KR19960047167A KR0182174B1 KR 0182174 B1 KR0182174 B1 KR 0182174B1 KR 1019960047167 A KR1019960047167 A KR 1019960047167A KR 19960047167 A KR19960047167 A KR 19960047167A KR 0182174 B1 KR0182174 B1 KR 0182174B1
Authority
KR
South Korea
Prior art keywords
clock signal
enable signal
clock
signal
enable
Prior art date
Application number
KR1019960047167A
Other languages
English (en)
Other versions
KR19980028170A (ko
Inventor
이석호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019960047167A priority Critical patent/KR0182174B1/ko
Publication of KR19980028170A publication Critical patent/KR19980028170A/ko
Application granted granted Critical
Publication of KR0182174B1 publication Critical patent/KR0182174B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 플립플롭에 관한 것으로서, 특히 클럭신호의 반 주기보다 작은 펄스폭을 가지는 노이즈가 실린 제 1 인에이블 신호를 입력하여 상기 클럭신호에 동기되고, 상기 노이즈를 제거한 제 2 인에이블 신호를 발생하는 노이즈 제거부와, 상기 제 2 인에이블 신호의 액티브 구간 동안만 상기 클럭신호를 출력하는 게이트부와, 상기 게이트부에서 출력되는 클럭신호에 응답하여 입력 데이터를 래치하는 래치부로 구비되는 것을 특징으로 한다.
따라서, 본 발명에서는 인에이블 신호에 글리치(glitch)가 발생하더라도 글리치(glitch)가 보상되어 안정된 인에이블 신호를 발생하므로서, 안정된 인에이블 신호의 액티브 구간동안 발생하는 클럭신호에 응답하여 데이터 상태를 안정되게 유지시킬 수 있다.

Description

플립플롭
본 발명은 플립플롭에 관한 것으로서, 특히 D형 플립플롭에서 인에이블 신호가 글리치(glitch)를 발생하더라도 데이터를 안정된 상태로 유지시키는 플립플롭에 관한 것이다.
종래는 플립플롭을 인에이블 시키거나, 디세이블 시키기 위해서 데이터 입력부에 멀티플랙서를 두어 데이터가 선택적으로 받아들여지게 하거나 또는 클럭 입력단자에 인에이블 신호를 두어 상기 클럭신호와 인에이블 신호를 논리곱하였다.
그러나, 이와 같은 경우 인에이블 신호가 비교적 짧은 시간에 한정된 불특정원인에 의한 펄스 파형의 난조인 글리치(glitch)를 발생하면 플립플롭으로 인가되는 클럭신호에도 영향을 미치기 때문에 이로 인해 플립플롭은 데이터가 깨지거나 또는 필요하지 않은 데이터가 출력될 수 있는 문제점이 있었다.
본 발명의 목적은 상기와 같은 인에이블 신호의 글리치(glitch)가 발생하여 데이터가 손상되는 문제점을 해결하기 위하여 인에이블 신호의 글리치(glitch) 구간을 보상하여 보상된 인에이블 신호의 액티브 구간동안 발생하는 클럭신호에 응답하여 안정된 데이터를 얻을 수 있는 플릅플롭을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는 소스 클럭신호의 반 주기보다 작은 펄스폭을 가지는 노이즈가 실린 제 1 인에이블 신호를 입력하여 상기 소스 클럭신호에 동기되고, 상기 노이즈를 제거한 제 2 인에이블 신호를 발생하는 노이즈 제거부와, 상기 제 2 인에이블 신호의 액티브 구간 동안만 상기 클럭신호를 출력하는 게이트부와, 상기 게이트부에서 출력되는 클럭신호에 응답하여 입력 데이터를 래치하는 래치부로 구비되는 것을 특징으로 한다.
상기 노이즈 제거부는 클럭신호를 입력받아서 반전시켜 출력하고, 비반전시켜 출력하는 버퍼부와, 상기 버퍼부를 통해 반전된 클럭신호 및 비반전된 클럭신호의 상승에지에 응답하여 제 1 인에이블 신호를 반전시켜 전송하고, 상기 클럭신호의 하강에지에 응답하여 제 1 인에이블 신호를 래치하는 인에이블 신호 래치부로 구비되는 것을 특징으로 한다.
도 1 은 본 발명에 따른 플립플롭의 회로도이다.
도 2 는 본 발명에 의한 노이즈 제거부의 상세 회로도이다.
도 3 은 본 발명에 따른 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 노이즈 제거부 12 : 버퍼부
14,30 : 래치부 20 : 게이트부.
이하, 첨부한 도면을 첨부하여 본 발명을 상세하게 설명하고자 한다.
도 1 은 본 발명에 따른 플립플롭을 나타낸 일 실시예의 회로도이다.
도 1 을 참조하여 보면, 본 발명에 따른 플립플롭은 클럭신호(Clock)의 반 주기보다 작은 펄스폭을 가지는 글리치(glitch)가 실린 제 1 인에이블 신호를 입력하여 상기 클럭신호(Clock)에 동기되고, 상기 제 1 인에이블 신호(Enable)의 노이즈가 제거된 제 2 인에이블 신호(Enb)를 발생하는 노이즈 제거부(10)와, 상기 클럭신호(Clock)와 제 2 인에이블 신호(Enb)를 논리곱하여 상기 제 2 인에이블 신호(Enb)의 액티브 구간동안만 상기 클럭신호(Ck)가 출력되는 게이트부(20)와, 상기 게이트부(20)에서 출력되는 클럭신호(Ck)에 응답하여 데이터(Data)를 래치하는 래치부(30)로 구성된다.
도 2 는 본 발명에 의한 노이즈 제거부를 상세하게 나타낸 회로도로서, 도 2 를 참조하여 보면 노이즈 제거부의 구성은 다음과 같다.
상기 노이즈 제거부(10)는 클럭신호(Clock)를 입력받아서 제 1 인버터(I1)를 통해 클럭신호(Clock)를 반전시키고, 상기 제 1 인버터(I1)와 접속된 제 2 인버터(I2)를 통해 상기 반전된 클럭신호(Clock)를 다시 비반전시키는 버퍼부(12)와, 상기 버퍼부(12)를 통해 제 1 인버터(I1)의 반전된 클럭신호 (Clock) 및 제 2 인버터(I2)의 비반전된 클럭신호(Clock)에 응답하여 구동되는 상기 제 1 인버터(I2)와 제 2 인버터(I2)에 접속된 제 1 전송 게이트(T1)를 통해 제 1 인에이블 신호(Enable)가 전송되고, 상기 제 1 전송 게이트(T1)에 접속된 제 3 인버터(I3)를 통해 전송된 제 1 인에이블 신호(Enable)를 반전시켜 제 2 인에이블 신호(Enb)를 발생하거나, 상기 제 2 인에이블 신호(Enb)를 상기 제 3 인버터(I3)에 접속된 제 4 인버터(I4)를 통해 반전한 후 래치시키고, 상기 버퍼부(12)의 반전 클럭신호(Clock) 및 비반전 클럭신호(Clock)에 응답하여 상기 제 1 인버터(I2)와 제 2 인버터(I2)에 접속되고, 상기 제 1 전송 게이트의 출력단자와 접속된 제 2 전송 게이트(T2)가 구동되어 상기 제 2 인에이블 신호(Enb)를 피이드백하는 인에이블 신호 래치부(14)로 구성된다.
도 1 과 도 2 를 참조하여 보면, 본 발명에 따른 플립플롭의 동작은 제 1 인에이블 신호(Enable)가 하이레벨일 때 클럭신호(Clock)가 상승에지이면 상기 제 1 인버터(I1)를 통해 클럭신호(Clock)는 로우레벨로 전환되고, 상기 제 2 인버터(I2)를 통해 하이레벨의 클럭신호(Clock)가 발생된다.
상기 버퍼부(12)에 의한 반전 클럭신호(Clock) 및 비반전 클럭신호(Clock)에 응답하여 제 1 전송 게이트(T1)가 구동되어 하이레벨의 상기 제 1 인에이블 신호(Enable)를 전송시킨다.
상기 전송된 제 1 인에이블 신호(Enable)가 제 3 인버터(I3)을 거쳐 로우레벨의 제 2 인에이블 신호(Enb)로 전환된다. 그리고, 전환된 상기 제 2 인에이블 신호(Enb)는 제 4 인버터(I4)를 통해 하이레벨로 전환되어 래치되고, 상기 클럭신호(Clock)에 제 2 전송 게이트(T2)가 구동되지 않으므로 제 3 인버터(I3)을 통해 발생되는 상기 제 2 인에이블 신호(Enb)와 상기 클럭신호(Clock)에 응답하여 상기 게이트부(20)를 통해 로우레벨의 클럭신호(Ck)를 출력한다.
또한, 제 1 인에이블 신호(Enable)가 하이레벨일 때 상기 클럭신호(Clock)가 하강에지이면 상기 제 1 인버터(I1)를 통해 클럭신호(Clock)는 하이레벨로 전환되고, 상기 제 2 인버터(I2)를 통해 로우레벨의 클럭신호(Clock)가 발생된다.
상기 버퍼부(12)를 통해 출력되는 반전 클럭신호(Clock) 및 비반전 클럭신호(Clock)에 응답하여 제 1 전송 게이트(T1)가 구동되지 않고, 상기 제 2 전송 게이트(T2)가 구동되므로 상기 제 4 인버터(I4)를 통해 저장된 하이레벨의 제 2 인에이블 신호(Enb)를 다시 제 3 인버터(I3)로 피이드백한다.
그리고, 상기 피이드백된 제 2 인에이블 신호(Enb)가 제 3 인버터(I3)을 통해 로우레벨로 전환되고, 상기 제 2 인에이블 신호(Enb)와 상기 클럭신호(Clock)에 응답하여 게이트부(20)를 통해 로우레벨의 클럭신호(Ck)를 출력한다.
그러므로, 제 1 인에이블 신호(Enable)가 하이레벨일 경우 D형 플릅플롭(30)으로 인가되는 클럭신호(Ck)는 로우레벨이므로 D형 플립플롭(30)은 대기상태에 있다.
또한, 제 1 인에이블 신호(Enable)가 로우레벨일 때 상기 클럭신호(Clock)가 상승에지이면 상기 제 1 인버터(I1)를 통해 클럭신호(Clock)는 로우레벨로 전환되고, 상기 제 2 인버터(I2)를 통해 하이레벨의 클럭신호(Clock)가 발생된다.
상기 버퍼부(12)를 통해 출력되는 반전 클럭신호(Clock) 및 비반전 클럭신호(Clock)에 응답하여 제 1 전송 게이트(T1)가 구동되어 로우레벨의 상기 제 1 인에이블 신호(Enable)를 전송시킨다.
상기 전송된 제 1 인에이블 신호(Enable)가 제 3 인버터(I3)을 거쳐 하이레벨의 제 2 인에이블 신호(Enb)로 전환된다.
그리고, 전환된 상기 제 2 인에이블 신호(Enb)는 제 4 인버터(I4)를 통해 로우레벨로 전환되어 래치되고, 상기 클럭신호(Clock)에 제 2 전송 게이트(T2)가 구동되지 않으므로 제 3 인버터(I3)을 통해 발생되는 상기 제 2 인에이블 신호(Enb)와 상기 클럭신호(Clock)에 응답하여 상기 게이트부(20)를 통해 하이레벨의 클럭신호(Ck)를 출력한다.
또한, 제 1 인에이블 신호(Enable)가 로우레벨일 때 상기 클럭신호(Clock)가 하강에지이면 상기 버퍼부(12)를 통해 출력되는 반전 클럭신호(Clock) 및 비반전 클럭신호(Clock)에 응답하여 상기 제 1 전송 게이트(T1)가 구동되지 않고, 상기 제 2 전송게이트(T2)가 구동되므로 상기 래치된 제 2 인에이블 신호(Enb)를 상기 제 3 인버터(I3)로 피이드백한다.
그리고, 상기 피이드백된 제 2 인에이블 신호(Enb)는 제 3 인버터(I3)에 의해 하이레벨로 전환되고, 상기 전환된 제 2 인에이블 신호(Enb)와 상기 클럭신호(Clock)에 응답하여 게이트부(20)를 통해 로우레벨의 클럭신호(Ck)가 출력된다.
그러므로, 상기 제 1 인에이블 신호(Enable)가 로우레벨일 때 클럭신호(Ck)에 응답하여 D형 플립플롭(30)은 데이터를 래치시키는 동작을 한다.
도 3 은 본 발명에 따른 동작 타이밍도를 나타낸 것이다.
도 3 을 참조하면, 제 1 인에이블 신호(Enable)가 로우레벨일 때 클럭신호(Clock)의 상승에지에 동기하여 제 2 인에이블 신호(Enb)는 하이레벨이 되고, 제 1 인에이블 신호(Enable)가 하이레벨일 때는 상기 제 2 인에이블 신호(Enb)가 로우레벨로 된다.
그리고, 상기 제 1 인에이블 신호(Enable)에 발생되는 소정 글리치(glitch)구간은 제 1 클럭신호(Clock)의 반 주기 펄스폭보다 그 크기가 작기때문에 상기 제 2 인에이블 신호(Enb)에서 글리치(glitch)구간이 제거되어 나타나지 않는다.
그래서, 상기 제 2 인에이블 신호(Enb)의 하이레벨 구간동안 상기 제 1 클럭신호(Clock)에 동기하여 정상적인 클럭신호(Ck)가 출력된다.
따라서, 인에이블 신호(Enable)에 글리치(glitch)가 발생하더라도 D형 플립플롭(30)으로 인가되는 클럭신호(Ck)는 제 2 인에이블 신호(Enable)가 하이레벨의 액티브 구간동안만 발생하므로 상기 클럭신호(Ck)에 응답하여 D형 플립플롭(30)은 데이터를 안정화된 상태로 입출력 시킬수 있다.
본 발명은 인에이블 신호에 글리치(glitch)가 발생하더라도 글리치(glitch)가 보상되어 안정된 인에이블 신호를 발생하므로서, 안정된 인에이블 신호의 액티브 구간동안 발생하는 클럭신호에 응답하여 데이터 상태를 안정되게 유지시킬 수 있는 효과가 있다.

Claims (2)

  1. 클럭신호의 반 주기보다 작은 펄스폭을 가지는 노이즈가 실린 제 1 인에이블 신호를 입력하여 상기 클럭신호에 동기되고, 상기 노이즈를 제거한 제 2 인에이블 신호를 발생하는 노이즈 제거부와, 상기 제 2 인에이블 신호의 액티브 구간 동안만 상기 클럭신호를 출력하는 게이트부와, 상기 게이트부에서 출력되는 클럭신호에 응답하여 입력 데이터를 래치하는 래치부로 구비되는 것을 특징으로 하는 플립플롭.
  2. 제 1 항에 있어서, 상기 노이즈 제거부는 클럭신호를 입력받아서 반전시켜 출력하고, 비반전시켜 출력하는 버퍼부와, 상기 버퍼부를 통해 반전된 클럭신호 및 비반전된 클럭신호의 상승에지에 응답하여 제 1 인에이블 신호를 반전시켜 전송하고, 상기 클럭신호의 하강에지에 응답하여 제 1 인에이블 신호를 래치하는 인에이블 신호 래치부로 구비되는 것을 특징으로 하는 플립플롭.
KR1019960047167A 1996-10-21 1996-10-21 플립플롭 KR0182174B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960047167A KR0182174B1 (ko) 1996-10-21 1996-10-21 플립플롭

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960047167A KR0182174B1 (ko) 1996-10-21 1996-10-21 플립플롭

Publications (2)

Publication Number Publication Date
KR19980028170A KR19980028170A (ko) 1998-07-15
KR0182174B1 true KR0182174B1 (ko) 1999-04-15

Family

ID=19478233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047167A KR0182174B1 (ko) 1996-10-21 1996-10-21 플립플롭

Country Status (1)

Country Link
KR (1) KR0182174B1 (ko)

Also Published As

Publication number Publication date
KR19980028170A (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
KR100255664B1 (ko) 반도체 집적회로의 클락 포워딩 회로 및 클락포워딩 방법
KR100612417B1 (ko) 펄스-기반 고속 저전력 게이티드 플롭플롭 회로
US20040113675A1 (en) Circuit and method for regenerating reset and clock signals and high-speed digital system incorporating the same
KR100230120B1 (ko) 동기식 반도체 메모리
US10469060B1 (en) Synchronizable ring oscillators
US6792554B2 (en) Method and system for synchronously transferring data between clock domains sourced by the same clock
KR0182174B1 (ko) 플립플롭
US5187385A (en) Latch circuit including filter for metastable prevention
JP2831788B2 (ja) フリップフロップ回路
KR100224277B1 (ko) 동기형 반도체 장치의 내부클럭 발생회로
TW362173B (en) Meta-hardened flip-flop
KR100433648B1 (ko) 지연-정합클럭및데이터신호발생기
KR100401510B1 (ko) 입력 데이타 래치 조절회로
KR100249019B1 (ko) 주파수 분주회로
KR19990005459A (ko) 플립 플롭 회로
KR100241059B1 (ko) 비동기 데이터 전송회로 및 그 전송방법
KR20030001844A (ko) 노이즈에 둔감한 셀프 리프레쉬 제어회로
KR0157880B1 (ko) 클럭 스큐 제거장치
KR100241765B1 (ko) Atm방식의 통신에서 고유번호 생성장치
US20060033543A1 (en) Latch inverter and flip-flop using the same
KR100321182B1 (ko) 데이터 프리패치를 위한 카운터회로
KR0145620B1 (ko) 가변 분주 회로
KR960001156B1 (ko) 클럭신호 전송회로
KR950001175B1 (ko) 개선된 데이타 시프트 레지스터
KR0184153B1 (ko) 주파수 분주 회로

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19961021

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19961021

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19981130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981210

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981210

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20011107

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20021108

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20031107

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040331

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20051109

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20061128

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20061128

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20081110