JP2002353784A - 発振回路 - Google Patents
発振回路Info
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Abstract
(57)【要約】
【課題】 回路チップの小型化、電源電圧の低電圧化、
低消費電力化、回路特性のばらつきの改善、製造コスト
の削減を実現する。 【解決手段】 抵抗Ｒ1で負荷部を構成し、Ｎ型のＭＯ
ＳトランジスタＮ1〜Ｎ4を用いて負極性のコンダクタン
スを有する電圧−電流変換部を構成する。前記電圧−電
流変換部は、Ｎ型のＭＯＳトランジスタＮ1，Ｎ2で構成
された第１のＭＯＳトランジスタ差動対回路と、前記第
１のＭＯＳトランジスタ差動対回路のソース端子の各々
にドレイン端子をそれぞれ接続して成るＮ型のＭＯＳト
ランジスタＮ3，Ｎ4を含む第２のＭＯＳトランジスタ差
動対回路とを備える。前記Ｎ型のＭＯＳトランジスタＮ
3，Ｎ4のゲートは互いに相手側のＭＯＳトランジスタの
ドレインに接続すると共にそのソースの各々はそれぞれ
異なる直流電流源を介して接地する。
低消費電力化、回路特性のばらつきの改善、製造コスト
の削減を実現する。 【解決手段】 抵抗Ｒ1で負荷部を構成し、Ｎ型のＭＯ
ＳトランジスタＮ1〜Ｎ4を用いて負極性のコンダクタン
スを有する電圧−電流変換部を構成する。前記電圧−電
流変換部は、Ｎ型のＭＯＳトランジスタＮ1，Ｎ2で構成
された第１のＭＯＳトランジスタ差動対回路と、前記第
１のＭＯＳトランジスタ差動対回路のソース端子の各々
にドレイン端子をそれぞれ接続して成るＮ型のＭＯＳト
ランジスタＮ3，Ｎ4を含む第２のＭＯＳトランジスタ差
動対回路とを備える。前記Ｎ型のＭＯＳトランジスタＮ
3，Ｎ4のゲートは互いに相手側のＭＯＳトランジスタの
ドレインに接続すると共にそのソースの各々はそれぞれ
異なる直流電流源を介して接地する。
Description
【０００１】
【発明の属する技術分野】本発明は、発振回路に関し、
特に、ラジオ受信機、テレビ受像機、衛星放送受信機、
ビデオレコーダー、移動体通信機に使用されるＭＯＳト
ランジスタを用いた発振回路に関する。
特に、ラジオ受信機、テレビ受像機、衛星放送受信機、
ビデオレコーダー、移動体通信機に使用されるＭＯＳト
ランジスタを用いた発振回路に関する。
【０００２】
【従来の技術】従来、ラジオ受信機、テレビ受像機、衛
星放送受信機、ビデオレコーダー、移動体通信機等の通
信機器には、発振回路が使用されている。
星放送受信機、ビデオレコーダー、移動体通信機等の通
信機器には、発振回路が使用されている。
【０００３】図８は、従来の発振回路の全体構成を示す
回路図である。この発振回路は、大別して２つのブロッ
クから構成されている。第１のブロックは、発散動作を
生じさせる回路部分であり、通常は、この回路部分で負
性抵抗を構成している。また、第２のブロックは、この
第１のブロックで得られた発散のレベルを制約する回路
部分であり、通常は、ヒステリシスを有する構成となっ
ている。
回路図である。この発振回路は、大別して２つのブロッ
クから構成されている。第１のブロックは、発散動作を
生じさせる回路部分であり、通常は、この回路部分で負
性抵抗を構成している。また、第２のブロックは、この
第１のブロックで得られた発散のレベルを制約する回路
部分であり、通常は、ヒステリシスを有する構成となっ
ている。
【０００４】この従来の発振回路は、実用的な発振器と
して使用されるために、２通りの方法で利得を稼いでい
る。その１つの方法は、電圧−電流変換ブロックのｇｍ
（コンダクタンス）を上げることにより利得を稼ぐ方法
であり、他の１つの方法は、負荷抵抗値を大きくするこ
とにより、ループ利得を稼ぐ方法である。
して使用されるために、２通りの方法で利得を稼いでい
る。その１つの方法は、電圧−電流変換ブロックのｇｍ
（コンダクタンス）を上げることにより利得を稼ぐ方法
であり、他の１つの方法は、負荷抵抗値を大きくするこ
とにより、ループ利得を稼ぐ方法である。
【０００５】一方、発振回路に対しても、回路チップの
小型化と、発熱防止の要求があり、そのために回路全体
を低電圧電源で動作させることが要求されている。
小型化と、発熱防止の要求があり、そのために回路全体
を低電圧電源で動作させることが要求されている。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
発振回路で、電圧−電流変換ブロックのｇｍを大きくす
るためには、バイアス電流を増加させることが必要にな
る。何故ならば、一般にｇｍは、そのバイアス電流の平
方根に比例するからである。なお、バイアス電流を増加
させると、負性抵抗による電圧降下を増大させるため、
所定の電源電圧の範囲で、そのバイアスが収まるように
する必要がある。また、大きなループ利得を稼ぐために
は、通常はアクティブ負荷を使用する必要がある。
発振回路で、電圧−電流変換ブロックのｇｍを大きくす
るためには、バイアス電流を増加させることが必要にな
る。何故ならば、一般にｇｍは、そのバイアス電流の平
方根に比例するからである。なお、バイアス電流を増加
させると、負性抵抗による電圧降下を増大させるため、
所定の電源電圧の範囲で、そのバイアスが収まるように
する必要がある。また、大きなループ利得を稼ぐために
は、通常はアクティブ負荷を使用する必要がある。
【０００７】さらに、一般に、発振回路は、その伝達関
数の分母（Ｓ＝ｊω）が１次式で表現されており、過渡
応答としては単純な発散の形態を用いているため、必
ず、その発散を停止させるためのスイッチング回路が必
要となる。また、このスイッチング回路の動作速度を速
めるために、電流を増加させる必要がある。
数の分母（Ｓ＝ｊω）が１次式で表現されており、過渡
応答としては単純な発散の形態を用いているため、必
ず、その発散を停止させるためのスイッチング回路が必
要となる。また、このスイッチング回路の動作速度を速
めるために、電流を増加させる必要がある。
【０００８】また、より重大な問題点として、電圧−電
流変換ブロックのｇｍを大きくする方法を採用する場
合、バイポーラトランジスタを使用する回路は、ＭＯＳ
トランジスタを使用する回路に比べて元々ｇｍが大きい
ため、電流は、それほど大きく増加させる必要が無い
が、ＭＯＳトランジスタを使用する回路では、電圧−電
流変換ブロックのｇｍを大きくするためには、バイポー
ラトランジスタを使用する回路に比べて、電流を大きく
増加させる必要がある。
流変換ブロックのｇｍを大きくする方法を採用する場
合、バイポーラトランジスタを使用する回路は、ＭＯＳ
トランジスタを使用する回路に比べて元々ｇｍが大きい
ため、電流は、それほど大きく増加させる必要が無い
が、ＭＯＳトランジスタを使用する回路では、電圧−電
流変換ブロックのｇｍを大きくするためには、バイポー
ラトランジスタを使用する回路に比べて、電流を大きく
増加させる必要がある。
【０００９】このような事情により、従来の発振回路で
は、回路電流の増加分や、アクティブ負荷が使用される
ことを考慮して、電源電圧は高くしておく必要があり、
課題とされている電源電圧の低電圧化が困難であった。
は、回路電流の増加分や、アクティブ負荷が使用される
ことを考慮して、電源電圧は高くしておく必要があり、
課題とされている電源電圧の低電圧化が困難であった。
【００１０】本発明は、以上のような従来の発振回路に
おける問題点に鑑みてなされたものであり、回路チップ
の小型化、電源電圧の低電圧化、低消費電力化、回路特
性のばらつきの改善、製造コストの削減を実現すること
ができる発振回路を提供することを目的とする。
おける問題点に鑑みてなされたものであり、回路チップ
の小型化、電源電圧の低電圧化、低消費電力化、回路特
性のばらつきの改善、製造コストの削減を実現すること
ができる発振回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明では上記の課題を
解決するために、発振パルスを出力する発振回路におい
て、抵抗のみにより構成された負荷部と、前記負荷部の
下段に位置し、同一チャネルのＭＯＳトランジスタのみ
を用いて構成された負極性のコンダクタンスを有する電
圧−電流変換部と、前記電圧−電流変換部に定電流を供
給する定電流電源とを具備したことを特徴とする発振回
路が提供される。
解決するために、発振パルスを出力する発振回路におい
て、抵抗のみにより構成された負荷部と、前記負荷部の
下段に位置し、同一チャネルのＭＯＳトランジスタのみ
を用いて構成された負極性のコンダクタンスを有する電
圧−電流変換部と、前記電圧−電流変換部に定電流を供
給する定電流電源とを具備したことを特徴とする発振回
路が提供される。
【００１２】また、前記電圧−電流変換部は、第１のＭ
ＯＳトランジスタ差動対回路と、前記第１のＭＯＳトラ
ンジスタ差動対回路のソース端子の各々にドレイン端子
をそれぞれ接続した第２のＭＯＳトランジスタ差動対回
路とを備え、かつ前記第１のＭＯＳトランジスタ差動対
回路を構成する互いに相補的な２つのＭＯＳトランジス
タのゲートの各々はそれぞれ自己のドレインに接続さ
れ、かつ前記第２のＭＯＳトランジスタ差動対回路を構
成する互いに相補的な２つのＭＯＳトランジスタのゲー
トは互いに相手側のＭＯＳトランジスタのドレインに接
続されていると共にそのソースの各々はそれぞれ異なる
直流電流源を介して接地されている構成とすることが可
能である。
ＯＳトランジスタ差動対回路と、前記第１のＭＯＳトラ
ンジスタ差動対回路のソース端子の各々にドレイン端子
をそれぞれ接続した第２のＭＯＳトランジスタ差動対回
路とを備え、かつ前記第１のＭＯＳトランジスタ差動対
回路を構成する互いに相補的な２つのＭＯＳトランジス
タのゲートの各々はそれぞれ自己のドレインに接続さ
れ、かつ前記第２のＭＯＳトランジスタ差動対回路を構
成する互いに相補的な２つのＭＯＳトランジスタのゲー
トは互いに相手側のＭＯＳトランジスタのドレインに接
続されていると共にそのソースの各々はそれぞれ異なる
直流電流源を介して接地されている構成とすることが可
能である。
【００１３】即ち、本発明では、シングルチャネルに統
一されたＭＯＳトランジスタのみを用いて負極性のコン
ダクタンスを有する電圧−電流変換部を構成し、かつ負
荷部も抵抗または電圧−電流変換部と同じシングルチャ
ネルのＭＯＳトランジスタのみで構成することにより、
回路の発振条件を、従来の発振回路のように、むやみに
ループ利得を大きくすることなく、ＭＯＳトランジスタ
のコンダクタンスの比によって十分な精度で実現可能に
して、回路の発振余裕度や発振レベル、温度特性に関し
て安定度を与え、これにより、回路チップの小型化、電
源電圧の低電圧化、低消費電力化、回路特性のばらつき
の改善、製造コストの削減を実現している。
一されたＭＯＳトランジスタのみを用いて負極性のコン
ダクタンスを有する電圧−電流変換部を構成し、かつ負
荷部も抵抗または電圧−電流変換部と同じシングルチャ
ネルのＭＯＳトランジスタのみで構成することにより、
回路の発振条件を、従来の発振回路のように、むやみに
ループ利得を大きくすることなく、ＭＯＳトランジスタ
のコンダクタンスの比によって十分な精度で実現可能に
して、回路の発振余裕度や発振レベル、温度特性に関し
て安定度を与え、これにより、回路チップの小型化、電
源電圧の低電圧化、低消費電力化、回路特性のばらつき
の改善、製造コストの削減を実現している。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る発振回路の全体構成を示す回路図である。
に基づいて説明する。 （第１の実施の形態）図１は、本発明の第１の実施の形
態に係る発振回路の全体構成を示す回路図である。
【００１５】本実施の形態に係る発振回路は、負荷抵抗
を構成する２個の抵抗Ｒ1と、２個の抵抗Ｒ1の下段に位
置し電圧−電流変換部を構成する４個のＮ型のＭＯＳト
ランジスタＮ1〜Ｎ4と、ＭＯＳトランジスタＮ1のドレ
イン端子ＶａとＭＯＳトランジスタＮ2のドレイン端子
Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳ
トランジスタＮ3，Ｎ4のソース間に接続されたコンデン
サＣ1／２とを有する。
を構成する２個の抵抗Ｒ1と、２個の抵抗Ｒ1の下段に位
置し電圧−電流変換部を構成する４個のＮ型のＭＯＳト
ランジスタＮ1〜Ｎ4と、ＭＯＳトランジスタＮ1のドレ
イン端子ＶａとＭＯＳトランジスタＮ2のドレイン端子
Ｖｂとの間に接続されたコンデンサＣ0／２と、ＭＯＳ
トランジスタＮ3，Ｎ4のソース間に接続されたコンデン
サＣ1／２とを有する。
【００１６】なお、ＭＯＳトランジスタＮ1のソース
は、ＭＯＳトランジスタＮ3のドレインに接続され、Ｍ
ＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタ
Ｎ4のドレインに接続されている。
は、ＭＯＳトランジスタＮ3のドレインに接続され、Ｍ
ＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタ
Ｎ4のドレインに接続されている。
【００１７】また、ＭＯＳトランジスタＮ1，Ｎ2のゲー
トの各々はそれぞれ自己のドレインに接続され、ＭＯＳ
トランジスタＮ3のゲートはＭＯＳトランジスタＮ4のド
レインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳト
ランジスタＮ3のドレインに、それぞれ接続されてい
る。
トの各々はそれぞれ自己のドレインに接続され、ＭＯＳ
トランジスタＮ3のゲートはＭＯＳトランジスタＮ4のド
レインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳト
ランジスタＮ3のドレインに、それぞれ接続されてい
る。
【００１８】また、ＭＯＳトランジスタＮ1〜Ｎ4のそれ
ぞれのゲートに対向する基板は、各々のソースに接続さ
れている。さらに、２個の抵抗Ｒ1の一方の端子は短絡
接続された上で同一の電源に接続され、２個の抵抗Ｒ1
の他方の端子の各々は、ドレイン端子Ｖａ，Ｖｂにそれ
ぞれ接続されている。
ぞれのゲートに対向する基板は、各々のソースに接続さ
れている。さらに、２個の抵抗Ｒ1の一方の端子は短絡
接続された上で同一の電源に接続され、２個の抵抗Ｒ1
の他方の端子の各々は、ドレイン端子Ｖａ，Ｖｂにそれ
ぞれ接続されている。
【００１９】また、ＭＯＳトランジスタＮ3のソースは
直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソー
スは直流電流源Ｉ2を介して、それぞれ接地されてい
る。ちなみに、ＭＯＳトランジスタＮ1，Ｎ2と、ＭＯＳ
トランジスタＮ3，Ｎ4は、それぞれ互いに相補的であ
り、相差動対を構成している。
直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソー
スは直流電流源Ｉ2を介して、それぞれ接地されてい
る。ちなみに、ＭＯＳトランジスタＮ1，Ｎ2と、ＭＯＳ
トランジスタＮ3，Ｎ4は、それぞれ互いに相補的であ
り、相差動対を構成している。
【００２０】以下、本実施の形態に係る発振回路の動作
を適宜数式を参照して説明する。本実施の形態に係る発
振回路は左右対象に構成されているので、このことを利
用して動作を解析する。今、２個の抵抗Ｒ1間に差動入
力信号Ｖin，−Ｖinが印加されたものとして、以下で、
そのループの伝達関数を求める。
を適宜数式を参照して説明する。本実施の形態に係る発
振回路は左右対象に構成されているので、このことを利
用して動作を解析する。今、２個の抵抗Ｒ1間に差動入
力信号Ｖin，−Ｖinが印加されたものとして、以下で、
そのループの伝達関数を求める。
【００２１】まず、その出力ポイントが差動出力である
ことを示す。入力信号は差動であることを踏まえて、差
動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジ
スタＮ1のドレイン端子Ｖａ）と、差動入力信号−Ｖin
から見た出力ポイント（ＭＯＳトランジスタＮ2のドレ
イン端子Ｖｂ）までの関係を数式（１），（２）で示
す。但し、以下では、電圧−電流変換部を構成するＭＯ
ＳトランジスタＮ1〜Ｎ4のトータルコンダクタンスをｇ
ｍTとする。
ことを示す。入力信号は差動であることを踏まえて、差
動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジ
スタＮ1のドレイン端子Ｖａ）と、差動入力信号−Ｖin
から見た出力ポイント（ＭＯＳトランジスタＮ2のドレ
イン端子Ｖｂ）までの関係を数式（１），（２）で示
す。但し、以下では、電圧−電流変換部を構成するＭＯ
ＳトランジスタＮ1〜Ｎ4のトータルコンダクタンスをｇ
ｍTとする。
【００２２】
【数１】
【００２３】
【数２】
【００２４】ここで、数式（１），（２）の辺々の和を
とって、数式（３）が得られる。
とって、数式（３）が得られる。
【００２５】
【数３】
【００２６】これにより、差動入力信号Ｖinから見た出
力ポイント（ＭＯＳトランジスタＮ 1のドレイン端子Ｖ
ａ）と、差動入力信号−Ｖinから見た出力ポイント（Ｍ
ＯＳトランジスタＮ2のドレイン端子Ｖｂ）は差動であ
ることが明らかとなるので、ＭＯＳトランジスタＮ1の
ドレイン端子ＶａをＶ0ポイントとし、ＭＯＳトランジ
スタＮ2のドレイン端子Ｖｂを−Ｖ0ポイントとした差動
出力として表すことができる。
力ポイント（ＭＯＳトランジスタＮ 1のドレイン端子Ｖ
ａ）と、差動入力信号−Ｖinから見た出力ポイント（Ｍ
ＯＳトランジスタＮ2のドレイン端子Ｖｂ）は差動であ
ることが明らかとなるので、ＭＯＳトランジスタＮ1の
ドレイン端子ＶａをＶ0ポイントとし、ＭＯＳトランジ
スタＮ2のドレイン端子Ｖｂを−Ｖ0ポイントとした差動
出力として表すことができる。
【００２７】図２は、図１に示す発振回路で、ＭＯＳト
ランジスタＮ1のドレインをＶ0ポイントとし、ＭＯＳト
ランジスタＮ2のドレインを−Ｖ0ポイントとした場合の
回路図である。
ランジスタＮ1のドレインをＶ0ポイントとし、ＭＯＳト
ランジスタＮ2のドレインを−Ｖ0ポイントとした場合の
回路図である。
【００２８】以下、図２を参照して本実施の形態に係る
発振回路の動作を説明する。ここで、ＭＯＳトランジス
タＮ1〜Ｎ4により構成される電圧−電流変換部のトータ
ルコンダクタンスｇｍTを求めておく。ＭＯＳトランジ
スタＮ1，Ｎ2のコンダクタンスを等しくｇｍ1とし、Ｍ
ＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇ
ｍ2とすると、数式（４）の関係が得られる。
発振回路の動作を説明する。ここで、ＭＯＳトランジス
タＮ1〜Ｎ4により構成される電圧−電流変換部のトータ
ルコンダクタンスｇｍTを求めておく。ＭＯＳトランジ
スタＮ1，Ｎ2のコンダクタンスを等しくｇｍ1とし、Ｍ
ＯＳトランジスタＮ3，Ｎ4のコンダクタンスを等しくｇ
ｍ2とすると、数式（４）の関係が得られる。
【００２９】
【数４】
【００３０】これにより、ｇｍ1がｇｍ2より大きい場合
にはトータルコンダクタンスｇｍTは負極性コンダクタ
ンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータル
コンダクタンスｇｍTは正極性コンダクタンスとなる。
一般に、所与の条件としては、ＭＯＳトランジスタＮ1
〜Ｎ4により構成される電圧−電流変換部がラッチアッ
プ現象を起こさないようにｇｍ1がｇｍ2より大きい場合
を設定する。
にはトータルコンダクタンスｇｍTは負極性コンダクタ
ンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータル
コンダクタンスｇｍTは正極性コンダクタンスとなる。
一般に、所与の条件としては、ＭＯＳトランジスタＮ1
〜Ｎ4により構成される電圧−電流変換部がラッチアッ
プ現象を起こさないようにｇｍ1がｇｍ2より大きい場合
を設定する。
【００３１】なお、トータルコンダクタンスｇｍTを負
極性コンダクタンスとして定義したので、以下の数式で
は、便宜上、トータルコンダクタンスｇｍTを、正極性
として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇ
ｍ2）とする。
極性コンダクタンスとして定義したので、以下の数式で
は、便宜上、トータルコンダクタンスｇｍTを、正極性
として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇ
ｍ2）とする。
【００３２】数式（４）の関係を考慮しつつ、あらため
て差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイン
ト）までの伝達関数Ｔ（ｓ）を求めると、途中の計算式
である数式（５）を経由して数式（６）が得られる。
て差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイン
ト）までの伝達関数Ｔ（ｓ）を求めると、途中の計算式
である数式（５）を経由して数式（６）が得られる。
【００３３】
【数５】
【００３４】
【数６】
【００３５】次に、図２に示す発振回路が発振するため
の条件を求めるため、数式（６）に示される伝達関数Ｔ
（ｓ）を逆ラプラス変換して時間軸の関数にすると、途
中の数式（７）を経由して数式（８）が得られる。
の条件を求めるため、数式（６）に示される伝達関数Ｔ
（ｓ）を逆ラプラス変換して時間軸の関数にすると、途
中の数式（７）を経由して数式（８）が得られる。
【００３６】
【数７】
【００３７】
【数８】
【００３８】数式（６），（８）から、図２に示す発振
回路が発振するための条件を求めると、数式（９）で示
される。
回路が発振するための条件を求めると、数式（９）で示
される。
【００３９】
【数９】
【００４０】数式（９）に示すＣ0／Ｃ1は、非常に小さ
な値から１以上の大きな値までの値域をとり得る。従っ
て、ｇｍTがとり得る値域は、数式（１０）で示され
る。
な値から１以上の大きな値までの値域をとり得る。従っ
て、ｇｍTがとり得る値域は、数式（１０）で示され
る。
【００４１】
【数１０】
【００４２】数式（９），（１０）の意味するところ
は、ｇｍTが１／Ｒ1より少しでも大きければ一応の発振
条件を満たし、また、Ｃ0は０に近づけて実施できるの
で、ｇｍTを、数式（１０）を満足する範囲で非常に小
さく設定しても発振条件を満たすことが可能となるとい
う事実である。
は、ｇｍTが１／Ｒ1より少しでも大きければ一応の発振
条件を満たし、また、Ｃ0は０に近づけて実施できるの
で、ｇｍTを、数式（１０）を満足する範囲で非常に小
さく設定しても発振条件を満たすことが可能となるとい
う事実である。
【００４３】とにかく、数式（１０）で示される条件下
で、ｇｍTとＲ1を設定すれば、図２に示す回路が発振条
件を満たすことになり、従来の発振回路のように、むや
みにループ利得を大きくする必要が無い。
で、ｇｍTとＲ1を設定すれば、図２に示す回路が発振条
件を満たすことになり、従来の発振回路のように、むや
みにループ利得を大きくする必要が無い。
【００４４】なお、本実施の形態に係る発振回路では、
説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯ
Ｓ）のみを用いて構成したが、これと等価な発振回路を
Ｐ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて
構成することも容易に可能である。
説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯ
Ｓ）のみを用いて構成したが、これと等価な発振回路を
Ｐ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて
構成することも容易に可能である。
【００４５】（第２の実施の形態）図３は、本発明の第
２の実施の形態に係る発振回路の全体構成を示す回路図
である。
２の実施の形態に係る発振回路の全体構成を示す回路図
である。
【００４６】本実施の形態に係る発振回路は、負荷を構
成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電
圧−電流変換部を構成する４個のＮ型のＭＯＳトランジ
スタＮ3〜Ｎ6と、ＭＯＳトランジスタＮ1のソース端子
ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間
に接続されたコンデンサＣ0／２と、ＭＯＳトランジス
タＮ5，Ｎ6のソース間に接続されたコンデンサＣ1／２
とを有する。
成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電
圧−電流変換部を構成する４個のＮ型のＭＯＳトランジ
スタＮ3〜Ｎ6と、ＭＯＳトランジスタＮ1のソース端子
ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間
に接続されたコンデンサＣ0／２と、ＭＯＳトランジス
タＮ5，Ｎ6のソース間に接続されたコンデンサＣ1／２
とを有する。
【００４７】なお、ＭＯＳトランジスタＮ3のソース
は、ＭＯＳトランジスタＮ5のドレインに接続され、Ｍ
ＯＳトランジスタＮ4のソースは、ＭＯＳトランジスタ
Ｎ6のドレインに接続されている。
は、ＭＯＳトランジスタＮ5のドレインに接続され、Ｍ
ＯＳトランジスタＮ4のソースは、ＭＯＳトランジスタ
Ｎ6のドレインに接続されている。
【００４８】また、ＭＯＳトランジスタＮ1〜Ｎ4のゲー
トの各々はそれぞれ自己のドレインに接続され、ＭＯＳ
トランジスタＮ5のゲートはＭＯＳトランジスタＮ6のド
レインに、ＭＯＳトランジスタＮ6のゲートはＭＯＳト
ランジスタＮ5のドレインに、それぞれ接続されてい
る。
トの各々はそれぞれ自己のドレインに接続され、ＭＯＳ
トランジスタＮ5のゲートはＭＯＳトランジスタＮ6のド
レインに、ＭＯＳトランジスタＮ6のゲートはＭＯＳト
ランジスタＮ5のドレインに、それぞれ接続されてい
る。
【００４９】また、ＭＯＳトランジスタＮ1〜Ｎ6のそれ
ぞれのゲートに対向する基板は、各々のソースに接続さ
れている。さらに、負荷を構成するＭＯＳトランジスタ
Ｎ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、
同一の電源に接続されている。
ぞれのゲートに対向する基板は、各々のソースに接続さ
れている。さらに、負荷を構成するＭＯＳトランジスタ
Ｎ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、
同一の電源に接続されている。
【００５０】また、ＭＯＳトランジスタＮ5のソースは
直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ6のソー
スは直流電流源Ｉ2を介して、それぞれ接地されてい
る。ちなみに、ＭＯＳトランジスタＮ3，Ｎ4と、ＭＯＳ
トランジスタＮ5，Ｎ6は、それぞれ互いに相補的であ
り、差動対を構成している。
直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ6のソー
スは直流電流源Ｉ2を介して、それぞれ接地されてい
る。ちなみに、ＭＯＳトランジスタＮ3，Ｎ4と、ＭＯＳ
トランジスタＮ5，Ｎ6は、それぞれ互いに相補的であ
り、差動対を構成している。
【００５１】以下、本実施の形態に係る発振回路の動作
を適宜数式を参照して説明する。本実施の形態に係る発
振回路は左右対象に構成されているので、このことを利
用して動作を解析する。今、ＭＯＳトランジスタＮ1，
Ｎ2のゲート間に差動入力信号Ｖin，−Ｖinが印加され
たものとして、以下で、そのループの伝達関数を求め
る。
を適宜数式を参照して説明する。本実施の形態に係る発
振回路は左右対象に構成されているので、このことを利
用して動作を解析する。今、ＭＯＳトランジスタＮ1，
Ｎ2のゲート間に差動入力信号Ｖin，−Ｖinが印加され
たものとして、以下で、そのループの伝達関数を求め
る。
【００５２】まず、その出力ポイントが差動出力である
ことを示す。入力信号は差動であることを踏まえて、差
動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジ
スタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinか
ら見た出力ポイント（ＭＯＳトランジスタＮ2のソース
端子Ｖｂ）までの関係を数式（１１），（１２）で示
す。但し、以下では、負荷を構成するＭＯＳトランジス
タＮ1，Ｎ2のコンダクタンスをｇｍとし、電圧−電流変
換部を構成するＭＯＳトランジスタＮ3〜Ｎ6のトータル
コンダクタンスをｇｍTとする。
ことを示す。入力信号は差動であることを踏まえて、差
動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジ
スタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinか
ら見た出力ポイント（ＭＯＳトランジスタＮ2のソース
端子Ｖｂ）までの関係を数式（１１），（１２）で示
す。但し、以下では、負荷を構成するＭＯＳトランジス
タＮ1，Ｎ2のコンダクタンスをｇｍとし、電圧−電流変
換部を構成するＭＯＳトランジスタＮ3〜Ｎ6のトータル
コンダクタンスをｇｍTとする。
【００５３】
【数１１】
【００５４】
【数１２】
【００５５】ここで、数式（１１），（１２）の辺々の
和をとって、数式（１３）が得られる。
和をとって、数式（１３）が得られる。
【００５６】
【数１３】
【００５７】これにより、差動入力信号Ｖinから見た出
力ポイント（ＭＯＳトランジスタＮ 1のソース端子Ｖ
ａ）と、差動入力信号−Ｖinから見た出力ポイント（Ｍ
ＯＳトランジスタＮ2のソース端子Ｖｂ）は差動である
ことが明らかとなるので、ＭＯＳトランジスタＮ1のソ
ース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタ
Ｎ 2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力と
して表すことができる。
力ポイント（ＭＯＳトランジスタＮ 1のソース端子Ｖ
ａ）と、差動入力信号−Ｖinから見た出力ポイント（Ｍ
ＯＳトランジスタＮ2のソース端子Ｖｂ）は差動である
ことが明らかとなるので、ＭＯＳトランジスタＮ1のソ
ース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタ
Ｎ 2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力と
して表すことができる。
【００５８】図４は、図３に示す発振回路で、ＭＯＳト
ランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトラ
ンジスタＮ2のソースを−Ｖ0ポイントとした場合の回路
図である。
ランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトラ
ンジスタＮ2のソースを−Ｖ0ポイントとした場合の回路
図である。
【００５９】以下、図４を参照して本実施の形態に係る
発振回路の動作を説明する。ここで、ＭＯＳトランジス
タＮ3〜Ｎ6により構成される電圧−電流変換部のトータ
ルコンダクタンスｇｍTを求めておく。ＭＯＳトランジ
スタＮ3，Ｎ4のコンダクタンスを等しくｇｍ1とし、Ｍ
ＯＳトランジスタＮ5，Ｎ6のコンダクタンスを等しくｇ
ｍ2とすると、数式（１４）の関係が得られる。
発振回路の動作を説明する。ここで、ＭＯＳトランジス
タＮ3〜Ｎ6により構成される電圧−電流変換部のトータ
ルコンダクタンスｇｍTを求めておく。ＭＯＳトランジ
スタＮ3，Ｎ4のコンダクタンスを等しくｇｍ1とし、Ｍ
ＯＳトランジスタＮ5，Ｎ6のコンダクタンスを等しくｇ
ｍ2とすると、数式（１４）の関係が得られる。
【００６０】
【数１４】
【００６１】これにより、ｇｍ1がｇｍ2より大きい場合
にはトータルコンダクタンスｇｍTは負極性コンダクタ
ンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータル
コンダクタンスｇｍTは正極性コンダクタンスとなる。
一般に、所与の条件としては、ＭＯＳトランジスタＮ3
〜Ｎ6により構成される電圧−電流変換部がラッチアッ
プ現象を起こさないようにｇｍ1がｇｍ2より大きい場合
を設定する。
にはトータルコンダクタンスｇｍTは負極性コンダクタ
ンスとなり、ｇｍ1がｇｍ2より小さい場合にはトータル
コンダクタンスｇｍTは正極性コンダクタンスとなる。
一般に、所与の条件としては、ＭＯＳトランジスタＮ3
〜Ｎ6により構成される電圧−電流変換部がラッチアッ
プ現象を起こさないようにｇｍ1がｇｍ2より大きい場合
を設定する。
【００６２】なお、トータルコンダクタンスｇｍTを負
極性コンダクタンスとして定義したので、以下の数式で
は、便宜上、トータルコンダクタンスｇｍTを、正極性
として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇ
ｍ2）とする。
極性コンダクタンスとして定義したので、以下の数式で
は、便宜上、トータルコンダクタンスｇｍTを、正極性
として定義し直し、ｇｍT＝ｇｍ1・ｇｍ2／（ｇｍ1−ｇ
ｍ2）とする。
【００６３】数式（１４）の関係を考慮しつつ、あらた
めて差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイ
ント）までの伝達関数Ｔ（ｓ）を求めると、途中の計算
式である数式（１５）を経由して数式（１６）が得られ
る。
めて差動入力信号Ｖinから見た出力ポイント（Ｖ0ポイ
ント）までの伝達関数Ｔ（ｓ）を求めると、途中の計算
式である数式（１５）を経由して数式（１６）が得られ
る。
【００６４】
【数１５】
【００６５】
【数１６】
【００６６】次に、図４に示す発振回路が発振するため
の条件を求めるため、数式（１６）に示される伝達関数
Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、
途中の数式（１７）を経由して数式（１８）が得られ
る。
の条件を求めるため、数式（１６）に示される伝達関数
Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、
途中の数式（１７）を経由して数式（１８）が得られ
る。
【００６７】
【数１７】
【００６８】
【数１８】
【００６９】数式（１６），（１８）から、図４に示す
発振回路が発振するための条件を求めると、数式（１
９）で示される。
発振回路が発振するための条件を求めると、数式（１
９）で示される。
【００７０】
【数１９】
【００７１】数式（１９）に示すＣ0／Ｃ1は、非常に小
さな値から１以上の大きな値までの値域をとり得る。従
って、ｇｍTがとり得る値域は、数式（２０）で示され
る。
さな値から１以上の大きな値までの値域をとり得る。従
って、ｇｍTがとり得る値域は、数式（２０）で示され
る。
【００７２】
【数２０】
【００７３】数式（１９），（２０）の意味するところ
は、ｇｍTがｇｍより少しでも大きければ一応の発振条
件を満たし、また、Ｃ0は０に近づけて実施できるの
で、ｇｍTを、数式（２０）を満足する範囲で非常に小
さく設定しても発振条件を満たすことが可能となるとい
う事実である。
は、ｇｍTがｇｍより少しでも大きければ一応の発振条
件を満たし、また、Ｃ0は０に近づけて実施できるの
で、ｇｍTを、数式（２０）を満足する範囲で非常に小
さく設定しても発振条件を満たすことが可能となるとい
う事実である。
【００７４】とにかく、数式（２０）で示される条件下
で、ｇｍTとｇｍを設定すれば、図４に示す回路が発振
条件を満たすことになり、従来の発振回路のように、む
やみにループ利得を大きくする必要が無い。
で、ｇｍTとｇｍを設定すれば、図４に示す回路が発振
条件を満たすことになり、従来の発振回路のように、む
やみにループ利得を大きくする必要が無い。
【００７５】なお、本実施の形態に係る発振回路では、
説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯ
Ｓ）のみを用いて構成したが、これと等価な発振回路を
Ｐ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて
構成することも容易に可能である。
説明の便宜上、Ｎ型のＭＯＳトランジスタ（Ｎ−ＭＯ
Ｓ）のみを用いて構成したが、これと等価な発振回路を
Ｐ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて
構成することも容易に可能である。
【００７６】また、本実施の形態に係る発振回路では、
全てのＭＯＳトランジスタをＮ型として構成したので、
前述の数式（１９），（２０）が、ＭＯＳトランジスタ
のコンダクタンスの比によって十分な精度で実現可能と
なり、回路の発振余裕度や発振レベル、温度特性に関し
て安定度を与えることができる。なお、このような効果
は、全てのＭＯＳトランジスタをＰ型として構成した場
合についても同様である。
全てのＭＯＳトランジスタをＮ型として構成したので、
前述の数式（１９），（２０）が、ＭＯＳトランジスタ
のコンダクタンスの比によって十分な精度で実現可能と
なり、回路の発振余裕度や発振レベル、温度特性に関し
て安定度を与えることができる。なお、このような効果
は、全てのＭＯＳトランジスタをＰ型として構成した場
合についても同様である。
【００７７】（第３の実施の形態）図５は、本発明の第
３の実施の形態に係る発振回路の全体構成を示す回路図
である。
３の実施の形態に係る発振回路の全体構成を示す回路図
である。
【００７８】本実施の形態に係る発振回路は、負荷を構
成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電
圧−電流変換部を構成する２個のＮ型のＭＯＳトランジ
スタＮ3，Ｎ4と、ＭＯＳトランジスタＮ1のソース端子
ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間
に接続されたコンデンサＣ0／２と、ＭＯＳトランジス
タＮ3，Ｎ4のソース間に接続されたコンデンサＣ1／２
とを有する。
成する２個のＮ型のＭＯＳトランジスタＮ1，Ｎ2と、電
圧−電流変換部を構成する２個のＮ型のＭＯＳトランジ
スタＮ3，Ｎ4と、ＭＯＳトランジスタＮ1のソース端子
ＶａとＭＯＳトランジスタＮ2のソース端子Ｖｂとの間
に接続されたコンデンサＣ0／２と、ＭＯＳトランジス
タＮ3，Ｎ4のソース間に接続されたコンデンサＣ1／２
とを有する。
【００７９】なお、ＭＯＳトランジスタＮ1のソース
は、ＭＯＳトランジスタＮ3のドレインに接続され、Ｍ
ＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタ
Ｎ4のドレインに接続されている。
は、ＭＯＳトランジスタＮ3のドレインに接続され、Ｍ
ＯＳトランジスタＮ2のソースは、ＭＯＳトランジスタ
Ｎ4のドレインに接続されている。
【００８０】また、ＭＯＳトランジスタＮ1，Ｎ2のゲー
トの各々はそれぞれ自己のドレインに接続され、ＭＯＳ
トランジスタＮ3のゲートはＭＯＳトランジスタＮ4のド
レインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳト
ランジスタＮ3のドレインに、それぞれ接続されてい
る。
トの各々はそれぞれ自己のドレインに接続され、ＭＯＳ
トランジスタＮ3のゲートはＭＯＳトランジスタＮ4のド
レインに、ＭＯＳトランジスタＮ4のゲートはＭＯＳト
ランジスタＮ3のドレインに、それぞれ接続されてい
る。
【００８１】また、ＭＯＳトランジスタＮ1〜Ｎ4のそれ
ぞれのゲートに対向する基板は、各々のソースに接続さ
れている。さらに、負荷を構成するＭＯＳトランジスタ
Ｎ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、
同一の電源に接続されている。
ぞれのゲートに対向する基板は、各々のソースに接続さ
れている。さらに、負荷を構成するＭＯＳトランジスタ
Ｎ1，Ｎ2のそれぞれのゲートとドレインとの接続点は、
同一の電源に接続されている。
【００８２】また、ＭＯＳトランジスタＮ3のソースは
直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソー
スは直流電流源Ｉ2を介して、それぞれ接地されてい
る。以下、本実施の形態に係る発振回路の動作を適宜数
式を参照して説明する。
直流電流源Ｉ1を介して、ＭＯＳトランジスタＮ4のソー
スは直流電流源Ｉ2を介して、それぞれ接地されてい
る。以下、本実施の形態に係る発振回路の動作を適宜数
式を参照して説明する。
【００８３】本実施の形態に係る発振回路は左右対象に
構成されているので、このことを利用して動作を解析す
る。今、ＭＯＳトランジスタＮ1，Ｎ2のゲート間に差動
入力信号Ｖin，−Ｖinが印加されたものとして、以下
で、そのループの伝達関数を求める。
構成されているので、このことを利用して動作を解析す
る。今、ＭＯＳトランジスタＮ1，Ｎ2のゲート間に差動
入力信号Ｖin，−Ｖinが印加されたものとして、以下
で、そのループの伝達関数を求める。
【００８４】まず、その出力ポイントが差動出力である
ことを示す。入力信号は差動であることを踏まえて、差
動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジ
スタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinか
ら見た出力ポイント（ＭＯＳトランジスタＮ2のソース
端子Ｖｂ）までの関係を数式（２１），（２２）で示
す。但し、以下では、負荷を構成するＭＯＳトランジス
タＮ1，Ｎ2のコンダクタンスを等しくｇｍとし、電圧−
電流変換部を構成するＭＯＳトランジスタＮ3，Ｎ4のコ
ンダクタンスをｇｍTとする。
ことを示す。入力信号は差動であることを踏まえて、差
動入力信号Ｖinから見た出力ポイント（ＭＯＳトランジ
スタＮ1のソース端子Ｖａ）と、差動入力信号−Ｖinか
ら見た出力ポイント（ＭＯＳトランジスタＮ2のソース
端子Ｖｂ）までの関係を数式（２１），（２２）で示
す。但し、以下では、負荷を構成するＭＯＳトランジス
タＮ1，Ｎ2のコンダクタンスを等しくｇｍとし、電圧−
電流変換部を構成するＭＯＳトランジスタＮ3，Ｎ4のコ
ンダクタンスをｇｍTとする。
【００８５】
【数２１】
【００８６】
【数２２】
【００８７】ここで、数式（２１），（２２）の辺々の
和をとって、数式（２３）が得られる。
和をとって、数式（２３）が得られる。
【００８８】
【数２３】
【００８９】これにより、差動入力信号Ｖinから見た出
力ポイント（ＭＯＳトランジスタＮ 1のソース端子Ｖ
ａ）と、差動入力信号−Ｖinから見た出力ポイント（Ｍ
ＯＳトランジスタＮ2のソース端子Ｖｂ）は差動である
ことが明らかとなるので、ＭＯＳトランジスタＮ1のソ
ース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタ
Ｎ 2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力と
して表すことができる。
力ポイント（ＭＯＳトランジスタＮ 1のソース端子Ｖ
ａ）と、差動入力信号−Ｖinから見た出力ポイント（Ｍ
ＯＳトランジスタＮ2のソース端子Ｖｂ）は差動である
ことが明らかとなるので、ＭＯＳトランジスタＮ1のソ
ース端子ＶａをＶ0ポイントとし、ＭＯＳトランジスタ
Ｎ 2のソース端子Ｖｂを−Ｖ0ポイントとした差動出力と
して表すことができる。
【００９０】図６は、図５に示す発振回路で、ＭＯＳト
ランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトラ
ンジスタＮ2のソースを−Ｖ0ポイントとした場合の回路
図である。
ランジスタＮ1のソースをＶ0ポイントとし、ＭＯＳトラ
ンジスタＮ2のソースを−Ｖ0ポイントとした場合の回路
図である。
【００９１】以下、図６を参照して本実施の形態に係る
発振回路の動作を説明する。ここで、電圧−電流変換部
を構成するＭＯＳトランジスタＮ3，Ｎ4のコンダクタン
スを等しくｇｍTとして、あらためて、差動入力信号Ｖ
inから見た出力ポイント（Ｖ0ポイント）までの伝達関
数を求めると数式（２４）が得られる。
発振回路の動作を説明する。ここで、電圧−電流変換部
を構成するＭＯＳトランジスタＮ3，Ｎ4のコンダクタン
スを等しくｇｍTとして、あらためて、差動入力信号Ｖ
inから見た出力ポイント（Ｖ0ポイント）までの伝達関
数を求めると数式（２４）が得られる。
【００９２】
【数２４】
【００９３】次に、図６に示す発振回路が発振するため
の条件を求めるため、数式（２４）に示される伝達関数
Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、
途中の数式（２５）を経由して数式（２６）が得られ
る。
の条件を求めるため、数式（２４）に示される伝達関数
Ｔ（ｓ）を逆ラプラス変換して時間軸の関数にすると、
途中の数式（２５）を経由して数式（２６）が得られ
る。
【００９４】
【数２５】
【００９５】
【数２６】
【００９６】数式（２６）から、図６に示す発振回路が
発振するための条件は、数式（２７）であることが分か
る。
発振するための条件は、数式（２７）であることが分か
る。
【００９７】
【数２７】
【００９８】数式（２７）に示すＣ0／Ｃ1は、非常に小
さな値から１以上の大きな値までの値域をとり得る。従
って、ｇｍTがとり得る値域は、数式（２８）で示され
る。
さな値から１以上の大きな値までの値域をとり得る。従
って、ｇｍTがとり得る値域は、数式（２８）で示され
る。
【００９９】
【数２８】
【０１００】数式（２７），（２８）の意味するところ
は、ｇｍTがｇｍより少しでも大きければ一応の発振条
件を満たし、また、Ｃ0は０に近づけて実施できるの
で、ｇｍTを、数式（２８）を満足する範囲で非常に小
さく設定しても発振条件を満たすことが可能となるとい
う事実である。
は、ｇｍTがｇｍより少しでも大きければ一応の発振条
件を満たし、また、Ｃ0は０に近づけて実施できるの
で、ｇｍTを、数式（２８）を満足する範囲で非常に小
さく設定しても発振条件を満たすことが可能となるとい
う事実である。
【０１０１】とにかく、数式（２８）で示される条件下
で、ｇｍTとｇｍを設定すれば、図６に示す回路が発振
条件を満たすことになり、従来の発振回路のように、む
やみにループ利得を大きくする必要が無い。
で、ｇｍTとｇｍを設定すれば、図６に示す回路が発振
条件を満たすことになり、従来の発振回路のように、む
やみにループ利得を大きくする必要が無い。
【０１０２】図７は、本発明の第３の実施の形態に係る
発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）の
みを用いて構成した回路図である。本実施の形態に係る
発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジス
タ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価
な発振回路を、図７に示す発振回路のように、符号Ｐ１
〜Ｐ４で示すＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）
のみを用いて構成することも容易に可能である。
発振回路をＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）の
みを用いて構成した回路図である。本実施の形態に係る
発振回路では、説明の便宜上、Ｎ型のＭＯＳトランジス
タ（Ｎ−ＭＯＳ）のみを用いて構成したが、これと等価
な発振回路を、図７に示す発振回路のように、符号Ｐ１
〜Ｐ４で示すＰ型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）
のみを用いて構成することも容易に可能である。
【０１０３】また、本実施の形態に係る発振回路では、
全てのＭＯＳトランジスタをＮ型として構成したので、
前述の数式（２７），（２８）が、ＭＯＳトランジスタ
のコンダクタンスの比によって十分な精度で実現可能と
なり、回路の発振余裕度や発振レベル、温度特性に関し
て安定度を与えることができる。なお、このような効果
は、図７に示すように、全てのＭＯＳトランジスタをＰ
型として構成した場合についても同様である。
全てのＭＯＳトランジスタをＮ型として構成したので、
前述の数式（２７），（２８）が、ＭＯＳトランジスタ
のコンダクタンスの比によって十分な精度で実現可能と
なり、回路の発振余裕度や発振レベル、温度特性に関し
て安定度を与えることができる。なお、このような効果
は、図７に示すように、全てのＭＯＳトランジスタをＰ
型として構成した場合についても同様である。
【０１０４】
【発明の効果】以上に説明したとおり、本発明では、シ
ングルチャネルに統一されたＭＯＳトランジスタのみを
用いて負極性のコンダクタンスを有する電圧−電流変換
部を構成すると共に、負荷部も抵抗または電圧−電流変
換部と同じシングルチャネルのＭＯＳトランジスタのみ
で構成したので、回路の発振条件を、従来の発振回路の
ように、むやみにループ利得を大きくすることなく、Ｍ
ＯＳトランジスタのコンダクタンスの比によって十分な
精度で実現可能にして、回路の発振余裕度や発振レベ
ル、温度特性に関して安定度を与え、これにより、回路
チップの小型化、電源電圧の低電圧化、低消費電力化、
回路特性のばらつきの改善、製造コストの削減が可能と
なる。
ングルチャネルに統一されたＭＯＳトランジスタのみを
用いて負極性のコンダクタンスを有する電圧−電流変換
部を構成すると共に、負荷部も抵抗または電圧−電流変
換部と同じシングルチャネルのＭＯＳトランジスタのみ
で構成したので、回路の発振条件を、従来の発振回路の
ように、むやみにループ利得を大きくすることなく、Ｍ
ＯＳトランジスタのコンダクタンスの比によって十分な
精度で実現可能にして、回路の発振余裕度や発振レベ
ル、温度特性に関して安定度を与え、これにより、回路
チップの小型化、電源電圧の低電圧化、低消費電力化、
回路特性のばらつきの改善、製造コストの削減が可能と
なる。
【０１０５】また、従来の発振回路で発振出力の反転を
促進するために必要であったスイッチング回路を不要に
している。
促進するために必要であったスイッチング回路を不要に
している。
【図１】本発明の第１の実施の形態に係る発振回路の全
体構成を示す回路図である。
体構成を示す回路図である。
【図２】図１に示す発振回路で、ＭＯＳトランジスタＮ
1のドレインをＶ0ポイントとし、ＭＯＳトランジスタＮ
2のドレインを−Ｖ0ポイントとした場合の回路図であ
る。
1のドレインをＶ0ポイントとし、ＭＯＳトランジスタＮ
2のドレインを−Ｖ0ポイントとした場合の回路図であ
る。
【図３】本発明の第２の実施の形態に係る発振回路の全
体構成を示す回路図である。
体構成を示す回路図である。
【図４】図３に示す発振回路で、ＭＯＳトランジスタＮ
1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2
のソースを−Ｖ0ポイントとした場合の回路図である。
1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2
のソースを−Ｖ0ポイントとした場合の回路図である。
【図５】本発明の第３の実施の形態に係る発振回路の全
体構成を示す回路図である。
体構成を示す回路図である。
【図６】図５に示す発振回路で、ＭＯＳトランジスタＮ
1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2
のソースを−Ｖ0ポイントとした場合の回路図である。
1のソースをＶ0ポイントとし、ＭＯＳトランジスタＮ2
のソースを−Ｖ0ポイントとした場合の回路図である。
【図７】本発明の第３の実施の形態に係る発振回路をＰ
型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構
成した回路図である。
型のＭＯＳトランジスタ（Ｐ−ＭＯＳ）のみを用いて構
成した回路図である。
【図８】従来の発振回路の全体構成を示す回路図であ
る。
る。
Ｃ0／２，Ｃ1／２……コンデンサ、Ｉ1，Ｉ2……直流電
流源、Ｎ1〜Ｎ6……Ｎ型のＭＯＳトランジスタ（Ｎ−Ｍ
ＯＳ）、Ｐ1〜Ｐ4……Ｐ型のＭＯＳトランジスタ（Ｐ−
ＭＯＳ）、Ｒ1……抵抗、Ｖin，−Ｖin……差動入力信
号
流源、Ｎ1〜Ｎ6……Ｎ型のＭＯＳトランジスタ（Ｎ−Ｍ
ＯＳ）、Ｐ1〜Ｐ4……Ｐ型のＭＯＳトランジスタ（Ｐ−
ＭＯＳ）、Ｒ1……抵抗、Ｖin，−Ｖin……差動入力信
号
Claims (6)
- 【請求項１】 発振パルスを出力する発振回路におい
て、 抵抗のみにより構成された負荷部と、 前記負荷部の下段に位置し、同一チャネルのＭＯＳトラ
ンジスタのみを用いて構成された負極性のコンダクタン
スを有する電圧−電流変換部と、 前記電圧−電流変換部に定電流を供給する定電流電源
と、 を具備したことを特徴とする発振回路。 - 【請求項２】 前記電圧−電流変換部は、第１のＭＯＳ
トランジスタ差動対回路と、前記第１のＭＯＳトランジ
スタ差動対回路のソース端子の各々にドレイン端子をそ
れぞれ接続した第２のＭＯＳトランジスタ差動対回路と
を備え、かつ前記第１のＭＯＳトランジスタ差動対回路
を構成する互いに相補的な２つのＭＯＳトランジスタの
ゲートの各々はそれぞれ自己のドレインに接続され、か
つ前記第２のＭＯＳトランジスタ差動対回路を構成する
互いに相補的な２つのＭＯＳトランジスタのゲートは互
いに相手側のＭＯＳトランジスタのドレインに接続され
ていると共にそのソースの各々はそれぞれ異なる直流電
流源を介して接地されていることを特徴とする請求項１
記載の発振回路。 - 【請求項３】 発振パルスを出力する発振回路におい
て、 ＭＯＳトランジスタのみを用いて構成された負荷部と、 前記負荷部の下段に位置し、前記負荷部と同一チャネル
のＭＯＳトランジスタを４個用いて構成された負極性の
コンダクタンスを有する電圧−電流変換部と、 前記電圧−電流変換部に定電流を供給する定電流電源
と、 を具備したことを特徴とする発振回路。 - 【請求項４】 前記電圧−電流変換部は、第１のＭＯＳ
トランジスタ差動対回路と、前記第１のＭＯＳトランジ
スタ差動対回路のソース端子の各々にドレイン端子をそ
れぞれ接続した第２のＭＯＳトランジスタ差動対回路と
を備え、かつ前記第１のＭＯＳトランジスタ差動対回路
を構成する互いに相補的な２つのＭＯＳトランジスタの
ゲートの各々はそれぞれ自己のドレインに接続され、か
つ前記第２のＭＯＳトランジスタ差動対回路を構成する
互いに相補的な２つのＭＯＳトランジスタのゲートは互
いに相手側のＭＯＳトランジスタのドレインに接続され
ていると共にそのソースの各々はそれぞれ異なる直流電
流源を介して接地されていることを特徴とする請求項３
記載の発振回路。 - 【請求項５】 発振パルスを出力する発振回路におい
て、 ＭＯＳトランジスタのみを用いて構成された負荷部と、 前記負荷部の下段に位置し、前記負荷部と同一チャネル
のＭＯＳトランジスタを２個用いて構成された負極性の
コンダクタンスを有する電圧−電流変換部と、 前記電圧−電流変換部に定電流を供給する定電流電源
と、 を具備したことを特徴とする発振回路。 - 【請求項６】 前記電圧−電流変換部は、１つのＭＯＳ
トランジスタ差動対回路を備え、かつ前記ＭＯＳトラン
ジスタ差動対回路を構成する互いに相補的な２つのＭＯ
Ｓトランジスタのゲートは、互いに相手側のＭＯＳトラ
ンジスタのドレインに接続されていると共にそのソース
の各々はそれぞれ異なる直流電流源を介して接地されて
いることを特徴とする請求項５記載の発振回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001158541A JP4945856B2 (ja) | 2001-05-28 | 2001-05-28 | 発振回路 |
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|---|---|---|---|
| JP2001158541A JP4945856B2 (ja) | 2001-05-28 | 2001-05-28 | 発振回路 |
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|---|---|
| JP2002353784A true JP2002353784A (ja) | 2002-12-06 |
| JP4945856B2 JP4945856B2 (ja) | 2012-06-06 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001158541A Expired - Fee Related JP4945856B2 (ja) | 2001-05-28 | 2001-05-28 | 発振回路 |
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| JP (1) | JP4945856B2 (ja) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1998048511A1 (en) * | 1997-04-24 | 1998-10-29 | Technische Universiteit Delft | Resonator having a selection circuit for selecting a resonance mode |
-
2001
- 2001-05-28 JP JP2001158541A patent/JP4945856B2/ja not_active Expired - Fee Related
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| JP2001521703A (ja) * | 1997-04-24 | 2001-11-06 | テクニシエ・ウニベルシタイト・デルフト | 共振モードを選択するための選択回路を有する共振器 |
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| Publication number | Publication date |
|---|---|
| JP4945856B2 (ja) | 2012-06-06 |
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