JP2002340937A

JP2002340937A - 表示処理回路

Info

Publication number: JP2002340937A
Application number: JP2001142631A
Authority: JP
Inventors: Shinji Watanabe; 慎二渡辺; Tetsuomi Ikeda; 哲臣池田; Kazuhiko Shibuya; 一彦澁谷; Satoshi Okabe; 岡部　　聡
Original assignee: NEC Corp; Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: NEC Corp; Japan Broadcasting Corp
Priority date: 2001-05-14
Filing date: 2001-05-14
Publication date: 2002-11-27
Anticipated expiration: 2021-05-14
Also published as: JP4128755B2

Abstract

(57)【要約】【課題】ＯＦＤＭ方式の変調波を動作周波数の低い通
常のコンスタレーション表示回路で観測できるようにす
るための回路を提供することである。【解決手段】ＯＦＤＭ方式の信号を表示するオシロス
コープ等に結合して使用される表示処理回路であって、
ＦＦＴのサンプリングクロックで出力される各キャリア
のデータ信号を、サンプリングクロックの整数倍に時間
引き延ばしを行い、且つ、データ信号を表示する一定期
間において、表示する各キャリアのデータ信号を周波数
領域において偏りが生じないように選定する。これによ
って、周波数特性の狭いオシロスコープ等で、データ信
号を表示可能であり、且つ、周波数全体の信号劣化を表
示可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル変調波
を測定する測定回路に使用される処理回路に関し、特
に、ＯＦＤＭ（orthogonal frequency division mul
tiplexing）方式により変調されたディジタル変調波を
測定、表示するための表示処理回路に関する。

【０００２】

【従来の技術】最近、多チャンネル化、高品質化可能な
ディジタル放送に対する要求並びに関心が急速に高まっ
ている。このようなディジタル放送では、ディジタル信
号によって変調されたディジタル変調波が放送電波とし
て放送局側から送信される。この種、ディジタル放送に
使用されるディジタル変調方式として、ＰＳＫ、ＱＰＳ
Ｋ、ＱＡＭ等、種々の変調方式が提案されている。

【０００３】これらディジタル変調方式の一つとして、
信号を狭帯域の複数のキャリア（マルチキャリア）を用
いて並列に伝送するＯＦＤＭ方式も提案されている。こ
のＯＦＤＭ方式では、各キャリアをＱＰＳＫ、１６ＱＡ
Ｍ、６４ＱＡＭ等の直交変調方式によって変調する方式
が採用されている。ＯＦＤＭ変調方式は、単一キャリア
を使用した単一キャリア方式に比較して、１シンボルの
継続時間を長くすることができ、また、伝送シンボルの
最前部または最後部にガイドインターバルを設けること
により、マルチパスによるシンボル間干渉をを軽減でき
ると言う利点を有している。

【０００４】ＯＦＤＭ変調方式により変調されたディジ
タル変調波は、上述したように、直交変調されているた
め、Ｉ軸及びＱ軸によって規定される位相面上のコンス
タレーションをオシロスコープ等の測定器（ここでは、
コンスタレーション表示回路と呼ぶ）に表示することに
よって、各データを観測することができる。しかしなが
ら、ＯＦＤＭ変調方式のディジタル変調波は、周波数の
異なる多数（例えば、５４５本）のキャリアを含んでい
るため、全てのデータを観測する測定器、即ち、コンス
タレーション表示回路は、非常に高価である。

【０００５】具体的に説明すると、コンスタレーション
を表示する場合、サンプルクロック毎に、ＦＦＴされた
データをＤ／Ａ変換するＤ／Ａ変換回路が使用されてお
り、このＤ／Ａ変換回路で、変換されたアナログ信号を
コンスタレーション表示回路に送出、表示する構成が採
用されている。ここで、ＦＦＴは、数ＭＨｚから十数Ｍ
Ｈｚ（例えば、１６ＭＨｚ）程度の高いサンプルクロッ
ク周波数で行われている。また、Ｄ／Ａ変換の際にも、
ＦＦＴにおけるサンプルクロック周波数をそのまま用い
て、Ｄ／Ａ変換し、画面上に表示しているのが普通であ
る。

【０００６】図３を参照すると、コンスタレーション表
示回路に使用される従来のＤ／Ａ変換回路の一例が示さ
れている。図３に示すように、入力データは、Ｉ及びＱ
成分をあらわすＩ及びＱデータとして、それぞれ第１及
び第２のＤ／Ａ変換器１１及び１２に与えられている。
ここで、Ｉ及びＱデータは、サンプルクロック毎にＦＦ
Ｔされたデータである。第１及び第２のＤ／Ａ変換器１
１、１２には、ＦＦＴにおけるサンプルクロックと同じ
周波数を有するクロックが与えられており、Ｉ及びＱデ
ータはこのクロックにより、それぞれＤ／Ａ変換された
後、Ｉ信号、Ｑ信号として、コンスタレーション表示回
路に供給されている。

【０００７】

【発明が解決しようとする課題】このため、当該Ｉ及び
Ｑ信号をのコンスタレーションを表示するコンスタレー
ション表示回路として、５００ＫＨｚ程度の周波数で表
示を行う通常のオシロスコープ等を使用することはでき
ず、専用の測定器を用意するか、或いは、周波数帯域の
広いオシロスコープを用意する必要があった。しかし、
これらの測定器（表示装置）は入手が困難等の問題があ
り、必要な時にすぐ用意できるとは限らなかった。

【０００８】本発明の目的は、コンスタレーション表示
回路として、通常のオシロスコープ等を使用することが
でき、したがって、専用の測定器を必要としない処理回
路を提供することである。

【０００９】本発明の具体的な目的は、ＯＦＤＭ方式に
より変調されたディジタル変調波を測定、表示するのに
適した表示処理回路を提供することである。

【００１０】

【課題を解決するための手段】本発明の一態様によれ
ば、ＯＦＤＭ方式で変調された変調信号をサンプリング
クロックでＦＦＴすることによって得られ、且つ、各キ
ャリアのデータ信号を含むシンボル列を受けて動作する
表示処理回路において、前記シンボル列中のデータ信号
を前記サンプリングクロックの整数倍に時間的に引き伸
ばす手段と、前記引き伸ばす手段の引き伸ばす動作を制
御する手段とを備えていることを特徴とする表示処理回
路が得られる。

【００１１】本発明の他の態様によれば、複数のキャリ
アを直交変調した変調波を所定周波数のサンプリングク
ロックによるＦＦＴすることによって得られたシンボル
列によって構成され、且つ、各シンボル中には、前記複
数のキャリアのデータ信号を含んでいる入力データ信号
を処理する処理回路において、前記シンボル列から、前
記データ信号を間引く手段と、前記データ信号を出力す
るための間引タイミング信号を生成して、前記データ信
号を間引く手段を制御する制御手段とを有することを特
徴とする表示処理回路が得られる。この場合、前記制御
手段は、前記データ信号を間引く間引き幅を設定する間
引き設定回路と、該間引き幅、前記サンプリングクロッ
クと同一の周波数を有するクロック、及び、前記シンボ
ル列中の各シンボルに対応したシンボルクロックとを受
け、前記データ信号を出力するタイミングを前記間引き
タイミング信号として生成する間引き制御回路とによっ
て構成される。

【００１２】更に、前記データ信号を間引く手段は、前
記間引き制御回路からの前記間引きタイミング信号に応
じて、前記データ信号を格納し、且つ、読み出すＦＩＦ
Ｏによって構成されるか、或いは、前記間引き制御回路
からの前記間引きタイミング信号に応じて、前記データ
信号を通過させるゲート回路によって構成されれば良
い。

【００１３】また、前記間引き制御回路は、前記間引き
タイミング信号として、前記ＦＩＦＯの入力及び出力タ
イミングを定めるタイミング信号を生成するか、或い
は、前記ゲート回路の開放時点を定めるタイミングを定
めるタイミング信号を生成すれば良い。

【００１４】上記した間引き制御回路は、前記クロック
をカウントするカウンタと、前記シンボルクロックをカ
ウントするカウンタと、前記クロック、前記シンボルク
ロック、及び、前記間引き幅とを受け、予め定められた
演算を施すことによって、前記間引きタイミング信号を
生成する演算回路とによって構成されれば良い。

【００１５】この場合、予め定められた演算は、［（ｉ×ｊ＋ｋ）ｍｏｄＤ］＝０（但し、ｋはデータ番号、ｉは、シンボル番号、ｊは０
以上の整数、Ｄは間引き幅）によって与えられる。

【００１６】

【発明の実施の形態】図１を参照して、本発明の一実施
の形態に係る表示処理回路が示されている。図示された
表示処理回路には、入力データ信号として、所定のサン
プルクロック周波数（例えば、１６ＭＨｚ）でＦＦＴを
受けた信号が、Ｉ及びＱデータとして与えられている。
ここで、入力データ信号は、それぞれデータにより変調
された５４５本のキャリアをＦＦＴすることにより、周
波数軸上に配列されたシンボル列の形で供給され、１シ
ンボル中には１０５６個のデータを含む入力データ信号
が入力されるものとする。この場合、１０５６個のデー
タのうち、５４５個のデータが有効データであり、残り
の５１１個のデータはダミーデータであるものとする。
また、表示処理回路には、ＦＦＴにおけるサンプルクロ
ック周波数と同じ周波数のクロックが与えられており、
且つ、各シンボルに同期したシンボルクロックも与えら
れている。

【００１７】図１に示された表示処理回路は、後述する
ように、入力データ信号を間引くことによって、通常の
オシロスコープ等によって構成されたコンスタレーショ
ン表示回路（図示せず）において表示可能な周波数（例
えば、５００ＫＨｚ）にする。

【００１８】このため、図示された表示処理回路は、Ｆ
ＩＦＯ１、第１及び第２のＤ／Ａ変換回路２及び３、間
引き制御回路４、及び、間引き設定回路５とを備えてい
る。このうち、間引き制御回路４は、上記したクロック
及びシンボルクロックとを受け、ＦＩＦＯ１に対して、
入力タイミング信号及び出力タイミング信号を供給し、
ＦＩＦＯ１の制御を行う。一方、ＦＩＦＯ１には、Ｉ及
びＱデータが入力データ信号として与えられ、間引き制
御回路４からの入出力タイミング信号にしたがって、
Ｉ、Ｑデータを格納及び出力する。このＦＩＦＯ１によ
って、データを時間的に引き伸ばすことができる。ま
た、間引き設定回路５は、時間引き伸ばし量を設定する
回路であり、ここでは、引き伸ばし量として、間引き幅
Ｄが設定されているものとする。

【００１９】次に、図１を参照して、本発明の一実施の
形態に係る表示処理回路の動作を説明する。

【００２０】図１に示された表示処理回路には、コンス
タレーション表示用のＩ，Ｑデータが、入力データ信号
として与えられ、間引き制御回路４からの入力タイミン
グ信号に従って、ＦＩＦＯ１に書き込まれる。書き込ま
れたＩ、Ｑデータは、間引き制御回路４からの出力タイ
ミング信号に従って読み出される。読み出されたＩ、Ｑ
データは、それぞれ第１及び第２のＤ／Ａ変換回路２及
び３により、Ｄ／Ａ変換され、Ｉ及びＱアナログ信号に
変換され、コンスタレーション表示回路に出力される。

【００２１】この場合、間引き制御回路４では、入力さ
れるクロック、シンボルクロック、及び間引き設定回路
５から入力される間引き量Ｄから１のＦＩＦＯの入出力
タイミング信号を制御信号として生成する。

【００２２】更に、間引き制御回路（以下、制御回路）
４の動作について詳しく説明する。この制御回路では、
間引き設定回路４からの間引き量Ｄに従い、入力される
データを間引くよう制御信号を生成する。しかし、入力
データは、前述したように、数百から数千のキャリアデ
ータ（この例では、５４５個のデータ）と、ダミーデー
タ（この例では、５１１個のデータ）を１シンボルとし
たブロックデータであるため、単に間引いただけではシ
ンボル内で出力されないキャリアデータが存在してしま
う可能性がある。従って、この制御回路４では間引き量
Ｄに従い、かつ全キャリアがまんべんなく出力されるよ
うに制御信号を生成する。

【００２３】具体的に説明すると、シンボル列によって
構成される入力データ信号中の各シンボルの番号をｉ
（ｉは０以上の整数）、各シンボル中に含まれる１０５
６個のデータの番号をｋ（ｋは０〜１０５５の間の整
数）とし、任意の０以上の整数ｊと間引き量Ｄが間引き
設定回路５から与えられているものとする。この場合、
間引き制御回路４は、クロックをカウントすることによ
り、データ番号ｋを検出することができ、また、シンボ
ルクロックをカウントすることにより、シンボル番号ｉ
を検出することができる。このため、間引き制御回路４
は、クロックをカウントするカウンタ及びシンボルクロ
ックをカウントするカウンタを備えている。更に、ｉ×
ｊの演算を行う乗算器を備えている。但し、ｊ＝０、も
しくは、ｊ＝１のときは乗算器を省略することができ
る。

【００２４】また、間引き制御回路４は、両カウンタか
らのデータ番号ｋ及びシンボル番号ｉとを受け、次式で
示される演算を行う。

【００２５】［（ｉ×ｊ＋ｋ）ｍｏｄＤ］＝０（１）式１が成り立つタイミングで、間引き制御回路４は、Ｆ
ＩＦＯ１に出力タイミング信号を与え、ＦＩＦＯ１から
のデータを読み出し、第１及び第２のＤ／Ａ変換回路２
及び３に出力する。間引き制御回路４は、式１の演算を
行う演算回路をも備えている。式１からも明らかな通
り、ｉ×ｊとｋとの和が０またはＤの倍数と等しくなる
度毎に、間引き制御回路４によって制御されるＦＩＦＯ
１からデータが出力されることになり、結果として、Ｆ
ＩＦＯ１からの出力データは、１／Ｄに間引かれたこと
になる。また、シンボル番号ｉはシンボル毎に順次イン
クリメントされるから、各シンボルにおいて、Ｄ／Ａ変
換回路２及び３に与えられるデータ番号ｋも変化するこ
とになる。また、ｊはインクリメントする量を変化させ
るための係数である。ｊ＝０の場合は、シンボル番号ｉ
によらず、固定的なデータ番号ｋが選択される。

【００２６】今、ここで、ｊ＝１、Ｄ＝１０が間引き設
定回路５により設定されているものとすると、ｉ＝０の
シンボルでは、式１が成り立つデータ番号ｋは、０、１
０、２０、３０．．．となり、シンボルの先頭から１０
個毎のデータがＦＩＦＯ１からＤ／Ａ変換回路２、３に
出力されることになる。次のシンボル（ｉ＝１）におい
て、出力されるデータの番号ｋは、９、１９、２
９．．．となり、ｉ＝９で全てのデータの番号ｋが網羅
され、結果的に、全てのデータがＤ／Ａ変換回路２、３
からコンスタレーション表示回路に与えられることにな
る。また、ｊを２以上に設定すると、シンボル番号ｉが
変わる毎に、出力されるデータの番号ｋが大きく変化す
るので、よりランダムなキャリア選定が可能となる。つ
まり、ｊの値を１以上に設定することにより、全てのデ
ータ番号ｋが網羅されることになる。

【００２７】上記した例では、間引き量Ｄを１０に設定
した場合について説明したが、この間引き量Ｄは、コン
スタレーション表示回路の動作可能な周波数に応じて設
定すれば良い。

【００２８】図２を参照して、本発明の他の実施の形態
に係る表示処理回路を説明する。図２に示された表示処
理回路は、ＦＩＦＯ１の代わりに、間引き回路６を設け
ている点、図１の表示処理回路と異なっている。図示さ
れた間引き回路６では、入力データ信号として与えられ
るＩ及びＱデータを格納することなく、式１が成立する
タイミングのＩ及びＱデータを第１及び第２のＤ／Ａ変
換回路２及び３に出力する構成を備えている。このた
め、図示された間引き回路６は、間引き制御回路４から
の制御信号によって開くゲート回路によって構成するこ
とができる。この場合、図２の間引き制御回路４は、図
１に示された間引き制御回路４における出力タイミング
信号だけを制御信号として、間引き回路６に出力すれば
良い。

【００２９】この構成においても、必要なデータのみを
低サンプル周波数のクロックにより取り出す事が可能で
あるため、同様の結果を得ることが出来る。

【００３０】

【発明の効果】従来、コンスタレーション表示回路に対
して、ＦＦＴのサンプルクロックのタイミングでデータ
が与えられるため、そのサンプルクロック周波数のまま
でＤ／Ａ変換を行いデータを出力していた。このサンプ
ルクロック周波数は数ＭＨｚから十数ＭＨｚであり、周
波数帯域の狭いオシロスコープでは表示が困難であっ
た。

【００３１】これに対して、本発明によれば、データを
間引きサンプルクロックの周波数を下げる事により、周
波数帯域の狭いオシロスコープでも容易に表示できると
言う効果がある。更に、本発明では、データを間引いた
にも拘わらず、全てのデータをコンスタレーション表示
回路に送出できると言う効果もある。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る表示処理回路の構
成を説明するためのブロック図である。

【図２】本発明の他の実施の形態に係る表示処理回路を
説明するためのブロック図である。

【図３】従来、コンスタレーション表示回路に接続して
使用されているＤ／Ａ変換回路を示す図である。

【符号の説明】

１ＦＩＦＯ２第１のＤ／Ａ変換回路３第２のＤ／Ａ変換回路４間引き制御回路５間引き設定回路６間引き回路

フロントページの続き (72)発明者池田哲臣東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (72)発明者澁谷一彦東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内 (72)発明者岡部聡東京都世田谷区砧一丁目10番11号日本放送協会放送技術研究所内Ｆターム(参考） 5K022 DD01 DD21 DD31

Claims

【特許請求の範囲】

【請求項１】ＯＦＤＭ方式で変調された変調信号をサ
ンプリングクロックでＦＦＴすることによって得られ、
且つ、各キャリアのデータ信号を含むシンボル列を受け
て動作する表示処理回路において、前記シンボル列中の
データ信号を前記サンプリングクロックの整数倍に時間
的に引き伸ばす手段と、前記引き伸ばす手段の引き伸ば
す動作を制御する手段とを備えていることを特徴とする
表示処理回路。
【請求項２】複数のキャリアを直交変調した変調波を
所定周波数のサンプリングクロックでＦＦＴすることに
よって得られたシンボル列によって構成され、且つ、各
シンボル中には、前記複数のキャリアのデータ信号を含
んでいる入力データ信号を処理する処理回路において、
前記シンボル列から、前記データ信号を間引く手段と、
前記データ信号を出力するための間引タイミング信号を
生成して、前記データ信号を間引く手段を制御する制御
手段とを有することを特徴とする表示処理回路。
【請求項３】請求項２において、前記制御手段は、前
記データ信号を間引く間引き幅を設定する間引き設定回
路と、該間引き幅、前記サンプリングクロックと同一の
周波数を有するクロック、及び、前記シンボル列中の各
シンボルに対応したシンボルクロックとを受け、前記デ
ータ信号を出力するタイミングを前記間引きタイミング
信号として生成する間引き制御回路とを有していること
を特徴とする表示処理回路。
【請求項４】請求項３において、前記データ信号を間
引く手段は、前記間引き制御回路からの前記間引きタイ
ミング信号に応じて、前記データ信号を格納し、且つ、
読み出すＦＩＦＯによって構成されていることを特徴と
する表示処理回路。
【請求項５】請求項４において、前記間引き制御回路
は、前記間引きタイミング信号として、前記ＦＩＦＯの
入力及び出力タイミングを定めるタイミング信号を生成
することを特徴とする表示処理回路。
【請求項６】請求項３において、前記間引き制御回路
は、前記クロックをカウントするカウンタと、前記シン
ボルクロックをカウントするカウンタと、前記クロッ
ク、前記シンボルクロック、及び、前記間引き幅とを受
け、予め定められた演算を施すことによって、前記間引
きタイミング信号を生成する演算回路とを有することを
特徴とする表示処理回路。
【請求項７】請求項６において、前記予め定められた
演算は、［（ｉ×ｊ＋ｋ）ｍｏｄＤ］＝０（但し、ｋはデータ番号、ｉはシンボル番号、ｊは０以
上の整数、Ｄは間引き幅）によって与えられることを特
徴とする表示処理回路。
【請求項８】請求項３において、前記データ信号を間
引く手段は、前記間引き制御回路からの前記間引きタイ
ミング信号に応じて、前記データ信号を通過させるゲー
ト回路によって構成されていることを特徴とする表示処
理回路。
【請求項９】請求項８において、前記間引き制御回路
は、前記ゲート回路の開放時点を定めるタイミングを定
めるタイミング信号を前記間引きタイミング信号として
生成することを特徴とする表示処理回路。
【請求項１０】請求項９において、前記間引き制御回
路は、前記クロックをカウントするカウンタと、前記シ
ンボルクロックをカウントするカウンタと、前記クロッ
ク、前記シンボルクロック、及び、前記間引き幅とを受
け、予め定められた演算を施すことによって、前記間引
きタイミング信号を生成する演算回路とを有することを
特徴とする表示処理回路。
【請求項１１】請求項１０において、前記予め定めら
れた演算は、［（ｉ×ｊ＋ｋ）ｍｏｄＤ］＝０（但し、ｋはデータ番号、ｉはシンボル番号、ｊは０以
上の整数、Ｄは間引き幅）によって与えられることを特
徴とする表示処理回路。