JP4128755B2 - 表示処理回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル変調波を測定する測定回路に使用される処理回路に関し、特に、ＯＦＤＭ（orthogonal frequency division multiplexing）方式により変調されたディジタル変調波を測定、表示するための表示処理回路に関する。
【０００２】
【従来の技術】
最近、多チャンネル化、高品質化可能なディジタル放送に対する要求並びに関心が急速に高まっている。このようなディジタル放送では、ディジタル信号によって変調されたディジタル変調波が放送電波として放送局側から送信される。この種、ディジタル放送に使用されるディジタル変調方式として、ＰＳＫ、ＱＰＳＫ、ＱＡＭ等、種々の変調方式が提案されている。
【０００３】
これらディジタル変調方式の一つとして、信号を狭帯域の複数のキャリア（マルチキャリア）を用いて並列に伝送するＯＦＤＭ方式も提案されている。このＯＦＤＭ方式では、各キャリアをＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ等の直交変調方式によって変調する方式が採用されている。ＯＦＤＭ変調方式は、単一キャリアを使用した単一キャリア方式に比較して、１シンボルの継続時間を長くすることができ、また、伝送シンボルの最前部または最後部にガイドインターバルを設けることにより、マルチパスによるシンボル間干渉をを軽減できると言う利点を有している。
【０００４】
ＯＦＤＭ変調方式により変調されたディジタル変調波は、上述したように、直交変調されているため、Ｉ軸及びＱ軸によって規定される位相面上のコンスタレーションをオシロスコープ等の測定器（ここでは、コンスタレーション表示回路と呼ぶ）に表示することによって、各データを観測することができる。しかしながら、ＯＦＤＭ変調方式のディジタル変調波は、周波数の異なる多数（例えば、５４５本）のキャリアを含んでいるため、全てのデータを観測する測定器、即ち、コンスタレーション表示回路は、非常に高価である。
【０００５】
具体的に説明すると、コンスタレーションを表示する場合、サンプルクロック毎に、ＦＦＴされたデータをＤ／Ａ変換するＤ／Ａ変換回路が使用されており、このＤ／Ａ変換回路で、変換されたアナログ信号をコンスタレーション表示回路に送出、表示する構成が採用されている。ここで、ＦＦＴは、数ＭＨｚから十数ＭＨｚ（例えば、１６ＭＨｚ）程度の高いサンプルクロック周波数で行われている。また、Ｄ／Ａ変換の際にも、ＦＦＴにおけるサンプルクロック周波数をそのまま用いて、Ｄ／Ａ変換し、画面上に表示しているのが普通である。
【０００６】
図３を参照すると、コンスタレーション表示回路に使用される従来のＤ／Ａ変換回路の一例が示されている。図３に示すように、入力データは、Ｉ及びＱ成分をあらわすＩ及びＱデータとして、それぞれ第１及び第２のＤ／Ａ変換器１１及び１２に与えられている。ここで、Ｉ及びＱデータは、サンプルクロック毎にＦＦＴされたデータである。第１及び第２のＤ／Ａ変換器１１、１２には、ＦＦＴにおけるサンプルクロックと同じ周波数を有するクロックが与えられており、Ｉ及びＱデータはこのクロックにより、それぞれＤ／Ａ変換された後、Ｉ信号、Ｑ信号として、コンスタレーション表示回路に供給されている。
【０００７】
【発明が解決しようとする課題】
このため、当該Ｉ及びＱ信号をのコンスタレーションを表示するコンスタレーション表示回路として、５００ＫＨｚ程度の周波数で表示を行う通常のオシロスコープ等を使用することはできず、専用の測定器を用意するか、或いは、周波数帯域の広いオシロスコープを用意する必要があった。しかし、これらの測定器（表示装置）は入手が困難等の問題があり、必要な時にすぐ用意できるとは限らなかった。
【０００８】
本発明の目的は、コンスタレーション表示回路として、通常のオシロスコープ等を使用することができ、したがって、専用の測定器を必要としない処理回路を提供することである。
【０００９】
本発明の具体的な目的は、ＯＦＤＭ方式により変調されたディジタル変調波を測定、表示するのに適した表示処理回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明の一態様によれば、ＯＦＤＭ方式で変調された変調信号をサンプリングクロックでＦＦＴすることによって得られ、且つ、各キャリアのデータ信号を含むシンボル列を受けて動作する表示処理回路において、前記シンボル列中のデータ信号を前記サンプリングクロックにしたがって書き込み、前記シンボル列のクロックと間引き幅とに応じた出力タイミングで前記書き込まれたデータ信号を読み出すことによって、前記サンプリングクロックの整数倍に時間的に引き伸ばした出力データを得る引き伸ばし手段と、前記引き伸ばす手段の前記出力タイミングを制御する手段と、を備えていることを特徴とする表示処理回路が得られる。
【００１１】
本発明の他の態様によれば、複数のキャリアを直交変調した変調波を所定周波数のサンプリングクロックによるＦＦＴすることによって得られたシンボル列によって構成され、且つ、各シンボル中には、前記複数のキャリアのデータ信号を含んでいる入力データ信号を処理する処理回路において、間引タイミング信号を受けて、前記シンボル列から、前記データ信号を間引く間引き手段と、前記サンプリングクロック、前記シンボルクロック及び、間引き幅とから、前記シンボル列からデータ信号を間引く前記間引タイミング信号を生成して、前記間引き手段を制御する制御手段と、を有することを特徴とする表示処理回路が得られる。この場合、前記制御手段は、前記データ信号を間引く間引き幅を設定する間引き設定回路と、該間引き幅、前記サンプリングクロックと同一の周波数を有するクロック、及び、前記シンボル列中の各シンボルに対応したシンボルクロックとを受け、前記データ信号を出力するタイミングを前記間引きタイミング信号として生成する間引き制御回路とによって構成される。
【００１２】
更に、前記データ信号を間引く手段は、前記間引き制御回路からの前記間引きタイミング信号に応じて、前記データ信号を格納し、且つ、読み出すＦＩＦＯによって構成されるか、或いは、前記間引き制御回路からの前記間引きタイミング信号に応じて、前記データ信号を通過させるゲート回路によって構成されれば良い。
【００１３】
また、前記間引き制御回路は、前記間引きタイミング信号として、前記ＦＩＦＯの入力及び出力タイミングを定めるタイミング信号を生成するか、或いは、前記ゲート回路の開放時点を定めるタイミングを定めるタイミング信号を生成すれば良い。
【００１４】
上記した間引き制御回路は、前記クロックをカウントするカウンタと、前記シンボルクロックをカウントするカウンタと、前記クロック、前記シンボルクロック、及び、前記間引き幅とを受け、予め定められた演算を施すことによって、前記間引きタイミング信号を生成する演算回路とによって構成されれば良い。
【００１５】
この場合、予め定められた演算は、
［（ｉ×ｊ＋ｋ） ｍｏｄ Ｄ］＝ ０
（但し、ｋはデータ番号、ｉは、シンボル番号、ｊは０以上の整数、Ｄは間引き幅）によって与えられる。
【００１６】
【発明の実施の形態】
図１を参照して、本発明の一実施の形態に係る表示処理回路が示されている。図示された表示処理回路には、入力データ信号として、所定のサンプルクロック周波数（例えば、１６ＭＨｚ）でＦＦＴを受けた信号が、Ｉ及びＱデータとして与えられている。ここで、入力データ信号は、それぞれデータにより変調された５４５本のキャリアをＦＦＴすることにより、周波数軸上に配列されたシンボル列の形で供給され、１シンボル中には１０５６個のデータを含む入力データ信号が入力されるものとする。この場合、１０５６個のデータのうち、５４５個のデータが有効データであり、残りの５１１個のデータはダミーデータであるものとする。また、表示処理回路には、ＦＦＴにおけるサンプルクロック周波数と同じ周波数のクロックが与えられており、且つ、各シンボルに同期したシンボルクロックも与えられている。
【００１７】
図１に示された表示処理回路は、後述するように、入力データ信号を間引くことによって、通常のオシロスコープ等によって構成されたコンスタレーション表示回路（図示せず）において表示可能な周波数（例えば、５００ＫＨｚ）にする。
【００１８】
このため、図示された表示処理回路は、ＦＩＦＯ１、第１及び第２のＤ／Ａ変換回路２及び３、間引き制御回路４、及び、間引き設定回路５とを備えている。このうち、間引き制御回路４は、上記したクロック及びシンボルクロックとを受け、ＦＩＦＯ１に対して、入力タイミング信号及び出力タイミング信号を供給し、ＦＩＦＯ１の制御を行う。一方、ＦＩＦＯ１には、Ｉ及びＱデータが入力データ信号として与えられ、間引き制御回路４からの入出力タイミング信号にしたがって、Ｉ、Ｑデータを格納及び出力する。このＦＩＦＯ１によって、データを時間的に引き伸ばすことができる。また、間引き設定回路５は、時間引き伸ばし量を設定する回路であり、ここでは、引き伸ばし量として、間引き幅Ｄが設定されているものとする。
【００１９】
次に、図１を参照して、本発明の一実施の形態に係る表示処理回路の動作を説明する。
【００２０】
図１に示された表示処理回路には、コンスタレーション表示用のＩ，Ｑデータが、入力データ信号として与えられ、間引き制御回路４からの入力タイミング信号に従って、ＦＩＦＯ１に書き込まれる。書き込まれたＩ、Ｑデータは、間引き制御回路４からの出力タイミング信号に従って読み出される。読み出されたＩ、Ｑデータは、それぞれ第１及び第２のＤ／Ａ変換回路２及び３により、Ｄ／Ａ変換され、Ｉ及びＱアナログ信号に変換され、コンスタレーション表示回路に出力される。
【００２１】
この場合、間引き制御回路４では、入力されるクロック、シンボルクロック、及び間引き設定回路５から入力される間引き量Ｄから１のＦＩＦＯの入出力タイミング信号を制御信号として生成する。
【００２２】
更に、間引き制御回路（以下、制御回路）４の動作について詳しく説明する。この制御回路では、間引き設定回路４からの間引き量Ｄに従い、入力されるデータを間引くよう制御信号を生成する。しかし、入力データは、前述したように、数百から数千のキャリアデータ（この例では、５４５個のデータ）と、ダミーデータ（この例では、５１１個のデータ）を１シンボルとしたブロックデータであるため、単に間引いただけではシンボル内で出力されないキャリアデータが存在してしまう可能性がある。従って、この制御回路４では間引き量Ｄに従い、かつ全キャリアがまんべんなく出力されるように制御信号を生成する。
【００２３】
具体的に説明すると、シンボル列によって構成される入力データ信号中の各シンボルの番号をｉ（ｉは０以上の整数）、各シンボル中に含まれる１０５６個のデータの番号をｋ（ｋは０〜１０５５の間の整数）とし、任意の０以上の整数ｊと間引き量Ｄが間引き設定回路５から与えられているものとする。この場合、間引き制御回路４は、クロックをカウントすることにより、データ番号ｋを検出することができ、また、シンボルクロックをカウントすることにより、シンボル番号ｉを検出することができる。このため、間引き制御回路４は、クロックをカウントするカウンタ及びシンボルクロックをカウントするカウンタを備えている。更に、ｉ×ｊの演算を行う乗算器を備えている。但し、ｊ＝０、もしくは、ｊ＝１のときは乗算器を省略することができる。
【００２４】
また、間引き制御回路４は、両カウンタからのデータ番号ｋ及びシンボル番号ｉとを受け、次式で示される演算を行う。
【００２５】
［（ｉ×ｊ＋ｋ） ｍｏｄ Ｄ］＝ ０ （１）
式１が成り立つタイミングで、間引き制御回路４は、ＦＩＦＯ１に出力タイミング信号を与え、ＦＩＦＯ１からのデータを読み出し、第１及び第２のＤ／Ａ変換回路２及び３に出力する。間引き制御回路４は、式１の演算を行う演算回路をも備えている。式１からも明らかな通り、ｉ×ｊとｋとの和が０またはＤの倍数と等しくなる度毎に、間引き制御回路４によって制御されるＦＩＦＯ１からデータが出力されることになり、結果として、ＦＩＦＯ１からの出力データは、１／Ｄに間引かれたことになる。また、シンボル番号ｉはシンボル毎に順次インクリメントされるから、各シンボルにおいて、Ｄ／Ａ変換回路２及び３に与えられるデータ番号ｋも変化することになる。また、ｊはインクリメントする量を変化させるための係数である。ｊ＝０の場合は、シンボル番号ｉによらず、固定的なデータ番号ｋが選択される。
【００２６】
今、ここで、ｊ＝１、Ｄ＝１０が間引き設定回路５により設定されているものとすると、ｉ＝０のシンボルでは、式１が成り立つデータ番号ｋは、０、１０、２０、３０．．．となり、シンボルの先頭から１０個毎のデータがＦＩＦＯ１からＤ／Ａ変換回路２、３に出力されることになる。次のシンボル（ｉ＝１）において、出力されるデータの番号ｋは、９、１９、２９．．．となり、ｉ＝９で全てのデータの番号ｋが網羅され、結果的に、全てのデータがＤ／Ａ変換回路２、３からコンスタレーション表示回路に与えられることになる。また、ｊを２以上に設定すると、シンボル番号ｉが変わる毎に、出力されるデータの番号ｋが大きく変化するので、よりランダムなキャリア選定が可能となる。つまり、ｊの値を１以上に設定することにより、全てのデータ番号ｋが網羅されることになる。
【００２７】
上記した例では、間引き量Ｄを１０に設定した場合について説明したが、この間引き量Ｄは、コンスタレーション表示回路の動作可能な周波数に応じて設定すれば良い。
【００２８】
図２を参照して、本発明の他の実施の形態に係る表示処理回路を説明する。図２に示された表示処理回路は、ＦＩＦＯ１の代わりに、間引き回路６を設けている点、図１の表示処理回路と異なっている。図示された間引き回路６では、入力データ信号として与えられるＩ及びＱデータを格納することなく、式１が成立するタイミングのＩ及びＱデータを第１及び第２のＤ／Ａ変換回路２及び３に出力する構成を備えている。このため、図示された間引き回路６は、間引き制御回路４からの制御信号によって開くゲート回路によって構成することができる。この場合、図２の間引き制御回路４は、図１に示された間引き制御回路４における出力タイミング信号だけを制御信号として、間引き回路６に出力すれば良い。
【００２９】
この構成においても、必要なデータのみを低サンプル周波数のクロックにより取り出す事が可能であるため、同様の結果を得ることが出来る。
【００３０】
【発明の効果】
従来、コンスタレーション表示回路に対して、ＦＦＴのサンプルクロックのタイミングでデータが与えられるため、そのサンプルクロック周波数のままでＤ／Ａ変換を行いデータを出力していた。このサンプルクロック周波数は数ＭＨｚから十数ＭＨｚであり、周波数帯域の狭いオシロスコープでは表示が困難であった。
【００３１】
これに対して、本発明によれば、データを間引きサンプルクロックの周波数を下げる事により、周波数帯域の狭いオシロスコープでも容易に表示できると言う効果がある。更に、本発明では、データを間引いたにも拘わらず、全てのデータをコンスタレーション表示回路に送出できると言う効果もある。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る表示処理回路の構成を説明するためのブロック図である。
【図２】本発明の他の実施の形態に係る表示処理回路を説明するためのブロック図である。
【図３】従来、コンスタレーション表示回路に接続して使用されているＤ／Ａ変換回路を示す図である。
【符号の説明】
１ ＦＩＦＯ
２ 第１のＤ／Ａ変換回路
３ 第２のＤ／Ａ変換回路
４ 間引き制御回路
５ 間引き設定回路
６ 間引き回路

Claims (11)

1. ＯＦＤＭ方式で変調された変調信号をサンプリングクロックでＦＦＴすることによって得られ、且つ、各キャリアのデータ信号を含むシンボル列を受けて動作する表示処理回路において、前記シンボル列中のデータ信号を前記サンプリングクロックにしたがって書き込み、前記シンボル列のクロックと間引き幅とに応じた出力タイミングで前記書き込まれたデータ信号を読み出すことによって、前記サンプリングクロックの整数倍に時間的に引き伸ばした出力データを得る引き伸ばし手段と、前記引き伸ばす手段の前記出力タイミングを制御する手段と、を備えていることを特徴とする表示処理回路。
2. 複数のキャリアを直交変調した変調波を所定周波数のサンプリングクロックでＦＦＴすることによって得られたシンボル列によって構成され、且つ、各シンボル中には、前記複数のキャリアのデータ信号を含んでいる入力データ信号を処理する処理回路において、間引タイミング信号を受けて、前記シンボル列から、前記データ信号を間引く間引き手段と、前記サンプリングクロック、前記シンボルクロック及び、間引き幅とから、前記シンボル列からデータ信号を間引く前記間引タイミング信号を生成して、前記間引き手段を制御する制御手段と、を有することを特徴とする表示処理回路。
3. 請求項２において、前記制御手段は、前記データ信号を間引く間引き幅を設定する間引き設定回路と、該間引き幅、前記サンプリングクロックと同一の周波数を有するクロック、及び、前記シンボル列中の各シンボルに対応したシンボルクロックとを受け、前記データ信号を出力するタイミングを前記間引きタイミング信号として生成する間引き制御回路とを有していることを特徴とする表示処理回路。
4. 請求項３において、前記データ信号を間引く手段は、前記間引き制御回路からの前記間引きタイミング信号に応じて、前記データ信号を格納し、且つ、読み出すＦＩＦＯによって構成されていることを特徴とする表示処理回路。
5. 請求項４において、前記間引き制御回路は、前記間引きタイミング信号として、前記ＦＩＦＯの入力及び出力タイミングを定めるタイミング信号を生成することを特徴とする表示処理回路。
6. 請求項３において、前記間引き制御回路は、前記クロックをカウントするカウンタと、前記シンボルクロックをカウントするカウンタと、前記クロック、前記シンボルクロック、及び、前記間引き幅とを受け、予め定められた演算を施すことによって、前記間引きタイミング信号を生成する演算回路とを有することを特徴とする表示処理回路。
7. 請求項６において、前記予め定められた演算は、
   ［（ｉ×ｊ＋ｋ） ｍｏｄ Ｄ］＝ ０
   （但し、ｋはデータ番号、ｉはシンボル番号、ｊは０以上の整数、Ｄは間引き幅）によって与えられることを特徴とする表示処理回路。
8. 請求項３において、前記データ信号を間引く手段は、前記間引き制御回路からの前記間引きタイミング信号に応じて、前記データ信号を通過させるゲート回路によって構成されていることを特徴とする表示処理回路。
9. 請求項８において、前記間引き制御回路は、前記ゲート回路の開放時点を定めるタイミングを定めるタイミング信号を前記間引きタイミング信号として生成することを特徴とする表示処理回路。
10. 請求項９において、前記間引き制御回路は、前記クロックをカウントするカウンタと、前記シンボルクロックをカウントするカウンタと、前記クロック、前記シンボルクロック、及び、前記間引き幅とを受け、予め定められた演算を施すことによって、前記間引きタイミング信号を生成する演算回路とを有することを特徴とする表示処理回路。
11. 請求項１０において、前記予め定められた演算は、
    ［（ｉ×ｊ＋ｋ） ｍｏｄ Ｄ］＝ ０
    （但し、ｋはデータ番号、ｉはシンボル番号、ｊは０以上の整数、Ｄは間引き幅）によって与えられることを特徴とする表示処理回路。

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