JP2002333464A

JP2002333464A - 試験装置

Info

Publication number: JP2002333464A
Application number: JP2002092565A
Authority: JP
Inventors: Klaus-Peter Behrens; クラウス・ピーター・ベーレンス; Markus Rottacker; マルクス・ロッタッカー; Joerg-Walter Mohr; ヨエルク・ヴァルター・モール
Original assignee: Agilent Technologies Inc
Current assignee: Agilent Technologies Inc
Priority date: 2001-03-31
Filing date: 2002-03-28
Publication date: 2002-11-22
Also published as: EP1164700B1; EP1164700A1; DE60100060T2; DE60100060D1; US20020141525A1

Abstract

(57)【要約】【課題】試験装置において比較すべき実際の応答信号と
期待応答信号との不一致に起因するエラーを低減する。【解決手段】本発明は、刺激信号をＤＵＴへと印加する
為の信号発生器と。ＤＵＴからの出力を受け取る受信ユ
ニットを含み、それらの間には同期ユニットが結合され
ている。ＤＵＴからの応答信号は、ＤＵＴの提供するＤ
ＵＴクロック・レートにて同期ユニットへと送られ、同
期ユニットはＤＵＴから供給された応答信号をバッファ
し、受信ユニットはバッファされた応答信号を試験装置
の提供するクロック・レートにて同期ユニットから読み
出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は装置間におけるデー
タの流れすなわちデータフローを同期化する技術に関す
る。

【０００２】

【従来の技術】デジタル回路の試験では、被試験素子
（ＤＵＴ）は刺激信号を受信し、刺激信号に対するＤＵ
Ｔの応答信号を判定、すなわち、例えば期待応答信号と
比較する。従って、例えば判定された応答信号が期待応
答信号とは異なっていた場合、エラーを検出することが
出来る。

【０００３】しかしながら、このような試験において
は、真に相互に対応する信号だけを比較することが出来
るように、実際の応答信号が何時出現するのかが充分明
確にわからなくてはならない。そうでなければ試験結果
はエラー判定となってしまう可能性が高い。

【０００４】

【発明が解決しようとする課題】本発明の目的は、試験
装置において比較すべき実際の応答信号と期待応答信号
との不一致に起因するエラーを低減することにある。

【０００５】

【課題を解決するための手段】本発明によれば、被試験
素子（ＤＵＴ）として例えばデジタル回路等を試験する
試験装置は、刺激信号をＤＵＴへと印加する信号発生器
を含む。ＤＵＴの出力と試験装置の受信ユニットとの間
には同期ユニットが結合されている。試験装置は、更に
ＤＵＴから受信した応答信号と期待応答信号とを比較す
る為の分析ユニットを含む場合もある。

【０００６】ＤＵＴからの応答信号は、ＤＵＴの提供す
るＤＵＴクロック・レート或いは速度にて同期ユニット
へと送られる。同期ユニットはＤＵＴから供給された応
答信号をバッファ（緩衝）する。言い換えると、同期ユ
ニットは応答信号に特定の遅延時間を与える。受信ユニ
ットはバッファされた応答信号を同期ユニットから読み
出すが、この読み出しにおいては試験装置の提供するク
ロック・レートが使用される。従って、同期ユニットが
付加する遅延時間は、初期遅延時間と、そしてＤＵＴと
試験装置との特性不一致の履歴、即ち、同期ユニットへ
とデータが供給された時点と、同期ユニットからデータ
が読み出された時点との差に依存するのである。

【０００７】従って、本発明はＤＵＴ及び試験装置間に
おけるクロック・レートの相違の均衡を取ることが出来
るものである。このような相違は、例えばソース同期ク
ロックの累積位相誤差、或いは異なるクロックの位相の
相違に起因する。更なる要因としては、データ有効信号
警告が常に供給される為に、ＤＵＴデータプロトコルが
このような相違を許容することもあげられる。

【０００８】このようなクロック速度の相違の均衡を取
る為には、例えば米国特許第６，０５５，２８５号、第
５，３２３，４２６号、第５，８６７，６７２号に開示
の同期回路を適宜応用することが出来る。

【０００９】一実施例においては、同期ユニットは複数
のレジスタを備えた構造となっている。この構造は、当
該技術分野において周知のＦＩＦＯ構造であっても良
い。書き込みポインタは個々のレジスタ間で移動させる
ことができ、この書き込みポインタはＤＵＴからの応答
信号により供給されるデータワードの各々を複数設けら
れたレジスタのいずれにおいて受信するかを定義するこ
とができる。これに対応して、読み出しポインタもそれ
ぞれのレジスタ間で移動させることができ、この読み出
しポインタは受信ユニットによる読み出しが可能なレジ
スタを定義することが出来る。書き込みポインタはＤＵ
Ｔクロックを使って応答信号からの連続データワードを
連続的に異なるレジスタへと書き込むが、この読み出し
ポインタは試験装置のクロックを使って同期ユニットに
よりバッファされた応答信号の連続データワードを連続
的に読み出す。

【００１０】同期ユニットは更にＤＵＴクロックにより
制御されるラッチを含んでいることが好ましい。このよ
うにすれば、応答信号の連続データワードはＤＵＴクロ
ックでラッチされ、連続するレジスタ中へと連続的に書
き込まれることになる。

【００１１】他の実施例においては、ＤＵＴからの第一
の（有効）書き込みアクセスと、この書き込まれたデー
タワードに対する受信ユニットによる第一の（有効）読
み出しアクセスとの間の初期遅延時間が、これらの書き
込み及び読み出しアクセス間の最大期待差（最大期待変
化）に依存するようになっている。一群のレジスタを含
む同期ユニットを例として説明すると、遅延時間は、対
応する書き込み及び読み出しアクセス間のレジスタ数に
より決定することができる。好適には、初期遅延時間は
レジスタ数の２分の１に設定されることが望ましい。例
えば８個のレジスタを含む構造の場合、初期遅延時間は
レジスタ４個分に設定されることが好ましい。同期ユニ
ットの最大遅延時間は、例えば以前の試験結果から既知
となった、又はそのＤＵＴの仕様から期待される差の全
てをカバーするように調整されなければならない。

【００１２】他の実施例においては、第一の有効書き込
みアクセス及び／又は第一の有効読み出しアクセスを初
期化する為に初期化処理が実施される。これは、例えば
既知のタイミング特性を持つ既知の基準信号を利用する
ことにより実現することが出来る。現在のところ、以下
の２つの基本タイプが存在する。

【００１３】１．ＤＵＴ応答データストリームの開始部
分のいずれかの位置において、試験装置の１クロック長
よりも細かい精度でデータストリームにおける応答時間
が既知であるタイプ。この場合、試験装置が開始位置と
読み出し及び書き込みポインタ時間とを決定することが
出来る。

【００１４】２．どこから開始するのかを示す信号をＤ
ＵＴが供給するタイプ。この場合、ＤＵＴが書き込みポ
インタの開始を制御し、試験装置が読み出しポインタの
開始を決定することになる。この為には、応答時間に関
する情報の精度は数クロック分とすることが出来るが、
その数は勿論、レジスタ数を超えてはならない。言い換
えれば、レジスタの総数がＤＵＴ応答の不確定範囲より
も多くなければならないということである。

【００１５】本発明は、いずれかの種類のデータ担体(d
ata carrier)上に記憶すること、或いはデータ担体によ
り提供することができ、そしていずれかの種類の好適な
データ処理装置において、或いはデータ処理装置により
実行することが出来る１つ以上の好適なソフトウエアプ
ログラムによって部分的又は全体的に実現すること、又
はサーポートすることが出来るものである。特に、ソフ
トウエアツールをユーザの試験プログラムと共に、或い
はシステムソフトウエアとして使用することにより、同
期処理機能を実現することが出来る。

【００１６】本発明の他の目的及びこれに伴う多数の利
点は、添付図を参照しつつ以下の詳細な説明を読むこと
により明らかとなる。

【００１７】

【発明の実施の形態】図１において、信号発生器２０が
刺激信号を被試験素子（ＤＵＴ）３０へと供給してい
る。刺激信号に対するＤＵＴ３０の応答信号は、同期ユ
ニット４０を介して受信ユニット５０へと送られる。分
析ユニット６０は受信ユニット５０が受信した応答信号
を期待応答信号と比較し、ＤＵＴ３０が期待通りに動作
しているのか、或いはエラーを生じているのかを判定す
る。アプリケーションによっては、分析ユニット６０が
信号発生器２０及び／又は信号発生器２０により供給さ
れる刺激信号を制御する、或いはこの刺激信号を受信す
る場合もある。

【００１８】試験装置１０は、信号発生器２０、同期ユ
ニット４０、受信ユニット５０及び分析ユニット６０を
含んでいるが、ＤＵＴ３０をその一部に含むものではな
いことは言うまでもない。

【００１９】同期ユニット４０は更にＤＵＴ３０からの
クロック信号ＤＵＴ−ＣＬＫ及び試験装置１０のクロッ
ク信号ＣＬＫを受け取る。クロック信号ＤＵＴ−ＣＬＫ
はＤＵＴ３０の内部クロック信号であっても、そこから
派生した信号であっても良い。同様に、クロック信号Ｃ
ＬＫも試験装置１０の内部クロック信号であっても、そ
こから派生した信号であっても良い。

【００２０】同期ユニット４０は、ＤＵＴ３０からの応
答信号の供給と受信ユニット５０による対応する応答信
号の受信を同期させる。従って、ＤＵＴ３０からの応答
信号中の特定の事象を期待応答信号中の対応する事象へ
と明確に対応付けることが可能であり、よって実際の応
答信号と期待応答信号との間の時間的不整合を回避し、
実際の応答信号及び期待応答信号中の対応する事象のみ
を分析ユニット６０により比較することが出来る。

【００２１】図１の実施例においては、同期ユニット４
０は複数の独立したレジスタ７０Ａ、７０Ｂ・・・から
構成される遅延ユニット７０を含む。図１に示した特定
の事例においては、遅延ユニット７０は８個のレジスタ
７０Ａないし７０Ｈを含んでいる。書き込みユニット８
０はＤＵＴ３０から応答信号を受信し、その応答信号の
連続データワードを遅延ユニット７０の連続するレジス
タ中へと連続的に書き込む。読み出しユニット９０はこ
れに対応して遅延ユニット７０に書き込まれた応答信号
の連続データワードを連続的に読み出し、これらのデー
タワードを受信ユニット５０へと供給する。

【００２２】書き込みユニット８０は、図１には図示し
ていないが、１クロック長よりも小さいタイミング差を
カバーする為に、クロックＤＵＴ−ＣＬＫにより制御さ
れるラッチを含むラッチ・ユニットを含むものであって
も良い。

【００２３】遅延ユニット７０中のレジスタ数には当然
ながら限界がある為、書き込みユニット８０及び読み出
しユニット９０と共に、遅延ユニット７０は図１に示し
たように個々のレジスタへの書き込み及び読み出しが循
環式に繰り返されるＦＩＦＯ構造を提供するものが望ま
しい。この為、書き込みユニット８０の書き込みポイン
タ１００はレジスタ７０Ａないし７０Ｈの間を繰り返し
移動し、これにより遅延ユニット７０のレジスタが各書
き込みサイクルで再書き込みされるようになっている。
これに対応して読み出しポインタ１１０もレジスタ７０
Ａないし７０Ｈの間を繰り返し移動する。

【００２４】書き込みポインタ１００による書き込みア
クセスは、読み出しポインタ１１０による読み出しアク
セスに対して限界範囲内に維持されなければならないこ
とは明らかである。従って一方では、遅延ユニット７０
中のデータが読み出しユニット９０により読み出される
以前に書き込みユニット８０がデータをオーバーライト
すなわち上書きしないようになっており、他方では、読
み出しユニット９０が事実上書き込みユニット８０を
「追い越さない」ように、読み出しユニット９０が書き
込みユニット８０の書き込み可能性よりも速く読み出し
を実行しないようになっている。この目的の為には、ク
ロック・レートＤＵＴ−ＣＬＫ及びＣＬＫはある程度同
期していなければならない。更に、遅延ユニット７０の
レジスタ数７０ｉ（ｉ＝Ａ，Ｂ，・・・）は、対応する
読み出し及び書き込みアクセス間の最大期待有効差に適
合したものでなければならない。

【００２５】図１に示した例においては、クロックＤＵ
Ｔ−ＣＬＫ及びＣＬＫの速度は等しく設定されている
為、同期ユニット４０は単にクロックＤＵＴ−ＣＬＫ及
びＣＬＫ間の移相不整合のバランスだけをとれば良い。
更に図１の特定の例においては、対応する読み出し及び
書き込みアクセス間の初期遅延時間が遅延ユニット７０
中のレジスタ数の２分の１に設定される。即ち、図１の
例において言えば、初期遅延時間はレジスタ４個分に設
定されるのである。これは、書き込みユニット８０が例
えばレジスタ７０Ｆへと書き込みを行う間、読み出しユ
ニット９０は最初の読み出しをレジスタ７０Ｂから行う
ことを意味する。

【００２６】図１に示したように、書き込みユニット８
０はＤＵＴ３０から供給されるクロックＤＵＴ−ＣＬＫ
で動作している為、書き込みポインタ１００はクロック
信号ＤＵＴ−ＣＬＫの連続するクロックサイクル毎に連
続するレジスタへと移動することになる。しかしなが
ら、読み出しポインタ１００は試験装置１０のクロック
信号ＣＬＫの連続クロックサイクル毎に連続するレジス
タへと移動する。これは、初期遅延時間が一度設定され
た後、クロックＤＵＴ−ＣＬＫ及びＣＬＫ間にずれが生
じた場合、同じデータワードについての対応する読み出
し及び書き込みアクセス間にもずれが生じることを意味
する。例えば、８レジスタ構造において「レジスタ４個
分」を初期遅延時間とした場合においては、対応する読
み出し及び書き込みアクセス間のレジスタ数が３個、２
個又はたったの１個にまで減少してしまうことも、或い
は５個、６個又は最高７個にまで増大してしまうことも
あり得る。しかしながら、対応する読み出し及び書き込
みアクセス間の最少差及び最大差を超えない限りは、同
期ユニット４０がこのようなずれのバランスを取ってい
る為、期待応答信号に対する実際の応答信号のデータ完
全性は保たれる。

【００２７】同期ユニット４０の初期化においては、ポ
インタ１００及び１１０のいずれもリセットモード（例
えばレジスタ７０Ａを指示する）に設定され、クロック
ＤＵＴ−ＣＬＫ及びＣＬＫは同期ユニット４０内でオフ
状態に設定されることが望ましい。従って、リセットモ
ードにおいては全てのデータが無視される。有効信号
“ＷｒｉｔｅＳｔａｒｔ（書き込み開始）”は、ＤＵ
Ｔからの応答信号が有効となったことを示すものであ
る。書き込み開始信号が生じると、書き込みユニット８
０に対するクロックＤＵＴ−ＣＬＫが再びオープンある
いは有効状態に戻り、クロックＤＵＴ−ＣＬＫのサイク
ル毎にデータがレジスタ７０Ａないし７０Ｈへと連続的
に繰り返し書き込まれる。有効信号“ＲｅａｄＳｔａ
ｒｔ（読み出し開始）”は、読み出しユニット９０を有
効化して遅延ユニット７０からのデータの読み出しを可
能とするように指示する。読み出しユニット９０に対し
て試験装置１０のクロック信号ＣＬＫが再開され、レジ
スタ７０Ａないし７０ＨからのデータがクロックＣＬＫ
のサイクル毎に連続的に読み出される。有効信号“Ｒｅ
ａｄＳｔａｒｔ”及び“ＷｒｉｔｅＳｔａｒｔ”の
時間差が初期遅延時間を表す。

【００２８】他の初期化の実装方法として以下の２つが
あげられる。

【００２９】１．レジスタ数を増やしてシステム中の伝
播遅延についても補償する方法。リセットした後、読み
出し及び書き込みポインタを共にＤＵＴ−ＣＬＫで作動
させるが、読み出しポインタの方は常にレジスタ何個分
か後を移動することになるように設定する。書き込み開
始イベントが生じると読み出しポインタは一時停止す
る。読み出し開始イベントが生じると、読み出しポイン
タは試験装置のクロックにより動作する。

【００３０】２．図１に説明した実施例における実装方
法において、初期時間差を設けない方法。

【００３１】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。

【００３２】（実施態様１）刺激信号を被試験素子（Ｄ
ＵＴ）（３０）へと印加するように適合した信号発生器
（２０）と、印加された前記刺激信号に対する応答信号
を前記ＤＵＴから受信するように適合した受信ユニット
（５０）と、前記応答信号のデータの流れを前記ＤＵＴ
（３０）と前記受信ユニット（５０）との間で同期させ
る同期ユニット（４０）とを具備した、前記ＤＵＴ（３
０）を試験する試験装置（１０）であって、前記同期ユ
ニット（４０）が第一のクロック信号（ＤＵＴ−ＣＬ
Ｋ）を前記ＤＵＴ（３０）から、そして第二のクロック
信号（ＣＬＫ）を前記試験装置（１０）から受けること
を特徴とし、前記同期ユニット（４０）は、データをバ
ッファするバッファ（７０）と、前記ＤＵＴ（３０）か
らのデータを前記バッファ（７０）へと書き込む書き込
みユニット（８０）と、前記バッファ（７０）から前記
受信ユニット（５０）へと供給すべきデータを読み出す
読み出しユニット（９０）とを含むことを特徴とし、前
記バッファ（７０）に対する書き込みアクセスが前記第
一のクロック信号（ＤＵＴ−ＣＬＫ）により制御され、
前記バッファ（７０）に対する読み出しアクセスが前記
第二のクロック信号（ＣＬＫ）により制御されることを
特徴とした試験装置（１０）。

【００３３】（実施態様２）前記バッファ（７０）が複
数のレジスタ（７０Ａ〜７０Ｈ）を備えたレジスタ構造
（７０）を持つことを特徴とした実施態様１に記載の試
験装置（１０）。

【００３４】（実施態様３）前記複数のレジスタ（７０
Ａ〜７０Ｈ）間を移動して前記複数のレジスタ（７０Ａ
〜７０Ｈ）のうち前記ＤＵＴ（３０）からのデータを受
信してバッファするべき１つを定義するように適合した
書き込みポインタ（１００）と、前記複数のレジスタ
（７０Ａ〜７０Ｈ）間を移動して前記複数のレジスタ
（７０Ａ〜７０Ｈ）のうち読み出しを行うべき１つを指
示するように適合した読み出しポインタ（１１０）とを
更に含む実施態様２に記載の試験装置（１０）。

【００３５】（実施態様４）前記書き込みポインタ（１
００）が、前記ＤＵＴ（３０）からの連続データワード
を様々なレジスタ（７０Ａ〜７０Ｈ）へと連続的に書き
込む為に前記第一のクロック信号（ＤＵＴ−ＣＬＫ）で
動作するように適合し、前記読み出しポインタ（１１
０）が、前記複数のレジスタ（７０Ａ〜７０Ｈ）中にバ
ッファされた連続データワードを連続的に読み出す為に
前記第二のクロック信号（ＣＬＫ）で動作するように適
合していることを特徴とする実施態様３に記載の試験装
置（１０）。

【００３６】（実施態様５）前記書き込みユニット（８
０）が、前記第一のクロック信号（ＤＵＴ−ＣＬＫ）に
より制御されるラッチを含み、これにより連続データワ
ードを前記第一のクロック信号（ＤＵＴ−ＣＬＫ）によ
ってラッチし、これに従い前記バッファ（７０）中へと
連続的に書き込むことが可能であることを特徴とする実
施態様１ないし４のいずれかに記載の試験装置（１
０）。

【００３７】（実施態様６）前記バッファ（７０）が、
第一の有効書き込みアクセスと第一の有効読み出しアク
セスとの間に初期遅延時間を設けるように適合したこと
を特徴とする実施態様１ないし５のいずれかに記載の試
験装置（１０）。

【００３８】（実施態様７）前記初期遅延時間が、書き
込み及び読み出しアクセス間の最大期待差に依存して設
定されることを特徴とする実施態様６に記載の試験装置
（１０）。

【００３９】（実施態様８）被試験素子（ＤＵＴ）（３
０）を試験する方法であって、（ａ）刺激信号を前記Ｄ
ＵＴ（３０）へ印加するステップと、（ｂ）前記刺激信
号に呼応して前記ＤＵＴ（３０）から送られるデータを
バッファ（７０）へと書き込むステップであって、前記
バッファ（７０）に対する書き込みアクセスが、前記Ｄ
ＵＴ（３０）からの第一のクロック信号（ＤＵＴ−ＣＬ
Ｋ）により制御されることを特徴とするステップと、
（ｃ）受信ユニット（５０）へ供給すべきデータを前記
バッファ（７０）から読み出すステップであって、前記
バッファ（７０）に対する読み出しアクセスが前記受信
ユニット（５０）からの第二のクロック信号（ＣＬＫ）
により制御されることを特徴とするステップと、（ｄ）
前記刺激信号に呼応して、読み出された前記データを前
記受信ユニット（５０）により受信するステップとを含
む方法。

【００４０】（実施態様９）第一の有効書き込みアクセ
ス及び／又は第一の有効読み出しアクセスを初期化する
ステップを更に含む実施態様８に記載の方法。

【００４１】

【発明の効果】以上のように、本発明を用いると、試験
装置において比較すべき実際の応答信号と期待応答信号
との不一致に起因するエラーを低減することができる。

【図面の簡単な説明】

【図１】本発明による試験装置１０の好適試験構成を示
す図である。

【符号の説明】

１０：試験装置２０：信号発生器３０：被試験素子４０：同期ユニット５０：受信ユニット７０：バッファ７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ、７０Ｅ、７０Ｆ、７
０Ｇ、７０Ｈ：レジスタ８０：書き込みユニット９０：読み出しユニット１００：書き込みポインタ１１０：読み出しポインタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者クラウス・ピーター・ベーレンスドイツ連邦共和国ガートリンゲンダイムラーシュトラーセ17 (72)発明者マルクス・ロッタッカードイツ連邦共和国ストゥットゥガルトオルテヴァインシュタイヒ54 (72)発明者ヨエルク・ヴァルター・モールドイツ連邦共和国オイティンゲンアルブリッヒシュトゥラーセ13 Ｆターム(参考） 2G132 AA00 AC03 AD07 AE14 AE18 AE23 AG01 AG09 AH01 AL11

Claims

【特許請求の範囲】

【請求項１】刺激信号を被試験素子（ＤＵＴ）へと印加
するように適合した信号発生器と、印加された前記刺激信号に対する応答信号を前記ＤＵＴ
から受信するように適合した受信ユニットと、前記応答信号のデータの流れを前記ＤＵＴと前記受信ユ
ニットとの間で同期させる同期ユニットとを具備した、
前記ＤＵＴを試験する試験装置であって、前記同期ユニ
ットが第一のクロック信号を前記ＤＵＴから、そして第
二のクロック信号を前記試験装置から受けることを特徴
とし、前記同期ユニットは、データをバッファするバッファと、前記ＤＵＴからのデータを前記バッファへと書き込む書
き込みユニットと、前記バッファから前記受信ユニットへと供給すべきデー
タを読み出す読み出しユニットとを含むことを特徴と
し、前記バッファに対する書き込みアクセスが前記第一
のクロック信号により制御され、前記バッファに対する
読み出しアクセスが前記第二のクロック信号により制御
されることを特徴とした試験装置。