JP2002333464A - 試験装置 - Google Patents
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Abstract
期待応答信号との不一致に起因するエラーを低減する。 【解決手段】本発明は、刺激信号をDUTへと印加する
為の信号発生器と。DUTからの出力を受け取る受信ユ
ニットを含み、それらの間には同期ユニットが結合され
ている。DUTからの応答信号は、DUTの提供するD
UTクロック・レートにて同期ユニットへと送られ、同
期ユニットはDUTから供給された応答信号をバッファ
し、受信ユニットはバッファされた応答信号を試験装置
の提供するクロック・レートにて同期ユニットから読み
出す。
Description
タの流れすなわちデータフローを同期化する技術に関す
る。
(DUT)は刺激信号を受信し、刺激信号に対するDU
Tの応答信号を判定、すなわち、例えば期待応答信号と
比較する。従って、例えば判定された応答信号が期待応
答信号とは異なっていた場合、エラーを検出することが
出来る。
は、真に相互に対応する信号だけを比較することが出来
るように、実際の応答信号が何時出現するのかが充分明
確にわからなくてはならない。そうでなければ試験結果
はエラー判定となってしまう可能性が高い。
装置において比較すべき実際の応答信号と期待応答信号
との不一致に起因するエラーを低減することにある。
素子(DUT)として例えばデジタル回路等を試験する
試験装置は、刺激信号をDUTへと印加する信号発生器
を含む。DUTの出力と試験装置の受信ユニットとの間
には同期ユニットが結合されている。試験装置は、更に
DUTから受信した応答信号と期待応答信号とを比較す
る為の分析ユニットを含む場合もある。
るDUTクロック・レート或いは速度にて同期ユニット
へと送られる。同期ユニットはDUTから供給された応
答信号をバッファ(緩衝)する。言い換えると、同期ユ
ニットは応答信号に特定の遅延時間を与える。受信ユニ
ットはバッファされた応答信号を同期ユニットから読み
出すが、この読み出しにおいては試験装置の提供するク
ロック・レートが使用される。従って、同期ユニットが
付加する遅延時間は、初期遅延時間と、そしてDUTと
試験装置との特性不一致の履歴、即ち、同期ユニットへ
とデータが供給された時点と、同期ユニットからデータ
が読み出された時点との差に依存するのである。
おけるクロック・レートの相違の均衡を取ることが出来
るものである。このような相違は、例えばソース同期ク
ロックの累積位相誤差、或いは異なるクロックの位相の
相違に起因する。更なる要因としては、データ有効信号
警告が常に供給される為に、DUTデータプロトコルが
このような相違を許容することもあげられる。
る為には、例えば米国特許第6,055,285号、第
5,323,426号、第5,867,672号に開示
の同期回路を適宜応用することが出来る。
のレジスタを備えた構造となっている。この構造は、当
該技術分野において周知のFIFO構造であっても良
い。書き込みポインタは個々のレジスタ間で移動させる
ことができ、この書き込みポインタはDUTからの応答
信号により供給されるデータワードの各々を複数設けら
れたレジスタのいずれにおいて受信するかを定義するこ
とができる。これに対応して、読み出しポインタもそれ
ぞれのレジスタ間で移動させることができ、この読み出
しポインタは受信ユニットによる読み出しが可能なレジ
スタを定義することが出来る。書き込みポインタはDU
Tクロックを使って応答信号からの連続データワードを
連続的に異なるレジスタへと書き込むが、この読み出し
ポインタは試験装置のクロックを使って同期ユニットに
よりバッファされた応答信号の連続データワードを連続
的に読み出す。
制御されるラッチを含んでいることが好ましい。このよ
うにすれば、応答信号の連続データワードはDUTクロ
ックでラッチされ、連続するレジスタ中へと連続的に書
き込まれることになる。
の(有効)書き込みアクセスと、この書き込まれたデー
タワードに対する受信ユニットによる第一の(有効)読
み出しアクセスとの間の初期遅延時間が、これらの書き
込み及び読み出しアクセス間の最大期待差(最大期待変
化)に依存するようになっている。一群のレジスタを含
む同期ユニットを例として説明すると、遅延時間は、対
応する書き込み及び読み出しアクセス間のレジスタ数に
より決定することができる。好適には、初期遅延時間は
レジスタ数の2分の1に設定されることが望ましい。例
えば8個のレジスタを含む構造の場合、初期遅延時間は
レジスタ4個分に設定されることが好ましい。同期ユニ
ットの最大遅延時間は、例えば以前の試験結果から既知
となった、又はそのDUTの仕様から期待される差の全
てをカバーするように調整されなければならない。
みアクセス及び/又は第一の有効読み出しアクセスを初
期化する為に初期化処理が実施される。これは、例えば
既知のタイミング特性を持つ既知の基準信号を利用する
ことにより実現することが出来る。現在のところ、以下
の2つの基本タイプが存在する。
分のいずれかの位置において、試験装置の1クロック長
よりも細かい精度でデータストリームにおける応答時間
が既知であるタイプ。この場合、試験装置が開始位置と
読み出し及び書き込みポインタ時間とを決定することが
出来る。
UTが供給するタイプ。この場合、DUTが書き込みポ
インタの開始を制御し、試験装置が読み出しポインタの
開始を決定することになる。この為には、応答時間に関
する情報の精度は数クロック分とすることが出来るが、
その数は勿論、レジスタ数を超えてはならない。言い換
えれば、レジスタの総数がDUT応答の不確定範囲より
も多くなければならないということである。
ata carrier)上に記憶すること、或いはデータ担体によ
り提供することができ、そしていずれかの種類の好適な
データ処理装置において、或いはデータ処理装置により
実行することが出来る1つ以上の好適なソフトウエアプ
ログラムによって部分的又は全体的に実現すること、又
はサーポートすることが出来るものである。特に、ソフ
トウエアツールをユーザの試験プログラムと共に、或い
はシステムソフトウエアとして使用することにより、同
期処理機能を実現することが出来る。
点は、添付図を参照しつつ以下の詳細な説明を読むこと
により明らかとなる。
刺激信号を被試験素子(DUT)30へと供給してい
る。刺激信号に対するDUT30の応答信号は、同期ユ
ニット40を介して受信ユニット50へと送られる。分
析ユニット60は受信ユニット50が受信した応答信号
を期待応答信号と比較し、DUT30が期待通りに動作
しているのか、或いはエラーを生じているのかを判定す
る。アプリケーションによっては、分析ユニット60が
信号発生器20及び/又は信号発生器20により供給さ
れる刺激信号を制御する、或いはこの刺激信号を受信す
る場合もある。
ニット40、受信ユニット50及び分析ユニット60を
含んでいるが、DUT30をその一部に含むものではな
いことは言うまでもない。
クロック信号DUT−CLK及び試験装置10のクロッ
ク信号CLKを受け取る。クロック信号DUT−CLK
はDUT30の内部クロック信号であっても、そこから
派生した信号であっても良い。同様に、クロック信号C
LKも試験装置10の内部クロック信号であっても、そ
こから派生した信号であっても良い。
答信号の供給と受信ユニット50による対応する応答信
号の受信を同期させる。従って、DUT30からの応答
信号中の特定の事象を期待応答信号中の対応する事象へ
と明確に対応付けることが可能であり、よって実際の応
答信号と期待応答信号との間の時間的不整合を回避し、
実際の応答信号及び期待応答信号中の対応する事象のみ
を分析ユニット60により比較することが出来る。
0は複数の独立したレジスタ70A、70B・・・から
構成される遅延ユニット70を含む。図1に示した特定
の事例においては、遅延ユニット70は8個のレジスタ
70Aないし70Hを含んでいる。書き込みユニット8
0はDUT30から応答信号を受信し、その応答信号の
連続データワードを遅延ユニット70の連続するレジス
タ中へと連続的に書き込む。読み出しユニット90はこ
れに対応して遅延ユニット70に書き込まれた応答信号
の連続データワードを連続的に読み出し、これらのデー
タワードを受信ユニット50へと供給する。
ていないが、1クロック長よりも小さいタイミング差を
カバーする為に、クロックDUT−CLKにより制御さ
れるラッチを含むラッチ・ユニットを含むものであって
も良い。
ながら限界がある為、書き込みユニット80及び読み出
しユニット90と共に、遅延ユニット70は図1に示し
たように個々のレジスタへの書き込み及び読み出しが循
環式に繰り返されるFIFO構造を提供するものが望ま
しい。この為、書き込みユニット80の書き込みポイン
タ100はレジスタ70Aないし70Hの間を繰り返し
移動し、これにより遅延ユニット70のレジスタが各書
き込みサイクルで再書き込みされるようになっている。
これに対応して読み出しポインタ110もレジスタ70
Aないし70Hの間を繰り返し移動する。
クセスは、読み出しポインタ110による読み出しアク
セスに対して限界範囲内に維持されなければならないこ
とは明らかである。従って一方では、遅延ユニット70
中のデータが読み出しユニット90により読み出される
以前に書き込みユニット80がデータをオーバーライト
すなわち上書きしないようになっており、他方では、読
み出しユニット90が事実上書き込みユニット80を
「追い越さない」ように、読み出しユニット90が書き
込みユニット80の書き込み可能性よりも速く読み出し
を実行しないようになっている。この目的の為には、ク
ロック・レートDUT−CLK及びCLKはある程度同
期していなければならない。更に、遅延ユニット70の
レジスタ数70i(i=A,B,・・・)は、対応する
読み出し及び書き込みアクセス間の最大期待有効差に適
合したものでなければならない。
T−CLK及びCLKの速度は等しく設定されている
為、同期ユニット40は単にクロックDUT−CLK及
びCLK間の移相不整合のバランスだけをとれば良い。
更に図1の特定の例においては、対応する読み出し及び
書き込みアクセス間の初期遅延時間が遅延ユニット70
中のレジスタ数の2分の1に設定される。即ち、図1の
例において言えば、初期遅延時間はレジスタ4個分に設
定されるのである。これは、書き込みユニット80が例
えばレジスタ70Fへと書き込みを行う間、読み出しユ
ニット90は最初の読み出しをレジスタ70Bから行う
ことを意味する。
0はDUT30から供給されるクロックDUT−CLK
で動作している為、書き込みポインタ100はクロック
信号DUT−CLKの連続するクロックサイクル毎に連
続するレジスタへと移動することになる。しかしなが
ら、読み出しポインタ100は試験装置10のクロック
信号CLKの連続クロックサイクル毎に連続するレジス
タへと移動する。これは、初期遅延時間が一度設定され
た後、クロックDUT−CLK及びCLK間にずれが生
じた場合、同じデータワードについての対応する読み出
し及び書き込みアクセス間にもずれが生じることを意味
する。例えば、8レジスタ構造において「レジスタ4個
分」を初期遅延時間とした場合においては、対応する読
み出し及び書き込みアクセス間のレジスタ数が3個、2
個又はたったの1個にまで減少してしまうことも、或い
は5個、6個又は最高7個にまで増大してしまうことも
あり得る。しかしながら、対応する読み出し及び書き込
みアクセス間の最少差及び最大差を超えない限りは、同
期ユニット40がこのようなずれのバランスを取ってい
る為、期待応答信号に対する実際の応答信号のデータ完
全性は保たれる。
インタ100及び110のいずれもリセットモード(例
えばレジスタ70Aを指示する)に設定され、クロック
DUT−CLK及びCLKは同期ユニット40内でオフ
状態に設定されることが望ましい。従って、リセットモ
ードにおいては全てのデータが無視される。有効信号
“Write Start(書き込み開始)”は、DU
Tからの応答信号が有効となったことを示すものであ
る。書き込み開始信号が生じると、書き込みユニット8
0に対するクロックDUT−CLKが再びオープンある
いは有効状態に戻り、クロックDUT−CLKのサイク
ル毎にデータがレジスタ70Aないし70Hへと連続的
に繰り返し書き込まれる。有効信号“Read Sta
rt(読み出し開始)”は、読み出しユニット90を有
効化して遅延ユニット70からのデータの読み出しを可
能とするように指示する。読み出しユニット90に対し
て試験装置10のクロック信号CLKが再開され、レジ
スタ70Aないし70HからのデータがクロックCLK
のサイクル毎に連続的に読み出される。有効信号“Re
ad Start”及び“Write Start”の
時間差が初期遅延時間を表す。
あげられる。
播遅延についても補償する方法。リセットした後、読み
出し及び書き込みポインタを共にDUT−CLKで作動
させるが、読み出しポインタの方は常にレジスタ何個分
か後を移動することになるように設定する。書き込み開
始イベントが生じると読み出しポインタは一時停止す
る。読み出し開始イベントが生じると、読み出しポイン
タは試験装置のクロックにより動作する。
法において、初期時間差を設けない方法。
が、以下、本発明の各実施態様の例を示す。
UT)(30)へと印加するように適合した信号発生器
(20)と、印加された前記刺激信号に対する応答信号
を前記DUTから受信するように適合した受信ユニット
(50)と、前記応答信号のデータの流れを前記DUT
(30)と前記受信ユニット(50)との間で同期させ
る同期ユニット(40)とを具備した、前記DUT(3
0)を試験する試験装置(10)であって、前記同期ユ
ニット(40)が第一のクロック信号(DUT−CL
K)を前記DUT(30)から、そして第二のクロック
信号(CLK)を前記試験装置(10)から受けること
を特徴とし、前記同期ユニット(40)は、データをバ
ッファするバッファ(70)と、前記DUT(30)か
らのデータを前記バッファ(70)へと書き込む書き込
みユニット(80)と、前記バッファ(70)から前記
受信ユニット(50)へと供給すべきデータを読み出す
読み出しユニット(90)とを含むことを特徴とし、前
記バッファ(70)に対する書き込みアクセスが前記第
一のクロック信号(DUT−CLK)により制御され、
前記バッファ(70)に対する読み出しアクセスが前記
第二のクロック信号(CLK)により制御されることを
特徴とした試験装置(10)。
数のレジスタ(70A〜70H)を備えたレジスタ構造
(70)を持つことを特徴とした実施態様1に記載の試
験装置(10)。
A〜70H)間を移動して前記複数のレジスタ(70A
〜70H)のうち前記DUT(30)からのデータを受
信してバッファするべき1つを定義するように適合した
書き込みポインタ(100)と、前記複数のレジスタ
(70A〜70H)間を移動して前記複数のレジスタ
(70A〜70H)のうち読み出しを行うべき1つを指
示するように適合した読み出しポインタ(110)とを
更に含む実施態様2に記載の試験装置(10)。
00)が、前記DUT(30)からの連続データワード
を様々なレジスタ(70A〜70H)へと連続的に書き
込む為に前記第一のクロック信号(DUT−CLK)で
動作するように適合し、前記読み出しポインタ(11
0)が、前記複数のレジスタ(70A〜70H)中にバ
ッファされた連続データワードを連続的に読み出す為に
前記第二のクロック信号(CLK)で動作するように適
合していることを特徴とする実施態様3に記載の試験装
置(10)。
0)が、前記第一のクロック信号(DUT−CLK)に
より制御されるラッチを含み、これにより連続データワ
ードを前記第一のクロック信号(DUT−CLK)によ
ってラッチし、これに従い前記バッファ(70)中へと
連続的に書き込むことが可能であることを特徴とする実
施態様1ないし4のいずれかに記載の試験装置(1
0)。
第一の有効書き込みアクセスと第一の有効読み出しアク
セスとの間に初期遅延時間を設けるように適合したこと
を特徴とする実施態様1ないし5のいずれかに記載の試
験装置(10)。
込み及び読み出しアクセス間の最大期待差に依存して設
定されることを特徴とする実施態様6に記載の試験装置
(10)。
0)を試験する方法であって、(a)刺激信号を前記D
UT(30)へ印加するステップと、(b)前記刺激信
号に呼応して前記DUT(30)から送られるデータを
バッファ(70)へと書き込むステップであって、前記
バッファ(70)に対する書き込みアクセスが、前記D
UT(30)からの第一のクロック信号(DUT−CL
K)により制御されることを特徴とするステップと、
(c)受信ユニット(50)へ供給すべきデータを前記
バッファ(70)から読み出すステップであって、前記
バッファ(70)に対する読み出しアクセスが前記受信
ユニット(50)からの第二のクロック信号(CLK)
により制御されることを特徴とするステップと、(d)
前記刺激信号に呼応して、読み出された前記データを前
記受信ユニット(50)により受信するステップとを含
む方法。
ス及び/又は第一の有効読み出しアクセスを初期化する
ステップを更に含む実施態様8に記載の方法。
装置において比較すべき実際の応答信号と期待応答信号
との不一致に起因するエラーを低減することができる。
す図である。
0G、70H:レジスタ 80:書き込みユニット 90:読み出しユニット 100:書き込みポインタ 110:読み出しポインタ
Claims (1)
- 【請求項1】刺激信号を被試験素子(DUT)へと印加
するように適合した信号発生器と、 印加された前記刺激信号に対する応答信号を前記DUT
から受信するように適合した受信ユニットと、 前記応答信号のデータの流れを前記DUTと前記受信ユ
ニットとの間で同期させる同期ユニットとを具備した、
前記DUTを試験する試験装置であって、前記同期ユニ
ットが第一のクロック信号を前記DUTから、そして第
二のクロック信号を前記試験装置から受けることを特徴
とし、 前記同期ユニットは、 データをバッファするバッファと、 前記DUTからのデータを前記バッファへと書き込む書
き込みユニットと、 前記バッファから前記受信ユニットへと供給すべきデー
タを読み出す読み出しユニットとを含むことを特徴と
し、前記バッファに対する書き込みアクセスが前記第一
のクロック信号により制御され、前記バッファに対する
読み出しアクセスが前記第二のクロック信号により制御
されることを特徴とした試験装置。
Applications Claiming Priority (2)
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