DE60100060T2

DE60100060T2 - Synchronisation eines Datenstromes

Info

Publication number: DE60100060T2
Application number: DE60100060T
Authority: DE
Inventors: Klaus-Peter Behrens; Joerg-Walter Mohr; Markus Rottacker
Original assignee: Agilent Technologies Inc
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2001-03-31
Filing date: 2001-03-31
Publication date: 2003-05-08
Anticipated expiration: 2021-04-01
Also published as: EP1164700A1; DE60100060D1; EP1164700B1; US20020141525A1; JP2002333464A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung bezieht sich auf die Synchronisation eines Datenstroms zwischen Vorrichtungen.
Zum Testen digitaler Schaltkreise, erhält eine zu testende Vorrichtung (DUT) typischerweise ein Stimulus-Signal, und ein Antwortsignal der DUT auf das Stimulus-Signal wird ermittelt und z. B. verglichen mit einem erwarteten Antwortsignal. Somit können Fehler festgestellt werden z. B. wenn das ermittelte Antwortsignal abweicht vom erwarteten Antwortsignal. Ein solcher Apparat zum Testen integrierter Schaltkreisvorrichtungen ist z. B. aus US-A- 4,893,072 bekannt.
Ein solches Testen verlangt jedoch, dass es hinreichend klar ist, wann das tatsächliche Antwortsignal erscheint, so dass nur solche Signale verglichen werden, die einander tatsächlich entsprechen. Andernfalls wird der lest sehr wahrscheinlich einen Fehler entdecken.

Zusammenfassung der Erfindung

Es ist Aufgabe der vorliegenden Erfindung, Fehler zu reduzieren, die dadurch auftreten, dass tatsächliche und erwartete Antwortsignale, die innerhalb eines Testsystems miteinander zu vergleichen sind, nicht zueinander passen. Diese Aufgabe wird von den unabhängigen Ansprüchen gelöst. Vorteilhafte Ausführungen werden von den abhängigen Ansprüchen gezeigt.
Gemäß der Erfindung, umfaßt eine Testeinheit zum Testen z. B. eines digitalen Schaltkreises als zu testende Vorrichtung (DUT) einen Signalgenerator zum Senden eines Stimulus-Signals an die DUT. Eine Synchronisationseinheit ist verbunden zwischen einem Output der DUT und der Empfangseinheit der Testeinheit. Die Testeinheit kann darüber hinaus eine Analyseeinheit zum Vergleichen des erhaltenen Antwortsignals von der DUT mit einem erwarteten Antwortsignal vorsehen.
Das Antwortsignal von der DUT wird gesendet an die Synchronisationseinheit, wobei eine DUT Takt-Rate verwendet wird wie von der DUT vorgesehen. Die Synchronisationseinheit puffert das Antwortsignal von der DUT, oder, in anderen Worten, sieht eine gewisse Verzögerungszeit zum Antwortsignal vor. Die Empfangseinheit liest das gepufferte Antwortsignal von der Synchronisationseinheit ab, jedoch unter Nutzung einer Takt-Rate wie von der Testeinheit zum Ablesen vorgesehen. Daher hängt die von der Synchronisationseinheit vorgesehene Verzögerungszeit ab von einer anfänglichen Verzögerungszeit und der Geschichte des Nicht- Zusammenpassens zwischen DUT und Charakteristika der Testeinheit oder, in anderen Worten, vom Unterschied zwischen dem Senden von Daten an und das Ablesen von Daten aus der Synchronisationseinheit.
Daher erlaubt die Erfindung, Variationen zwischen den Takt-Raten der DUT und der Testeinheit auszubalancieren. Solche Variationen können verursacht werden z. B. durch kumulative Phasenfehler in Quelle-synchronisierten Takten oder durch Variationen der Phasen der verschiedenen Taktgeber. Weitere Gründe können sein, dass ein DUT Datenprotokoll solche Variationen erlaubt, da ein gültiges Daten Alarmsignal immer vorgesehen ist.
Zum Ausbalancieren solcher Takt-Raten-Variationen, können Synchronisationsschaltkreise angewandt werden, wie z. B. in US-A-6,055,285, US-A-5,323,426 oder US-A-5,867,672 beschrieben.
In einer vorteilhaften Ausführung, enthält die Synchronisationseinheit eine Struktur mit einer Vielzahl von Registern. Diese Struktur kann eine FIFO (first in first out) Struktur sein gemäß dem bekannten Stand der Technik. Ein Schreibzeiger kann bewegt werden zwischen den individuellen Registern und definiert, welches aus der Vielzahl von Registern ein entsprechendes Daten- Worte vorgesehen vom Antwortsignal der DUT erhalten wird. Dementsprechend, kann ein Lesezeiger auch zwischen den entsprechenden Registern bewegt werden und definiert, aus welchem der Register die Empfangseinheit ablesen kann. Während der Schreibzeiger angesprochen wird durch den DUT Taktgeber, um sukzessive Daten-Wortee von den Antwortsignalen in die verschiedenen Register zu schreiben, wird der Lesezeiger angesprochen durch den Taktgeber der Testeinheit, um sukzessive Daten-Wortee des Antwortsignals zu lesen, welche in der Synchronisationseinheit gepuffert sind. Vorzugs Weise enthält die Synchronisationseinheit zusätzlich einen Latch, der durch den DUT Taktgeber kontrolliert wird, so dass sukzessive Daten-Wortee des Antwortsignals mit dem DUT Taktgeber gelatcht werden und dann sukzessive in sukzessive Register geschrieben werden.
In einer weiteren vorteilhaften Ausführung, wird die anfängliche Verzögerungszeit zwischen einem ersten (gültigen) Schreibzugang von der DUT und einem ersten (gültigen) Lesezugang von der Empfangseinheit auf das geschriebene Daten-Wort vorgesehen abhängig von der maximalen erwarteten Variation zwischen einem solchen Schreib- und Lesezugang. Im Beispiel einer Synchronisationseinheit mit einem Set von Registern, kann die Verzögerungszeit festgelegt werden durch die Anzahl von Registern zwischen entsprechenden Schreib - und Lesezugängen. Vorzugsweise ist die anfängliche Verzögerungszeit festgelegt als die Hälfte der Anzahl von Registern. In einem Beispiel mit einer Struktur mit acht Registern, wird die anfängliche Verzögerungszeit auf vier Register festgelegt. Es ist klar, dass die maximale Verzögerungszeit der Synchronisationseinheit angepaßt werden muß, um alle erwarteten Variationen abzudecken wie z. B. bekannt aus früheren Tests oder wie für die DUT festgelegt.
In einer weiteren vorteilhaften Ausführungsform wird ein Initialisierungsprozess vorgesehen zur Initialisierung eines ersten gültigen Schreibzugangs und/oder eines ersten gültigen Lesezugangs. Dies kann erfolgen z. B. durch Verwendung bekannter Referenzsignale mit bekannten Zeitcharakteristika. Hier sind die beiden Basistypen:
1. Irgendwo am Anfang des DUT-Antwort-Datenstroms ist die Antwortzeit im Datenstrom mit höherer Genauigkeit bekannt als die Dauer eines Taktes der Testeinheit. In diesem Fall kann die Testeinheit die Startposition sowie die Lesezeit und den Schreibzeiger festlegen.
2. Die DUT sieht ein Signal vor, welches angibt, wo gestartet wird. In diesem Fall wird die DUT den Start des Schreibzeigers kontrollieren und die Testeinheit den Start des Lesezeigers festlegen. Dafür kann die Genauigkeit des Wissens über die Antwortzeit mehrere Takteinheiten sein, aber sicherlich nicht mehr als Register vorhanden sind. In anderen Worten, die Menge an Registern muß größer sein als die Unsicherheitsbreite der DUT Antwort.
Die Erfindung kann teilweise oder komplett ausgeführt oder unterstützt werden von einem oder mehreren passenden Software-Programmen, die gespeichert werden können auf oder auch vorgesehen werden von jeder Art von Daten Träger, und welche ausgeführt werden können in oder von jeder passenden Datenverarbeitungseinheit. Insbesondere Softwaretools können in Verbindung mit Anwender Testprogrammen verwendet werden, oder als Systemsoftware die Synchronisationsfeatures ermöglichen.

Kurze Beschreibung der Zeichnungen

Andere Aufgaben und viele der begleitenden Vorteile der vorliegenden Erfindung werden leicht bewußt und besser verstanden unter Berücksichtigung der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen.
Fig. 1 zeigt eine vorteilhafte Teststruktur für eine Testeinheit 10 gemäß der vorliegenden Erfindung.

Detaillierte Beschreibung der Erfindung

In Fig. 1 liefert ein Signalgenerator 20 ein Stimulus-Signal an eine zu tastende Vorrichtung DUT 30. Ein Antwortsignal der DUT 30 auf das Stimulus-Signal wird durch eine Synchronisationseinheit 40 an eine Empfangseinheit 50 gestellt. Eine Analyseeinheit 60 vergleicht das Antwortsignal wie von der Empfangseinheit 50 erhalten mit einem erwarteten Antwortsignal, um zu bestimmen ob die DUT 30 sich in der erwarteten Weise verhält oder Fehler auftreten. Abhängig von der Anwendung kann die Analyseeinheit 60 den Signalgenerator 20 kontrollieren und/oder das Stimulus-Signal wie vorgesehen durch den Signalgenerator 20 oder dieses Stimulus-Signal empfangen.
Es ist klär, dass während die Testeinheit 10 den Signalgenerator 20, die Synchronisationseinheit 40, die Empfangseinheit 50 und die Analyseeinheit 60 umfaßt, die DUT 30 nicht Teil davon ist.
Die Synchronisationseinheit 40 empfängt darüberhinaus ein Taktsignal DUT- CLK von der DUT 30 und ein Taktsignal CLK von der Testeinheit 10. Das Taktsignal DUT-CLK kann das interne Taktsignal der DUT 30 sein oder abgeleitet davon. Dementsprechend kann das Taktsignal CLK das interne Taktsignal der Testeinheit sein oder abgeleitet davon.
Die Synchronisationseinheit 40 sieht eine Synchronisation zwischen dem Senden des Antwortsignals von der DUT 30 und dem Empfangen des entsprechenden Antwortsignals durch die Empfangseinheit 50 vor. Damit kann sichergestellt werden, dass ein bestimmtes Ereignis innerhalb eines Antwortsignals durch die DUT 30 zweifellos zugeordnet werden kann einem entsprechenden Ereignis im erwarteten Antwortsignal, so dass temporäres Nichtzusammenpassen zwischen dem tatsächlichen und dem erwarteten Antwortsignal vermieden werden kann, und dass lediglich entsprechende Ereignisse innerhalb des tatsächlichen und erwarteten Antwortsignals miteinander duch die Analyseeinheit 60 verglichen werden.
In der vorteilhaften Ausführung der Fig. 1 weist die Synchronisationseinheit 40 eine Verzögerungseinheit 70 auf, welche eine Struktur mit einer Vielzahl von individuellen Registern 70A, 70B, ... hat. Im spezifischen Beispiel der Fig. 1 enthält die Verzögerungseinheit 70 acht Register 70A-70H. Eine Schreibeinheit 80 empfängt das Antwortsignal von der DUT 30 und schreibt sukzessive Daten-Wortee des Antwortsignals in sukzessive Register der Verzögerungseinheit 70. Entsprechend liest, eine Leseeinheit 90 sukzessive Daten-Wortee des entsprechenden Antwortsignals ab, so wie gespeichert in der Verzögerungseinheit 70 und übergibt diese Daten-Wortee an die Empfangseinheit 50.
Nicht gezeigt wird in Fig. 1, dass die Schreibeinheit 80 einen Latch aufweisen kann, kontrolliert durch das Taktsignal DUT-CLK, um Zeitvariationen abzudecken, die geringer sind als die Dauer eines Taktes.
Da die Anzahl von Registern in der Verzögerungseinheit 70 natürlich limitiert ist, sieht die Verzögerungseinheit 70 in Verbindung mit der Schreibeinheit 80 und der Leseeinheit 90 vorzugsweise eine FIFO Struktur vor, wobei die individuellen Register der Verzögerungseinheit 70 wiederholt beschrieben und abgelesen werden, z. B. in zirkulierender Weise wie in Fig. 1 dargestellt. Zu diesem Zweck wird ein Lesezeiger 100 der Schreibeinheit 80 wiederholt bewegt zwischen den Registern 70A-70H, so dass die Register der Verzögerungseinheit 70 mit jedem neuen Zyklus neu beschrieben werden. Entsprechend wird ein Lesezeiger 110 wiederholt zwischen den Registern 70A- 70H bewegt.
Es ist klar, dass die Schreibzugänge wie durch den Schreibzeiger 100 vorgesehen innerhalb von Grenzen zu bleiben haben in Verbindung mit den Lesezugängen wie durch den Lesezeiger 110 vorgesehen, so wird einerseits vermieden, dass die Schreibeinheit 80 die Daten in der Verzögerungseinheit 70 überschreibt, bevor diese durch die Leseeinheit 90 abgelesen sind und andererseits wird vermieden, dass die Leseeinheit 90 schneller liest als die Schreibeinheit 80 schreiben kann, so dass die Leseeinheit 90 die Schreibeinheit 80 virtuell "überholt". Zu diesem Zweck sollten die Taktraten DUT-CLK und CLK synchronisiert werden bis zu einem gewissen Maß. Darüber hinaus sollte die Anzahl von Registern 70i, wobei i = A, B, ..., der Verzögerungseinheit 70 angepaßt werden an das Maximum an erwarteter gültiger Differenz zwischen entsprechenden Schreib- und Lesezugängen.
Im Beispiel der Fig. 1, werden die Taktraten DUT-CLK und CLK gleich eingestellt, so dass die Synchronisationseinheit 40 lediglich Phasen des Nichtzusammenpassens zwischen den Takten DUT-CLK und CLK auszubalancieren hat. Weiterhin wird im spezifischen Beispiel der Fig. 1 die anfängliche Verzögerungszeit zwischen entsprechenden Lese- und Schreibzugängen auf die Hälfte der Register in der Verzögerungseinheit 70 begrenzt. Im Beispiel der Fig. 1, wird die anfängliche Verzögerungszeit auf vier Register festgelegt. Dies bedeutet, dass während die Schreibeinheit 80 z. B. in das Register 70F schreibt, die Leseeinheit 90 anfängt, das Register 70B abzulesen.
Wie in Fig. 1 gezeigt wird, wird die Schreibeinheit 80 angesprochen durch den Takt DUT-CLK wie von der DUT 30 vorgesehen, so dass der Schreibzeiger 100 bewegt wird zu den sukzessiven Registern mit jedem sukzessiven Taktzyklus des Taktsignals DUT-CLK. Der Lesezeiger 100 dagegen wird bewegt zu einem sukzessiven Register mit jedem sukzessiven Zyklus des Taktsignals CLK wie durch die Testeinheit 10 vorgesehen. Das bedeutet, wenn die anfängliche Verzögerungszeit einmal festgelegt wurde, führen Abweichungen zwischen den Takten DUT-CLK und CLK auch zu Abweichungen zwischen entsprechenden Lese- und Schreibzugängen für dieselben Daten-Wortee. In einem Beispiel mit einer anfänglichen Verzögerungszeit von "vier Registern" in einer acht Register Struktur, kann die Anzahl von Registern zwischen entsprechenden Lese- und Schreibzugängen abgesenkt werden auf 3, 2 oder nur 1 Register oder erhöht auf 5, 6 oder maximal 7 Register. Jedoch werden, solange die minimalen und maximalen Unterschiede zwischen entsprechenden Lese- und Schreibzugängen nicht überschritten werden, solche Abweichungen von der Synchronisationseinheit 40 ausbalanciert, so dass die Daten Integrität des tatsächlichen Antwortsignals mit Hinblick auf das erwartete Antwortsignal bewahrt werden kann.
Für die Initialisierung des Synchronisationseinheit 40, werden beide Zeiger 100 und 110 vorzugsweise auf Reset Modus gesetzt, z. B. auf das Register 70A zeigend, während die Taktgeber DUT-CLK und CLK ausgeschaltet werden (oder deaktiviert) innerhalb der Synchronisationseinheit 40. Somit werden die eingehenden Daten während des Reset Modus ignoriert. Mit einem gültigen Signal "Schreibstart" wird angegeben, dass die Antwortsignale der DUT nun gültig sind. Mit dem Schreibstart-Signal wird der Taktgeber DUT-CLK für die Schreibeinheit 80 geöffnet (oder aktiviert) und Daten werden sukzessive mit jedem Zyklus der DUT-CLK in die Register 70A-70H wiederholt geschrieben. Mit einem gültigen Signal "Lese-Start" wird angegeben, dass es der Leseeinheit 90 nun ermöglicht werden soll, Daten aus der Verzögerungseinheit 70 abzulesen. Das Taktsignal CLK der Testeinheit 10 wird erneut geöffnet für die Leseeinheit 90 und Daten werden sukzessive aus den Registern 70A-70H gelesen mit jedem Zyklus des CLK Taktes. Der zeitliche Unterschied zwischen dem Erscheinen der gütigen Signale "Lese-Start" und "Schreib-Start" stellt die anfängliche Verzögerungszeit dar.
Weitere mögliche Variationen der Durchführung für die Verzögerung sind:
1. Die Anzahl von Registern wird erhöht, um auch ein Ausbreiten der Verzögerung im System zu kompensieren. Nach Reset werden der Lese- und Schreibzeiger getaktet zusammen mit DUT-CLK, aber der Lesezeiger läuft immer einige Register dahinter. Mit dem Schreibstart Ereignis hält der Lesezeiger inne. Mit dem Lesestart Ereignis wird der Lesezeiger angesprochen durch den Taktgeber der Testeinheit.
2. Ohne anfängliche Verzögerungszeit wäre die vorhergehende Durchführungsvariante kompatibel mit der zuerst beschriebenen.

Claims

1. Eine Testeinheit (10) zum Testen einer zu testenden Vorrichtung - DUT - (30) bestehend aus:

einem Signalgenerator (20) angepaßt zum Senden eines Stimulus- Signals an die DUT (30),

einer Empfangseinheit (50) angepaßt zum Empfang eines Antwortsignals von der DUT auf das empfangene Stimulus-Signal, und

einer Synchronisierungseinheit (40) zur Synchronisierung eines Datenflusses des Antwortsignals zwischen der DUT (30) und der Empfangseinheit (50), wobei die Synchronisierungseinheit (40) ein erstes Takt Signal (DUT-CLK) von der DUT (30) erhält sowie ein zweites Takt Signal (CLK) von der Testeinheit (10); die Synchronisierungseinheit (40) weist auf:

einen Puffer (70) zum Puffern von Daten,

eine Schreibeinheit (80) zum Schreiben von Daten von der DUT (30) in den Puffer (70), wobei ein Schreibzugang zum Puffer (70) kontrolliert wird durch das erste Takt Signal (DUT-CLK),

eine Leseeinheit (90) zum Lesen von Daten aus dem Puffer (70) zur Übermittlung an die Empfangseinheit (50), wobei ein Lesezugang zum Puffer(70) kontrolliert wird durch das zweite Takt Signal (CLK).

2. Die Testeinheit (10) nach Anspruch 1, wobei der Puffer (70) eine Registrierstruktur (70) mit einer Vielzahl von Registern (70A-70H) umfaßt.

3. Die Testeinheit (10) nach Anspruch 2, zusätzlich versehen mit:

einem Schreibzeiger(100) beweglich zwischen der Vielzahl von Registern (70A-70H) zur Definierung eines aus der Vielzahl von Registern (70A-70H) zum Empfang und Puffern von Daten von der DUT (30), und

einem Lesezeiger (110) beweglich zwischen der Vielzahl von Registern (70A-70H) zur Definierung eines aus der Vielzahl von Registern (10A- 70H) aus dem gelesen wird.

4. Die Testeinheit (10) nach Anspruch 3, wobei der Schreibzeiger (100) geeignet ist, durch das erste Takt Signal (DUT-CLK) angesprochen zu werden, um sukzessiv Daten von der DUT (30) in verschiedene Register (70A-70H) zu schreiben, und der Lesezeiger (110) geeignet ist, durch das zweite Takt Signal (DUT-CLK) angesprochen zu werden, um sukzessiv Daten abzulesen, die in der Vielzahl von Registern (70A-70H) gepuffert sind.

5. Die Testeinheit (10) nach Anspruch 1 oder einem der vorstehenden Ansprüche, wobei die Schreibeinheit (80) einen Latch umfaßt, der durch das erste Takt Signal (DUT-CLK) kontrolliert wird, sodass sukzessive Daten-Wortee mit dem ersten Takt Signal gelatcht und somit sukzessive in den Puffer (70) geschrieben werden können.

6. Die Testeinheit (10) nach Anspruch 1 oder einem der vorstehenden Ansprüche, wobei der Puffer (70) eine anfängliche Verzögerung zwischen einem ersten gültigen Schreibzugang und einem ersten gültigen Lesezugang ermöglichen kann.

7. Die Testeinheit (10) nach Anspruch 6, wobei die anfängliche Verzögerungszeit vorgesehen wird, die abhängig von der maximal erwarteten Variation zwischen einem solchen Schreib- und Lesevorgang ist.

8. Eine Testmethode zum Testen einer zu testenden Vorrichtung - DUT - (30), wobei die Methode folgende Schritte umfaßt:

a) ein Stimulus-Signal an die DUT (30) zu senden,

b) als Antwort auf das Stimulus-Signal von der DUT (30) Daten in einen Puffer (70) zu schreiben, wobei ein Schreibzugang auf den Puffer (70) kontrolliert wird durch ein erstes Takt Signal (DUT-CLK) der DUT (30),

c) Daten aus dem Puffer (70) abzulesen zur Übermittlung an eine Empfangseinheit (50), wobei ein Lesezugang auf den Puffer (70) kontrolliert wird durch ein zweites Takt Signal (CLK) der Empfangseinheit;

d) die abgelesenen Daten als Antwort auf das Stimulus-Signal von der Empfangseinheit aufzunehmen.

9. Die Methode nach Anspruch 8, umfassend zudem einen Schritt zur Initialisierung eines gültigen ersten Schreibvorgangs und/oder eines ersten gültigen Lesevorgangs.