JP2002319678A - 薄膜型半導体装置及びその製造方法 - Google Patents
薄膜型半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ＴＦＴの電子の移動度を向上させる。
【解決手段】チャネル層となる多結晶シリコン膜下にシ
リコンと格子定数の近いZrO2膜あるいはHfO2膜あるいは
CaF2膜を形成し、多結晶シリコン膜の原子配列の規則性
を高めた。 【効果】多結晶シリコン膜の結晶性を向上させることが
できるので、電子の移動度が向上する。
リコンと格子定数の近いZrO2膜あるいはHfO2膜あるいは
CaF2膜を形成し、多結晶シリコン膜の原子配列の規則性
を高めた。 【効果】多結晶シリコン膜の結晶性を向上させることが
できるので、電子の移動度が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、高精度な薄膜型の
半導体装置（TFT：Thin Film Transistor）に関す
る。
半導体装置（TFT：Thin Film Transistor）に関す
る。
【０００２】
【従来の技術】MOS型の構造を有する薄膜型のトランジ
スタ（TFT）は、液晶表示装置の表示の画素部とその駆動
回路などに用いられている。このTFTはチャネル層に使
われるシリコン膜の結晶性から、アモルファスTFTと多結
晶TFTに分けられ、アモルファスTFTは電子の移動度が低
く、また、大きな電流が必要な用途には不向きで、一般に
は液晶表示の画素部のみに用いられている。また、多結
晶TFTでは結晶性が高いので、電子の移動度も高く、大電
流が必要な場所にも用いることが出き、現在では液晶表
示装置の画素部とその駆動回路部に用いられ、液晶表示
装置では多結晶TFTが主流となっている。
スタ（TFT）は、液晶表示装置の表示の画素部とその駆動
回路などに用いられている。このTFTはチャネル層に使
われるシリコン膜の結晶性から、アモルファスTFTと多結
晶TFTに分けられ、アモルファスTFTは電子の移動度が低
く、また、大きな電流が必要な用途には不向きで、一般に
は液晶表示の画素部のみに用いられている。また、多結
晶TFTでは結晶性が高いので、電子の移動度も高く、大電
流が必要な場所にも用いることが出き、現在では液晶表
示装置の画素部とその駆動回路部に用いられ、液晶表示
装置では多結晶TFTが主流となっている。
【０００３】この多結晶TFTは特開平2−130913号公報に
開示されているように製造されている（図６参照）。ガ
ラス基板１上にクロムやアルミニウムをスパッタ法によ
り堆積し、所望の位置にゲート電極膜２形成する。その
後、シリコン酸化膜を堆積して、ゲート絶縁膜３を形成す
る。ゲート絶縁膜（シリコン酸化膜）３上にプラズマCV
D法等で水素化非晶質シリコン膜（以下、α−Si膜）を堆
積し、エキシマレーザをα―Si膜に照射し、α―Si膜を多
結晶シリコン４に変換する。次に、オーミックコンタク
ト層としてｎ型シリコン膜５をプラズマCVD法等で堆積
し、所望の位置の多結晶シリコン膜４を除去する。その
後、クロムやアルミニウムをスパッタ法等で所望の位置
に堆積して、ドレイン電極膜６、ソース電極膜７を形成す
る。最後に絶縁膜８を堆積してTFTが完成する。
開示されているように製造されている（図６参照）。ガ
ラス基板１上にクロムやアルミニウムをスパッタ法によ
り堆積し、所望の位置にゲート電極膜２形成する。その
後、シリコン酸化膜を堆積して、ゲート絶縁膜３を形成す
る。ゲート絶縁膜（シリコン酸化膜）３上にプラズマCV
D法等で水素化非晶質シリコン膜（以下、α−Si膜）を堆
積し、エキシマレーザをα―Si膜に照射し、α―Si膜を多
結晶シリコン４に変換する。次に、オーミックコンタク
ト層としてｎ型シリコン膜５をプラズマCVD法等で堆積
し、所望の位置の多結晶シリコン膜４を除去する。その
後、クロムやアルミニウムをスパッタ法等で所望の位置
に堆積して、ドレイン電極膜６、ソース電極膜７を形成す
る。最後に絶縁膜８を堆積してTFTが完成する。
【０００４】
【発明が解決しようとする課題】エキシマレーザの照射
によりα―Si膜を多結晶シリコンに変換し、電子の移動
度を向上させているが、TFTの微細化・高集積化に伴っ
て、TFTの性能も向上しなくてはならず、そのため、さらな
る移動度の向上が必要であった。
によりα―Si膜を多結晶シリコンに変換し、電子の移動
度を向上させているが、TFTの微細化・高集積化に伴っ
て、TFTの性能も向上しなくてはならず、そのため、さらな
る移動度の向上が必要であった。
【０００５】
【課題を解決するための手段】発明者らは、電子の移動
度の向上させるために鋭意研究を行った結果、シリコン
膜の原子配列の規則性を向上させることが有効であるこ
とを見出した。
度の向上させるために鋭意研究を行った結果、シリコン
膜の原子配列の規則性を向上させることが有効であるこ
とを見出した。
【０００６】さらに、発明者らは、多結晶シリコン膜の原
子配列の規則性を高めるためには、シリコンと格子定数
の近いZrO2膜あるいはHfO2膜あるいはCaF2膜を形成する
ことが有効であることを見出した。
子配列の規則性を高めるためには、シリコンと格子定数
の近いZrO2膜あるいはHfO2膜あるいはCaF2膜を形成する
ことが有効であることを見出した。
【０００７】上記課題を解決する具体的手段は次の通り
である。 （１）絶縁性基板の一主面側に接触して形成された絶縁
膜と、前記絶縁膜に接触して形成されたシリコン膜と、前
記シリコン膜に接触して形成されたソース電極膜、ドレ
イン電極膜と、ゲート絶縁膜と、前記ゲート絶縁膜に接触
して形成されたゲート電極膜を備えた薄膜トランジスタ
構造を有する半導体装置において、前記絶縁膜として、Zr
O2膜または、HfO2膜または、CaF2膜を用いること。 （２）絶縁性基板の一主面側に接触して形成されたゲー
ト電極膜と前記ゲート電極膜に接触して形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜に接触して形成されたシ
リコン膜と、前記シリコン膜に接触して形成されたソー
ス電極膜、ドレイン電極膜を備えた薄膜トランジスタ構
造を有する半導体装置において、ゲート絶縁膜として、Zr
O2膜または、HfO2膜または、CaF2膜を用いること。
である。 （１）絶縁性基板の一主面側に接触して形成された絶縁
膜と、前記絶縁膜に接触して形成されたシリコン膜と、前
記シリコン膜に接触して形成されたソース電極膜、ドレ
イン電極膜と、ゲート絶縁膜と、前記ゲート絶縁膜に接触
して形成されたゲート電極膜を備えた薄膜トランジスタ
構造を有する半導体装置において、前記絶縁膜として、Zr
O2膜または、HfO2膜または、CaF2膜を用いること。 （２）絶縁性基板の一主面側に接触して形成されたゲー
ト電極膜と前記ゲート電極膜に接触して形成されたゲー
ト絶縁膜と、前記ゲート絶縁膜に接触して形成されたシ
リコン膜と、前記シリコン膜に接触して形成されたソー
ス電極膜、ドレイン電極膜を備えた薄膜トランジスタ構
造を有する半導体装置において、ゲート絶縁膜として、Zr
O2膜または、HfO2膜または、CaF2膜を用いること。
【０００８】
【発明の実施の形態】以下、本発明の実施形態の実施例
について図１を参照して説明する。
について図１を参照して説明する。
【０００９】本発明の第一の実施例である薄膜半導体装
置の製造工程について図１を用いて説明する。 （１）ガラス基板１上にクロムをスパッタ法で堆積し、
ゲート電極膜２を形成する（図１（ａ））。 （２）ZrO2膜をゲート絶縁膜９としてゲート電極膜上に
形成し、さらにα−Si膜１０を堆積する（図１
（ｂ））。 （３）その後、エキシマレーザをα−Si膜１０に照射し
てα−Si膜１０を多結晶シリコン膜４にする（図１
（ｃ））。 （３）次に、オーミックコンタクト層としてｎ型シリコ
ン膜５を堆積し、所望の位置の多結晶シリコン膜を除去
する（図１（ｄ））。 （４）クロムを所望の位置に堆積して、ドレイン電極膜
６、ソース電極膜７を形成し、最後に絶縁膜８を堆積して
TFTが完成する。（図１（ｅ））。
置の製造工程について図１を用いて説明する。 （１）ガラス基板１上にクロムをスパッタ法で堆積し、
ゲート電極膜２を形成する（図１（ａ））。 （２）ZrO2膜をゲート絶縁膜９としてゲート電極膜上に
形成し、さらにα−Si膜１０を堆積する（図１
（ｂ））。 （３）その後、エキシマレーザをα−Si膜１０に照射し
てα−Si膜１０を多結晶シリコン膜４にする（図１
（ｃ））。 （３）次に、オーミックコンタクト層としてｎ型シリコ
ン膜５を堆積し、所望の位置の多結晶シリコン膜を除去
する（図１（ｄ））。 （４）クロムを所望の位置に堆積して、ドレイン電極膜
６、ソース電極膜７を形成し、最後に絶縁膜８を堆積して
TFTが完成する。（図１（ｅ））。
【００１０】次に、本発明の作用効果について説明す
る。従来ではゲート絶縁膜としてシリコン酸化膜を使用
していたが、本発明ではZrO2膜を使用している点で異な
る。チャネル層の電子の移動度を向上させるには、先ほ
ど説明したように、α−Si膜の結晶性を単結晶に近づけ
ればよい（原子配列の規則性を高くする）。しかし、従
来構造ではシリコン酸化膜上にα−Si膜を堆積し、アニ
ールを行っていたため、結晶性のよい多結晶シリコン膜
を得ることが出来なかった。これは、シリコン酸化膜が
アモルファス状態で形成されるので結晶の秩序がなく、
そのため、その上に堆積されたα−Si膜も秩序がなく堆
積される。アニール後ではα−Si膜中の原子が規則性良
く並ぼうとするが、シリコン酸化膜の影響で、シリコン酸
化膜／多結晶シリコン膜の界面近傍では歪が高くなり、
さらにその影響が膜全体に及ぶので、原子配列の規則性
の高い多結晶シリコン膜を得るこが困難であった。
る。従来ではゲート絶縁膜としてシリコン酸化膜を使用
していたが、本発明ではZrO2膜を使用している点で異な
る。チャネル層の電子の移動度を向上させるには、先ほ
ど説明したように、α−Si膜の結晶性を単結晶に近づけ
ればよい（原子配列の規則性を高くする）。しかし、従
来構造ではシリコン酸化膜上にα−Si膜を堆積し、アニ
ールを行っていたため、結晶性のよい多結晶シリコン膜
を得ることが出来なかった。これは、シリコン酸化膜が
アモルファス状態で形成されるので結晶の秩序がなく、
そのため、その上に堆積されたα−Si膜も秩序がなく堆
積される。アニール後ではα−Si膜中の原子が規則性良
く並ぼうとするが、シリコン酸化膜の影響で、シリコン酸
化膜／多結晶シリコン膜の界面近傍では歪が高くなり、
さらにその影響が膜全体に及ぶので、原子配列の規則性
の高い多結晶シリコン膜を得るこが困難であった。
【００１１】そこで、ZrO2をゲート絶縁膜として使用す
るようにした。ZrO2は多結晶状態の成長が可能であるの
で、結晶の規則性を形成しやすい。さらに、ZrO2膜の格子
定数（0。507nm）が単結晶シリコンの格子定数（0。543
nm）に近いため、多結晶シリコン膜とZrO2膜の格子定数
のミスマッチによる歪を小さくできるので従来に比べ結
晶性の良い（原子配列の規則性の高い）、多結晶シリコ
ンを形成することができる。
るようにした。ZrO2は多結晶状態の成長が可能であるの
で、結晶の規則性を形成しやすい。さらに、ZrO2膜の格子
定数（0。507nm）が単結晶シリコンの格子定数（0。543
nm）に近いため、多結晶シリコン膜とZrO2膜の格子定数
のミスマッチによる歪を小さくできるので従来に比べ結
晶性の良い（原子配列の規則性の高い）、多結晶シリコ
ンを形成することができる。
【００１２】図２に従来と本方法の優位さを確認するた
め、分子動力学によってシリコン酸化膜上にα−Si膜を
堆積した場合と、ZrO2膜上にα−Si膜を堆積した場合で
シリコン原子の拡散係数を比較した。これは、結晶の規
則性が低下すると一般に自己の拡散係数が高くなるの
で、これを膜の結晶性の指標としたものである。縦軸は
拡散係数をシリコン酸化膜上にα−Si膜がある場合の拡
散係数で割り規格化したものである。解析温度は３００
℃、ZrO2膜は（１１１）面に配向していると仮定した。
その結果、ZrO2膜上に堆積した場合では、拡散係数がシリ
コン酸化膜上に堆積した場合に比べ、１／１０-4と低減
され、この結果から、シリコン酸化膜からZrO 2膜に変更す
ると結晶の規則性が高くなることがわかった。
め、分子動力学によってシリコン酸化膜上にα−Si膜を
堆積した場合と、ZrO2膜上にα−Si膜を堆積した場合で
シリコン原子の拡散係数を比較した。これは、結晶の規
則性が低下すると一般に自己の拡散係数が高くなるの
で、これを膜の結晶性の指標としたものである。縦軸は
拡散係数をシリコン酸化膜上にα−Si膜がある場合の拡
散係数で割り規格化したものである。解析温度は３００
℃、ZrO2膜は（１１１）面に配向していると仮定した。
その結果、ZrO2膜上に堆積した場合では、拡散係数がシリ
コン酸化膜上に堆積した場合に比べ、１／１０-4と低減
され、この結果から、シリコン酸化膜からZrO 2膜に変更す
ると結晶の規則性が高くなることがわかった。
【００１３】同様な効果を表す膜として、HfO2（格子定
数：0。511nm）、CaF2（格子定数：0。546nm）が考えら
れ、これらの膜も図２に示すように拡散係数はシリコン
酸化膜に比べ低減され、HfO2、CaF2膜についても優位性が
確認出来た。
数：0。511nm）、CaF2（格子定数：0。546nm）が考えら
れ、これらの膜も図２に示すように拡散係数はシリコン
酸化膜に比べ低減され、HfO2、CaF2膜についても優位性が
確認出来た。
【００１４】今回の解析はZrO2膜等が（１１１）面に配
向していると仮定したが（１１０）面と仮定しても、効
果は（１１１）面に比べ減少するものの、図３に示すよ
うに優位さが認められる。配向性を変えて効果が減少し
たのは理由は、界面エネルギーが（１１０）面よりも
（１１１）面の方が小さくなるためであり（（１００）
面は（１１０）よりも大きい）、そのため、 ZrO2膜等の
配向性は（１１１）面が好ましい。
向していると仮定したが（１１０）面と仮定しても、効
果は（１１１）面に比べ減少するものの、図３に示すよ
うに優位さが認められる。配向性を変えて効果が減少し
たのは理由は、界面エネルギーが（１１０）面よりも
（１１１）面の方が小さくなるためであり（（１００）
面は（１１０）よりも大きい）、そのため、 ZrO2膜等の
配向性は（１１１）面が好ましい。
【００１５】本方法ではゲート絶縁膜として、ZrO2、Hf
O2、CaF2としたが、図４に示すように、シリコン酸化膜上
にこれら膜を堆積して2層構造のゲート絶縁膜としても
構わない。この場合のZrO2、HfO2、CaF2の膜厚は1nm以上
あれば良く、好ましくは３nm以上である。
O2、CaF2としたが、図４に示すように、シリコン酸化膜上
にこれら膜を堆積して2層構造のゲート絶縁膜としても
構わない。この場合のZrO2、HfO2、CaF2の膜厚は1nm以上
あれば良く、好ましくは３nm以上である。
【００１６】本発明の目的は結晶性のよい多結晶シリコ
ン膜を形成することにあるので、2層構造（もちろん３層
以上でも構わない）のゲート絶縁膜の場合、α−Si膜下
にZrO 2またはHfO2またはCaF2膜があればよく、その下の
膜はシリコン酸化膜以外のものでも構わない。
ン膜を形成することにあるので、2層構造（もちろん３層
以上でも構わない）のゲート絶縁膜の場合、α−Si膜下
にZrO 2またはHfO2またはCaF2膜があればよく、その下の
膜はシリコン酸化膜以外のものでも構わない。
【００１７】これまで、説明してきた構造は逆スタガ構
造と呼ばれるものであるが、当然ながらこれに限ったも
のではなく、図５に示すように、正スタガ構造で、α−Si
膜の下にZrO2膜あるいはHfO2膜あるいはCaF2膜が存在す
るような構造でも構わない。
造と呼ばれるものであるが、当然ながらこれに限ったも
のではなく、図５に示すように、正スタガ構造で、α−Si
膜の下にZrO2膜あるいはHfO2膜あるいはCaF2膜が存在す
るような構造でも構わない。
【００１８】さらに、多結晶シリコンはガラス基板の主
面に対して、（１１１）面に成長することが熱的に安定
であるので、多結晶シリコン膜の配向性は（１１１）面
が好ましい。
面に対して、（１１１）面に成長することが熱的に安定
であるので、多結晶シリコン膜の配向性は（１１１）面
が好ましい。
【００１９】
【発明の効果】本方法によれば、原子配列の規則性の高
い多結晶シリコン膜をチャネルとして使用できるので、
電気的特性の向上を図ることができ、本構造を駆動用周
辺回路に使用できる。
い多結晶シリコン膜をチャネルとして使用できるので、
電気的特性の向上を図ることができ、本構造を駆動用周
辺回路に使用できる。
【図１】本願の第一実施例における薄膜型半導体装置の
製造工程の模式図である。
製造工程の模式図である。
【図２】第一実施例を補足する模式図である。
【図３】第一実施例を補足する模式図である。
【図４】第一実施例を補足する模式図である。
【図５】第一実施例を補足する模式図である。
【図６】従来の薄膜型の半導体装置の製造工程を説明す
る模式図である。
る模式図である。
１…ガラス基板、２…ゲート電極膜、３…シリコン酸化
膜、４…多結晶シリコン膜、５…ｎ型シリコン膜、６…
ドレイン電極膜、７…ソース電極膜、８…絶縁膜、９…
α―Ｓｉ膜、１０…ZrO2膜。
膜、４…多結晶シリコン膜、５…ｎ型シリコン膜、６…
ドレイン電極膜、７…ソース電極膜、８…絶縁膜、９…
α―Ｓｉ膜、１０…ZrO2膜。
フロントページの続き (72)発明者 折付 良二 千葉県茂原市早野3300番地 株式会社日立 製作所ディスプレイグループ内 Ｆターム(参考） 2H092 JA26 JA34 JA37 JA41 KA04 KA05 KA12 KA18 MA05 MA30 NA22 NA27 5F052 AA02 BB07 DA02 EA11 GC09 GC10 JA02 5F110 AA01 AA30 BB01 BB02 CC05 CC07 DD02 DD12 EE04 EE44 FF01 FF02 FF09 FF27 GG02 GG13 GG17 GG42 HK04 HK09 HK21 PP03
Claims (4)
- 【請求項１】 絶縁性基板の一主面側に接触して形成さ
れた絶縁膜と、前記絶縁膜に接触して形成されたシリコ
ン膜と、前記シリコン膜に接触して形成されたソース電
極膜、ドレイン電極膜と、ゲート絶縁膜と、前記ゲート絶
縁膜に接触して形成されたゲート電極膜を備えた薄膜ト
ランジスタ構造を有する半導体装置において、前記絶縁
膜として、ZrO2膜または、HfO2膜または、CaF2膜を用いた
ことを特徴とする半導体装置。 - 【請求項２】 絶縁性基板の一主面側に接触して形成さ
れたゲート電極膜と前記ゲート電極膜に接触して形成さ
れたゲート絶縁膜と、前記ゲート絶縁膜に接触して形成
されたシリコン膜と、前記シリコン膜に接触して形成さ
れたソース電極膜、ドレイン電極膜を備えた薄膜トラン
ジスタ構造を有する半導体装置において、ゲート絶縁膜
として、ZrO2膜または、HfO2膜または、CaF2膜を用いたこ
とを特徴とする薄膜型の半導体装置。 - 【請求項３】 絶縁性基板の一主面側に接触するよう
に、ZrO2膜またはHfO2膜またはCaF2膜からなる絶縁膜を
形成する工程と、前記絶縁膜に接触するようにシリコン
膜を形成する工程と、前記シリコン膜をレーザアニール
する工程と、前記シリコン膜に接触するようにソース電
極膜とドレイン電極膜とゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜に接触するようにゲート電極膜を
形成する工程を有する薄膜トランジスタ構造の製造方
法。 - 【請求項４】 絶縁性基板の一主面側に接触するように
ゲート電極膜を形成する工程と、ZrO2膜またはHfO2膜ま
たはCaF2膜からなる絶縁膜を形成する工程と、前記絶縁
膜に接触するようにシリコン膜を形成する工程と、前記
シリコン膜をレーザアニールする工程と、前記シリコン
膜に接触するようにソース電極膜とドレイン電極膜を形
成する工程を有する薄膜トランジスタ構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122020A JP2002319678A (ja) | 2001-04-20 | 2001-04-20 | 薄膜型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001122020A JP2002319678A (ja) | 2001-04-20 | 2001-04-20 | 薄膜型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002319678A true JP2002319678A (ja) | 2002-10-31 |
Family
ID=18971799
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001122020A Pending JP2002319678A (ja) | 2001-04-20 | 2001-04-20 | 薄膜型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002319678A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191461A (ja) * | 2003-12-26 | 2005-07-14 | Mitsui Eng & Shipbuild Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP2009170896A (ja) * | 2007-12-18 | 2009-07-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、および半導体装置の作製方法 |
| US8951849B2 (en) | 2007-12-18 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including layer containing yttria-stabilized zirconia |
-
2001
- 2001-04-20 JP JP2001122020A patent/JP2002319678A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191461A (ja) * | 2003-12-26 | 2005-07-14 | Mitsui Eng & Shipbuild Co Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP4500538B2 (ja) * | 2003-12-26 | 2010-07-14 | 三井造船株式会社 | 電界効果型トランジスタ及びその製造方法 |
| JP2009170896A (ja) * | 2007-12-18 | 2009-07-30 | Semiconductor Energy Lab Co Ltd | 半導体装置、および半導体装置の作製方法 |
| US8951849B2 (en) | 2007-12-18 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device including layer containing yttria-stabilized zirconia |
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