JP2002312344A

JP2002312344A - ビットリバースアクセス回路

Info

Publication number: JP2002312344A
Application number: JP2001109490A
Authority: JP
Inventors: Koji Akahori; 浩司赤堀
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 2001-04-09
Filing date: 2001-04-09
Publication date: 2002-10-25

Abstract

(57)【要約】【課題】ＦＦＴ演算におけるデータの並び替え処理に
要する時間を短縮して高速化する共に、データの並び替
えに要するメモリの容量を少なくする。【解決手段】メモリ２に格納された複数のデータの並
び替えを行うビットリバースアクセス回路において、Ｃ
ＰＵ１から前記メモリに対するアクセスを行う複数のア
ドレス線に、アドレス線相互を接続替えするアドレスバ
ス切替手段３を設けたことを特徴とするビットリバース
アクセス回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】信号処理に用いられるＦＦＴ
演算におけるデータの並び替え処理（ビットリバースア
クセス）回路に関する。

【０００２】

【従来技術】ＦＦＴ演算処理では、演算の過程におい
て、演算に使用する複数のデータの並び替え処理が必要
になる。このデータの並び替え処理を従来は、ソフトウ
エアで処理していた。以下、従来のソフトウエアによる
データの並び替え処理について説明する。図３は従来の
シフトウエアによるデータの並び替え処理を説明する図
である。図３(a)はハードウエア構成であり、１はＣＰ
Ｕであり、２はメモリである。図３(b)はメモリ２のデ
ータの、並び替え処理における状態を示している。

【０００３】図３(b)のメモリのＡ領域のアドレス(00
0)，(001)，(010)，(011)，(100)，(101)，(110)，(11
1)に格納なされている元データ(D0)，(D1)，(D2)，(D
3)，(D4)，(D5)，(D6)，（D7）をＢ領域のアドレス(00
0)，(001)，(010)，(011)，(100)，(101)，(110)，(11
1)に並び替えデータ(D0)，(D4)，(D2)，(D6)，(D1)，(D
5)，(D3)，（D7）として格納される。このアドレスの変
更は読み出したアドレスと書込むアドレスの、上位ｎ番
目アドレス線と下位ｎ番目アドレス線とを入れ替えたも
のとなる。（３ビットのアドレスの場合には、ＭＳＢと
ＬＳＢの入れ替えになる。）

【０００４】上記データの並び替えのソフトウエアの流
れは、以下のとおりである。（イ）Ａ領域のメモリ（元データ）の先頭アドレス(00
0)からデータを読み出す。（図３(b)のリード１の処理）（ロ）ＣＰＵ１にて、データを書込むアドレスを計算す
る。（ハ）Ｂ領域のメモリ（並び替えデータ）の計算したア
ドレス（000）にステップ（イ）で読み出したデータを
書込む。（この場合は、ＭＳＢとＬＳＢを入れ替えても
同じアドレスになっている。）（図３(b)のライト１の
処理）（ニ）全てのデータに対して上記（イ）〜（ハ）の処理
を繰り返す。（図３(b)のリード２〜８，アドレス計
算，ライト２〜８の処理）（ホ）並び替えデータの読み出し。（この時点で、並び
替えデータを次の処理に使用できる。）Ｂ領域の先頭アドレス(000)から順番に読み出すことに
よって、データは並び替えられた順番で読み出される。

【０００５】このように、従来のソフトウエアによるデ
ータの並び替え処理では、個々のアドレスのデータを読
み出し、格納するアドレスの計算を実行し、そのアドレ
スにデータを格納するという処理を全てのデータに対し
て行う必要があるので、ソフトウエアの処理量が多く、
データ量が増えると高速化の足かせとなっていた。

【０００６】また、従来のソフトウエアによるデータの
並び替え処理では、上記の如く、メモリ上に元データが
格納されるエリアと、並び替え後のデータが格納される
エリアの両方のエリアを必要とするので、データ量が多
い場合には、メモリの容量も大きくする必要があった。

【０００７】

【発明が解決しようとする課題】本発明の課題（目的）
は、ＦＦＴ演算におけるデータの並び替え処理に要する
時間を短縮して高速化する共に、データの並び替えに要
するメモリの容量を少なくすることである。

【０００８】

【発明課題を解決するための手段】前記課題を解決する
ために、メモリに格納された複数のデータの並び替えを
行うビットリバースアクセス回路において、ＣＰＵ１か
ら前記メモリに対するアクセスを行う複数のアドレス線
Ａ０〜Ａｎに、アドレス線相互を接続替えするアドレス
バス切替手段（アドレスバス切替回路）３を設ける。こ
の構成によって、メモリに格納された複数のデータの読
み出し、アドレス変換後の再度の書込みを行うことな
く、ＣＰＵからの同一のアドレス指定によって、元のデ
ータ及び並び替え後のデータの読み出しが短時間で行う
ことができる。（請求項１）

【０００９】また、前記アドレスバス切替手段は、アド
レスバス線毎に設けられた同時に切替動作を行う複数の
選択スイッチによって構成することによって、ＣＰＵか
らの読み出しモード（元のデータの読み出しモード又
は、並び替え後のデータの読み出しモード）の指示に応
じてハードウエアである複数の選択スイッチによって、
容易にアドレスの切替えを行うことができる。（請求項
２）

【００１０】また、前記切替手段は、ＣＰＵからの指示
に応じて、前記複数の切替スイッチによって、アドレス
バスＡ０〜Ａｎの上位ｎ番目アドレス線と下位ｎ番目ア
ドレス線とが入れ替わるように切替えられる。（請求項
３）また、前記ＣＰＵからの前記切替手段に対する指示は、
前記メモリ格納された複数のデータを指定するアドレス
バスに追加された１ビットのアドレス線に応じた信号に
よって行うこともできる。（請求項４）

【００１１】また、前記切替手段の切替え状態に応じ
て、元の複数のデータと並び替え後の複数のデータと
が、前記ＣＰＵからの同一のアドレス指示によって、自
由に読み出せるので、並び替え後に、再度元のデータが
必要な場合にも容易に対応できる。（請求項５）また、前記ビットリバースアクセス回路は、ＦＦＴ演算
に用いることによって、ＦＦＴ演算の処理速度を高速に
することが可能になる。（請求項６）

【００１２】

【発明の実施の形態】次に、本発明の第１の実施の形態
による、データの並び替え処理について説明する。図１
は、本発明によるデータの並び替え処理を説明する図で
ある。図１(a)は、本発明のハードウエア構成であり、
１はＣＰＵであり、２はメモリであり、３はアドレスバ
ス切替回路である。また、図１(b)は、前記アドレスバ
ス切替回路の構成を示す図である。また、図１(c)は、
メモリ２のデータの並び替え処理におけるアドレスバス
切替に対応したアドレス状態を示している。

【００１３】本発明は、ＣＰＵ１から、メモリ２に格納
されたＦＦＴ演算に使用するデータをアクセスするに際
して、ＣＰＵ１のアドレスバスＡ０〜Ａｎで指定された
アドレスで直接メモリ２のアドレスＡＢ０〜ＡＢｎのエ
リアをアクセスすることによって、元データを読み出
す。

【００１４】また、ＣＰＵ１から、並び替えデータを読
み出す際には、ＣＰＵ１によって並び替えデータの読み
出しモードに設定することによって、前記アドレスバス
切替回路３に対して切替信号（CONT）を与える。該切替
信号によって、アドレスバスＡ０〜Ａｎの上位ｎ番目ア
ドレス線と下位ｎ番目アドレス線とを入れ替える。そし
て、ＣＰＵ１のから指定されたアドレスＡ０〜Ａｎで指
定されたアドレスでメモリ２のアドレスＡＢ０〜ＡＢｎ
のエリアをアクセスすることによって、並び替え後のデ
ータを読み出すことができる。

【００１５】アドレスバス切替回路３は、図1(b）の如
き各アドレス線Ａ０〜Ａｎ（図ではA0〜A2）に対して選
択スイッチ４が接続された構成であって、ＣＰＵ１から
の切替信号(CONT)によって、全ての選択スイッチが同時
に切換え動作を行うようになっている。図示の状態は、
切替信号（CONT）が０の場合で、切替スイッチが図示の
如く側になって、アドレス線Ａ０，Ａ１，Ａ２はメモ
リ側のアドレス線Ａ’０，Ａ’１，Ａ’２に接続され、
この状態では元データが読み出される。

【００１６】また、切替信号（CONT）が１の場合では、
各選択スイッチが側になって、アドレス線Ａ０，Ａ
１，Ａ２はメモリ側のアドレス線Ａ’２，Ａ’１，Ａ’
０に接続され、この状態では並び替え後のデータが読み
出される。即ち、本発明では、データの並び替えを行う
に際して、メモリ２に格納されたデータの格納位置を変
更することなく、メモリをアクセスするアドレス線の変
更を切換スイッチによって行っている。

【００１７】本発明のデータの並び替えに伴うソフトウ
エアの流れは、以下のとおりである。（イ）並び替えデータの読み出しモードに設定する。
（ＣＰＵ１から切替信号(CONT)がアドレスバス切替回路
３に出力されて各選択スイッチが側に切替られる。）（ロ）並び替えデータの読み出し。（この時点で、並び
替えデータを次の処理に使用できる。）元データの読み出しと同様に、先頭アドレスから順番に
読み出すことによって、データは並び替えられた順番で
読み出される。

【００１８】本発明におけるメモリ２に格納されたデー
タのアドレス関係は、図１(c)の如くなっている。元デ
ータの読み出し時には、Ｃ−１に示す如く、ＣＰＵ１か
らの読み出しアドレス(000)，(001)，(010)，(011)，(1
00)，(101)，(110)，(111)に対して、メモリ２のアドレ
スも同様に(000)，(001)，(010)，(011)，(100)，(10
1)，(110)，(111)である。このアドレスによって、元の
データ(D0)，(D1)，(D2)，(D3)，(D4)，(D5)，(D6)，
（D7）が順次読み出される。

【００１９】これに対して、並び替え後のデータの読み
出し時には、Ｃ−２に示す如く、ＣＰＵ１からの読み出
しアドレス(000)，(001)，(010)，(011)，(100)，(10
1)，(110)，(111)に対して、メモリ２のアドレスは、(0
00)，(100)，(010)，(110)，(001)，(101)，(011)，(11
1)である。このアドレスによって、並び替え後のデータ
(D0)，(D4)，(D2)，(D6)，(D1)，(D5)，(D3)，（D7）が
順次読み出される。

【００２０】また、図２は、本発明の第２の実施の形態
による、データの並び替え処理を説明する図である。図
２(a)は、本発明のハードウエア構成であり、１はＣＰ
Ｕであり、２はメモリであり、３はアドレスバス切替回
路である。この第２の実施の形態の特徴は、第１の実施
の形態のアドレスに更に上位１ビット追加して、この上
位１ビットによって、アドレスバス切替回路３にの選択
スイッチ４に対する切替信号(CONT)として用いる点であ
る。

【００２１】このように、データが格納されている領域
のアドレスに更に上位１ビットを追加して、この上位１
ビットによって、アドレスバス切替回路３に対する切替
信号(CONT)として用いることによって、ＣＰＵ１から元
のデータ及び、並び替え後のデータに対して自由にアク
セスすることが可能になる。図２(b)には、第２の実施
の形態における、メモリ２の格納アドレスと、ＣＰＵ１
のアドレスの関係を示している。

【００２２】

【発明の効果】請求項１に記載の発明では、メモリに格
納された複数のデータの並び替えを行うビットリバース
アクセス回路において、ＣＰＵ１から前記メモリに対す
るアクセスを行う複数のアドレス線Ａ０〜Ａｎに、アド
レス線相互を接続替えするアドレスバス切替手段（アド
レスバス切替回路）３を設けることによって、複数のデ
ータを格納するメモリの容量を少なくすることができ
る。また、この構成によって、メモリに格納された複数
のデータの読み出し、アドレス変換後の再度の書込みを
行うことなく、ＣＰＵからの同一のアドレス指定によっ
て、元のデータ及び並び替え後のデータの読み出しが短
時間で行うことができる。

【００２３】また、請求項２に記載の発明では、前記ア
ドレスバス切替手段は、アドレスバス線毎に設けられた
同時に切替動作を行う複数の選択スイッチによって構成
することによって、ＣＰＵからの読み出しモード（元の
データの読み出しモード，並び替え後のデータの読み出
しモード）の指示に応じてハードウエアである複数の選
択スイッチによって、容易にアドレスの切替えを行うこ
とができる。

【００２４】また、請求項３に記載の発明では、前記切
替手段は、ＣＰＵからの指示に応じて、前記複数の切替
スイッチによって、アドレスバスＡ０〜Ａｎの上位ｎ番
目アドレス線と下位ｎ番目アドレス線とが入れ替わるよ
うに切替えられる。また、請求項４に記載の発明では、
前記ＣＰＵからの前記切替手段に対する指示は、前記メ
モリ格納された複数のデータを指定するアドレスバスに
追加された１ビットのアドレス線に応じた信号によって
行うこともできる。

【００２５】また、請求項５に記載の発明では、前記切
替手段の切替え状態に応じて、元の複数のデータと並び
替え後の複数のデータとが、前記ＣＰＵからの同一のア
ドレス指示によって、自由に読み出せるので、並び替え
後に、再度元のデータが必要な場合のも容易に対応でき
る。また、請求項６に記載の発明では、前記ビットリバ
ースアクセス回路は、ＦＦＴ演算に用いることによっ
て、ＦＦＴ演算の処理速度を高速にすることが可能にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成及び動作を説
明するための図である。

【図２】本発明の第２の実施の形態の構成及び動作を説
明するための図である。

【図３】従来の構成及び動作を説明するための図であ
る。

【符号の説明】

１ＣＰＵ２メモリ３アドレスバス切替回路４選択スイッチ

Claims

【特許請求の範囲】

【請求項１】メモリに格納された複数のデータの並び
替えを行うビットリバースアクセス回路において、ＣＰＵから前記メモリに対するアクセスを行う複数のア
ドレス線に、アドレス線相互を接続替えするアドレスバ
ス切替手段を設けたことを特徴とするビットリバースア
クセス回路。
【請求項２】前記アドレスバス切替手段は、アドレス
バス線毎に設けられた同時に切替動作を行う複数の選択
スイッチによって構成されていることを特徴とする請求
項１に記載のビットリバースアクセス回路。
【請求項３】前記切替手段は、ＣＰＵからの指示に応
じて、前記複数の切替スイッチによって、アドレスバス
Ａ０〜Ａｎの上位ｎ番目アドレス線と下位ｎ番目アドレ
ス線とが入れ替わるように切替えられることを特徴とす
る請求項１または２に記載のビットリバースアクセス回
路。
【請求項４】前記ＣＰＵからの前記切替手段に対する
指示は、前記メモリ格納された複数のデータを指定する
アドレスバスに追加された１ビットのアドレス線に応じ
た信号によって行われることを特徴とする請求項１〜３
のいずれか1項に記載のビットリバースアクセス回路。
【請求項５】前記切替手段の切替え状態に応じて、元
の複数のデータと並び替え後の複数のデータとが、前記
ＣＰＵからの同一のアドレス指示によって、自由に読み
出せることを特徴とする請求項１〜４のいずれか1項に
記載のビットリバースアクセス回路。
【請求項６】前記ビットリバースアクセス回路は、Ｆ
ＦＴ演算に用いられることを特徴とする請求項１〜５の
いずれか1項に記載のビットリバースアクセス回路。