JP2002305296A - 半導体装置及びその作製方法 - Google Patents
半導体装置及びその作製方法Info
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Abstract
(57)【要約】 （修正有）
【課題】同一絶縁表面上に、光電変換素子とトランジス
タとを作製する工程数を削減する。その結果、製造コス
トの低減および歩留まりの向上を実現し、信頼性と生産
性を向上させる技術を提供する。 【解決手段】トランジスタのソース領域とドレイン領
域、並びにチャネル形成領域として機能する半導体層
と、光電変換素子のｎ型半導体層及びｐ型半導体層とを
同時に作製する。また、光電変換素子のｎ型半導体層及
びｐ型半導体層に電気的に接続される接続配線と、トラ
ンジスタのソース配線及びドレイン配線とを同時に作製
する。さらに、一導電型を付与する不純物元素を添加す
る工程では、ｎチャネル型トランジスタの半導体層と光
電変換素子のｎ型半導体層は同時に不純物元素の添加を
行い、またｐチャネル型トランジスタの半導体層と光電
変換素子のｐ型半導体層は同時に不純物元素の添加を行
う。
タとを作製する工程数を削減する。その結果、製造コス
トの低減および歩留まりの向上を実現し、信頼性と生産
性を向上させる技術を提供する。 【解決手段】トランジスタのソース領域とドレイン領
域、並びにチャネル形成領域として機能する半導体層
と、光電変換素子のｎ型半導体層及びｐ型半導体層とを
同時に作製する。また、光電変換素子のｎ型半導体層及
びｐ型半導体層に電気的に接続される接続配線と、トラ
ンジスタのソース配線及びドレイン配線とを同時に作製
する。さらに、一導電型を付与する不純物元素を添加す
る工程では、ｎチャネル型トランジスタの半導体層と光
電変換素子のｎ型半導体層は同時に不純物元素の添加を
行い、またｐチャネル型トランジスタの半導体層と光電
変換素子のｐ型半導体層は同時に不純物元素の添加を行
う。
Description
【０００１】
【発明の属する技術分野】本発明は、イメージセンサ機
能を有する半導体装置及びその作製方法に関する。より
詳細には、絶縁表面上に光電変換素子とトランジスタが
作製された半導体装置及びその作製方法に関する。
能を有する半導体装置及びその作製方法に関する。より
詳細には、絶縁表面上に光電変換素子とトランジスタが
作製された半導体装置及びその作製方法に関する。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路及び電子機器をその範
疇に含むものとする。
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路及び電子機器をその範
疇に含むものとする。
【０００３】
【従来の技術】近年、技術の進歩とともにさまざまなセ
ンサが開発され、実用化されてきている。パソコンに紙
面上の文字・図画情報などを取り入れるために、イメー
ジセンサ機能を有する半導体装置が用いられるようにな
ってきている。
ンサが開発され、実用化されてきている。パソコンに紙
面上の文字・図画情報などを取り入れるために、イメー
ジセンサ機能を有する半導体装置が用いられるようにな
ってきている。
【０００４】そのような半導体装置には、デジタルスチ
ルカメラ、スキャナ、コピー機などがある。デジタルス
チルカメラは、従来の銀塩カメラに代わるものとして用
いられており、画素が二次元に配列されたエリアセンサ
が設けられている。スキャナやコピー機などは、紙面上
の文字・図画情報を読み取るための手段として用いられ
ており、画素が一次元に配列されたラインセンサが設け
られている。
ルカメラ、スキャナ、コピー機などがある。デジタルス
チルカメラは、従来の銀塩カメラに代わるものとして用
いられており、画素が二次元に配列されたエリアセンサ
が設けられている。スキャナやコピー機などは、紙面上
の文字・図画情報を読み取るための手段として用いられ
ており、画素が一次元に配列されたラインセンサが設け
られている。
【０００５】イメージセンサ機能を有する半導体装置に
は、複数の画素を有する画素部が設けられている。複数
の画素には、光電変換素子と該光電変換素子のスイッチ
ング素子として機能するトランジスタ、該光電変換素子
の信号を増幅するトランジスタ、該光電変換素子の信号
を消去するトランジスタから選ばれた一つまたは複数の
トランジスタがそれぞれ設けられている。
は、複数の画素を有する画素部が設けられている。複数
の画素には、光電変換素子と該光電変換素子のスイッチ
ング素子として機能するトランジスタ、該光電変換素子
の信号を増幅するトランジスタ、該光電変換素子の信号
を消去するトランジスタから選ばれた一つまたは複数の
トランジスタがそれぞれ設けられている。
【０００６】光電変換素子としては、ＰＩＮ型のフォト
ダイオードが用いられる場合が多い。その他には、ＰＮ
型のフォトダイオード、アバランシェ型ダイオード、ｎ
ｐｎ埋め込み型ダイオード、ショットキー型ダイオー
ド、フォトトランジスタなどがある。その他には、Ｘ線
用のフォトコンダクタや赤外線用のセンサなどもある。
ダイオードが用いられる場合が多い。その他には、ＰＮ
型のフォトダイオード、アバランシェ型ダイオード、ｎ
ｐｎ埋め込み型ダイオード、ショットキー型ダイオー
ド、フォトトランジスタなどがある。その他には、Ｘ線
用のフォトコンダクタや赤外線用のセンサなどもある。
【０００７】また、イメージセンサ機能を有する半導体
装置は、大まかにはＣＣＤ型とＣＭＯＳ型に分類され
る。ＣＭＯＳ型の半導体装置は、増幅用トランジスタを
搭載していないものはパッシブ型、増幅用トランジスタ
を搭載しているものはアクティブ型に分類される。増幅
用トランジスタは、光電変換素子が読み取った被写体の
画像信号を増幅する機能を有する。
装置は、大まかにはＣＣＤ型とＣＭＯＳ型に分類され
る。ＣＭＯＳ型の半導体装置は、増幅用トランジスタを
搭載していないものはパッシブ型、増幅用トランジスタ
を搭載しているものはアクティブ型に分類される。増幅
用トランジスタは、光電変換素子が読み取った被写体の
画像信号を増幅する機能を有する。
【０００８】アクティブ型の半導体装置は、上述した増
幅用トランジスタの他にセンサ選択用トランジスタなど
が設けられており、パッシブ型の半導体装置に比べる
と、一画素に設けられている素子が多くなってしまう。
幅用トランジスタの他にセンサ選択用トランジスタなど
が設けられており、パッシブ型の半導体装置に比べる
と、一画素に設けられている素子が多くなってしまう。
【０００９】上述したような半導体装置を作製する際、
絶縁表面上に最初にトランジスタを作製し、次いで、光
電変換素子を作製する方法が用いられる。光電変換素子
は、三枚の薄膜を積層して形成するＰＩＮ接合の素子を
形成する場合が多い。従って、光電変換素子とトランジ
スタを有する半導体装置を作製する際は、トランジスタ
を作製するためのマスク数に、少なくとも３枚のマスク
を追加して作製していた。
絶縁表面上に最初にトランジスタを作製し、次いで、光
電変換素子を作製する方法が用いられる。光電変換素子
は、三枚の薄膜を積層して形成するＰＩＮ接合の素子を
形成する場合が多い。従って、光電変換素子とトランジ
スタを有する半導体装置を作製する際は、トランジスタ
を作製するためのマスク数に、少なくとも３枚のマスク
を追加して作製していた。
【００１０】
【発明が解決しようとする課題】絶縁表面上にトランジ
スタと光電変換素子を有する半導体装置を作製しようと
すると、その製造工程が複雑なものとなり工程数が増加
してしまう問題があった。工程数の増加は、製造コスト
の増加要因となるばかりか、製造歩留まりを低下させる
原因となることは明らかである。
スタと光電変換素子を有する半導体装置を作製しようと
すると、その製造工程が複雑なものとなり工程数が増加
してしまう問題があった。工程数の増加は、製造コスト
の増加要因となるばかりか、製造歩留まりを低下させる
原因となることは明らかである。
【００１１】トランジスタを作製するマスク数に、追加
で３枚必要になると、半導体装置の製造工程が煩雑にな
るだけでなく、個別の工程の歩留まりが掛け算できいて
くるため大幅な歩留まりの低下を招く恐れがあるといっ
た問題があった。また、マスク数の追加による製造期間
の長期化に伴う製造コストの増加が問題となっていた。
で３枚必要になると、半導体装置の製造工程が煩雑にな
るだけでなく、個別の工程の歩留まりが掛け算できいて
くるため大幅な歩留まりの低下を招く恐れがあるといっ
た問題があった。また、マスク数の追加による製造期間
の長期化に伴う製造コストの増加が問題となっていた。
【００１２】また、半導体装置の作製には写真蝕刻（フ
ォトリソグラフィ）技術を用いられている。フォトマス
クはフォトリソグラフィの技術において、エッチング工
程のマスクとするフォトレジストパターンを基板上に形
成するために用いている。このフォトマスクを１枚使用
することによって、レジスト塗布、プレベーク、露光、
現像、ポストベークなどの工程と、その前後の工程にお
いて、被膜の成膜及びエッチングなどの工程、さらにレ
ジスト剥離、洗浄や乾燥工程などが付加され、製造に係
わる作業は煩雑なものとなり問題となっていた。生産性
や歩留まりを向上させるためには、工程数を削減するこ
とが有効な手段として考えられる。しかし、フォトマス
クの数を減らさない限りは、製造コストの削減にも限界
があった。
ォトリソグラフィ）技術を用いられている。フォトマス
クはフォトリソグラフィの技術において、エッチング工
程のマスクとするフォトレジストパターンを基板上に形
成するために用いている。このフォトマスクを１枚使用
することによって、レジスト塗布、プレベーク、露光、
現像、ポストベークなどの工程と、その前後の工程にお
いて、被膜の成膜及びエッチングなどの工程、さらにレ
ジスト剥離、洗浄や乾燥工程などが付加され、製造に係
わる作業は煩雑なものとなり問題となっていた。生産性
や歩留まりを向上させるためには、工程数を削減するこ
とが有効な手段として考えられる。しかし、フォトマス
クの数を減らさない限りは、製造コストの削減にも限界
があった。
【００１３】本発明は、絶縁表面上にトランジスタと光
電変換素子を有する半導体装置の作製方法において、ト
ランジスタのみを作製する工程に必要なマスク数に、光
電変換素子を作製するために追加するマスク数を削減す
ることを課題とする。また、マスク数を削減することに
より、半導体装置の作製工程の簡略化、及び歩留まりの
向上、さらに、半導体装置の製造コストの低減に寄与す
ることを課題とする。また、上記半導体装置の作製方法
により作製された半導体装置を提供することを課題とす
る。
電変換素子を有する半導体装置の作製方法において、ト
ランジスタのみを作製する工程に必要なマスク数に、光
電変換素子を作製するために追加するマスク数を削減す
ることを課題とする。また、マスク数を削減することに
より、半導体装置の作製工程の簡略化、及び歩留まりの
向上、さらに、半導体装置の製造コストの低減に寄与す
ることを課題とする。また、上記半導体装置の作製方法
により作製された半導体装置を提供することを課題とす
る。
【００１４】
【課題を解決するための手段】本発明者は上記課題を解
決するための手段として主に３つの作製方法を考案し
た。以下にそれを説明する。
決するための手段として主に３つの作製方法を考案し
た。以下にそれを説明する。
【００１５】なお、本明細書で作製される光電変換素子
は、ｐ型半導体層と、光電変換層（ｉ層）と、ｎ型半導
体層とを有するＰＩＮ接合の素子とする。
は、ｐ型半導体層と、光電変換層（ｉ層）と、ｎ型半導
体層とを有するＰＩＮ接合の素子とする。
【００１６】本発明の半導体装置の第一の作製方法は、
絶縁表面上に半導体層を形成する工程と、前記半導体層
に一導電型を付与する不純物元素を添加して第一の不純
物領域を形成する工程と、前記半導体層に一導電型を付
与する不純物元素を添加して第二の不純物領域を形成す
る工程と、前記第一の不純物領域及び前記第二の不純物
領域上に絶縁膜を形成する工程と、前記絶縁膜に、前記
第一の不純物領域及び前記第二の不純物領域に達するよ
うにコンタクトホールを形成する工程と、前記コンタク
トホールを介して、前記第一の不純物領域及び前記第二
の不純物領域に接するように非晶質半導体膜を形成する
工程と、前記非晶質半導体膜をエッチングして、非晶質
半導体層を形成する工程と、を有することを特徴とする
半導体装置の作製方法である。
絶縁表面上に半導体層を形成する工程と、前記半導体層
に一導電型を付与する不純物元素を添加して第一の不純
物領域を形成する工程と、前記半導体層に一導電型を付
与する不純物元素を添加して第二の不純物領域を形成す
る工程と、前記第一の不純物領域及び前記第二の不純物
領域上に絶縁膜を形成する工程と、前記絶縁膜に、前記
第一の不純物領域及び前記第二の不純物領域に達するよ
うにコンタクトホールを形成する工程と、前記コンタク
トホールを介して、前記第一の不純物領域及び前記第二
の不純物領域に接するように非晶質半導体膜を形成する
工程と、前記非晶質半導体膜をエッチングして、非晶質
半導体層を形成する工程と、を有することを特徴とする
半導体装置の作製方法である。
【００１７】本発明の半導体装置の第二の作製方法は、
絶縁表面上に半導体膜を形成する工程と、前記半導体膜
に接する絶縁膜を形成する工程と、前記半導体膜及び前
記絶縁膜を同時にエッチングして、半導体層と絶縁層を
形成する工程と、前記絶縁層上に非晶質半導体膜を形成
する工程と、前記非晶質半導体膜をエッチングして、前
記半導体層と重なるように非晶質半導体層を形成する工
程と、露出している前記絶縁層をエッチングする工程
と、前記半導体層に一導電型を付与する不純物元素を添
加して第一の不純物領域を形成する工程と、前記半導体
層に一導電型を付与する不純物元素を添加して第二の不
純物領域を形成する工程とを有することを特徴とする半
導体装置の作製方法である。
絶縁表面上に半導体膜を形成する工程と、前記半導体膜
に接する絶縁膜を形成する工程と、前記半導体膜及び前
記絶縁膜を同時にエッチングして、半導体層と絶縁層を
形成する工程と、前記絶縁層上に非晶質半導体膜を形成
する工程と、前記非晶質半導体膜をエッチングして、前
記半導体層と重なるように非晶質半導体層を形成する工
程と、露出している前記絶縁層をエッチングする工程
と、前記半導体層に一導電型を付与する不純物元素を添
加して第一の不純物領域を形成する工程と、前記半導体
層に一導電型を付与する不純物元素を添加して第二の不
純物領域を形成する工程とを有することを特徴とする半
導体装置の作製方法である。
【００１８】本発明の半導体装置の第三の作製方法は、
絶縁表面上に半導体膜を形成する工程と、前記半導体膜
に接する絶縁膜を形成する工程と、前記半導体膜及び前
記絶縁膜を同時にエッチングして、半導体層と絶縁層を
形成する工程と、前記絶縁層上に非晶質半導体膜を形成
する工程と、前記非晶質半導体膜に接するように微結晶
半導体膜を形成する工程と、前記非晶質半導体膜及び前
記微結晶半導体膜を同時にエッチングして、前記半導体
層と重なるように、非晶質半導体層と微結晶半導体層を
形成する工程と、露出している前記絶縁層をエッチング
する工程と、前記半導体層に一導電型を付与する不純物
元素を添加して第一の不純物領域を形成する工程と、前
記半導体層に一導電型を付与する不純物元素を添加して
第二の不純物領域を形成する工程と、を有することを特
徴とする半導体装置の作製方法である。
絶縁表面上に半導体膜を形成する工程と、前記半導体膜
に接する絶縁膜を形成する工程と、前記半導体膜及び前
記絶縁膜を同時にエッチングして、半導体層と絶縁層を
形成する工程と、前記絶縁層上に非晶質半導体膜を形成
する工程と、前記非晶質半導体膜に接するように微結晶
半導体膜を形成する工程と、前記非晶質半導体膜及び前
記微結晶半導体膜を同時にエッチングして、前記半導体
層と重なるように、非晶質半導体層と微結晶半導体層を
形成する工程と、露出している前記絶縁層をエッチング
する工程と、前記半導体層に一導電型を付与する不純物
元素を添加して第一の不純物領域を形成する工程と、前
記半導体層に一導電型を付与する不純物元素を添加して
第二の不純物領域を形成する工程と、を有することを特
徴とする半導体装置の作製方法である。
【００１９】本発明の作製方法では、トランジスタのソ
ース領域とドレイン領域、並びにチャネル形成領域とし
て機能する半導体層と、光電変換素子のｎ型半導体層及
びｐ型半導体層とを同時に作製する。また、光電変換素
子のｎ型半導体層及びｐ型半導体層に電気的に接続され
る接続配線と、トランジスタのソース配線及びドレイン
配線とを同時に作製する。さらに、一導電型を付与する
不純物元素を添加する工程では、ｎチャネル型トランジ
スタの半導体層と光電変換素子のｎ型半導体層は同時に
不純物元素の添加を行い、またｐチャネル型トランジス
タの半導体層と光電変換素子のｐ型半導体層は同時に不
純物元素の添加を行う。
ース領域とドレイン領域、並びにチャネル形成領域とし
て機能する半導体層と、光電変換素子のｎ型半導体層及
びｐ型半導体層とを同時に作製する。また、光電変換素
子のｎ型半導体層及びｐ型半導体層に電気的に接続され
る接続配線と、トランジスタのソース配線及びドレイン
配線とを同時に作製する。さらに、一導電型を付与する
不純物元素を添加する工程では、ｎチャネル型トランジ
スタの半導体層と光電変換素子のｎ型半導体層は同時に
不純物元素の添加を行い、またｐチャネル型トランジス
タの半導体層と光電変換素子のｐ型半導体層は同時に不
純物元素の添加を行う。
【００２０】以上のような作製工程を用いることによ
り、本発明の半導体装置の作製方法で用いるマスク数を
削減することが可能となる。
り、本発明の半導体装置の作製方法で用いるマスク数を
削減することが可能となる。
【００２１】以下の実施の形態において、第一の作製方
法は実施の形態１で、第二の作製方法は実施の形態２
で、第三の作製方法は実施の形態３でそれぞれ詳細に説
明する。
法は実施の形態１で、第二の作製方法は実施の形態２
で、第三の作製方法は実施の形態３でそれぞれ詳細に説
明する。
【００２２】
【発明の実施の形態】（実施の形態１）本実施の形態で
は、半導体装置の画素部に設けられる光電変換素子とト
ランジスタ、及びそれらの周囲に設けられる駆動回路部
（ソース信号線駆動回路、ゲート信号線駆動回路）のト
ランジスタを同時に作製する方法について詳しく説明す
る。
は、半導体装置の画素部に設けられる光電変換素子とト
ランジスタ、及びそれらの周囲に設けられる駆動回路部
（ソース信号線駆動回路、ゲート信号線駆動回路）のト
ランジスタを同時に作製する方法について詳しく説明す
る。
【００２３】なお、図１０に示すように、本明細書で
は、ソース信号線駆動回路９０とゲート信号線駆動回路
９２を総称して駆動回路部１０１とよぶ。本実施の形態
では、駆動回路部１０１は、基本単位であるＣＭＯＳ回
路を示す。なお、本実施例では、図１２に示すように、
画素部１０３は、画素１０２に光電変換素子１１１と増
幅用トランジスタ１１３、及び選択用トランジスタ１１
２とリセット用トランジスタ１１４を有する半導体装置
の例を示す。
は、ソース信号線駆動回路９０とゲート信号線駆動回路
９２を総称して駆動回路部１０１とよぶ。本実施の形態
では、駆動回路部１０１は、基本単位であるＣＭＯＳ回
路を示す。なお、本実施例では、図１２に示すように、
画素部１０３は、画素１０２に光電変換素子１１１と増
幅用トランジスタ１１３、及び選択用トランジスタ１１
２とリセット用トランジスタ１１４を有する半導体装置
の例を示す。
【００２４】図１（Ａ）を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板６０
００を用いる。なお、基板６０００としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板６０
００を用いる。なお、基板６０００としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。
【００２５】次いで、下地絶縁膜６００１を形成する。
下地絶縁膜６００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。本実施形態では、酸化窒化シリコン膜を１５０
［nm］の厚さで形成した。
下地絶縁膜６００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。本実施形態では、酸化窒化シリコン膜を１５０
［nm］の厚さで形成した。
【００２６】次に、図１（Ａ）に示すように、下地絶縁
膜６００１上に、非晶質半導体膜を３０〜６０ｎｍの厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
xＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０６）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行って得られた結晶質半導体膜を所望の形状にパター
ニングし、島状の半導体層６００２〜６００４、６００
５ａ、６００５ｂ、６００６、６００７を形成する。
膜６００１上に、非晶質半導体膜を３０〜６０ｎｍの厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
xＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０６）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行って得られた結晶質半導体膜を所望の形状にパター
ニングし、島状の半導体層６００２〜６００４、６００
５ａ、６００５ｂ、６００６、６００７を形成する。
【００２７】本実施例では、プラズマＣＶＤ法を用いて
５４ｎｍの非晶質半導体膜を成膜した後、Ｎｉを含む溶
液を非晶質シリコン上に保持させた。この非晶質半導体
膜に脱水素化（５００℃、１時間）を行った後、熱結晶
化（５５０℃、４時間）を行い、さらに結晶化を改善す
るためのレーザーアニール処理を行って結晶質半導体膜
を形成した。次いで、ｎチャネル型トランジスタのしき
い値電圧（Ｖth）を制御するために、ｐ型を付与する不
純物元素を添加しても良い。ｐ型を付与する不純物元素
としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリ
ウム（Ｇａ）等の周期律第１３族元素が知られている。
５４ｎｍの非晶質半導体膜を成膜した後、Ｎｉを含む溶
液を非晶質シリコン上に保持させた。この非晶質半導体
膜に脱水素化（５００℃、１時間）を行った後、熱結晶
化（５５０℃、４時間）を行い、さらに結晶化を改善す
るためのレーザーアニール処理を行って結晶質半導体膜
を形成した。次いで、ｎチャネル型トランジスタのしき
い値電圧（Ｖth）を制御するために、ｐ型を付与する不
純物元素を添加しても良い。ｐ型を付与する不純物元素
としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリ
ウム（Ｇａ）等の周期律第１３族元素が知られている。
【００２８】次いで、前記結晶質半導体膜のパターニン
グ処理を行い、島状の半導体層６００２〜６００４、６
００５ａ、６００５ｂ、６００６、６００７を形成し
た。
グ処理を行い、島状の半導体層６００２〜６００４、６
００５ａ、６００５ｂ、６００６、６００７を形成し
た。
【００２９】次いで、島状の半導体層６００２〜６００
４、６００５ａ、６００５ｂ、６００６、６００７を覆
うゲート絶縁膜６００８を形成する。ゲート絶縁膜６０
０８の材質としてシリコンを含む絶縁膜を用い、プラズ
マＣＶＤ法やスパッタ法によって４０〜１６０ｎｍの厚
さで形成する。ここで、ゲート絶縁膜６００８は、シリ
コンを含む絶縁膜を、単層あるいは積層構造として形成
すれば良い。
４、６００５ａ、６００５ｂ、６００６、６００７を覆
うゲート絶縁膜６００８を形成する。ゲート絶縁膜６０
０８の材質としてシリコンを含む絶縁膜を用い、プラズ
マＣＶＤ法やスパッタ法によって４０〜１６０ｎｍの厚
さで形成する。ここで、ゲート絶縁膜６００８は、シリ
コンを含む絶縁膜を、単層あるいは積層構造として形成
すれば良い。
【００３０】次に、ゲート絶縁膜６００８上に、膜厚２
０〜１００ｎｍの第１の導電膜（ＴａＮ）６００９と、
膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）６０１０
とを積層形成する。第１の導電膜６００９及び第２の導
電膜６０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される
半導体膜を用いても良い。
０〜１００ｎｍの第１の導電膜（ＴａＮ）６００９と、
膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）６０１０
とを積層形成する。第１の導電膜６００９及び第２の導
電膜６０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される
半導体膜を用いても良い。
【００３１】本実施例では、膜厚３０ｎｍのＴａＮ膜か
らなる第１の導電膜６００９と、膜厚３７０ｎｍのＷ膜
からなる第２の導電膜６０１０を積層形成した。ＴａＮ
膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることが出
来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結
晶化が阻害されて高抵抗化する。したがって、本実施例
においては、高純度のＷ（純度９９．９９９９％）をタ
ーゲットに用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩcmを実現するこ
とが出来た。
らなる第１の導電膜６００９と、膜厚３７０ｎｍのＷ膜
からなる第２の導電膜６０１０を積層形成した。ＴａＮ
膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることが出
来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結
晶化が阻害されて高抵抗化する。したがって、本実施例
においては、高純度のＷ（純度９９．９９９９％）をタ
ーゲットに用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩcmを実現するこ
とが出来た。
【００３２】次いで、図１（Ｂ）に示すように、フォト
リソグラフィ法を用いてレジストマスク６０１１を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガ
スにＣＦ4とＣｌ2とＯ 2とを用い、それぞれのガス流量
比を２５/２５/１０ｓｃｃｍとし、１．０Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．６６ＭＨｚ）
電力を投入してプラズマを生成してエッチングを行っ
た。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣ
ｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガス
またはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系
ガス、またはＯ2を適宜用いることができる。基板側
（試料ステージ）にも１６０ＷのＲＦ（１３．６６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。この第１のエッチング条件によりＷ膜をエッチ
ングして第１の導電層の端部をテーパー形状とする。
リソグラフィ法を用いてレジストマスク６０１１を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰ（Inductively Coupled Plasma：誘導
結合型プラズマ）エッチング法を用い、エッチング用ガ
スにＣＦ4とＣｌ2とＯ 2とを用い、それぞれのガス流量
比を２５/２５/１０ｓｃｃｍとし、１．０Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．６６ＭＨｚ）
電力を投入してプラズマを生成してエッチングを行っ
た。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣ
ｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガス
またはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系
ガス、またはＯ2を適宜用いることができる。基板側
（試料ステージ）にも１６０ＷのＲＦ（１３．６６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。この第１のエッチング条件によりＷ膜をエッチ
ングして第１の導電層の端部をテーパー形状とする。
【００３３】この後、レジストマスク６０１１を除去せ
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/
３０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５
００ＷのＲＦ（１３．６６ＭＨｚ）電力を投入してプラ
ズマを生成して約３０秒程度のエッチングを行った。基
板側（試料ステージ）にも２０ＷのＲＦ（１３．６６Ｍ
Ｈｚ）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。第２のエッチング条件でのＷに対するエッチング速
度は６８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッ
チング速度は６６．４３（ｎｍ/ｍｉｎ）である。な
お、ゲート絶縁膜６００８上に残渣を残すことなくエッ
チングするためには、１０〜２０％程度の割合でエッチ
ング時間を増加させると良い。
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/
３０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５
００ＷのＲＦ（１３．６６ＭＨｚ）電力を投入してプラ
ズマを生成して約３０秒程度のエッチングを行った。基
板側（試料ステージ）にも２０ＷのＲＦ（１３．６６Ｍ
Ｈｚ）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。第２のエッチング条件でのＷに対するエッチング速
度は６８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッ
チング速度は６６．４３（ｎｍ/ｍｉｎ）である。な
お、ゲート絶縁膜６００８上に残渣を残すことなくエッ
チングするためには、１０〜２０％程度の割合でエッチ
ング時間を増加させると良い。
【００３４】そして、レジストマスク６０１１を除去す
ることなく第１のドーピング処理を行い、島状の半導体
層６００２〜６００４、６００５ａ、６００５ｂ、６０
０６、６００７にｎ型を付与する不純物元素を添加す
る。ドーピング処理はイオンドーピング法もしくはイオ
ン注入法で行えば良い。この場合、第１の形状の導電層
６０１２〜６０１６が不純物元素に対するマスクとな
り、自己整合的に第１の不純物領域６０１７〜６０１
９、６０２０ａ〜６０２０ｂ、６０２１〜６０２２が形
成される。
ることなく第１のドーピング処理を行い、島状の半導体
層６００２〜６００４、６００５ａ、６００５ｂ、６０
０６、６００７にｎ型を付与する不純物元素を添加す
る。ドーピング処理はイオンドーピング法もしくはイオ
ン注入法で行えば良い。この場合、第１の形状の導電層
６０１２〜６０１６が不純物元素に対するマスクとな
り、自己整合的に第１の不純物領域６０１７〜６０１
９、６０２０ａ〜６０２０ｂ、６０２１〜６０２２が形
成される。
【００３５】さらに、図１（Ｃ）に示すように、レジス
トマスク６０１１を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ4とＣｌ2を用
い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、
１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．４６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを１５秒行った。基板側（試料ステージ）
にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。第２の
エッチング処理でのＷに対するエッチング速度は２２
７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速
度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対する
Ｗの選択比は７．１であり、ゲート絶縁膜６００８に対
するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であ
り、ＴａＮに対するＷの選択比は６．８３である。この
ようにエッチングガス用ガスにＳＦ6を用いた場合、ゲ
ート絶縁膜６００８との選択比が高いので膜減りを抑え
ることができる。また、駆動回路部１０１のトランジス
タにおいては、テーパ−部のチャネル長方向の幅が長け
れば長いほど信頼性が高いため、テーパ−部を形成する
際、ＳＦ6を含むエッチングガスでドライエッチングを
行うことが有効である。
トマスク６０１１を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ4とＣｌ2を用
い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、
１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．４６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを１５秒行った。基板側（試料ステージ）
にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。第２の
エッチング処理でのＷに対するエッチング速度は２２
７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速
度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対する
Ｗの選択比は７．１であり、ゲート絶縁膜６００８に対
するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であ
り、ＴａＮに対するＷの選択比は６．８３である。この
ようにエッチングガス用ガスにＳＦ6を用いた場合、ゲ
ート絶縁膜６００８との選択比が高いので膜減りを抑え
ることができる。また、駆動回路部１０１のトランジス
タにおいては、テーパ−部のチャネル長方向の幅が長け
れば長いほど信頼性が高いため、テーパ−部を形成する
際、ＳＦ6を含むエッチングガスでドライエッチングを
行うことが有効である。
【００３６】また、第４のエッチング条件として、ＣＦ
4とＣｌ2とＯ2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入
してプラズマを生成してエッチングを行えばよい。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対す
るエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、Ｔ
ａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉ
ｎ）であり、ＴａＮに対するＷの選択比は６．０４であ
る。従って、Ｗ膜が選択的にエッチングされる。また、
このとき、ゲート絶縁膜６００８のうち、第１の形状の
導電層６０１２〜６０１６に覆われていない部分も同時
にエッチングされて薄くなっている（図示せず）。
4とＣｌ2とＯ2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入
してプラズマを生成してエッチングを行えばよい。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対す
るエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、Ｔ
ａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉ
ｎ）であり、ＴａＮに対するＷの選択比は６．０４であ
る。従って、Ｗ膜が選択的にエッチングされる。また、
このとき、ゲート絶縁膜６００８のうち、第１の形状の
導電層６０１２〜６０１６に覆われていない部分も同時
にエッチングされて薄くなっている（図示せず）。
【００３７】次いで、第２のドーピング処理を行う。ド
ーピングは第２の導電層６０２３ｂ〜６０２７ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０14/cm2、加速電圧９０[keV]、イオン電流密度０．５
μA/cm2、フォスフィン（ＰＨ3）５．０％水素希釈ガ
ス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行
った。こうして、第１の導電層と重なる低濃度不純物領
域６０２８〜６０３２を自己整合的に形成する（図１
（Ｃ））。
ーピングは第２の導電層６０２３ｂ〜６０２７ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０14/cm2、加速電圧９０[keV]、イオン電流密度０．５
μA/cm2、フォスフィン（ＰＨ3）５．０％水素希釈ガ
ス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行
った。こうして、第１の導電層と重なる低濃度不純物領
域６０２８〜６０３２を自己整合的に形成する（図１
（Ｃ））。
【００３８】その後、レジストマスク６０１１を除去し
た後、後に極性がｎチャネル型のトランジスタの活性層
となる半導体層をレジストマスク６０３３で覆い、第３
のドーピング処理を行う。この第３のドーピング処理に
より、ｐチャネル型トランジスタの活性層となる半導体
層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付
与する不純物元素が添加されたｐ型の高濃度不純物領域
６０３６〜６０３９を形成する。このとき、第１の導電
層６０２３ａ〜６０２７ａを不純物元素に対するマスク
として用い、ｐ型を付与する不純物元素を添加してｐ型
不純物領域を形成する（図２（Ａ））。
た後、後に極性がｎチャネル型のトランジスタの活性層
となる半導体層をレジストマスク６０３３で覆い、第３
のドーピング処理を行う。この第３のドーピング処理に
より、ｐチャネル型トランジスタの活性層となる半導体
層に前記一導電型（ｎ型）とは逆の導電型（ｐ型）を付
与する不純物元素が添加されたｐ型の高濃度不純物領域
６０３６〜６０３９を形成する。このとき、第１の導電
層６０２３ａ〜６０２７ａを不純物元素に対するマスク
として用い、ｐ型を付与する不純物元素を添加してｐ型
不純物領域を形成する（図２（Ａ））。
【００３９】本実施例では、ｐ型不純物領域６０３６〜
６０３９はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域６０１７、６０１
８、６０２２と、不純物領域６０２８、６０２９、６０
３２にはそれぞれ異なる濃度でリンが添加されている
が、そのいずれの領域においてもボロンの濃度が２×１
０20〜２×１０21/cm3となるようにドーピング処理する
ことにより、ｐチャネル型トランジスタのソース領域及
びドレイン領域として機能するために何ら問題は生じな
い。
６０３９はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域６０１７、６０１
８、６０２２と、不純物領域６０２８、６０２９、６０
３２にはそれぞれ異なる濃度でリンが添加されている
が、そのいずれの領域においてもボロンの濃度が２×１
０20〜２×１０21/cm3となるようにドーピング処理する
ことにより、ｐチャネル型トランジスタのソース領域及
びドレイン領域として機能するために何ら問題は生じな
い。
【００４０】ここまでの工程で、ｐチャネル型の増幅用
トランジスタ１１３、ｐチャネル型の選択用トランジス
タ１１２、ｎチャネル型のリセット用トランジスタ１１
４がそれぞれ形成される。また、ｎチャネル型トランジ
スタ１５０、ｐチャネル型トランジスタ１５１が形成さ
れる。極性がｎチャネル型のトランジスタにおいては、
第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領
域）が形成されている。
トランジスタ１１３、ｐチャネル型の選択用トランジス
タ１１２、ｎチャネル型のリセット用トランジスタ１１
４がそれぞれ形成される。また、ｎチャネル型トランジ
スタ１５０、ｐチャネル型トランジスタ１５１が形成さ
れる。極性がｎチャネル型のトランジスタにおいては、
第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領
域）が形成されている。
【００４１】次に、図２（Ｂ）に示すように、レジスト
マスク６０３３を除去して第１の層間絶縁膜６０４０を
形成する。第１の層間絶縁膜６０４０は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜２００ｎｍ
でシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜等）を形成する。本
実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第
１の層間絶縁膜６０４０として膜厚２００ｎｍで成膜し
て形成した。
マスク６０３３を除去して第１の層間絶縁膜６０４０を
形成する。第１の層間絶縁膜６０４０は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜２００ｎｍ
でシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸
化窒化シリコン膜、窒化シリコン膜等）を形成する。本
実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第
１の層間絶縁膜６０４０として膜厚２００ｎｍで成膜し
て形成した。
【００４２】次いで、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７０
０℃、代表的には４００〜５５０℃で行えば良く、本実
施例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７０
０℃、代表的には４００〜５５０℃で行えば良く、本実
施例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。
【００４３】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
【００４４】本実施例においては、ソース領域及びドレ
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰまたはＡｒ等の不活性ガス
をドーピングにより添加して熱処理を行う方法がある。
この方法ではマスクが１枚増加するが、良好にゲッタリ
ングを行うことが出来る。
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰまたはＡｒ等の不活性ガス
をドーピングにより添加して熱処理を行う方法がある。
この方法ではマスクが１枚増加するが、良好にゲッタリ
ングを行うことが出来る。
【００４５】また、第１の層間絶縁膜６０４０を形成す
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
【００４６】次いで、熱処理（３００〜６６０℃で１〜
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％の水素雰囲気中で４１０℃、４
時間の熱処理を行った。この工程は、半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化（プラズマにより励起された水
素を用いる）を行っても良い。
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％の水素雰囲気中で４１０℃、４
時間の熱処理を行った。この工程は、半導体層のダング
リングボンドを終端する工程である。水素化の他の手段
として、プラズマ水素化（プラズマにより励起された水
素を用いる）を行っても良い。
【００４７】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。
【００４８】次いで、第２の層間絶縁膜６０４１を膜厚
８００ｎｍで成膜して形成する。第２の層間絶縁膜６０
４１は、プラズマＣＶＤ法またはスパッタ法を用いて、
膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を形成する。本実施例では、プラズマＣＶＤ法
により、ＳｉＯＮ膜を第２の層間絶縁膜６０４１として
膜厚８００ｎｍで成膜して形成した。
８００ｎｍで成膜して形成する。第２の層間絶縁膜６０
４１は、プラズマＣＶＤ法またはスパッタ法を用いて、
膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を形成する。本実施例では、プラズマＣＶＤ法
により、ＳｉＯＮ膜を第２の層間絶縁膜６０４１として
膜厚８００ｎｍで成膜して形成した。
【００４９】次いで、図２（Ｂ）に示すように、各不純
物領域６０１９、６０２０ｂ、６０２１、６０３６〜６
０３９に達するコンタクトホールを形成し、前記コンタ
クトホール上に金属膜を形成する。この金属膜の材料
は、ＡｌまたはＡｇを主成分とする膜、またはそれらに
準ずる材料を用いればよい。次いで、前記各不純物領域
を電気的に接続する配線６０４２〜６０５３を形成する
ためのパターニングを行う。
物領域６０１９、６０２０ｂ、６０２１、６０３６〜６
０３９に達するコンタクトホールを形成し、前記コンタ
クトホール上に金属膜を形成する。この金属膜の材料
は、ＡｌまたはＡｇを主成分とする膜、またはそれらに
準ずる材料を用いればよい。次いで、前記各不純物領域
を電気的に接続する配線６０４２〜６０５３を形成する
ためのパターニングを行う。
【００５０】なお、光電変換素子１１１のｎ型半導体層
６０２０ｂとｐ型半導体層６０３６にそれぞれ接続され
る配線６０４８と配線６０４９は、増幅用トランジスタ
１１３、選択用トランジスタ１１２、リセット用トラン
ジスタ１１４のいずれか一つのトランジスタのソース領
域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等
に電気的に接続されている。図１２に示す半導体装置の
場合、配線６０４８と配線６０４９が、どのトランジス
タのソース領域及びドレイン領域に接続されているか
は、増幅用トランジスタ１１３、選択用トランジスタ１
１２、リセット用トランジスタ１１４のそれぞれのトラ
ンジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢ
ｘ）に印加される電圧と、電源基準線１２１に印加され
る電圧によってそれぞれ異なる。
６０２０ｂとｐ型半導体層６０３６にそれぞれ接続され
る配線６０４８と配線６０４９は、増幅用トランジスタ
１１３、選択用トランジスタ１１２、リセット用トラン
ジスタ１１４のいずれか一つのトランジスタのソース領
域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等
に電気的に接続されている。図１２に示す半導体装置の
場合、配線６０４８と配線６０４９が、どのトランジス
タのソース領域及びドレイン領域に接続されているか
は、増幅用トランジスタ１１３、選択用トランジスタ１
１２、リセット用トランジスタ１１４のそれぞれのトラ
ンジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢ
ｘ）に印加される電圧と、電源基準線１２１に印加され
る電圧によってそれぞれ異なる。
【００５１】なお、不純物領域６０２０ｂと不純物領域
６０３６に達するコンタクトホール６０７０に形成され
た金属膜は、パターニングを行う際に除去し、不純物領
域６０２０ｂと不純物領域６０３６の一部は露出した状
態になる。（図２（Ｂ））
６０３６に達するコンタクトホール６０７０に形成され
た金属膜は、パターニングを行う際に除去し、不純物領
域６０２０ｂと不純物領域６０３６の一部は露出した状
態になる。（図２（Ｂ））
【００５２】次いで、コンタクトホール６０７０を介し
て、不純物領域６０２０ｂと不純物領域６０３６に接す
るように、非晶質半導体膜を形成する。非晶質半導体膜
の材質は限定しないが、好ましくはシリコンまたはシリ
コンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的
にはｘ＝０．００１〜０．０６）合金等で形成すると良
い。そして、非晶質半導体膜を不純物領域６０２０ｂと
不純物領域６０３６に接するように所望の形状にパター
ニングし、非晶質半導体層６０５４を形成する。（図２
（Ｃ））
て、不純物領域６０２０ｂと不純物領域６０３６に接す
るように、非晶質半導体膜を形成する。非晶質半導体膜
の材質は限定しないが、好ましくはシリコンまたはシリ
コンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的
にはｘ＝０．００１〜０．０６）合金等で形成すると良
い。そして、非晶質半導体膜を不純物領域６０２０ｂと
不純物領域６０３６に接するように所望の形状にパター
ニングし、非晶質半導体層６０５４を形成する。（図２
（Ｃ））
【００５３】図２（Ｃ）に示すように、不純物領域６０
２０ｂと、不純物領域６０３６と、非晶質半導体層６０
５４が光電変換素子１１１に相当する。本実施の形態で
は不純物領域６０３６がｐ型半導体層であり、非晶質半
導体層６０５４が光電変換層（ｉ層）であり、不純物領
域６０２０ｂがｎ型半導体層として機能している。
２０ｂと、不純物領域６０３６と、非晶質半導体層６０
５４が光電変換素子１１１に相当する。本実施の形態で
は不純物領域６０３６がｐ型半導体層であり、非晶質半
導体層６０５４が光電変換層（ｉ層）であり、不純物領
域６０２０ｂがｎ型半導体層として機能している。
【００５４】次いで、第２の層間絶縁膜６０４０上に、
有機樹脂膜でなる第３の層間絶縁膜６０５９を成膜す
る。第３の層間絶縁膜６０５９は、配線材料の絶縁に加
え、表面の平坦化膜としての機能も有している。本実施
例では、材料として例えばアクリルを用いて膜厚６７０
ｎｍの有機樹脂膜として形成した（図３）。
有機樹脂膜でなる第３の層間絶縁膜６０５９を成膜す
る。第３の層間絶縁膜６０５９は、配線材料の絶縁に加
え、表面の平坦化膜としての機能も有している。本実施
例では、材料として例えばアクリルを用いて膜厚６７０
ｎｍの有機樹脂膜として形成した（図３）。
【００５５】以上のようにして、画素部１０３の光電変
換素子１１１と、該光電変換素子１１１を制御するため
のトランジスタと、駆動回路部１０１のトランジスタと
を同一基板上に形成することができる。
換素子１１１と、該光電変換素子１１１を制御するため
のトランジスタと、駆動回路部１０１のトランジスタと
を同一基板上に形成することができる。
【００５６】本実施の形態のマスク数は、トランジスタ
のみを形成する工程に必要なマスク数５枚（島状の半導
体層６００２〜６００７を作製するためのマスク、ゲー
ト電極６０１２〜６０１６を作製するためのマスク６０
１１、ｐ型不純物領域を作製するためのマスク６０３
３、配線６０４２〜６０４８及び６０６０〜６０６３用
のコンタクトホールを作製するためのマスク、配線６０
４２〜６０４８及び６０６０〜６０６３を作製するため
のマスク）に、１枚のマスク（非晶質半導体膜６０６４
をパターニングして作製する際に必要なマスク）のみを
追加して形成することが可能となる。
のみを形成する工程に必要なマスク数５枚（島状の半導
体層６００２〜６００７を作製するためのマスク、ゲー
ト電極６０１２〜６０１６を作製するためのマスク６０
１１、ｐ型不純物領域を作製するためのマスク６０３
３、配線６０４２〜６０４８及び６０６０〜６０６３用
のコンタクトホールを作製するためのマスク、配線６０
４２〜６０４８及び６０６０〜６０６３を作製するため
のマスク）に、１枚のマスク（非晶質半導体膜６０６４
をパターニングして作製する際に必要なマスク）のみを
追加して形成することが可能となる。
【００５７】なお、本実施例では、リセット用トランジ
スタ１１４をｎチャネル型トランジスタとして形成し、
増幅用トランジスタ１１３と選択用トランジスタ１１２
をｐチャネル型トランジスタとして形成したが、本発明
はこれに限定されず、それぞれのトランジスタの極性は
ｎチャネル型とｐチャネル型のどちらでもよい。但し、
選択用トランジスタ１１２とリセット用トランジスタ１
１４の極性は逆の方が好ましい。
スタ１１４をｎチャネル型トランジスタとして形成し、
増幅用トランジスタ１１３と選択用トランジスタ１１２
をｐチャネル型トランジスタとして形成したが、本発明
はこれに限定されず、それぞれのトランジスタの極性は
ｎチャネル型とｐチャネル型のどちらでもよい。但し、
選択用トランジスタ１１２とリセット用トランジスタ１
１４の極性は逆の方が好ましい。
【００５８】（実施の形態２）本実施の形態では、半導
体装置の画素部に設けられる光電変換素子とトランジス
タ、及びそれらの周囲に設けられる駆動回路部（ソース
信号線駆動回路、ゲート信号線駆動回路）のトランジス
タを同時に作製する方法について、実施例１とは異なる
例について詳しく説明する。
体装置の画素部に設けられる光電変換素子とトランジス
タ、及びそれらの周囲に設けられる駆動回路部（ソース
信号線駆動回路、ゲート信号線駆動回路）のトランジス
タを同時に作製する方法について、実施例１とは異なる
例について詳しく説明する。
【００５９】なお、図１０に示すように、本明細書で
は、ソース信号線駆動回路９０とゲート信号線駆動回路
９２を総称して駆動回路部１０１とよぶ。本実施の形態
では、駆動回路部１０１は、基本単位であるＣＭＯＳ回
路を示す。また、本実施例では、図１２に示すように、
画素部１０３は、画素１０２に光電変換素子１１１と増
幅用トランジスタ１１３、及び選択用トランジスタ１１
２とリセット用トランジスタ１１４を有する半導体装置
の例を示す。
は、ソース信号線駆動回路９０とゲート信号線駆動回路
９２を総称して駆動回路部１０１とよぶ。本実施の形態
では、駆動回路部１０１は、基本単位であるＣＭＯＳ回
路を示す。また、本実施例では、図１２に示すように、
画素部１０３は、画素１０２に光電変換素子１１１と増
幅用トランジスタ１１３、及び選択用トランジスタ１１
２とリセット用トランジスタ１１４を有する半導体装置
の例を示す。
【００６０】図４（Ａ）を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板４０
００を用いる。なお、基板４０００は、本実施例の処理
温度に耐えうる耐熱性を有するプラスチック基板なども
用いることが可能である。
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板４０
００を用いる。なお、基板４０００は、本実施例の処理
温度に耐えうる耐熱性を有するプラスチック基板なども
用いることが可能である。
【００６１】次いで、下地絶縁膜４００１を形成する。
下地絶縁膜４００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。本実施形態では、酸化窒化シリコン膜を１５０
［nm］の厚さで形成した。
下地絶縁膜４００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。本実施形態では、酸化窒化シリコン膜を１５０
［nm］の厚さで形成した。
【００６２】次に、図４（Ａ）に示すように、下地絶縁
膜４００１上に、非晶質半導体膜を３０〜６０ｎｍの厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
xＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０４）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行う。
膜４００１上に、非晶質半導体膜を３０〜６０ｎｍの厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
xＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０４）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行う。
【００６３】なお、本実施例では、プラズマＣＶＤ法を
用いて５４ｎｍの非晶質半導体膜を成膜した。次いで、
Ｎｉを含む溶液を非晶質半導体膜上に保持させた。この
非晶質半導体膜に脱水素化（５００℃、１時間）を行っ
た後、熱結晶化（５５０℃、４時間）を行い、さらに結
晶化を改善するためのレーザーアニール処理を行って結
晶質半導体膜を形成した。なお、ｎチャネル型トランジ
スタのしきい値電圧（Ｖth）を制御するために、ｐ型を
付与する不純物元素を添加しても良い。ｐ型を付与する
不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知ら
れている。
用いて５４ｎｍの非晶質半導体膜を成膜した。次いで、
Ｎｉを含む溶液を非晶質半導体膜上に保持させた。この
非晶質半導体膜に脱水素化（５００℃、１時間）を行っ
た後、熱結晶化（５５０℃、４時間）を行い、さらに結
晶化を改善するためのレーザーアニール処理を行って結
晶質半導体膜を形成した。なお、ｎチャネル型トランジ
スタのしきい値電圧（Ｖth）を制御するために、ｐ型を
付与する不純物元素を添加しても良い。ｐ型を付与する
不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知ら
れている。
【００６４】次いで、前記結晶質半導体膜上にシリコン
を含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリ
コン膜、窒化シリコン膜等）を、プラズマＣＶＤ法また
はスパッタ法にて形成する。そして、得られた非晶質半
導体膜と、前記非晶質半導体膜上に形成された絶縁膜を
所望の形状にパターニングし、島状の半導体層４００２
〜４００９、及び絶縁層４０１０ａ〜４０１０ｇを形成
する。
を含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリ
コン膜、窒化シリコン膜等）を、プラズマＣＶＤ法また
はスパッタ法にて形成する。そして、得られた非晶質半
導体膜と、前記非晶質半導体膜上に形成された絶縁膜を
所望の形状にパターニングし、島状の半導体層４００２
〜４００９、及び絶縁層４０１０ａ〜４０１０ｇを形成
する。
【００６５】次いで、絶縁層４０１０ａ〜４０１０ｇを
覆う非晶質半導体膜４０１１ａを３０〜６０ｎｍの厚さ
で形成する。非晶質半導体膜４０１１ａの材質は限定し
ないが、好ましくはシリコンまたはシリコンゲルマニウ
ム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．０
０１〜０．０４）合金等で形成すると良い。
覆う非晶質半導体膜４０１１ａを３０〜６０ｎｍの厚さ
で形成する。非晶質半導体膜４０１１ａの材質は限定し
ないが、好ましくはシリコンまたはシリコンゲルマニウ
ム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．０
０１〜０．０４）合金等で形成すると良い。
【００６６】次に、図４（Ｂ）に示すように、半導体層
４００６、４００７と接するように、非晶質半導体膜４
０１１ａのパターニングを行い、非晶質半導体層４０１
１ｂを形成する。非晶質半導体層４０１１ｂは、後に光
電変換素子１１１の光電変換層（ｉ層）として機能す
る。
４００６、４００７と接するように、非晶質半導体膜４
０１１ａのパターニングを行い、非晶質半導体層４０１
１ｂを形成する。非晶質半導体層４０１１ｂは、後に光
電変換素子１１１の光電変換層（ｉ層）として機能す
る。
【００６７】次いで、絶縁層４０１０ａ〜４０１０ｇの
うち、露出している領域の絶縁層（非晶質半導体層４０
１１ｂに覆われていない領域の絶縁層）がエッチングさ
れる。この際、絶縁層４０１０ｄ、４０１０ｅは、非晶
質半導体膜４０１１ｂに覆われていない領域がエッチン
グされ、絶縁層４０１０ｈ、４０１０ｉとなる（図４
（Ｂ））。
うち、露出している領域の絶縁層（非晶質半導体層４０
１１ｂに覆われていない領域の絶縁層）がエッチングさ
れる。この際、絶縁層４０１０ｄ、４０１０ｅは、非晶
質半導体膜４０１１ｂに覆われていない領域がエッチン
グされ、絶縁層４０１０ｈ、４０１０ｉとなる（図４
（Ｂ））。
【００６８】次いで、島状の半導体層４００２〜４００
９及び非晶質半導体層４０１１ｂを覆うゲート絶縁膜４
０６０を形成する。ゲート絶縁膜４０６０の材質として
シリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパ
ッタ法によって４０〜１４０ｎｍの厚さで形成する。こ
こで、ゲート絶縁膜４０６０は、シリコンを含む絶縁膜
を、単層あるいは積層構造として形成すれば良い。
９及び非晶質半導体層４０１１ｂを覆うゲート絶縁膜４
０６０を形成する。ゲート絶縁膜４０６０の材質として
シリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパ
ッタ法によって４０〜１４０ｎｍの厚さで形成する。こ
こで、ゲート絶縁膜４０６０は、シリコンを含む絶縁膜
を、単層あるいは積層構造として形成すれば良い。
【００６９】次に、ゲート絶縁膜４０６０上に、膜厚２
０〜１００ｎｍの第１の導電膜（ＴａＮ）４０１２と、
膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）４０１３
とを積層形成する。第１の導電膜４０１２及び第２の導
電膜４０１３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される
半導体膜を用いても良い。
０〜１００ｎｍの第１の導電膜（ＴａＮ）４０１２と、
膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）４０１３
とを積層形成する。第１の導電膜４０１２及び第２の導
電膜４０１３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される
半導体膜を用いても良い。
【００７０】本実施例では、膜厚３０ｎｍのＴａＮ膜か
らなる第１の導電膜４０１２と、膜厚３７０ｎｍのＷ膜
からなる第２の導電膜４０１３とを積層形成した。Ｔａ
Ｎ膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることが出
来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結
晶化が阻害されて高抵抗化する。したがって、本実施例
においては、高純度のＷ（純度９９．９９９９％）をタ
ーゲットに用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩcmを実現するこ
とが出来た。
らなる第１の導電膜４０１２と、膜厚３７０ｎｍのＷ膜
からなる第２の導電膜４０１３とを積層形成した。Ｔａ
Ｎ膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることが出
来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結
晶化が阻害されて高抵抗化する。したがって、本実施例
においては、高純度のＷ（純度９９．９９９９％）をタ
ーゲットに用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩcmを実現するこ
とが出来た。
【００７１】次いで、図５（Ａ）に示すように、フォト
リソグラフィ法を用いてレジストマスク４０１４を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰエッチング法を用い、エッチング用ガ
スにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量
比を２５/２５/１０ｓｃｃｍとし、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力
を投入してプラズマを生成してエッチングを行った。な
お、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、Ｓｉ
Ｃｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ
4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、また
はＯ2を適宜用いることができる。基板側（試料ステー
ジ）にも１５０ＷのＲＦ（１３．４６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第１
の導電層の端部をテーパー形状とする。
リソグラフィ法を用いてレジストマスク４０１４を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰエッチング法を用い、エッチング用ガ
スにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量
比を２５/２５/１０ｓｃｃｍとし、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力
を投入してプラズマを生成してエッチングを行った。な
お、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、Ｓｉ
Ｃｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ
4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、また
はＯ2を適宜用いることができる。基板側（試料ステー
ジ）にも１５０ＷのＲＦ（１３．４６ＭＨｚ）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第１
の導電層の端部をテーパー形状とする。
【００７２】この後、レジストマスク４０１４を除去せ
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/
３０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５
００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラ
ズマを生成して約３０秒程度のエッチングを行った。基
板側（試料ステージ）にも２０ＷのＲＦ（１３．４６Ｍ
Ｈｚ）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。第２のエッチング条件でのＷに対するエッチング速
度は４８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッ
チング速度は６６．４３（ｎｍ/ｍｉｎ）である。な
お、ゲート絶縁膜４０６０上に残渣を残すことなくエッ
チングするためには、１０〜２０％程度の割合でエッチ
ング時間を増加させると良い。
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/
３０ｓｃｃｍとし、１Ｐａの圧力でコイル型の電極に５
００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入してプラ
ズマを生成して約３０秒程度のエッチングを行った。基
板側（試料ステージ）にも２０ＷのＲＦ（１３．４６Ｍ
Ｈｚ）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。第２のエッチング条件でのＷに対するエッチング速
度は４８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対するエッ
チング速度は６６．４３（ｎｍ/ｍｉｎ）である。な
お、ゲート絶縁膜４０６０上に残渣を残すことなくエッ
チングするためには、１０〜２０％程度の割合でエッチ
ング時間を増加させると良い。
【００７３】そして、レジストマスク４０１４を除去す
ることなく第１のドーピング処理を行い、島状の半導体
層４００２〜４００９にｎ型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第１の形状の導
電層４０１５〜４０２０が不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域４０２１〜４０２
５、４０２６ａ、４０２６ｂが形成される。
ることなく第１のドーピング処理を行い、島状の半導体
層４００２〜４００９にｎ型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第１の形状の導
電層４０１５〜４０２０が不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域４０２１〜４０２
５、４０２６ａ、４０２６ｂが形成される。
【００７４】この際、導電層４０１８と重なっている半
導体層４００６、４００７には不純物元素がほとんど添
加されない。そのため、半導体層４００６、４００７
は、ｎ型を付与する不純物元素が添加された不純物領域
４０２６ａ、４０２６ｂと、ｎ型を付与する不純物元素
が添加されていない領域（実際は微量の不純物元素が添
加されている領域）４０２６ｃ、４０２６ｄの２つの領
域が形成される。
導体層４００６、４００７には不純物元素がほとんど添
加されない。そのため、半導体層４００６、４００７
は、ｎ型を付与する不純物元素が添加された不純物領域
４０２６ａ、４０２６ｂと、ｎ型を付与する不純物元素
が添加されていない領域（実際は微量の不純物元素が添
加されている領域）４０２６ｃ、４０２６ｄの２つの領
域が形成される。
【００７５】さらに、図５（Ｂ）に示すように、レジス
トマスク４０１４を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ4とＣｌ2を用
い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、
１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．４６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを１５秒行った。基板側（試料ステージ）
にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。第２の
エッチング処理でのＷに対するエッチング速度は２２
７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速
度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対する
Ｗの選択比は７．１であり、ゲート絶縁膜４０６０に対
するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であ
り、ＴａＮに対するＷの選択比は６．８３である。この
ようにエッチングガス用ガスにＳＦ6を用いた場合、ゲ
ート絶縁膜４０６０との選択比が高いので膜減りを抑え
ることができる。また、駆動回路のトランジスタにおい
ては、テーパ−部のチャネル長方向の幅が長ければ長い
ほど信頼性が高いため、テーパ−部を形成する際、ＳＦ
6を含むエッチングガスでドライエッチングを行うこと
が有効である。
トマスク４０１４を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ4とＣｌ2を用
い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、
１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．４６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを１５秒行った。基板側（試料ステージ）
にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。第２の
エッチング処理でのＷに対するエッチング速度は２２
７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速
度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対する
Ｗの選択比は７．１であり、ゲート絶縁膜４０６０に対
するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であ
り、ＴａＮに対するＷの選択比は６．８３である。この
ようにエッチングガス用ガスにＳＦ6を用いた場合、ゲ
ート絶縁膜４０６０との選択比が高いので膜減りを抑え
ることができる。また、駆動回路のトランジスタにおい
ては、テーパ−部のチャネル長方向の幅が長ければ長い
ほど信頼性が高いため、テーパ−部を形成する際、ＳＦ
6を含むエッチングガスでドライエッチングを行うこと
が有効である。
【００７６】また、第４のエッチング条件として、ＣＦ
4とＣｌ2とＯ2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入
してプラズマを生成してエッチングを行えばよい。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対す
るエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、Ｔ
ａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉ
ｎ）であり、ＴａＮに対するＷの選択比は６．０４であ
る。従って、Ｗ膜が選択的にエッチングされる。また、
このとき、ゲート絶縁膜４０６０のうち、第１の形状の
導電層４０２７〜４０３２に覆われていない部分も同時
にエッチングされて薄くなっている（図示せず）。
4とＣｌ2とＯ2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入
してプラズマを生成してエッチングを行えばよい。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対す
るエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、Ｔ
ａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉ
ｎ）であり、ＴａＮに対するＷの選択比は６．０４であ
る。従って、Ｗ膜が選択的にエッチングされる。また、
このとき、ゲート絶縁膜４０６０のうち、第１の形状の
導電層４０２７〜４０３２に覆われていない部分も同時
にエッチングされて薄くなっている（図示せず）。
【００７７】次いで、第２のドーピング処理を行う。ド
ーピングは第２の導電層４０２７ｂ〜４０３２ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０14/cm2、加速電圧９０[keV]、イオン電流密度０．５
μA/cm２、フォスフィン（ＰＨ3）５．０％水素希釈ガ
ス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行
った。こうして、第１の導電層と重なる低濃度不純物領
域４０３３〜４０３７を自己整合的に形成する（図５
（Ｂ））。
ーピングは第２の導電層４０２７ｂ〜４０３２ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０14/cm2、加速電圧９０[keV]、イオン電流密度０．５
μA/cm２、フォスフィン（ＰＨ3）５．０％水素希釈ガ
ス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行
った。こうして、第１の導電層と重なる低濃度不純物領
域４０３３〜４０３７を自己整合的に形成する（図５
（Ｂ））。
【００７８】この際、図示していないが、非晶質半導体
層４０１１ｂに、第２の導電層４０３０ｂをマスクとし
て不純物元素が添加され、微量の不純物元素が添加され
た不純物領域が形成される場合がある。しかし、微量の
不純物元素が添加されたのみの不純物領域が形成される
ならば、非晶質半導体層４０１１ｂが、光電変換素子１
１１の光電変換層（ｉ層）として機能するのに、何ら問
題はない。
層４０１１ｂに、第２の導電層４０３０ｂをマスクとし
て不純物元素が添加され、微量の不純物元素が添加され
た不純物領域が形成される場合がある。しかし、微量の
不純物元素が添加されたのみの不純物領域が形成される
ならば、非晶質半導体層４０１１ｂが、光電変換素子１
１１の光電変換層（ｉ層）として機能するのに、何ら問
題はない。
【００７９】その後、レジストマスク４０１４を除去し
た後、後にｎチャネル型トランジスタの活性層となる半
導体層をレジストマスク４０３８で覆い、第３のドーピ
ング処理を行う。この第３のドーピング処理により、ｐ
チャネル型トランジスタの活性層となる半導体層に前記
一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不
純物元素が添加されたｐ型の高濃度不純物領域４０３９
〜４０４２を形成する。このとき、第１の導電層４０２
７ａ〜４０３２ａを不純物元素に対するマスクとして用
い、ｐ型を付与する不純物元素を添加してｐ型不純物領
域を形成する（図５（Ｃ））。
た後、後にｎチャネル型トランジスタの活性層となる半
導体層をレジストマスク４０３８で覆い、第３のドーピ
ング処理を行う。この第３のドーピング処理により、ｐ
チャネル型トランジスタの活性層となる半導体層に前記
一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不
純物元素が添加されたｐ型の高濃度不純物領域４０３９
〜４０４２を形成する。このとき、第１の導電層４０２
７ａ〜４０３２ａを不純物元素に対するマスクとして用
い、ｐ型を付与する不純物元素を添加してｐ型不純物領
域を形成する（図５（Ｃ））。
【００８０】本実施例では、ｐ型不純物領域４０３９〜
４０４２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域４０２１〜４０２５
と、不純物領域４０３３〜４０３７にはそれぞれ異なる
濃度でリンが添加されているが、そのいずれの領域にお
いてもボロンの濃度が２×１０20〜２×１０21/cm3とな
るようにドーピング処理することにより、ｐチャネル型
トランジスタのソース領域及びドレイン領域として機能
するために何ら問題は生じない。
４０４２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域４０２１〜４０２５
と、不純物領域４０３３〜４０３７にはそれぞれ異なる
濃度でリンが添加されているが、そのいずれの領域にお
いてもボロンの濃度が２×１０20〜２×１０21/cm3とな
るようにドーピング処理することにより、ｐチャネル型
トランジスタのソース領域及びドレイン領域として機能
するために何ら問題は生じない。
【００８１】ここまでの工程で、ｐチャネル型の増幅用
トランジスタ１１２、ｐチャネル型の選択用トランジス
タ１１２、ｎチャネル型のリセット用トランジスタ１１
４、ｎチャネル型トランジスタ１５０、ｐチャネル型ト
ランジスタ１５１がそれぞれ形成される。極性がｎチャ
ネル型のトランジスタにおいては、第１の導電層と重な
らない低濃度不純物領域（ＬＤＤ領域）が形成される。
トランジスタ１１２、ｐチャネル型の選択用トランジス
タ１１２、ｎチャネル型のリセット用トランジスタ１１
４、ｎチャネル型トランジスタ１５０、ｐチャネル型ト
ランジスタ１５１がそれぞれ形成される。極性がｎチャ
ネル型のトランジスタにおいては、第１の導電層と重な
らない低濃度不純物領域（ＬＤＤ領域）が形成される。
【００８２】次に、図６（Ａ）に示すように、レジスト
マスク４０３８を除去して第１の層間絶縁膜４０４４を
形成する。第１の層間絶縁膜４０４４は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜２０００ｎ
ｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜等）を形成する。
本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を
第１の層間絶縁膜４０４４として膜厚２００ｎｍで成膜
して形成した。
マスク４０３８を除去して第１の層間絶縁膜４０４４を
形成する。第１の層間絶縁膜４０４４は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜２０００ｎ
ｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜等）を形成する。
本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を
第１の層間絶縁膜４０４４として膜厚２００ｎｍで成膜
して形成した。
【００８３】その後、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７０
０℃、代表的には４００〜５５０℃で行えば良く、本実
施例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７０
０℃、代表的には４００〜５５０℃で行えば良く、本実
施例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。
【００８４】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
【００８５】本実施例においては、ソース領域及びドレ
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰ、Ａｒ等の不活性ガスをド
ーピングにより添加して熱処理を行う方法がある。この
方法ではマスクが１枚増加するが、良好にゲッタリング
を行うことが出来る。
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰ、Ａｒ等の不活性ガスをド
ーピングにより添加して熱処理を行う方法がある。この
方法ではマスクが１枚増加するが、良好にゲッタリング
を行うことが出来る。
【００８６】また、第１の層間絶縁膜４０４４を形成す
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
【００８７】次いで、熱処理（３００〜４４０℃で１〜
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％水素雰囲気中で４１０℃、４時
間の熱処理を行った。この工程は、半導体層のダングリ
ングボンドを終端する工程である。水素化の他の手段と
して、プラズマ水素化（プラズマにより励起された水素
を用いる）を行っても良い。また、活性化処理としてレ
ーザーアニール法を用いる場合には、上記水素化を行っ
た後、エキシマレーザーやＹＡＧレーザー等のレーザー
光を照射することが望ましい。
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％水素雰囲気中で４１０℃、４時
間の熱処理を行った。この工程は、半導体層のダングリ
ングボンドを終端する工程である。水素化の他の手段と
して、プラズマ水素化（プラズマにより励起された水素
を用いる）を行っても良い。また、活性化処理としてレ
ーザーアニール法を用いる場合には、上記水素化を行っ
た後、エキシマレーザーやＹＡＧレーザー等のレーザー
光を照射することが望ましい。
【００８８】次いで、第２の層間絶縁膜４０４５を膜厚
８００ｎｍで成膜して形成する。第２の層間絶縁膜４０
４５は、プラズマＣＶＤ法またはスパッタ法を用いて、
膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を形成する。本実施例では、プラズマＣＶＤ法
により、ＳｉＯＮ膜を第２の層間絶縁膜４０４５として
膜厚８００ｎｍで成膜して形成した。
８００ｎｍで成膜して形成する。第２の層間絶縁膜４０
４５は、プラズマＣＶＤ法またはスパッタ法を用いて、
膜厚１０〜２０００ｎｍでシリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を形成する。本実施例では、プラズマＣＶＤ法
により、ＳｉＯＮ膜を第２の層間絶縁膜４０４５として
膜厚８００ｎｍで成膜して形成した。
【００８９】次いで、図６（Ａ）に示すように、各不純
物領域４０２３、４０２５、４０２６ｂ、４０３９〜４
０４２に達するコンタクトホールを形成し、前記コンタ
クトホール上に金属膜を形成する。前記金属膜の材料
は、ＡｌまたはＡｇを主成分とする膜、またはこれに準
ずる材料を用いればよい。次いで、前記各不純物領域と
電気的に接続する配線４０４６〜４０５７を形成するた
めのパターニングを行う。
物領域４０２３、４０２５、４０２６ｂ、４０３９〜４
０４２に達するコンタクトホールを形成し、前記コンタ
クトホール上に金属膜を形成する。前記金属膜の材料
は、ＡｌまたはＡｇを主成分とする膜、またはこれに準
ずる材料を用いればよい。次いで、前記各不純物領域と
電気的に接続する配線４０４６〜４０５７を形成するた
めのパターニングを行う。
【００９０】なお、光電変換素子１１１のｎ型半導体層
４０２６ａとｐ型半導体層４０４１にそれぞれ接続され
る配線４０５２と配線４０５３は、増幅用トランジスタ
１１３、選択用トランジスタ１１２、リセット用トラン
ジスタ１１４のいずれか一つのトランジスタのソース領
域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等
に電気的に接続されている。図１２に示す半導体装置の
場合、配線４０５２と配線４０５３が、どのトランジス
タのソース領域及びドレイン領域に接続されているか
は、増幅用トランジスタ１１３、選択用トランジスタ１
１２、リセット用トランジスタ１１４のそれぞれのトラ
ンジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢ
ｘ）に印加される電圧と、電源基準線１２１に印加され
る電圧によってそれぞれ異なる。
４０２６ａとｐ型半導体層４０４１にそれぞれ接続され
る配線４０５２と配線４０５３は、増幅用トランジスタ
１１３、選択用トランジスタ１１２、リセット用トラン
ジスタ１１４のいずれか一つのトランジスタのソース領
域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）等
に電気的に接続されている。図１２に示す半導体装置の
場合、配線４０５２と配線４０５３が、どのトランジス
タのソース領域及びドレイン領域に接続されているか
は、増幅用トランジスタ１１３、選択用トランジスタ１
１２、リセット用トランジスタ１１４のそれぞれのトラ
ンジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢ
ｘ）に印加される電圧と、電源基準線１２１に印加され
る電圧によってそれぞれ異なる。
【００９１】不純物領域４０２６ｄと、不純物領域４０
４１と、非晶質半導体層４０１１ｂが光電変換素子１１
１に相当する。本実施の形態では、不純物領域４０２６
ｄがｎ型半導体層であり、非晶質半導体層４０１１ｂが
光電変換層（ｉ層）であり、不純物領域４０４１がｐ型
半導体層である。
４１と、非晶質半導体層４０１１ｂが光電変換素子１１
１に相当する。本実施の形態では、不純物領域４０２６
ｄがｎ型半導体層であり、非晶質半導体層４０１１ｂが
光電変換層（ｉ層）であり、不純物領域４０４１がｐ型
半導体層である。
【００９２】次いで、第３の層間絶縁膜４０５８を、プ
ラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜
１０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を
形成する。本実施例では、プラズマＣＶＤ法により、第
３の層間絶縁膜４０５８として、有機樹脂膜を膜厚８０
０ｎｍで成膜して形成した。
ラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜
１０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を
形成する。本実施例では、プラズマＣＶＤ法により、第
３の層間絶縁膜４０５８として、有機樹脂膜を膜厚８０
０ｎｍで成膜して形成した。
【００９３】以上のようにして、画素部１０３の光電変
換素子１１１と、該光電変換素子１１１を制御するため
のトランジスタと、駆動回路部１０１のトランジスタと
を同一基板上に形成することができる。
換素子１１１と、該光電変換素子１１１を制御するため
のトランジスタと、駆動回路部１０１のトランジスタと
を同一基板上に形成することができる。
【００９４】本実施例のマスク数は、トランジスタのみ
を形成する工程に必要なマスク数５枚（島状の半導体層
４００２〜４００９を作製するためのマスク、ゲート電
極４０１５〜４０２０を作製するためのマスク４０１
４、ｐ型不純物領域を作製するためのマスク４０３３、
配線４０４２〜４０５７用のコンタクトホールを作製す
るためのマスク、配線４０４６〜４０５７を作製するた
めのマスク）に、１枚のマスク（非晶質半導体膜４０１
１ａをパターニングして作製する際に必要なマスク）の
みを追加して形成することが可能となる。
を形成する工程に必要なマスク数５枚（島状の半導体層
４００２〜４００９を作製するためのマスク、ゲート電
極４０１５〜４０２０を作製するためのマスク４０１
４、ｐ型不純物領域を作製するためのマスク４０３３、
配線４０４２〜４０５７用のコンタクトホールを作製す
るためのマスク、配線４０４６〜４０５７を作製するた
めのマスク）に、１枚のマスク（非晶質半導体膜４０１
１ａをパターニングして作製する際に必要なマスク）の
みを追加して形成することが可能となる。
【００９５】なお、本実施例では、リセット用トランジ
スタ１１４をｎチャネル型トランジスタとして形成し、
増幅用トランジスタ１１２と選択用トランジスタ１１２
をｐチャネル型トランジスタとして形成したが、本発明
はこれに限定されず、それぞれのトランジスタの極性は
ｎチャネル型とｐチャネル型のどちらでもよい。但し、
選択用トランジスタ１１２とリセット用トランジスタ１
１４の極性は逆の方が好ましい。
スタ１１４をｎチャネル型トランジスタとして形成し、
増幅用トランジスタ１１２と選択用トランジスタ１１２
をｐチャネル型トランジスタとして形成したが、本発明
はこれに限定されず、それぞれのトランジスタの極性は
ｎチャネル型とｐチャネル型のどちらでもよい。但し、
選択用トランジスタ１１２とリセット用トランジスタ１
１４の極性は逆の方が好ましい。
【００９６】（実施の形態３）本実施の形態では、半導
体装置の画素部に設けられる光電変換素子とトランジス
タ、及びそれらの周囲に設けられる駆動回路部（ソース
信号線駆動回路、ゲート信号線駆動回路）のトランジス
タを同時に作製する方法について、実施例１、２とは異
なる例について詳しく説明する。
体装置の画素部に設けられる光電変換素子とトランジス
タ、及びそれらの周囲に設けられる駆動回路部（ソース
信号線駆動回路、ゲート信号線駆動回路）のトランジス
タを同時に作製する方法について、実施例１、２とは異
なる例について詳しく説明する。
【００９７】なお、図１０に示すように、本明細書で
は、ソース信号線駆動回路９０とゲート信号線駆動回路
９２を総称して駆動回路部１０１とよぶ。本実施の形態
では、駆動回路部１０１は、基本単位であるＣＭＯＳ回
路を示す。また、本実施例では、図１２に示すように、
画素部１０３は、画素１０２に光電変換素子１１１と増
幅用トランジスタ１１３、及び選択用トランジスタ１１
２とリセット用トランジスタ１１４を有する半導体装置
の例を示す。
は、ソース信号線駆動回路９０とゲート信号線駆動回路
９２を総称して駆動回路部１０１とよぶ。本実施の形態
では、駆動回路部１０１は、基本単位であるＣＭＯＳ回
路を示す。また、本実施例では、図１２に示すように、
画素部１０３は、画素１０２に光電変換素子１１１と増
幅用トランジスタ１１３、及び選択用トランジスタ１１
２とリセット用トランジスタ１１４を有する半導体装置
の例を示す。
【００９８】図７（Ａ）を参照する。まず、本実施例で
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板７０
００を用いる。なお、基板７０００としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。
はコーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはア
ルミノホウケイ酸ガラスなどのガラスからなる基板７０
００を用いる。なお、基板７０００としては、透光性を
有する基板であれば限定されず、石英基板を用いても良
い。また、本実施例の処理温度に耐えうる耐熱性を有す
るプラスチック基板を用いてもよい。
【００９９】次いで、下地絶縁膜７００１を形成する。
下地絶縁膜７００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。本実施形態では、酸化窒化シリコン膜を１５０
ｎｍの厚さで形成した。
下地絶縁膜７００１は、シリコンを含む絶縁膜（例え
ば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコ
ン膜等）を、プラズマＣＶＤ法またはスパッタ法にて形
成する。本実施形態では、酸化窒化シリコン膜を１５０
ｎｍの厚さで形成した。
【０１００】次に、図７（Ａ）に示すように、下地絶縁
膜７００１上に、非晶質半導体膜を３０〜６０ｎｍの厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
xＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０４）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行う。
膜７００１上に、非晶質半導体膜を３０〜６０ｎｍの厚
さで形成する。非晶質半導体膜の材質は限定しないが、
好ましくはシリコンまたはシリコンゲルマニウム（Ｓｉ
xＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜
０．０４）合金等で形成すると良い。続いて、前記非晶
質半導体膜に公知の結晶化処理（レーザー結晶化法、熱
結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）
を行う。
【０１０１】なお、本実施例では、プラズマＣＶＤ法を
用いて５４ｎｍの非晶質半導体膜を成膜した。次いで、
Ｎｉを含む溶液を非晶質半導体膜上に保持させた。この
非晶質半導体膜に脱水素化（５００℃、１時間）を行っ
た後、熱結晶化（５５０℃、４時間）を行い、さらに結
晶化を改善するためのレーザーアニール処理を行って結
晶質半導体膜を形成した。なお、ｎチャネル型トランジ
スタのしきい値電圧（Ｖth）を制御するために、ｐ型を
付与する不純物元素を添加しても良い。ｐ型を付与する
不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知ら
れている。
用いて５４ｎｍの非晶質半導体膜を成膜した。次いで、
Ｎｉを含む溶液を非晶質半導体膜上に保持させた。この
非晶質半導体膜に脱水素化（５００℃、１時間）を行っ
た後、熱結晶化（５５０℃、４時間）を行い、さらに結
晶化を改善するためのレーザーアニール処理を行って結
晶質半導体膜を形成した。なお、ｎチャネル型トランジ
スタのしきい値電圧（Ｖth）を制御するために、ｐ型を
付与する不純物元素を添加しても良い。ｐ型を付与する
不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａ
ｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知ら
れている。
【０１０２】次いで、前記結晶質半導体膜上にシリコン
を含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリ
コン膜、窒化シリコン膜等）を、プラズマＣＶＤ法また
はスパッタ法にて形成する。そして、得られた非晶質半
導体膜と、前記非晶質半導体膜上に形成された絶縁膜を
所望の形状にパターニングし、島状の半導体層７００２
〜７００９、及び絶縁層７０１０ａ〜７０１０ｇを形成
する。
を含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリ
コン膜、窒化シリコン膜等）を、プラズマＣＶＤ法また
はスパッタ法にて形成する。そして、得られた非晶質半
導体膜と、前記非晶質半導体膜上に形成された絶縁膜を
所望の形状にパターニングし、島状の半導体層７００２
〜７００９、及び絶縁層７０１０ａ〜７０１０ｇを形成
する。
【０１０３】次いで、島状の半導体層７００２〜７００
９、及び絶縁層７０１０ａ〜７０１０ｇを覆う非晶質半
導体膜７０１１ａを３０〜６０ｎｍの厚さで形成する。
非晶質半導体膜７０１１ａの材質は限定しないが、好ま
しくはシリコンまたはシリコンゲルマニウム（ＳｉxＧ
ｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．
０７）合金等で形成すると良い。次いで、図７（Ａ）に
示すように、非晶質半導体膜７０１１ａ上に、微結晶半
導体膜７０６１ｂを形成する。微結晶半導体膜７０６１
ｂは、公知のいずれの方法を用いて形成することが可能
であるが、本実施例では水素希釈法により形成した。
９、及び絶縁層７０１０ａ〜７０１０ｇを覆う非晶質半
導体膜７０１１ａを３０〜６０ｎｍの厚さで形成する。
非晶質半導体膜７０１１ａの材質は限定しないが、好ま
しくはシリコンまたはシリコンゲルマニウム（ＳｉxＧ
ｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．
０７）合金等で形成すると良い。次いで、図７（Ａ）に
示すように、非晶質半導体膜７０１１ａ上に、微結晶半
導体膜７０６１ｂを形成する。微結晶半導体膜７０６１
ｂは、公知のいずれの方法を用いて形成することが可能
であるが、本実施例では水素希釈法により形成した。
【０１０４】次に、図７（Ｂ）に示すように、半導体層
７００６、７００７の一部と重なるように、非晶質半導
体膜７０１１ａと微結晶半導体膜７０６１ａのパターニ
ングを行い、非晶質半導体層７０１１ｂと微結晶半導体
層７０６１ｂを形成する。
７００６、７００７の一部と重なるように、非晶質半導
体膜７０１１ａと微結晶半導体膜７０６１ａのパターニ
ングを行い、非晶質半導体層７０１１ｂと微結晶半導体
層７０６１ｂを形成する。
【０１０５】非晶質半導体層７０１１ｂは、後に光電変
換素子１１１の光電変換層（ｉ層）として機能する。ま
た、微結晶半導体層７０６１ｂは、後に光電変換素子１
１１のｐ型半導体層またはｎ型半導体層のどちらか一方
として機能する。
換素子１１１の光電変換層（ｉ層）として機能する。ま
た、微結晶半導体層７０６１ｂは、後に光電変換素子１
１１のｐ型半導体層またはｎ型半導体層のどちらか一方
として機能する。
【０１０６】次いで、絶縁層７０１０ａ〜７０１０ｇの
うち、露出している領域の絶縁層（非晶質半導体層７０
１１ｂに覆われていない領域の絶縁層）がエッチングさ
れる。この際、絶縁層７０１０ｄ、７０１０ｅは、非晶
質半導体膜７０１１に覆われていない部分がエッチング
され、絶縁層７０１０ｈ、７０１０ｉとなる（図７
（Ｂ））。
うち、露出している領域の絶縁層（非晶質半導体層７０
１１ｂに覆われていない領域の絶縁層）がエッチングさ
れる。この際、絶縁層７０１０ｄ、７０１０ｅは、非晶
質半導体膜７０１１に覆われていない部分がエッチング
され、絶縁層７０１０ｈ、７０１０ｉとなる（図７
（Ｂ））。
【０１０７】次いで、半導体層７００１〜７００９を覆
うゲート絶縁膜７０６０を形成する。ゲート絶縁膜７０
６０の材質としてシリコンを含む絶縁膜を用い、プラズ
マＣＶＤ法やスパッタ法によって７０〜１７０ｎｍの厚
さで形成する。ここで、ゲート絶縁膜７０６０は、シリ
コンを含む絶縁膜を、単層あるいは積層構造として形成
すれば良い。
うゲート絶縁膜７０６０を形成する。ゲート絶縁膜７０
６０の材質としてシリコンを含む絶縁膜を用い、プラズ
マＣＶＤ法やスパッタ法によって７０〜１７０ｎｍの厚
さで形成する。ここで、ゲート絶縁膜７０６０は、シリ
コンを含む絶縁膜を、単層あるいは積層構造として形成
すれば良い。
【０１０８】次に、ゲート絶縁膜７０６０上に、膜厚２
０〜１００ｎｍの第１の導電膜（ＴａＮ）７０１２と、
膜厚１００〜７００ｎｍの第２の導電膜（Ｗ）７０１３
とを積層形成する。第１の導電膜７０１２及び第２の導
電膜７０１３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される
半導体膜を用いても良い。
０〜１００ｎｍの第１の導電膜（ＴａＮ）７０１２と、
膜厚１００〜７００ｎｍの第２の導電膜（Ｗ）７０１３
とを積層形成する。第１の導電膜７０１２及び第２の導
電膜７０１３は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料もしくは化合物材料で形成しても良い。また、リン
（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される
半導体膜を用いても良い。
【０１０９】本実施例では、膜厚３０ｎｍのＴａＮ膜か
らなる第１の導電膜７０１２と、膜厚３７０ｎｍのＷ膜
からなる第２の導電膜７０１３とを積層形成した。Ｔａ
Ｎ膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることが出
来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結
晶化が阻害されて高抵抗化する。したがって、本実施例
においては、高純度のＷ（純度９９．９９９９％）をタ
ーゲットに用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩcmを実現するこ
とが出来た。
らなる第１の導電膜７０１２と、膜厚３７０ｎｍのＷ膜
からなる第２の導電膜７０１３とを積層形成した。Ｔａ
Ｎ膜はスパッタ法により形成し、Ｔａをターゲットに用
い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗを
ターゲットに用いてスパッタ法により形成した。その他
に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法
で形成することも出来る。いずれにしてもゲート電極と
して使用するためには低抵抗化を図る必要があり、Ｗ膜
の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜
は結晶粒を大きくすることで低抵抗率化を図ることが出
来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結
晶化が阻害されて高抵抗化する。したがって、本実施例
においては、高純度のＷ（純度９９．９９９９％）をタ
ーゲットに用いたスパッタ法で、さらに成膜時に気相中
からの不純物の混入がないように十分配慮してＷ膜を形
成することにより、抵抗率９〜２０μΩcmを実現するこ
とが出来た。
【０１１０】次いで、図８（Ａ）に示すように、フォト
リソグラフィ法を用いてレジストマスク７０１４を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰエッチング法を用い、エッチング用ガ
スにＣＦ7とＣｌ2とＯ2とを用い、それぞれのガス流量
比を２５/２４/１０ｓｃｃｍとし、１．０Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．７６ＭＨｚ）
電力を投入してプラズマを生成してエッチングを行っ
た。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣ
ｌ3、ＳｉＣｌ7、ＣＣｌ7などを代表とする塩素系ガス
またはＣＦ7、ＳＦ6、ＮＦ3などを代表とするフッ素系
ガス、またはＯ2を適宜用いることができる。基板側
（試料ステージ）にも１７０ＷのＲＦ（１３．７６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。この第１のエッチング条件によりＷ膜をエッチ
ングして第１の導電層の端部をテーパー形状とする。
リソグラフィ法を用いてレジストマスク７０１４を形成
し、電極及び配線を形成するための第１のエッチング処
理を行う。第１のエッチング処理では第１及び第２のエ
ッチング条件で行う。本実施例では第１のエッチング条
件として、ＩＣＰエッチング法を用い、エッチング用ガ
スにＣＦ7とＣｌ2とＯ2とを用い、それぞれのガス流量
比を２５/２４/１０ｓｃｃｍとし、１．０Ｐａの圧力で
コイル型の電極に５００ＷのＲＦ（１３．７６ＭＨｚ）
電力を投入してプラズマを生成してエッチングを行っ
た。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣ
ｌ3、ＳｉＣｌ7、ＣＣｌ7などを代表とする塩素系ガス
またはＣＦ7、ＳＦ6、ＮＦ3などを代表とするフッ素系
ガス、またはＯ2を適宜用いることができる。基板側
（試料ステージ）にも１７０ＷのＲＦ（１３．７６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。この第１のエッチング条件によりＷ膜をエッチ
ングして第１の導電層の端部をテーパー形状とする。
【０１１１】この後、レジストマスク７０１４を除去せ
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ7とＣｌ2とを用い、それぞれのガス流量比を３０/
３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極
に５００ＷのＲＦ（１３．７６ＭＨｚ）電力を投入して
プラズマを生成して約３０秒程度のエッチングを行っ
た。基板側（試料ステージ）にも２０ＷのＲＦ（１３．
７６ＭＨｚ）電力を投入し、実質的に負の自己バイアス
電圧を印加する。ＣＦ7とＣｌ2を混合した第２のエッチ
ング条件ではＷ膜及びＴａＮ膜とも同程度にエッチング
される。第２のエッチング条件でのＷに対するエッチン
グ速度は７８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対する
エッチング速度は６６．７３（ｎｍ/ｍｉｎ）である。
なお、ゲート絶縁膜７０６０上に残渣を残すことなくエ
ッチングするためには、１０〜２０％程度の割合でエッ
チング時間を増加させると良い。
ずに第２のエッチング条件に変え、エッチング用ガスに
ＣＦ7とＣｌ2とを用い、それぞれのガス流量比を３０/
３０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の電極
に５００ＷのＲＦ（１３．７６ＭＨｚ）電力を投入して
プラズマを生成して約３０秒程度のエッチングを行っ
た。基板側（試料ステージ）にも２０ＷのＲＦ（１３．
７６ＭＨｚ）電力を投入し、実質的に負の自己バイアス
電圧を印加する。ＣＦ7とＣｌ2を混合した第２のエッチ
ング条件ではＷ膜及びＴａＮ膜とも同程度にエッチング
される。第２のエッチング条件でのＷに対するエッチン
グ速度は７８．９７（ｎｍ/ｍｉｎ）、ＴａＮに対する
エッチング速度は６６．７３（ｎｍ/ｍｉｎ）である。
なお、ゲート絶縁膜７０６０上に残渣を残すことなくエ
ッチングするためには、１０〜２０％程度の割合でエッ
チング時間を増加させると良い。
【０１１２】そして、レジストマスク７０１４を除去す
ることなく第１のドーピング処理を行い、島状の半導体
層７００２〜７００９にｎ型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第１の形状の導
電層７０１５〜７０１９が不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域７０２０〜７０２
５、７０２６ａ、７０２６ｂが形成される。なお、微結
晶半導体層７０６０ｂ上には導電層は形成されていない
が、微結晶半導体層７０６１ｂ、半導体層７００６、７
００７にも不純物元素がドーピングされる。
ることなく第１のドーピング処理を行い、島状の半導体
層７００２〜７００９にｎ型を付与する不純物元素を添
加する。ドーピング処理はイオンドーピング法もしくは
イオン注入法で行えば良い。この場合、第１の形状の導
電層７０１５〜７０１９が不純物元素に対するマスクと
なり、自己整合的に第１の不純物領域７０２０〜７０２
５、７０２６ａ、７０２６ｂが形成される。なお、微結
晶半導体層７０６０ｂ上には導電層は形成されていない
が、微結晶半導体層７０６１ｂ、半導体層７００６、７
００７にも不純物元素がドーピングされる。
【０１１３】この際、電極４０１８と重なっている半導
体層４００６、４００７には不純物元素がほとんど添加
されない。そのため、半導体層４００６、４００７は、
ｎ型を付与する不純物元素が添加された不純物領域４０
２６ａ、４０２６ｂと、ｎ型を付与する不純物元素が添
加されていない領域（実際は微量の不純物元素が添加さ
れている領域）４０２６ｃ、４０２６ｄの２つの領域が
形成される。
体層４００６、４００７には不純物元素がほとんど添加
されない。そのため、半導体層４００６、４００７は、
ｎ型を付与する不純物元素が添加された不純物領域４０
２６ａ、４０２６ｂと、ｎ型を付与する不純物元素が添
加されていない領域（実際は微量の不純物元素が添加さ
れている領域）４０２６ｃ、４０２６ｄの２つの領域が
形成される。
【０１１４】さらに、図８（Ｂ）に示すように、レジス
トマスク７０１４を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ4とＣｌ2を用
い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、
１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．４６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを１５秒行った。基板側（試料ステージ）
にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。第２の
エッチング処理でのＷに対するエッチング速度は２２
７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速
度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対する
Ｗの選択比は７．１であり、ゲート絶縁膜４０６０に対
するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であ
り、ＴａＮに対するＷの選択比は６．８３である。この
ようにエッチングガス用ガスにＳＦ6を用いた場合、ゲ
ート絶縁膜７０６０との選択比が高いので膜減りを抑え
ることができる。また、駆動回路のトランジスタにおい
ては、テーパ−部のチャネル長方向の幅が長ければ長い
ほど信頼性が高いため、テーパ−部を形成する際、ＳＦ
6を含むエッチングガスでドライエッチングを行うこと
が有効である。
トマスク７０１４を除去することなく第２のエッチング
処理を行う。第２のエッチング処理では、第３及び第４
のエッチング条件で行う。本実施例では、第３のエッチ
ング条件として、エッチング用ガスにＣＦ4とＣｌ2を用
い、それぞれのガス流量比を３０/３０ｓｃｃｍとし、
１．０Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（１３．４６ＭＨｚ）電力を投入してプラズマを生成し
てエッチングを１５秒行った。基板側（試料ステージ）
にも１０WのＷのＲＦ（１３．４６ＭＨｚ）電力を投入
し、実質的に負の自己バイアス電圧を印加する。第２の
エッチング処理でのＷに対するエッチング速度は２２
７．３（ｎｍ/ｍｉｎ）、ＴａＮに対するエッチング速
度は３２．０（ｎｍ/ｍｉｎ）であり、ＴａＮに対する
Ｗの選択比は７．１であり、ゲート絶縁膜４０６０に対
するエッチング速度は３３．７（ｎｍ/ｍｉｎ）であ
り、ＴａＮに対するＷの選択比は６．８３である。この
ようにエッチングガス用ガスにＳＦ6を用いた場合、ゲ
ート絶縁膜７０６０との選択比が高いので膜減りを抑え
ることができる。また、駆動回路のトランジスタにおい
ては、テーパ−部のチャネル長方向の幅が長ければ長い
ほど信頼性が高いため、テーパ−部を形成する際、ＳＦ
6を含むエッチングガスでドライエッチングを行うこと
が有効である。
【０１１５】また、第４のエッチング条件として、ＣＦ
4とＣｌ2とＯ2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入
してプラズマを生成してエッチングを行えばよい。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対す
るエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、Ｔ
ａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉ
ｎ）であり、ＴａＮに対するＷの選択比は６．０４であ
る。従って、Ｗ膜が選択的にエッチングされる。また、
このとき、ゲート絶縁膜７０６０のうち、第１の形状の
導電層７０１５〜７０１９に覆われていない部分も同時
にエッチングされて薄くなっている（図示せず）。
4とＣｌ2とＯ2とをエッチングガスに用いることも可能
である。その場合は、それぞれのガス流量比を２０/２
０/２０ｓｃｃｍとし、１．０Ｐａの圧力でコイル型の
電極に５００ＷのＲＦ（１３．４６ＭＨｚ）電力を投入
してプラズマを生成してエッチングを行えばよい。基板
側（試料ステージ）にも２０ＷのＲＦ（１３．４６ＭＨ
ｚ）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対す
るエッチング速度は１２４．６２（ｎｍ/ｍｉｎ）、Ｔ
ａＮに対するエッチング速度は２０．６７（ｎｍ/ｍｉ
ｎ）であり、ＴａＮに対するＷの選択比は６．０４であ
る。従って、Ｗ膜が選択的にエッチングされる。また、
このとき、ゲート絶縁膜７０６０のうち、第１の形状の
導電層７０１５〜７０１９に覆われていない部分も同時
にエッチングされて薄くなっている（図示せず）。
【０１１６】次いで、第２のドーピング処理を行う。ド
ーピングは第２の導電層７０２７ｂ〜７０３１ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０17/cm2、加速電圧９０[keV]、イオン電流密度０．５
μA/cm2、フォスフィン（ＰＨ3）５．０％水素希釈ガ
ス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行
った。こうして、第１の導電層と重なる低濃度不純物領
域７０３３〜７０３７を自己整合的に形成する（図８
（Ｂ））。
ーピングは第２の導電層７０２７ｂ〜７０３１ｂを不純
物元素に対するマスクとして用い、第１の導電層のテー
パー部下方の半導体層に不純物元素が添加されるように
ドーピングする。本実施例では、不純物元素としてＰ
（リン）を用い、ドーピング条件をドーズ量１．５×１
０17/cm2、加速電圧９０[keV]、イオン電流密度０．５
μA/cm2、フォスフィン（ＰＨ3）５．０％水素希釈ガ
ス、ガス流量３０ｓｃｃｍにてプラズマドーピングを行
った。こうして、第１の導電層と重なる低濃度不純物領
域７０３３〜７０３７を自己整合的に形成する（図８
（Ｂ））。
【０１１７】その後、レジストマスク７０１４を除去し
た後、後にｎチャネル型トランジスタの活性層となる半
導体層をレジストマスク７０３８で覆い、第３のドーピ
ング処理を行う。この第３のドーピング処理により、ｐ
チャネル型トランジスタの活性層となる半導体層に前記
一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不
純物元素が添加されたｐ型の高濃度不純物領域７０３９
〜７０４２を形成する。このとき、第１の導電層７０２
７ａ〜７０３１ａを不純物元素に対するマスクとして用
い、ｐ型を付与する不純物元素を添加してｐ型不純物領
域を形成する（図８（Ｃ））。
た後、後にｎチャネル型トランジスタの活性層となる半
導体層をレジストマスク７０３８で覆い、第３のドーピ
ング処理を行う。この第３のドーピング処理により、ｐ
チャネル型トランジスタの活性層となる半導体層に前記
一導電型（ｎ型）とは逆の導電型（ｐ型）を付与する不
純物元素が添加されたｐ型の高濃度不純物領域７０３９
〜７０４２を形成する。このとき、第１の導電層７０２
７ａ〜７０３１ａを不純物元素に対するマスクとして用
い、ｐ型を付与する不純物元素を添加してｐ型不純物領
域を形成する（図８（Ｃ））。
【０１１８】次いで、レジストマスク７０３８を作製す
る。この際、レジストマスク７０３８を作製する際は、
微結晶半導体層７０２０を覆わないように作製したい
が、図８（Ｃ）に示すように、レジストマスク７０３８
は、微結晶半導体層７０２０の一部と重なるように作製
されてしまう場合がある。そして、レジストマスク７０
３８に覆われていない領域（露出している領域）の微結
晶半導体層７０２０には、ｐ型を付与する不純物元素が
添加される。その結果、微結晶半導体層７０２０は、ｐ
型不純物領域７０４１とｎ型不純物領域７０４３の極性
の異なる不純物領域が形成される。
る。この際、レジストマスク７０３８を作製する際は、
微結晶半導体層７０２０を覆わないように作製したい
が、図８（Ｃ）に示すように、レジストマスク７０３８
は、微結晶半導体層７０２０の一部と重なるように作製
されてしまう場合がある。そして、レジストマスク７０
３８に覆われていない領域（露出している領域）の微結
晶半導体層７０２０には、ｐ型を付与する不純物元素が
添加される。その結果、微結晶半導体層７０２０は、ｐ
型不純物領域７０４１とｎ型不純物領域７０４３の極性
の異なる不純物領域が形成される。
【０１１９】本実施例では、ｐ型不純物領域７０３９〜
７０７２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域７０２１〜７０２６
と、不純物領域７０３３〜７０３７にはそれぞれ異なる
濃度でリンが添加されているが、そのいずれの領域にお
いてもボロンの濃度が２×１０20〜２×１０21/cm3とな
るようにドーピング処理することにより、ｐチャネル型
トランジスタのソース領域及びドレイン領域として機能
するために何ら問題は生じない。
７０７２はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。なお、第１のドーピング処理及び第２のド
ーピング処理によって、不純物領域７０２１〜７０２６
と、不純物領域７０３３〜７０３７にはそれぞれ異なる
濃度でリンが添加されているが、そのいずれの領域にお
いてもボロンの濃度が２×１０20〜２×１０21/cm3とな
るようにドーピング処理することにより、ｐチャネル型
トランジスタのソース領域及びドレイン領域として機能
するために何ら問題は生じない。
【０１２０】ここまでの工程で、画素部１０３として、
ｐチャネル型の増幅用トランジスタ１１２と、ｐチャネ
ル型の選択用トランジスタ１１２と、ｎチャネル型のリ
セット用トランジスタ１１７と、光電変換素子１１１と
がそれぞれ形成される。また、駆動回路部１０１とし
て、ｎチャネル型トランジスタ１５０、ｐチャネル型ト
ランジスタ１５１がそれぞれ形成される。極性がｎチャ
ネル型のトランジスタにおいては、第１の導電層と重な
らない低濃度不純物領域（ＬＤＤ領域）が形成される。
ｐチャネル型の増幅用トランジスタ１１２と、ｐチャネ
ル型の選択用トランジスタ１１２と、ｎチャネル型のリ
セット用トランジスタ１１７と、光電変換素子１１１と
がそれぞれ形成される。また、駆動回路部１０１とし
て、ｎチャネル型トランジスタ１５０、ｐチャネル型ト
ランジスタ１５１がそれぞれ形成される。極性がｎチャ
ネル型のトランジスタにおいては、第１の導電層と重な
らない低濃度不純物領域（ＬＤＤ領域）が形成される。
【０１２１】次に、図９（Ａ）に示すように、レジスト
マスク７０３８を除去して第１の層間絶縁膜７０４４を
形成する。第１の層間絶縁膜７０４４は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜１０００ｎ
ｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜等）を形成する。
本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を
第１の層間絶縁膜７０４４で膜厚８００ｎｍで成膜して
形成した。
マスク７０３８を除去して第１の層間絶縁膜７０４４を
形成する。第１の層間絶縁膜７０４４は、プラズマＣＶ
Ｄ法またはスパッタ法を用いて、膜厚１０〜１０００ｎ
ｍでシリコンを含む絶縁膜（例えば、酸化シリコン膜、
酸化窒化シリコン膜、窒化シリコン膜等）を形成する。
本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を
第１の層間絶縁膜７０４４で膜厚８００ｎｍで成膜して
形成した。
【０１２２】その後、それぞれの半導体層に添加された
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７０
０℃、代表的には４００〜５５０℃で行えば良く、本実
施例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。
不純物元素を活性化処理する工程を行う。この工程では
ファーネスアニール炉を用いる熱アニール法にて行う。
熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７０
０℃、代表的には４００〜５５０℃で行えば良く、本実
施例では５５０℃、４時間の熱処理で活性化処理を行っ
た。なお、この工程においては、熱アニール法の他に、
レーザーアニール法、ラピッドサーマルアニール法（Ｒ
ＴＡ法）等を適用することが出来る。
【０１２３】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
時に、結晶化の際に触媒として使用したニッケルが高濃
度のＰを含む不純物領域にゲッタリングされ、主にチャ
ネル形成領域となる半導体層中のＮｉ濃度が低減され
る。このようにして作製したチャネル形成領域を有する
トランジスタはオフ電流値が下がり、結晶性が良いこと
から高い電界効果移動度が得られ、良好な特性を達成す
ることができる。
【０１２４】本実施例においては、ソース領域及びドレ
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰまたはＡｒ等の不活性ガス
をドーピングにより添加して熱処理を行う方法がある。
この方法ではマスクが１枚増加するが、良好にゲッタリ
ングを行うことが出来る。
イン領域に含まれるリンを利用してゲッタリングを行っ
たが、他の方法としては、島状の半導体層の形成前に、
島状半導体層以外の場所にＰまたはＡｒ等の不活性ガス
をドーピングにより添加して熱処理を行う方法がある。
この方法ではマスクが１枚増加するが、良好にゲッタリ
ングを行うことが出来る。
【０１２５】また、第１の層間絶縁膜７０４４を形成す
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
る前に活性化処理を行っても良い。ただし、用いる配線
材料が熱に弱い場合には、本実施例のように配線等を保
護するため層間絶縁膜（シリコンを主成分とする絶縁
膜、例えば窒化珪素膜）を形成した後で活性化処理を行
うことが好ましい。
【０１２６】次いで、熱処理（３００〜７７０℃で１〜
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％水素雰囲気中で４１０℃、４時
間の熱処理を行った。この工程は、半導体層のダングリ
ングボンドを終端する工程である。水素化の他の手段と
して、プラズマ水素化（プラズマにより励起された水素
を用いる）を行っても良い。
１２時間）を行い、半導体層を水素化する工程を行う。
本実施例では、１００％水素雰囲気中で４１０℃、４時
間の熱処理を行った。この工程は、半導体層のダングリ
ングボンドを終端する工程である。水素化の他の手段と
して、プラズマ水素化（プラズマにより励起された水素
を用いる）を行っても良い。
【０１２７】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。
【０１２８】次いで、図９（Ａ）に示すように、各不純
物領域７０２３、７０２４、７０２６ａ、７０２６ｂ、
７０３９〜７０４２に達するコンタクトホールを形成
し、前記コンタクトホール上に金属膜を形成する。前記
金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、ま
たはこれに準ずる材料を用いればよい。次いで、前記各
不純物領域と電気的に接続する配線７０４６〜７０５８
を形成するためのパターニングを行う。
物領域７０２３、７０２４、７０２６ａ、７０２６ｂ、
７０３９〜７０４２に達するコンタクトホールを形成
し、前記コンタクトホール上に金属膜を形成する。前記
金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、ま
たはこれに準ずる材料を用いればよい。次いで、前記各
不純物領域と電気的に接続する配線７０４６〜７０５８
を形成するためのパターニングを行う。
【０１２９】なお、光電変換素子１１１のｎ型半導体層
７０２６ａ、７０２６ｄとｐ型半導体層７０４１にそれ
ぞれ接続される配線７０５２、７０５３、７０５８は、
増幅用トランジスタ１１３、選択用トランジスタ１１
２、リセット用トランジスタ１１４のいずれか一つのト
ランジスタのソース領域及びドレイン領域、又は電源線
（ＶＢ１〜ＶＢｘ）等に電気的に接続されている。図１
２に示す半導体装置の場合、配線７０５２、７０５３、
７００５８が、どのトランジスタのソース領域及びドレ
イン領域に接続されているかは、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４のそれぞれのトランジスタに付与された導電
性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、
電源基準線１２１に印加される電圧によってそれぞれ異
なる。
７０２６ａ、７０２６ｄとｐ型半導体層７０４１にそれ
ぞれ接続される配線７０５２、７０５３、７０５８は、
増幅用トランジスタ１１３、選択用トランジスタ１１
２、リセット用トランジスタ１１４のいずれか一つのト
ランジスタのソース領域及びドレイン領域、又は電源線
（ＶＢ１〜ＶＢｘ）等に電気的に接続されている。図１
２に示す半導体装置の場合、配線７０５２、７０５３、
７００５８が、どのトランジスタのソース領域及びドレ
イン領域に接続されているかは、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４のそれぞれのトランジスタに付与された導電
性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、
電源基準線１２１に印加される電圧によってそれぞれ異
なる。
【０１３０】ここで、不純物領域７０２６ａ及び不純物
領域７０２６ｂは、ｎ型半導体層として機能する。非晶
質半導体膜７０１１ｂは、光電変換層（ｉ層）として機
能し、微結晶半導体層７０４１が、ｐ型半導体層として
機能する。また、半導体層７１０２６ｂ及び半導体層７
０２６ｃも光電変換層（ｉ層）として機能する。
領域７０２６ｂは、ｎ型半導体層として機能する。非晶
質半導体膜７０１１ｂは、光電変換層（ｉ層）として機
能し、微結晶半導体層７０４１が、ｐ型半導体層として
機能する。また、半導体層７１０２６ｂ及び半導体層７
０２６ｃも光電変換層（ｉ層）として機能する。
【０１３１】次いで、第２の層間絶縁膜７０５８を、プ
ラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜
２０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を
形成する。本実施例では、プラズマＣＶＤ法により、第
２の層間絶縁膜７０５８として、ＳｉＯＮ膜を膜厚８０
０ｎｍで成膜して形成した。
ラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜
２０００ｎｍでシリコンを含む絶縁膜（例えば、酸化シ
リコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を
形成する。本実施例では、プラズマＣＶＤ法により、第
２の層間絶縁膜７０５８として、ＳｉＯＮ膜を膜厚８０
０ｎｍで成膜して形成した。
【０１３２】以上のようにして、画素部１０３の光電変
換素子１１１と、該光電変換素子１１１を制御するため
のトランジスタと、駆動回路部１０１のトランジスタと
を同一基板上に形成することができる。
換素子１１１と、該光電変換素子１１１を制御するため
のトランジスタと、駆動回路部１０１のトランジスタと
を同一基板上に形成することができる。
【０１３３】本実施例のマスク数は、トランジスタのみ
を形成する工程に必要なマスク数５枚（島状の半導体層
７００２〜７００９を作製するためのマスク、導電層７
０１２〜７０１９を作製するためのマスク７０１４、ｐ
型不純物領域を作製するためのマスク７０３８、配線７
０４６〜７０５７用のコンタクトホールを作製するため
のマスク、配線７０４６〜７０５７を作製するためのマ
スク）に、１枚のマスク（非晶質半導体膜７０１１ａと
微結晶半導体膜７０６１ａのパターニングを行う際に必
要なマスク）のみを追加して形成することが可能とな
る。
を形成する工程に必要なマスク数５枚（島状の半導体層
７００２〜７００９を作製するためのマスク、導電層７
０１２〜７０１９を作製するためのマスク７０１４、ｐ
型不純物領域を作製するためのマスク７０３８、配線７
０４６〜７０５７用のコンタクトホールを作製するため
のマスク、配線７０４６〜７０５７を作製するためのマ
スク）に、１枚のマスク（非晶質半導体膜７０１１ａと
微結晶半導体膜７０６１ａのパターニングを行う際に必
要なマスク）のみを追加して形成することが可能とな
る。
【０１３４】なお、本実施例では、リセット用トランジ
スタ１１７をｎチャネル型トランジスタとして形成し、
増幅用トランジスタ１１２と選択用トランジスタ１１２
をｐチャネル型トランジスタとして形成したが、本発明
はこれに限定されず、それぞれのトランジスタの極性は
ｎチャネル型とｐチャネル型のどちらでもよい。但し、
選択用トランジスタ１１２とリセット用トランジスタ１
１７の極性は逆の方が好ましい。
スタ１１７をｎチャネル型トランジスタとして形成し、
増幅用トランジスタ１１２と選択用トランジスタ１１２
をｐチャネル型トランジスタとして形成したが、本発明
はこれに限定されず、それぞれのトランジスタの極性は
ｎチャネル型とｐチャネル型のどちらでもよい。但し、
選択用トランジスタ１１２とリセット用トランジスタ１
１７の極性は逆の方が好ましい。
【０１３５】
【実施例】（実施例１）本実施例では、本発明の半導体
装置の回路構成例を図１０に示す。
装置の回路構成例を図１０に示す。
【０１３６】本実施例では、ソース信号線駆動回路９０
と、画素部１０３と、ゲート信号線駆動回路９２を有し
ている。本明細書中において、駆動回路部１０１とはソ
ース信号線駆動回路９０とゲート信号線駆動回路９２を
合わせた総称である。
と、画素部１０３と、ゲート信号線駆動回路９２を有し
ている。本明細書中において、駆動回路部１０１とはソ
ース信号線駆動回路９０とゲート信号線駆動回路９２を
合わせた総称である。
【０１３７】ソース信号線駆動回路９０は、シフトレジ
スタ９０ａ、サンプル＆ホールド回路９０ｂ、信号出力
線用駆動回路９０ｃ、バッファ９０ｄを有する。また、
ゲート信号線駆動回路９２は、シフトレジスタ９２ａ、
バッファ９２ｂを有する。必要であればサンプリング回
路とシフトレジスタとの間にレベルシフタ回路を設けて
もよい。
スタ９０ａ、サンプル＆ホールド回路９０ｂ、信号出力
線用駆動回路９０ｃ、バッファ９０ｄを有する。また、
ゲート信号線駆動回路９２は、シフトレジスタ９２ａ、
バッファ９２ｂを有する。必要であればサンプリング回
路とシフトレジスタとの間にレベルシフタ回路を設けて
もよい。
【０１３８】また、本実施例において、画素部１０３は
複数の画素を有する。これらのソース信号線駆動回路９
０およびゲート信号線駆動回路９２は、全てｐチャネル
型ＴＦＴあるいは全てｎチャネル型ＴＦＴで形成するこ
ともできる。
複数の画素を有する。これらのソース信号線駆動回路９
０およびゲート信号線駆動回路９２は、全てｐチャネル
型ＴＦＴあるいは全てｎチャネル型ＴＦＴで形成するこ
ともできる。
【０１３９】また、本実施例では画素部１０３と駆動回
路部１０１の構成のみを示しているが、さらにメモリや
マイクロプロセッサを形成してもよい。
路部１０１の構成のみを示しているが、さらにメモリや
マイクロプロセッサを形成してもよい。
【０１４０】なお、本実施例は、実施の形態と自由に組
み合わせることが可能である。
み合わせることが可能である。
【０１４１】（実施例２）本実施例では、本発明を適用
することが可能な半導体装置の回路図の一例を説明す
る。
することが可能な半導体装置の回路図の一例を説明す
る。
【０１４２】図１１は、半導体装置の画素部の回路図を
示す。画素部１０３はセンサ選択信号線（ＳＧ１〜ＳＧ
ｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、センサ
用電源線（ＶＢ1〜ＶＢｘ）を有している。
示す。画素部１０３はセンサ選択信号線（ＳＧ１〜ＳＧ
ｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、センサ
用電源線（ＶＢ1〜ＶＢｘ）を有している。
【０１４３】画素部１０３は複数の画素１０２を有して
いる。画素１０２は、フォトダイオード１１１と、セン
サ選択用トランジスタ１１２と、センサ選択信号線（Ｓ
Ｇ１〜ＳＧｙ）のいずれか１つと、センサ用信号出力線
（ＳＳ１〜ＳＳｘ）のいずれか１つを有している。
いる。画素１０２は、フォトダイオード１１１と、セン
サ選択用トランジスタ１１２と、センサ選択信号線（Ｓ
Ｇ１〜ＳＧｙ）のいずれか１つと、センサ用信号出力線
（ＳＳ１〜ＳＳｘ）のいずれか１つを有している。
【０１４４】フォトダイオード１１１のＰチャネル側端
子は電源基準線１２１に接続されている。センサ選択用
トランジスタ１１２のソース領域またはドレイン領域に
は、一方にはフォトダイオード１１１のＮチャネル側端
子が接続されており、もう一方にはセンサ用信号出力線
（ＳＳ１〜ＳＳｘ）が接続されている。センサ選択用ト
ランジスタ１１２のゲート電極には、センサ選択信号線
（ＳＧ１〜ＳＧｙ）が接続されている。
子は電源基準線１２１に接続されている。センサ選択用
トランジスタ１１２のソース領域またはドレイン領域に
は、一方にはフォトダイオード１１１のＮチャネル側端
子が接続されており、もう一方にはセンサ用信号出力線
（ＳＳ１〜ＳＳｘ）が接続されている。センサ選択用ト
ランジスタ１１２のゲート電極には、センサ選択信号線
（ＳＧ１〜ＳＧｙ）が接続されている。
【０１４５】なお、本実施例は、実施の形態及び実施例
１と自由に組み合わせることが可能である。
１と自由に組み合わせることが可能である。
【０１４６】（実施例３）本実施例では、実施例１とは
異なる半導体装置の回路図の一例について説明する。
異なる半導体装置の回路図の一例について説明する。
【０１４７】図１２は、アクティブ型の半導体装置の画
素部の回路図を示す。画素部１０３はセンサ選択信号線
（ＳＧ１〜ＳＧｙ）、センサリセット信号線（ＳＲ１〜
ＳＲｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、セ
ンサ用電源線（ＶＢ1〜ＶＢｘ）を有している。
素部の回路図を示す。画素部１０３はセンサ選択信号線
（ＳＧ１〜ＳＧｙ）、センサリセット信号線（ＳＲ１〜
ＳＲｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、セ
ンサ用電源線（ＶＢ1〜ＶＢｘ）を有している。
【０１４８】画素部１０３は複数の画素１０２を有して
いる。画素１０２は、フォトダイオード１１１と、セン
サ選択用トランジスタ１１２と、増幅用トランジスタ１
１３と、センサリセット用トランジスタ１１４と、セン
サ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、セ
ンサリセット信号線（ＳＲ１〜ＳＲｙ）のいずれか１つ
と、センサ用信号出力線（ＳＳ１〜ＳＳｘ）のいずれか
１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）のいずれか
１つを有している。
いる。画素１０２は、フォトダイオード１１１と、セン
サ選択用トランジスタ１１２と、増幅用トランジスタ１
１３と、センサリセット用トランジスタ１１４と、セン
サ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、セ
ンサリセット信号線（ＳＲ１〜ＳＲｙ）のいずれか１つ
と、センサ用信号出力線（ＳＳ１〜ＳＳｘ）のいずれか
１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）のいずれか
１つを有している。
【０１４９】フォトダイオード１１１のＰチャネル側端
子は電源基準線１２１に接続され、Ｎチャネル側端子
は、増幅用トランジスタ１１３のゲート電極に接続され
ている。
子は電源基準線１２１に接続され、Ｎチャネル側端子
は、増幅用トランジスタ１１３のゲート電極に接続され
ている。
【０１５０】増幅用トランジスタ１１３のドレイン領域
とソース領域は、一方はセンサ用電源線（ＶＢ1〜ＶＢ
ｘ）に接続されており、もう一方はセンサ選択用トラン
ジスタ１１２のドレイン領域に接続されている。増幅用
トランジスタ１１３は、バイアス用トランジスタ１２０
とソースフォロワ回路を形成する。そのため、増幅用ト
ランジスタ１１３とバイアス用トランジスタ１２０の極
性は同じである方がよい。
とソース領域は、一方はセンサ用電源線（ＶＢ1〜ＶＢ
ｘ）に接続されており、もう一方はセンサ選択用トラン
ジスタ１１２のドレイン領域に接続されている。増幅用
トランジスタ１１３は、バイアス用トランジスタ１２０
とソースフォロワ回路を形成する。そのため、増幅用ト
ランジスタ１１３とバイアス用トランジスタ１２０の極
性は同じである方がよい。
【０１５１】センサ選択用トランジスタ１１２のゲート
電極には、センサ選択信号線（ＳＧ１〜ＳＧｙ）が接続
され、センサ選択用トランジスタ１１２のソース領域に
は、センサ用信号出力線（ＳＳ１〜ＳＳｘ）が接続され
ている。
電極には、センサ選択信号線（ＳＧ１〜ＳＧｙ）が接続
され、センサ選択用トランジスタ１１２のソース領域に
は、センサ用信号出力線（ＳＳ１〜ＳＳｘ）が接続され
ている。
【０１５２】センサリセット用トランジスタ１１４のゲ
ート電極は、センサリセット信号線（ＳＲ１〜ＳＲｙ）
に接続されている。センサリセット用トランジスタ１１
４のソース領域とドレイン領域は、一方はセンサ用電源
線（ＶＢ1〜ＶＢｘ）に接続されており、もう一方は増
幅用トランジスタ１１１のゲート電極に接続されてい
る。
ート電極は、センサリセット信号線（ＳＲ１〜ＳＲｙ）
に接続されている。センサリセット用トランジスタ１１
４のソース領域とドレイン領域は、一方はセンサ用電源
線（ＶＢ1〜ＶＢｘ）に接続されており、もう一方は増
幅用トランジスタ１１１のゲート電極に接続されてい
る。
【０１５３】バイアス用トランジスタ１２０のソース領
域及びドレイン領域は、一方はセンサ用信号出力線（Ｓ
Ｓ１〜ＳＳｘ）に接続されており、もう一方は電源線１
２２に接続されている。またバイアス用トランジスタ１
２０のゲート電極は、バイアス用信号線（ＢＳ）に接続
されている。
域及びドレイン領域は、一方はセンサ用信号出力線（Ｓ
Ｓ１〜ＳＳｘ）に接続されており、もう一方は電源線１
２２に接続されている。またバイアス用トランジスタ１
２０のゲート電極は、バイアス用信号線（ＢＳ）に接続
されている。
【０１５４】なお、本実施例は、実施の形態及び実施例
１、２と自由に組み合わせることが可能である。
１、２と自由に組み合わせることが可能である。
【０１５５】（実施例４）本実施例では、実施例２で説
明した半導体装置の基本的な動作について説明する。図
１３には、図１２で示した画素部１０３におけるｉ行目
ｊ列目の画素（ｉ、ｊ）を示す。
明した半導体装置の基本的な動作について説明する。図
１３には、図１２で示した画素部１０３におけるｉ行目
ｊ列目の画素（ｉ、ｊ）を示す。
【０１５６】まず、センサリセット用トランジスタ１１
４を導通状態にする。センサリセット用トランジスタ１
１４を導通状態にすると、光電変換素子１１１のｐチャ
ネル型端子が電源基準線１２１に接続された状態にな
り、かつ、光電変換素子１１１のｎチャネル型端子がセ
ンサ用電源線（ＶＢｉ）に電気的に接続された状態とな
る。この際、電源基準線１２１の電位は基準電位０Ｖで
あり、センサ用電源線（ＶＢｉ）の電位は電源電位Ｖｄ
ｄである。そのため、光電変換素子１１１には、逆バイ
アス電圧が与えられる。なお、本明細書では、光電変換
素子１１１のｎチャネル型端子の電位が、センサ用電源
線（ＶＢｉ）の電位まで充電される動作をリセットと呼
ぶことにする。
４を導通状態にする。センサリセット用トランジスタ１
１４を導通状態にすると、光電変換素子１１１のｐチャ
ネル型端子が電源基準線１２１に接続された状態にな
り、かつ、光電変換素子１１１のｎチャネル型端子がセ
ンサ用電源線（ＶＢｉ）に電気的に接続された状態とな
る。この際、電源基準線１２１の電位は基準電位０Ｖで
あり、センサ用電源線（ＶＢｉ）の電位は電源電位Ｖｄ
ｄである。そのため、光電変換素子１１１には、逆バイ
アス電圧が与えられる。なお、本明細書では、光電変換
素子１１１のｎチャネル型端子の電位が、センサ用電源
線（ＶＢｉ）の電位まで充電される動作をリセットと呼
ぶことにする。
【０１５７】次に、センサリセット用トランジスタ１１
４を非導通状態にする。センサリセット用トランジスタ
１１４を非導通状態にすると、光電変換素子１１１に光
が照射されていた場合は、光電変換により、光電変換素
子１１１に電荷が発生する。そのため、時間が経過する
に従って、センサ用電源線（ＶＢｉ）の電位と同じ電位
が充電されていた光電変換素子１１１のｎチャネル型端
子の電位は、徐々に低くなってしまう。
４を非導通状態にする。センサリセット用トランジスタ
１１４を非導通状態にすると、光電変換素子１１１に光
が照射されていた場合は、光電変換により、光電変換素
子１１１に電荷が発生する。そのため、時間が経過する
に従って、センサ用電源線（ＶＢｉ）の電位と同じ電位
が充電されていた光電変換素子１１１のｎチャネル型端
子の電位は、徐々に低くなってしまう。
【０１５８】次に、ある一定時間経過した後、センサ選
択用トランジスタ１１２を導通状態にする。センサ選択
用トランジスタ１１２を導通状態にすると、光電変換素
子１１１のｎチャネル型端子の電位が増幅用トランジス
タ１１３を通って、センサ信号出力線（ＳＳｉ）へ出力
される。
択用トランジスタ１１２を導通状態にする。センサ選択
用トランジスタ１１２を導通状態にすると、光電変換素
子１１１のｎチャネル型端子の電位が増幅用トランジス
タ１１３を通って、センサ信号出力線（ＳＳｉ）へ出力
される。
【０１５９】但し、センサ信号出力線（ＳＳｉ）に光電
変換素子１１１のｎチャネル型端子の電位が出力されて
いる状態において、バイアス信号線（ＢＳ）には、電位
が与えられている。つまり、バイアス用トランジスタ１
２０には、電流が流れるようになっているため、増幅用
トランジスタ１１３とバイアス用トランジスタ１２０
は、ソースフォロワ回路として機能している。
変換素子１１１のｎチャネル型端子の電位が出力されて
いる状態において、バイアス信号線（ＢＳ）には、電位
が与えられている。つまり、バイアス用トランジスタ１
２０には、電流が流れるようになっているため、増幅用
トランジスタ１１３とバイアス用トランジスタ１２０
は、ソースフォロワ回路として機能している。
【０１６０】図１３では、光電変換素子１１１のｐチャ
ネル型端子が接続されている配線、つまり、電源基準線
１２１は、光電変換素子側電源線と呼ぶこともできる。
また、光電変換素子側電源線の電位は、光電変換素子１
１１の向きによって変わる。図１３では、光電変換素子
側電源線には、光電変換素子１１１のｐチャネル型端子
が接続されており、その電位は基準電位０Ｖである。そ
のため、図１３では、光電変換素子側電源線を電源基準
線と呼んでいる。
ネル型端子が接続されている配線、つまり、電源基準線
１２１は、光電変換素子側電源線と呼ぶこともできる。
また、光電変換素子側電源線の電位は、光電変換素子１
１１の向きによって変わる。図１３では、光電変換素子
側電源線には、光電変換素子１１１のｐチャネル型端子
が接続されており、その電位は基準電位０Ｖである。そ
のため、図１３では、光電変換素子側電源線を電源基準
線と呼んでいる。
【０１６１】同様に、図１３では、センサリセット用ト
ランジスタ１１４が接続されている配線、つまり、セン
サ用電源線（ＶＢｉ）は、リセット側電源線と呼ぶこと
もできる。リセット側電源線の電位は、光電変換素子１
１１の向きによって変わる。図１３では、リセット側電
源線には、センサリセット用トランジスタ１１４を介し
て、光電変換素子１１１のｎチャネル側端子が接続され
ており、その電位は電源電位Ｖｄｄである。そのため、
図１３では、リセット側電源線を電源線と呼んでいる。
ランジスタ１１４が接続されている配線、つまり、セン
サ用電源線（ＶＢｉ）は、リセット側電源線と呼ぶこと
もできる。リセット側電源線の電位は、光電変換素子１
１１の向きによって変わる。図１３では、リセット側電
源線には、センサリセット用トランジスタ１１４を介し
て、光電変換素子１１１のｎチャネル側端子が接続され
ており、その電位は電源電位Ｖｄｄである。そのため、
図１３では、リセット側電源線を電源線と呼んでいる。
【０１６２】なお、光電変換素子１１１をリセットする
動作は、光電変換素子１１１に逆バイアス電圧が与えら
れる動作と同じである。よって、光電変換素子１１１の
向きによって、光電変換素子側電源線とリセット側電源
線の電位の大小関係は変化する。
動作は、光電変換素子１１１に逆バイアス電圧が与えら
れる動作と同じである。よって、光電変換素子１１１の
向きによって、光電変換素子側電源線とリセット側電源
線の電位の大小関係は変化する。
【０１６３】次に、図１４に基本的なソースフォロワ回
路の例を示す。図１４では、ｎチャネル型トランジスタ
を用いた場合について示すが、ｐチャネル型トランジス
タを用いてソースフォロワ回路を構成することも出来
る。
路の例を示す。図１４では、ｎチャネル型トランジスタ
を用いた場合について示すが、ｐチャネル型トランジス
タを用いてソースフォロワ回路を構成することも出来
る。
【０１６４】増幅側電源線１３０には、電源電位Ｖｄｄ
が与えられており、電源線１２２には、基準電位０Ｖが
与えられている。増幅用トランジスタ１１３のドレイン
領域は増幅側電源線１３０に接続され、増幅用トランジ
スタ１１３のソース領域はバイアス用トランジスタ１２
０のドレイン領域に接続されている。バイアス用トラン
ジスタ１２０のソース領域は、電源線１２２に接続され
ている。
が与えられており、電源線１２２には、基準電位０Ｖが
与えられている。増幅用トランジスタ１１３のドレイン
領域は増幅側電源線１３０に接続され、増幅用トランジ
スタ１１３のソース領域はバイアス用トランジスタ１２
０のドレイン領域に接続されている。バイアス用トラン
ジスタ１２０のソース領域は、電源線１２２に接続され
ている。
【０１６５】バイアス用トランジスタ１２０のゲート電
極には、バイアス電位Ｖｂが与えられ、バイアス用トラ
ンジスタ１２０には、バイアス電流Ｉｂが流れている。
バイアス用トランジスタ１２０は、定電流源として動作
する。
極には、バイアス電位Ｖｂが与えられ、バイアス用トラ
ンジスタ１２０には、バイアス電流Ｉｂが流れている。
バイアス用トランジスタ１２０は、定電流源として動作
する。
【０１６６】図１４において、増幅用トランジスタ１１
３のゲート電極が、入力端子１３１である。よって、増
幅用トランジスタ１１３のゲート電極には、入力電位Ｖ
ｉｎが加えられる。また、増幅用トランジスタ１１３の
ソース領域が出力端子１３２である。よって、増幅用ト
ランジスタ１１３のソース領域の電位が、出力電位Ｖｏ
ｕｔとなる。この際、ソースフォロワ回路の電位の入出
力関係は、Ｖｏｕｔ＝Ｖｉｎ−Ｖｂとなる。
３のゲート電極が、入力端子１３１である。よって、増
幅用トランジスタ１１３のゲート電極には、入力電位Ｖ
ｉｎが加えられる。また、増幅用トランジスタ１１３の
ソース領域が出力端子１３２である。よって、増幅用ト
ランジスタ１１３のソース領域の電位が、出力電位Ｖｏ
ｕｔとなる。この際、ソースフォロワ回路の電位の入出
力関係は、Ｖｏｕｔ＝Ｖｉｎ−Ｖｂとなる。
【０１６７】なお、図１４においては、センサ選択用ト
ランジスタ１１２は、導通状態であることを想定し、省
略されている。また光電変換素子１１１のｎチャネル型
端子の電位は、入力電位Ｖｉｎ（増幅用トランジスタ１
１３のゲート電位、つまり入力端子１３１の電位）に対
応する。センサ信号出力線（ＳＳｉ）の電位は、出力電
位Ｖｏｕｔ（増幅用トランジスタ１１３のソース電位、
つまり出力端子１３２の電位）に対応する。センサ用電
源線（ＶＢｉ）は、増幅側電源線１３０に対応する。
ランジスタ１１２は、導通状態であることを想定し、省
略されている。また光電変換素子１１１のｎチャネル型
端子の電位は、入力電位Ｖｉｎ（増幅用トランジスタ１
１３のゲート電位、つまり入力端子１３１の電位）に対
応する。センサ信号出力線（ＳＳｉ）の電位は、出力電
位Ｖｏｕｔ（増幅用トランジスタ１１３のソース電位、
つまり出力端子１３２の電位）に対応する。センサ用電
源線（ＶＢｉ）は、増幅側電源線１３０に対応する。
【０１６８】従って、図１４において、光電変換素子１
１１のｎチャネル型端子の電位をＶｐｄとし、バイアス
信号線（ＢＳ）の電位、つまり、バイアス電位をＶｂと
し、センサ信号出力線（ＳＳｉ）の電位をＶｏｕｔとす
る。また、電源基準線１２１と電源線１２２の電位を０
Ｖとすると、Ｖｏｕｔ＝Ｖｐｄ−Ｖｂとなる。よって、
光電変換素子１１１のｎチャネル型端子の電位Ｖｐｄが
変化すると、Ｖｏｕｔも変化することになり、Ｖｐｄの
変化を信号として出力する。よって、光電変換素子１１
１は、光強度を読み取ることが出来る。
１１のｎチャネル型端子の電位をＶｐｄとし、バイアス
信号線（ＢＳ）の電位、つまり、バイアス電位をＶｂと
し、センサ信号出力線（ＳＳｉ）の電位をＶｏｕｔとす
る。また、電源基準線１２１と電源線１２２の電位を０
Ｖとすると、Ｖｏｕｔ＝Ｖｐｄ−Ｖｂとなる。よって、
光電変換素子１１１のｎチャネル型端子の電位Ｖｐｄが
変化すると、Ｖｏｕｔも変化することになり、Ｖｐｄの
変化を信号として出力する。よって、光電変換素子１１
１は、光強度を読み取ることが出来る。
【０１６９】次に、画素１０２での信号のタイミングチ
ャートを図１５に示す。
ャートを図１５に示す。
【０１７０】始めに、センサリセット信号線（ＳＲ１〜
ＳＲｙ）を制御し、センサリセット用トランジスタ１１
４を導通状態にする。
ＳＲｙ）を制御し、センサリセット用トランジスタ１１
４を導通状態にする。
【０１７１】次に、光電変換素子１１１のｎチャネル型
端子の電位は、センサ用電源線（ＶＢｉ）の電位である
電源電位Ｖｄｄにまで充電される。すなわち、画素１０
２がリセットされる。それから、センサリセット信号線
（ＳＲ１〜ＳＲｙ）を制御し、センサリセット用トラン
ジスタ１１４を非導通状態にする。
端子の電位は、センサ用電源線（ＶＢｉ）の電位である
電源電位Ｖｄｄにまで充電される。すなわち、画素１０
２がリセットされる。それから、センサリセット信号線
（ＳＲ１〜ＳＲｙ）を制御し、センサリセット用トラン
ジスタ１１４を非導通状態にする。
【０１７２】その後、光電変換素子１１１に光が照射さ
れていると、光強度に応じた電荷が光電変換素子１１１
に発生する。そして、リセットにより充電された電荷
が、徐々に放電され、光電変換素子１１１のｎチャネル
型端子の電位が低くなってくる。
れていると、光強度に応じた電荷が光電変換素子１１１
に発生する。そして、リセットにより充電された電荷
が、徐々に放電され、光電変換素子１１１のｎチャネル
型端子の電位が低くなってくる。
【０１７３】図１２に示すように、光電変換素子１１１
に明るい光が照射されている場合は、放電される量が多
いため、光電変換素子１１１のｎチャネル型端子の電位
は低くなる。光電変換素子１１１に暗い光が照射されて
いる場合は、放電される量が少なく、光電変換素子１１
１のｎチャネル型端子の電位は、明るい光が照射されて
いる場合に比べると、あまり低くならない。
に明るい光が照射されている場合は、放電される量が多
いため、光電変換素子１１１のｎチャネル型端子の電位
は低くなる。光電変換素子１１１に暗い光が照射されて
いる場合は、放電される量が少なく、光電変換素子１１
１のｎチャネル型端子の電位は、明るい光が照射されて
いる場合に比べると、あまり低くならない。
【０１７４】そして、ある時点において、センサ選択用
トランジスタ１１２を導通状態にして、光電変換素子１
１１のｎチャネル型端子の電位を信号として読み出す。
この信号は、光電変換素子１１１に照射された光の強度
に比例している。そして、再びセンサリセット用トラン
ジスタ１１４を導通状態にして光電変換素子１１１をリ
セットし、上述の動作を繰り返していく。
トランジスタ１１２を導通状態にして、光電変換素子１
１１のｎチャネル型端子の電位を信号として読み出す。
この信号は、光電変換素子１１１に照射された光の強度
に比例している。そして、再びセンサリセット用トラン
ジスタ１１４を導通状態にして光電変換素子１１１をリ
セットし、上述の動作を繰り返していく。
【０１７５】但し、非常に明るい光が照射された場合
は、光電変換素子１１１の電荷の放電される量が非常に
多いため、光電変換素子１１１のｎチャネル型端子の電
位は、非常に低下してしまう。しかし、光電変換素子１
１１のｎチャネル型端子の電位は、光電変換素子１１１
のｐチャネル型端子、つまり電源基準線１２１の電位よ
り低くなることはない。
は、光電変換素子１１１の電荷の放電される量が非常に
多いため、光電変換素子１１１のｎチャネル型端子の電
位は、非常に低下してしまう。しかし、光電変換素子１
１１のｎチャネル型端子の電位は、光電変換素子１１１
のｐチャネル型端子、つまり電源基準線１２１の電位よ
り低くなることはない。
【０１７６】また、非常に明るい光が照射された場合
は、光電変換素子１１１のｎチャネル型端子の電位が低
くなってくるが、その電位が電源基準線１２１の電位ま
で低くなると、電位は変化しなくなる。このような状況
を飽和と呼ぶ。飽和すると、光電変換素子１１１のｎチ
ャネル型端子の電位が変化しなくなってしまうため、正
しい光強度に応じた信号を出力できない。よって、正常
に動作させるためには、光電変換素子１１１が飽和しな
いようにして、動作させる必要がある。
は、光電変換素子１１１のｎチャネル型端子の電位が低
くなってくるが、その電位が電源基準線１２１の電位ま
で低くなると、電位は変化しなくなる。このような状況
を飽和と呼ぶ。飽和すると、光電変換素子１１１のｎチ
ャネル型端子の電位が変化しなくなってしまうため、正
しい光強度に応じた信号を出力できない。よって、正常
に動作させるためには、光電変換素子１１１が飽和しな
いようにして、動作させる必要がある。
【０１７７】また、画素１０２がリセットされてから、
信号を出力する時までの期間は、蓄積時間と呼ばれる。
蓄積時間とは、イメージセンサの受光部に光を照射し、
信号を蓄積している時間のことであり、露光時間ともよ
ばれる。蓄積時間において、光電変換素子１１１は、光
電変換素子１１１に照射された光によって生成される電
荷を蓄積している。
信号を出力する時までの期間は、蓄積時間と呼ばれる。
蓄積時間とは、イメージセンサの受光部に光を照射し、
信号を蓄積している時間のことであり、露光時間ともよ
ばれる。蓄積時間において、光電変換素子１１１は、光
電変換素子１１１に照射された光によって生成される電
荷を蓄積している。
【０１７８】よって、蓄積時間が異なると、たとえ同じ
光強度であっても、光によって生成される電荷の総量が
異なるため、信号値も異なってしまう。例えば、強い光
が光電変換素子１１１に照射された場合は、短い蓄積時
間で飽和してしまう。また、弱い光が光電変換素子１１
１に照射された場合であっても、蓄積時間が長いと、い
ずれは飽和状態に達する。つまり、信号は、光電変換素
子１１１に照射される光の強さと蓄積時間との積によっ
て決定する。
光強度であっても、光によって生成される電荷の総量が
異なるため、信号値も異なってしまう。例えば、強い光
が光電変換素子１１１に照射された場合は、短い蓄積時
間で飽和してしまう。また、弱い光が光電変換素子１１
１に照射された場合であっても、蓄積時間が長いと、い
ずれは飽和状態に達する。つまり、信号は、光電変換素
子１１１に照射される光の強さと蓄積時間との積によっ
て決定する。
【０１７９】なお、本実施例は、実施の形態及び実施例
１乃至実施例４と自由に組み合わせることが可能であ
る。
１乃至実施例４と自由に組み合わせることが可能であ
る。
【０１８０】（実施例５）本実施例では、本発明の半導
体装置の回路構成の一例を図１９に示す。本実施例で
は、発光素子と光電変換素子、並びに複数のトランジス
タを一画素中に設けた半導体装置について説明する。本
実施例の半導体装置は、イメージセンサ機能と表示機能
の２つの機能を有する。
体装置の回路構成の一例を図１９に示す。本実施例で
は、発光素子と光電変換素子、並びに複数のトランジス
タを一画素中に設けた半導体装置について説明する。本
実施例の半導体装置は、イメージセンサ機能と表示機能
の２つの機能を有する。
【０１８１】本実施例では、ソース信号線駆動回路１２
０と、ゲート信号線駆動回路１２２と、画素部１０３
と、センサ用ソース信号線駆動回路１２１と、センサ用
ゲート信号線駆動回路１２３とを有している。
０と、ゲート信号線駆動回路１２２と、画素部１０３
と、センサ用ソース信号線駆動回路１２１と、センサ用
ゲート信号線駆動回路１２３とを有している。
【０１８２】ソース信号線駆動回路１２０は、シフトレ
ジスタ１２０ａ、ラッチ（Ａ）１２０ｂ、ラッチ（Ｂ）
１２０ｃを有する。また、ゲート信号線駆動回路１２２
は、シフトレジスタ１２２ａ、バッファ１２２ｂを有す
る。必要であればサンプリング回路とシフトレジスタと
の間にレベルシフタ回路を設けてもよい。
ジスタ１２０ａ、ラッチ（Ａ）１２０ｂ、ラッチ（Ｂ）
１２０ｃを有する。また、ゲート信号線駆動回路１２２
は、シフトレジスタ１２２ａ、バッファ１２２ｂを有す
る。必要であればサンプリング回路とシフトレジスタと
の間にレベルシフタ回路を設けてもよい。
【０１８３】また、ソース信号線駆動回路１２０は、ラ
ッチ（Ａ）１２０ｂとラッチ（Ｂ）の代わりにレベルシ
フタとサンプリング回路を有していてもよい。
ッチ（Ａ）１２０ｂとラッチ（Ｂ）の代わりにレベルシ
フタとサンプリング回路を有していてもよい。
【０１８４】センサ用ソース信号線駆動回路１２１は、
シフトレジスタ１２１ａと、サンプル＆ホールド回路１
２１ｂと、信号出力線用駆動回路１２１ｃと、バッファ
１２１ｄを有する。また、センサ用ゲート信号線駆動回
路１２３は、シフトレジスタ１２３ａと、バッファ１２
３ｂを有する。
シフトレジスタ１２１ａと、サンプル＆ホールド回路１
２１ｂと、信号出力線用駆動回路１２１ｃと、バッファ
１２１ｄを有する。また、センサ用ゲート信号線駆動回
路１２３は、シフトレジスタ１２３ａと、バッファ１２
３ｂを有する。
【０１８５】また、本実施例において、画素部１０３は
複数の画素を有する。また、本実施例では画素部１０３
と駆動回路部１０１の構成のみを示しているが、さらに
メモリやマイクロプロセッサを形成してもよい。
複数の画素を有する。また、本実施例では画素部１０３
と駆動回路部１０１の構成のみを示しているが、さらに
メモリやマイクロプロセッサを形成してもよい。
【０１８６】なお、本実施例は、実施の形態と自由に組
み合わせることが可能である。
み合わせることが可能である。
【０１８７】（実施例６）本実施例では、実施例５で説
明した発光素子と光電変換素子、並びに複数のトランジ
スタを一画素中に設けた半導体装置について、図２０、
図２１を用いて説明する。
明した発光素子と光電変換素子、並びに複数のトランジ
スタを一画素中に設けた半導体装置について、図２０、
図２１を用いて説明する。
【０１８８】画素部１０３はソース信号線（Ｓ１〜Ｓ
ｘ）、電源供給線（Ｖ１〜Ｖｘ）、選択信号線（ＥＧ１
〜ＥＧｙ）、リセット信号線（ＥＲ１〜ＥＲｙ）、セン
サ選択信号線（ＳＧ１〜ＳＧｙ）、センサリセット信号
線（ＳＲ１〜ＳＲｙ）、センサ用信号出力線（ＳＳ１〜
ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有して
いる。
ｘ）、電源供給線（Ｖ１〜Ｖｘ）、選択信号線（ＥＧ１
〜ＥＧｙ）、リセット信号線（ＥＲ１〜ＥＲｙ）、セン
サ選択信号線（ＳＧ１〜ＳＧｙ）、センサリセット信号
線（ＳＲ１〜ＳＲｙ）、センサ用信号出力線（ＳＳ１〜
ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有して
いる。
【０１８９】画素部１０３は複数の画素１０２を有して
いる。画素１０２は、ソース信号線（Ｓ１〜Ｓｘ）のい
ずれか１つと、電源供給線（Ｖ１〜Ｖｘ）のいずれか１
つと、選択信号線（ＥＧ１〜ＥＧｙ）のいずれか１つ
と、リセット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つ
と、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１
つと、センサリセット信号線（ＳＲ１〜ＳＲｙ）のいず
れか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）の
いずれか１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）の
いずれか１つを有している。また、画素１０２は、選択
用トランジスタ１１６と、駆動用トランジスタ１１９
と、リセット用トランジスタ１１７と、センサ選択用ト
ランジスタ１１２と、増幅用トランジスタ１１３と、セ
ンサリセット用トランジスタ１１４とを有している。
いる。画素１０２は、ソース信号線（Ｓ１〜Ｓｘ）のい
ずれか１つと、電源供給線（Ｖ１〜Ｖｘ）のいずれか１
つと、選択信号線（ＥＧ１〜ＥＧｙ）のいずれか１つ
と、リセット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つ
と、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１
つと、センサリセット信号線（ＳＲ１〜ＳＲｙ）のいず
れか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）の
いずれか１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）の
いずれか１つを有している。また、画素１０２は、選択
用トランジスタ１１６と、駆動用トランジスタ１１９
と、リセット用トランジスタ１１７と、センサ選択用ト
ランジスタ１１２と、増幅用トランジスタ１１３と、セ
ンサリセット用トランジスタ１１４とを有している。
【０１９０】バイアス用トランジスタ１２０のソース領
域およびドレイン領域は、一方はセンサ用信号出力線
（ＳＳ１〜ＳＳｘ）に接続されており、もう一方は電源
線１２２に接続されている。またバイアス用トランジス
タ１２０のゲート電極は、バイアス用信号線（ＢＳ）に
接続されている。
域およびドレイン領域は、一方はセンサ用信号出力線
（ＳＳ１〜ＳＳｘ）に接続されており、もう一方は電源
線１２２に接続されている。またバイアス用トランジス
タ１２０のゲート電極は、バイアス用信号線（ＢＳ）に
接続されている。
【０１９１】図２１には、図２０で示した画素部におけ
るｉ行目ｊ列目の画素（ｉ、ｊ）を示す。
るｉ行目ｊ列目の画素（ｉ、ｊ）を示す。
【０１９２】フォトダイオード１１１は、ｎチャネル型
端子、ｐチャネル型端子、およびｎチャネル型端子とｐ
チャネル型端子の間に設けられている光電変換層を有し
ている。ｐチャネル型端子、ｎチャネル型端子の一方
は、電源基準線１２１に接続されており、もう一方は増
幅用トランジスタ１１３のゲート電極に接続されてい
る。
端子、ｐチャネル型端子、およびｎチャネル型端子とｐ
チャネル型端子の間に設けられている光電変換層を有し
ている。ｐチャネル型端子、ｎチャネル型端子の一方
は、電源基準線１２１に接続されており、もう一方は増
幅用トランジスタ１１３のゲート電極に接続されてい
る。
【０１９３】センサ選択用トランジスタ１１２のゲート
電極はセンサ選択信号線（ＳＧｊ）に接続されている。
そしてセンサ選択用トランジスタ１１２のソース領域と
ドレイン領域は、一方は増幅用トランジスタ１１３のソ
ース領域に接続されており、もう一方はセンサ用信号出
力線（ＳＳｉ）に接続されている。センサ選択用トラン
ジスタ１１２は、フォトダイオード１１１の信号を出力
するときのスイッチング素子として機能するトランジス
タである。
電極はセンサ選択信号線（ＳＧｊ）に接続されている。
そしてセンサ選択用トランジスタ１１２のソース領域と
ドレイン領域は、一方は増幅用トランジスタ１１３のソ
ース領域に接続されており、もう一方はセンサ用信号出
力線（ＳＳｉ）に接続されている。センサ選択用トラン
ジスタ１１２は、フォトダイオード１１１の信号を出力
するときのスイッチング素子として機能するトランジス
タである。
【０１９４】増幅用トランジスタ１１３のドレイン領域
はセンサ用電源線（ＶＢｉ）に接続されている。そして
増幅用トランジスタ１１３のソース領域はセンサ選択用
トランジスタ１１２のソース領域又はドレイン領域に接
続されている。増幅用トランジスタ１１３は、バイアス
用トランジスタ１２０とソースフォロワ回路を形成す
る。そのため、増幅用トランジスタ１１３とバイアス用
トランジスタ１２０の極性は同じである方がよい。
はセンサ用電源線（ＶＢｉ）に接続されている。そして
増幅用トランジスタ１１３のソース領域はセンサ選択用
トランジスタ１１２のソース領域又はドレイン領域に接
続されている。増幅用トランジスタ１１３は、バイアス
用トランジスタ１２０とソースフォロワ回路を形成す
る。そのため、増幅用トランジスタ１１３とバイアス用
トランジスタ１２０の極性は同じである方がよい。
【０１９５】センサリセット用トランジスタ１１４のゲ
ート電極は、センサリセット信号線（ＳＲj）に接続さ
れている。センサリセット用トランジスタ１１４のソー
ス領域とドレイン領域は、一方はセンサ用電源線（ＶＢ
ｉ）に接続されており、もう一方は、フォトダイオード
１１１及び増幅用トランジスタ１１３のゲート電極に接
続されている。センサリセット用トランジスタ１１４
は、フォトダイオード１１１を初期化（リセット）する
ための素子として機能するトランジスタである。
ート電極は、センサリセット信号線（ＳＲj）に接続さ
れている。センサリセット用トランジスタ１１４のソー
ス領域とドレイン領域は、一方はセンサ用電源線（ＶＢ
ｉ）に接続されており、もう一方は、フォトダイオード
１１１及び増幅用トランジスタ１１３のゲート電極に接
続されている。センサリセット用トランジスタ１１４
は、フォトダイオード１１１を初期化（リセット）する
ための素子として機能するトランジスタである。
【０１９６】発光素子１１５は陽極と陰極と、陽極と陰
極との間に設けられた有機化合物層とからなる。陽極が
駆動用トランジスタ１１６のソース領域またはドレイン
領域と接続している場合、陽極が画素電極となり、また
陰極が対向電極となる。逆に陰極が駆動用トランジスタ
１１６のソース領域またはドレイン領域と接続している
場合、陰極が画素電極となり、陽極が対向電極となる。
極との間に設けられた有機化合物層とからなる。陽極が
駆動用トランジスタ１１６のソース領域またはドレイン
領域と接続している場合、陽極が画素電極となり、また
陰極が対向電極となる。逆に陰極が駆動用トランジスタ
１１６のソース領域またはドレイン領域と接続している
場合、陰極が画素電極となり、陽極が対向電極となる。
【０１９７】選択用トランジスタ１１６のゲート電極は
選択信号線（ＥＧｊ）に接続されている。そして選択用
トランジスタ１１６のソース領域とドレイン領域は、一
方がソース信号線（Ｓｉ）に、もう一方が駆動用トラン
ジスタ１１６のゲート電極に接続されている。選択用ト
ランジスタ１１６は、画素（ｉ、ｊ）に信号を書き込む
ときのスイッチング素子として機能するトランジスタで
ある。
選択信号線（ＥＧｊ）に接続されている。そして選択用
トランジスタ１１６のソース領域とドレイン領域は、一
方がソース信号線（Ｓｉ）に、もう一方が駆動用トラン
ジスタ１１６のゲート電極に接続されている。選択用ト
ランジスタ１１６は、画素（ｉ、ｊ）に信号を書き込む
ときのスイッチング素子として機能するトランジスタで
ある。
【０１９８】駆動用トランジスタ１１６のソース領域と
ドレイン領域は、一方が電源供給線（Ｖｉ）に、もう一
方が発光素子１１５に接続されている。コンデンサ１１
８は駆動用トランジスタ１１６のゲート電極と電源供給
線（Ｖｉ）に接続して設けられている。駆動用トランジ
スタ１１６は、発光素子１１５に供給する電流を制御す
るための素子（電流制御素子）として機能するトランジ
スタである。
ドレイン領域は、一方が電源供給線（Ｖｉ）に、もう一
方が発光素子１１５に接続されている。コンデンサ１１
８は駆動用トランジスタ１１６のゲート電極と電源供給
線（Ｖｉ）に接続して設けられている。駆動用トランジ
スタ１１６は、発光素子１１５に供給する電流を制御す
るための素子（電流制御素子）として機能するトランジ
スタである。
【０１９９】リセット用トランジスタ１１７のソース領
域とドレイン領域は、一方は電源供給線（Ｖｉ）に接続
され、もう一方は駆動用トランジスタ１１６のゲート電
極に接続されている。リセット用トランジスタ１１７の
ゲート電極は、リセット信号線（ＥＲj）に接続されて
いる。リセット用トランジスタ１１７は、画素（ｉ、
ｊ）に書き込まれた信号を消去（リセット）するための
素子として機能するトランジスタである。
域とドレイン領域は、一方は電源供給線（Ｖｉ）に接続
され、もう一方は駆動用トランジスタ１１６のゲート電
極に接続されている。リセット用トランジスタ１１７の
ゲート電極は、リセット信号線（ＥＲj）に接続されて
いる。リセット用トランジスタ１１７は、画素（ｉ、
ｊ）に書き込まれた信号を消去（リセット）するための
素子として機能するトランジスタである。
【０２００】本実施例の半導体装置は、光電変換素子と
発光素子のそれぞれを制御するための複数のトランジス
タが設けられている。光電変換素子により読み取られた
被写体の情報は、同じ画素に設けられた発光素子により
表示される。
発光素子のそれぞれを制御するための複数のトランジス
タが設けられている。光電変換素子により読み取られた
被写体の情報は、同じ画素に設けられた発光素子により
表示される。
【０２０１】なお、本実施例は、実施の形態および実施
例１乃至実施例４と自由に組み合わせることが可能であ
る。
例１乃至実施例４と自由に組み合わせることが可能であ
る。
【０２０２】（実施例７）本実施例では、実施例５と実
施例６において説明した発光素子と光電変換素子、並び
に複数のトランジスタを一画素中に設けた半導体装置の
断面構造（但し封止前の状態）について説明する。な
お、本実施例の半導体装置の作製方法は、実施の形態２
の半導体装置の作製方法と途中まで同じであるので、図
４〜図６と同一の符号が付してある部分は、実施の形態
１を参考にするとよい。
施例６において説明した発光素子と光電変換素子、並び
に複数のトランジスタを一画素中に設けた半導体装置の
断面構造（但し封止前の状態）について説明する。な
お、本実施例の半導体装置の作製方法は、実施の形態２
の半導体装置の作製方法と途中まで同じであるので、図
４〜図６と同一の符号が付してある部分は、実施の形態
１を参考にするとよい。
【０２０３】図１６において、６０００は絶縁表面を有
する基板であり、６００１は下地膜である。下地膜６０
０１上には光電変換素子１１１、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４が形成されている。また、発光素子１１５
と、該発光素子１１５を制御するスイッチング用トラン
ジスタ１１６と、駆動用トランジスタ１１９とが形成さ
れている。なお、各トランジスタは公知の如何なる構造
のトランジスタを用いてもよい。
する基板であり、６００１は下地膜である。下地膜６０
０１上には光電変換素子１１１、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４が形成されている。また、発光素子１１５
と、該発光素子１１５を制御するスイッチング用トラン
ジスタ１１６と、駆動用トランジスタ１１９とが形成さ
れている。なお、各トランジスタは公知の如何なる構造
のトランジスタを用いてもよい。
【０２０４】絶縁表面を有する基板６０００上に形成さ
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、６０２３はゲート電極、６
００８はゲート絶縁膜、６０３７はｐ型の不純物領域か
らなるソース領域及びドレイン領域、６０４２はソース
配線、６０４３はドレイン配線である。
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、６０２３はゲート電極、６
００８はゲート絶縁膜、６０３７はｐ型の不純物領域か
らなるソース領域及びドレイン領域、６０４２はソース
配線、６０４３はドレイン配線である。
【０２０５】選択用トランジスタ１１２において、６０
２４はゲート電極、６００８はゲート絶縁膜、６０３８
はｐ型の不純物領域からなるソース領域及びドレイン領
域、６０４４はソース配線、６０４５はドレイン配線で
ある。
２４はゲート電極、６００８はゲート絶縁膜、６０３８
はｐ型の不純物領域からなるソース領域及びドレイン領
域、６０４４はソース配線、６０４５はドレイン配線で
ある。
【０２０６】リセット用トランジスタ１１４において、
６０２５はゲート電極、６００８はゲート絶縁膜、６０
１９はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、６０３０はＬＤＤ領域（ライトドープドレイン
領域）、６０４６はソース配線、６０４７はドレイン配
線である。
６０２５はゲート電極、６００８はゲート絶縁膜、６０
１９はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、６０３０はＬＤＤ領域（ライトドープドレイン
領域）、６０４６はソース配線、６０４７はドレイン配
線である。
【０２０７】光電変換素子１１１において、６０３６は
ｐ型の不純物領域からなるｐ型半導体層、６０２０ｂは
ｎ型の不純物領域からなるｎ型半導体層、６０５４は非
晶質半導体膜からなる光電変換層（ｉ層）である。
ｐ型の不純物領域からなるｐ型半導体層、６０２０ｂは
ｎ型の不純物領域からなるｎ型半導体層、６０５４は非
晶質半導体膜からなる光電変換層（ｉ層）である。
【０２０８】スイッチング用トランジスタ１１６におい
て、６０２６はゲート電極、６００８はゲート絶縁膜、
６０２１はｎ型の不純物領域からなるソース領域及びド
レイン領域、６０３１はＬＤＤ領域（ライトドープドレ
イン領域）、６０５０はソース配線、６０５１はドレイ
ン配線である。
て、６０２６はゲート電極、６００８はゲート絶縁膜、
６０２１はｎ型の不純物領域からなるソース領域及びド
レイン領域、６０３１はＬＤＤ領域（ライトドープドレ
イン領域）、６０５０はソース配線、６０５１はドレイ
ン配線である。
【０２０９】駆動用トランジスタ１１９において、６０
２７はゲート電極、６００８はゲート絶縁膜、６０３９
はｐ型の不純物領域からなるソース領域及びドレイン領
域、６０５２はドレイン配線、６０５３はソース配線で
ある。
２７はゲート電極、６００８はゲート絶縁膜、６０３９
はｐ型の不純物領域からなるソース領域及びドレイン領
域、６０５２はドレイン配線、６０５３はソース配線で
ある。
【０２１０】そして、増幅用トランジスタ１１３、選択
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、層間絶縁膜６０４１が設けられ
ている。
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、層間絶縁膜６０４１が設けられ
ている。
【０２１１】次いで、駆動用トランジスタ１１９のドレ
イン配線６０５２に接するように画素電極６０５８が設
けられている。画素電極６０５８は、発光素子１１５の
陽極として機能し、仕事関数の大きい導電膜、代表的に
は、酸化物導電膜が用いられる。酸化物導電膜として
は、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれ
らの化合物を用いればよい。
イン配線６０５２に接するように画素電極６０５８が設
けられている。画素電極６０５８は、発光素子１１５の
陽極として機能し、仕事関数の大きい導電膜、代表的に
は、酸化物導電膜が用いられる。酸化物導電膜として
は、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれ
らの化合物を用いればよい。
【０２１２】６０６０は有機化合物層である。有機化合
物層６０６０には、公知の如何なる材料を用いることが
できる。６０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。
物層６０６０には、公知の如何なる材料を用いることが
できる。６０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。
【０２１３】画素電極（陽極）６０５８、有機化合物層
６０６０及び陰極６０６１からなる積層体が発光素子１
１５である。また、６０６２は保護膜（パッシベーショ
ン膜）である。保護膜６０６２としては、炭素膜、窒化
珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、
該絶縁膜を単層もしくは積層で用いる。
６０６０及び陰極６０６１からなる積層体が発光素子１
１５である。また、６０６２は保護膜（パッシベーショ
ン膜）である。保護膜６０６２としては、炭素膜、窒化
珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、
該絶縁膜を単層もしくは積層で用いる。
【０２１４】なお、本実施例は、実施の形態および実施
例１乃至実施例６と自由に組み合わせることが可能であ
る。
例１乃至実施例６と自由に組み合わせることが可能であ
る。
【０２１５】（実施例８）本実施例では、実施例５と実
施例６において説明した発光素子と光電変換素子、並び
に複数のトランジスタを一画素中に設けた半導体装置の
断面構造（但し封止前の状態）について、実施例７とは
異なる例について説明する。なお、本実施例の半導体装
置の作製方法は、実施の形態２の半導体装置の作製方法
と途中まで同じであるので、図４〜図６と同一の符号が
付してある部分は、実施の形態２を参考にするとよい。
施例６において説明した発光素子と光電変換素子、並び
に複数のトランジスタを一画素中に設けた半導体装置の
断面構造（但し封止前の状態）について、実施例７とは
異なる例について説明する。なお、本実施例の半導体装
置の作製方法は、実施の形態２の半導体装置の作製方法
と途中まで同じであるので、図４〜図６と同一の符号が
付してある部分は、実施の形態２を参考にするとよい。
【０２１６】図１７において、４０００は絶縁表面を有
する基板であり、４００１は下地膜である。下地膜４０
０１上には光電変換素子１１１、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４が形成されている。また、発光素子１１５
と、該発光素子１１５を制御するスイッチング用トラン
ジスタ１１６と、駆動用トランジスタ１１９とが形成さ
れている。なお、各トランジスタは公知の如何なる構造
のトランジスタを用いてもよい。本実施例では、各トラ
ンジスタをすべてトップゲート型のトランジスタで形成
した例を示すが、ボトムゲート型のトランジスタを用い
ることも可能である。
する基板であり、４００１は下地膜である。下地膜４０
０１上には光電変換素子１１１、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４が形成されている。また、発光素子１１５
と、該発光素子１１５を制御するスイッチング用トラン
ジスタ１１６と、駆動用トランジスタ１１９とが形成さ
れている。なお、各トランジスタは公知の如何なる構造
のトランジスタを用いてもよい。本実施例では、各トラ
ンジスタをすべてトップゲート型のトランジスタで形成
した例を示すが、ボトムゲート型のトランジスタを用い
ることも可能である。
【０２１７】絶縁表面を有する基板４０００上に形成さ
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、４０２７はゲート電極、４
０６０はゲート絶縁膜、４０３９はｐ型の不純物領域か
らなるソース領域及びドレイン領域、４０４６はソース
配線、４０４７はドレイン配線である。
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、４０２７はゲート電極、４
０６０はゲート絶縁膜、４０３９はｐ型の不純物領域か
らなるソース領域及びドレイン領域、４０４６はソース
配線、４０４７はドレイン配線である。
【０２１８】選択用トランジスタ１１２において、４０
２８はゲート電極、４０６０はゲート絶縁膜、４０４０
はｐ型の不純物領域からなるソース領域及びドレイン領
域、４０４８はソース配線、４０４９はドレイン配線で
ある。
２８はゲート電極、４０６０はゲート絶縁膜、４０４０
はｐ型の不純物領域からなるソース領域及びドレイン領
域、４０４８はソース配線、４０４９はドレイン配線で
ある。
【０２１９】リセット用トランジスタ１１４において、
４０２９はゲート電極、４０６０はゲート絶縁膜、４０
２３はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、４０３５はＬＤＤ領域（ライトドープドレイン
領域）、４０５０はソース配線、４０５１はドレイン配
線である。
４０２９はゲート電極、４０６０はゲート絶縁膜、４０
２３はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、４０３５はＬＤＤ領域（ライトドープドレイン
領域）、４０５０はソース配線、４０５１はドレイン配
線である。
【０２２０】光電変換素子１１１において、４０４１は
ｐ型の不純物領域からなるｐ型半導体層、４０２４はｎ
型の不純物領域からなるｎ型半導体層、４０１１は非晶
質半導体膜からなる光電変換層（ｉ層）である。
ｐ型の不純物領域からなるｐ型半導体層、４０２４はｎ
型の不純物領域からなるｎ型半導体層、４０１１は非晶
質半導体膜からなる光電変換層（ｉ層）である。
【０２２１】スイッチング用トランジスタ１１６におい
て、４０３１はゲート電極、４０６０はゲート絶縁膜、
４０２５はｎ型の不純物領域からなるソース領域及びド
レイン領域、４０３６はＬＤＤ領域（ライトドープドレ
イン領域）、４０５４はソース配線、４０５５はドレイ
ン配線である。
て、４０３１はゲート電極、４０６０はゲート絶縁膜、
４０２５はｎ型の不純物領域からなるソース領域及びド
レイン領域、４０３６はＬＤＤ領域（ライトドープドレ
イン領域）、４０５４はソース配線、４０５５はドレイ
ン配線である。
【０２２２】駆動用トランジスタ１１９において、４０
３２はゲート電極、４０６０はゲート絶縁膜、４０４２
はｐ型の不純物領域からなるソース領域及びドレイン領
域、４０５６はドレイン配線、４０５７はソース配線で
ある。
３２はゲート電極、４０６０はゲート絶縁膜、４０４２
はｐ型の不純物領域からなるソース領域及びドレイン領
域、４０５６はドレイン配線、４０５７はソース配線で
ある。
【０２２３】そして、増幅用トランジスタ１１３、選択
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、層間絶縁膜６０４４、４０４５
が設けられている。
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、層間絶縁膜６０４４、４０４５
が設けられている。
【０２２４】次いで、駆動用トランジスタ１１９のドレ
イン配線６０５２に接するように画素電極４０５８が設
けられている。画素電極４０５８は、発光素子１１５の
陽極として機能し、仕事関数の大きい導電膜、代表的に
は、酸化物導電膜が用いられる。酸化物導電膜として
は、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれ
らの化合物を用いればよい。
イン配線６０５２に接するように画素電極４０５８が設
けられている。画素電極４０５８は、発光素子１１５の
陽極として機能し、仕事関数の大きい導電膜、代表的に
は、酸化物導電膜が用いられる。酸化物導電膜として
は、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれ
らの化合物を用いればよい。
【０２２５】４０６０は有機化合物層である。有機化合
物層４０６０には、公知の如何なる材料を用いることが
できる。４０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。
物層４０６０には、公知の如何なる材料を用いることが
できる。４０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。
【０２２６】画素電極（陽極）４０５８、有機化合物層
４０６０及び陰極４０６１からなる積層体を発光素子１
１５である。また、４０６２は保護膜（パッシベーショ
ン膜）である。保護膜４０６２としては、炭素膜、窒化
珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、
該絶縁膜を単層もしくは積層で用いる。
４０６０及び陰極４０６１からなる積層体を発光素子１
１５である。また、４０６２は保護膜（パッシベーショ
ン膜）である。保護膜４０６２としては、炭素膜、窒化
珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、
該絶縁膜を単層もしくは積層で用いる。
【０２２７】なお、本実施例は、実施の形態および実施
例１乃至実施例７と自由に組み合わせることが可能であ
る。
例１乃至実施例７と自由に組み合わせることが可能であ
る。
【０２２８】（実施例９）本実施例では、実施例５と実
施例６において説明した発光素子と光電変換素子、並び
に複数のトランジスタを一画素中に設けた半導体装置の
断面構造（但し封止前の状態）について、実施例８、９
とは異なる例について説明する。なお、本実施例の半導
体装置の作製方法は、実施の形態３の半導体装置の作製
方法と途中まで同じであるので、図７〜図９と同一の符
号が付してある部分は、実施の形態３を参考にするとよ
い。
施例６において説明した発光素子と光電変換素子、並び
に複数のトランジスタを一画素中に設けた半導体装置の
断面構造（但し封止前の状態）について、実施例８、９
とは異なる例について説明する。なお、本実施例の半導
体装置の作製方法は、実施の形態３の半導体装置の作製
方法と途中まで同じであるので、図７〜図９と同一の符
号が付してある部分は、実施の形態３を参考にするとよ
い。
【０２２９】図１８において、７０００は絶縁表面を有
する基板であり、７００１は下地膜である。下地膜７０
０１上には光電変換素子１１１、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４が形成されている。また、発光素子１１５
と、該発光素子１１５を制御するスイッチング用トラン
ジスタ１１６と、駆動用トランジスタ１１９とが形成さ
れている。なお、各トランジスタは公知の如何なる構造
のトランジスタを用いてもよい。本実施例では、各トラ
ンジスタをすべてトップゲート型のトランジスタで形成
した例を示すが、ボトムゲート型のトランジスタを用い
ることも可能である。
する基板であり、７００１は下地膜である。下地膜７０
０１上には光電変換素子１１１、増幅用トランジスタ１
１３、選択用トランジスタ１１２、リセット用トランジ
スタ１１４が形成されている。また、発光素子１１５
と、該発光素子１１５を制御するスイッチング用トラン
ジスタ１１６と、駆動用トランジスタ１１９とが形成さ
れている。なお、各トランジスタは公知の如何なる構造
のトランジスタを用いてもよい。本実施例では、各トラ
ンジスタをすべてトップゲート型のトランジスタで形成
した例を示すが、ボトムゲート型のトランジスタを用い
ることも可能である。
【０２３０】絶縁表面を有する基板７０００上に形成さ
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、７０２７はゲート電極、７
０６０はゲート絶縁膜、７０３９はｐ型の不純物領域か
らなるソース領域及びドレイン領域、７０４６はソース
配線、７０４７はドレイン配線である。
れた各トランジスタの構造について説明する。増幅用ト
ランジスタ１１３において、７０２７はゲート電極、７
０６０はゲート絶縁膜、７０３９はｐ型の不純物領域か
らなるソース領域及びドレイン領域、７０４６はソース
配線、７０４７はドレイン配線である。
【０２３１】選択用トランジスタ１１２において、７０
２８はゲート電極、７０６０はゲート絶縁膜、７０４０
はｐ型の不純物領域からなるソース領域及びドレイン領
域、７０４８はソース配線、７０４９はドレイン配線で
ある。
２８はゲート電極、７０６０はゲート絶縁膜、７０４０
はｐ型の不純物領域からなるソース領域及びドレイン領
域、７０４８はソース配線、７０４９はドレイン配線で
ある。
【０２３２】リセット用トランジスタ１１４において、
７０２９はゲート電極、７０６０はゲート絶縁膜、７０
２３はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、７０３５はＬＤＤ領域（ライトドープドレイン
領域）、７０５０はソース配線、７０５１はドレイン配
線である。
７０２９はゲート電極、７０６０はゲート絶縁膜、７０
２３はｎ型の不純物領域からなるソース領域及びドレイ
ン領域、７０３５はＬＤＤ領域（ライトドープドレイン
領域）、７０５０はソース配線、７０５１はドレイン配
線である。
【０２３３】光電変換素子１１１において、７０４１は
ｐ型の不純物領域からなるｐ型半導体層、７０２４はｎ
型の不純物領域からなるｎ型半導体層、７０１１は非晶
質半導体膜からなる光電変換層（ｉ層）である。
ｐ型の不純物領域からなるｐ型半導体層、７０２４はｎ
型の不純物領域からなるｎ型半導体層、７０１１は非晶
質半導体膜からなる光電変換層（ｉ層）である。
【０２３４】スイッチング用トランジスタ１１６におい
て、７０３０はゲート電極、７０６０はゲート絶縁膜、
７０２５はｎ型の不純物領域からなるソース領域及びド
レイン領域、７０３６はＬＤＤ領域（ライトドープドレ
イン領域）、７０５４はソース配線、７０５５はドレイ
ン配線である。
て、７０３０はゲート電極、７０６０はゲート絶縁膜、
７０２５はｎ型の不純物領域からなるソース領域及びド
レイン領域、７０３６はＬＤＤ領域（ライトドープドレ
イン領域）、７０５４はソース配線、７０５５はドレイ
ン配線である。
【０２３５】駆動用トランジスタ１１９において、７０
３１はゲート電極、７０６０はゲート絶縁膜、７０４２
はｐ型の不純物領域からなるソース領域及びドレイン領
域、７０５８はドレイン配線、７０５７はソース配線で
ある。
３１はゲート電極、７０６０はゲート絶縁膜、７０４２
はｐ型の不純物領域からなるソース領域及びドレイン領
域、７０５８はドレイン配線、７０５７はソース配線で
ある。
【０２３６】そして、増幅用トランジスタ１１３、選択
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、層間絶縁膜７０４４が設けられ
ている。
用トランジスタ１１２、リセット用トランジスタ１１
４、スイッチング用トランジスタ１１６、駆動用トラン
ジスタ１１９を覆って、層間絶縁膜７０４４が設けられ
ている。
【０２３７】次いで、駆動用トランジスタ１１９のドレ
イン配線７０５６に接するように画素電極７０５８が設
けられている。画素電極７０５８は、発光素子１１５の
陽極として機能し、仕事関数の大きい導電膜、代表的に
は、酸化物導電膜が用いられる。酸化物導電膜として
は、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれ
らの化合物を用いればよい。
イン配線７０５６に接するように画素電極７０５８が設
けられている。画素電極７０５８は、発光素子１１５の
陽極として機能し、仕事関数の大きい導電膜、代表的に
は、酸化物導電膜が用いられる。酸化物導電膜として
は、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれ
らの化合物を用いればよい。
【０２３８】７０６０は有機化合物層である。有機化合
物層７０６０には、公知の如何なる材料を用いることが
できる。７０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。
物層７０６０には、公知の如何なる材料を用いることが
できる。７０６１は発光素子１１５の陰極であり、仕事
関数の小さい導電膜が用いられる。仕事関数の小さい導
電膜としては、周期表の１族もしくは２族に属する元素
を含む導電膜を用いればよい。
【０２３９】画素電極（陽極）７０５８、有機化合物層
７０６０及び陰極７０６１からなる積層体を発光素子１
１５である。また、６０６２は保護膜（パッシベーショ
ン膜）である。保護膜７０６２としては、炭素膜、窒化
珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、
該絶縁膜を炭層もしくは積層で用いる。
７０６０及び陰極７０６１からなる積層体を発光素子１
１５である。また、６０６２は保護膜（パッシベーショ
ン膜）である。保護膜７０６２としては、炭素膜、窒化
珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、
該絶縁膜を炭層もしくは積層で用いる。
【０２４０】なお、本実施例は、実施の形態および実施
例１乃至実施例８と自由に組み合わせることが可能であ
る。
例１乃至実施例８と自由に組み合わせることが可能であ
る。
【０２４１】（実施例１０）本実施例では、本発明の半
導体装置を作製した例について、図２２、図２３を用い
て説明する。本実施例では、実施例５乃至実施例９で説
明した絶縁表面を有する基板上に、発光素子と光電変換
素子、並びに複数のトランジスタを作製した半導体装置
の一例を示す。
導体装置を作製した例について、図２２、図２３を用い
て説明する。本実施例では、実施例５乃至実施例９で説
明した絶縁表面を有する基板上に、発光素子と光電変換
素子、並びに複数のトランジスタを作製した半導体装置
の一例を示す。
【０２４２】図２２は本発明の半導体装置のＴＦＴ基板
の上面図を示している。なお本実施例においてＴＦＴ基
板とは、画素部が設けられている基板を意味する。
の上面図を示している。なお本実施例においてＴＦＴ基
板とは、画素部が設けられている基板を意味する。
【０２４３】基板４０１上に、画素部４０２と、センサ
用のソース信号線駆動回路４０３ａと発光素子用のソー
ス信号線駆動回路４０３ｂ、発光素子用のゲート信号線
駆動回路４０４ａと、センサ用のゲート信号線駆動回路
４０４ｂとが設けられている。ソース信号線駆動回路と
ゲート信号線駆動回路の数は、設計者が適宜設定するこ
とが可能である。また、本実施例ではソース信号線駆動
回路とゲート信号線駆動回路とをＴＦＴ基板上に設けて
いるが、本発明はこの構成に限定されない。ＴＦＴ基板
とは別の基板上に設けたソース信号線駆動回路とゲート
信号線駆動回路とを、ＦＰＣ等により画素部と電気的に
接続するようにしても良い。
用のソース信号線駆動回路４０３ａと発光素子用のソー
ス信号線駆動回路４０３ｂ、発光素子用のゲート信号線
駆動回路４０４ａと、センサ用のゲート信号線駆動回路
４０４ｂとが設けられている。ソース信号線駆動回路と
ゲート信号線駆動回路の数は、設計者が適宜設定するこ
とが可能である。また、本実施例ではソース信号線駆動
回路とゲート信号線駆動回路とをＴＦＴ基板上に設けて
いるが、本発明はこの構成に限定されない。ＴＦＴ基板
とは別の基板上に設けたソース信号線駆動回路とゲート
信号線駆動回路とを、ＦＰＣ等により画素部と電気的に
接続するようにしても良い。
【０２４４】４０５は画素部４０２に設けられた電源供
給線（図示せず）に接続された引き回し配線である。ま
た、センサ用および発光素子用のゲート信号線駆動回路
４０４ａ、４０４ｂに接続されたゲート用引き回し配線
であり、また４０５はセンサ用および発光素子用のソー
ス信号線駆動回路４０３に接続されたソース用引き回し
配線である。
給線（図示せず）に接続された引き回し配線である。ま
た、センサ用および発光素子用のゲート信号線駆動回路
４０４ａ、４０４ｂに接続されたゲート用引き回し配線
であり、また４０５はセンサ用および発光素子用のソー
ス信号線駆動回路４０３に接続されたソース用引き回し
配線である。
【０２４５】ゲート用引き回し配線４０５と、ソース用
引き回し配線４０５とは、基板４０１の外部に設けられ
たＩＣ等に、ＦＰＣ４０６を介して接続されている。ま
た引き回し配線４０５は、基板４０１の外部に設けられ
た電源にＦＰＣ４０６を介して接続されている。
引き回し配線４０５とは、基板４０１の外部に設けられ
たＩＣ等に、ＦＰＣ４０６を介して接続されている。ま
た引き回し配線４０５は、基板４０１の外部に設けられ
た電源にＦＰＣ４０６を介して接続されている。
【０２４６】図２３（Ａ）は、図２２に示したＴＦＴ基
板をシーリング材によって封止することによって形成さ
れたエリアセンサの上面図であり、図２３（Ｂ）は、図
２３（Ａ）のＡ−Ａ’における断面図、図２３（Ｃ）は
図２３（Ａ）のＢ−Ｂ’における断面図である。なお図
２２において既に示したものは、同じ符号を用いて示
す。
板をシーリング材によって封止することによって形成さ
れたエリアセンサの上面図であり、図２３（Ｂ）は、図
２３（Ａ）のＡ−Ａ’における断面図、図２３（Ｃ）は
図２３（Ａ）のＢ−Ｂ’における断面図である。なお図
２２において既に示したものは、同じ符号を用いて示
す。
【０２４７】基板４０１上に設けられた画素部４０２
と、センサ用および発光素子用のソース信号線駆動回路
４０３ａ、ｂと、センサ用および発光素子用のゲート信
号線駆動回路４０４ａ、ｂとを囲むようにして、シール
材４０９が設けられている。また画素部４０２と、ソー
ス信号線駆動回路４０３ａ、ｂと、センサ用および発光
素子用のゲート信号線駆動回路４０４ａ、ｂとの上にシ
ーリング材４０８が設けられている。よって画素部４０
２と、センサ用および発光素子用のソース信号線駆動回
路４０３ａ、ｂと、センサ用および発光素子用の第１及
び第２のゲート信号線駆動回路４０４ａ、ｂとは、基板
４０１とシール材４０９とシーリング材４０８とによっ
て、充填材４４２で密封されている。
と、センサ用および発光素子用のソース信号線駆動回路
４０３ａ、ｂと、センサ用および発光素子用のゲート信
号線駆動回路４０４ａ、ｂとを囲むようにして、シール
材４０９が設けられている。また画素部４０２と、ソー
ス信号線駆動回路４０３ａ、ｂと、センサ用および発光
素子用のゲート信号線駆動回路４０４ａ、ｂとの上にシ
ーリング材４０８が設けられている。よって画素部４０
２と、センサ用および発光素子用のソース信号線駆動回
路４０３ａ、ｂと、センサ用および発光素子用の第１及
び第２のゲート信号線駆動回路４０４ａ、ｂとは、基板
４０１とシール材４０９とシーリング材４０８とによっ
て、充填材４４２で密封されている。
【０２４８】また基板４０１上に設けられた画素部４０
２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用
および発光素子用のゲート信号線駆動回路４０４ａ、ｂ
とは、複数のＴＦＴを有している。図２３（Ｂ）では代
表的に、下地膜４４０上に形成された、ソース信号線駆
動回路４０３に含まれる駆動ＴＦＴ（但し、ここではＮ
チャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する）４
２１及び画素部４０２に含まれる駆動用ＴＦＴ（発光素
子への電流を制御するＴＦＴ）４２２、フォトダイオー
ド４４１を図示した。
２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用
および発光素子用のゲート信号線駆動回路４０４ａ、ｂ
とは、複数のＴＦＴを有している。図２３（Ｂ）では代
表的に、下地膜４４０上に形成された、ソース信号線駆
動回路４０３に含まれる駆動ＴＦＴ（但し、ここではＮ
チャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する）４
２１及び画素部４０２に含まれる駆動用ＴＦＴ（発光素
子への電流を制御するＴＦＴ）４２２、フォトダイオー
ド４４１を図示した。
【０２４９】本実施例では、駆動ＴＦＴ４２１には公知
の方法で作製されたＰチャネル型ＴＦＴまたはＮチャネ
ル型ＴＦＴが用いられ、駆動用ＴＦＴ４２２には公知の
方法で作製されたＰチャネル型ＴＦＴが用いられる。ま
た、画素部４０２には駆動用ＴＦＴ４２２のゲートに接
続された保持容量（図示せず）が設けられる。
の方法で作製されたＰチャネル型ＴＦＴまたはＮチャネ
ル型ＴＦＴが用いられ、駆動用ＴＦＴ４２２には公知の
方法で作製されたＰチャネル型ＴＦＴが用いられる。ま
た、画素部４０２には駆動用ＴＦＴ４２２のゲートに接
続された保持容量（図示せず）が設けられる。
【０２５０】駆動ＴＦＴ４２１、駆動用ＴＦＴ４２２お
よびフォトダイオード４４１上には層間絶縁膜（平坦化
膜）４３１が形成され、その上に駆動用ＴＦＴ４２２の
ドレインと電気的に接続する画素電極（陽極）４２３が
形成される。画素電極４２３としては仕事関数の大きい
透明導電膜が用いられる。透明導電膜としては、酸化イ
ンジウムと酸化スズとの化合物、酸化インジウムと酸化
亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジ
ウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
よびフォトダイオード４４１上には層間絶縁膜（平坦化
膜）４３１が形成され、その上に駆動用ＴＦＴ４２２の
ドレインと電気的に接続する画素電極（陽極）４２３が
形成される。画素電極４２３としては仕事関数の大きい
透明導電膜が用いられる。透明導電膜としては、酸化イ
ンジウムと酸化スズとの化合物、酸化インジウムと酸化
亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジ
ウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
【０２５１】そして、画素電極４２３の上には絶縁膜４
３２が形成され、絶縁膜４３２は画素電極４２３の上に
開口部が形成されている。この開口部において、画素電
極４２３の上には発光層４２４が形成される。有機化合
物層４２４は公知の有機発光材料または無機発光材料を
用いることができる。また、有機発光材料には低分子系
（モノマー系）材料と高分子系（ポリマー系）材料があ
るがどちらを用いても良い。
３２が形成され、絶縁膜４３２は画素電極４２３の上に
開口部が形成されている。この開口部において、画素電
極４２３の上には発光層４２４が形成される。有機化合
物層４２４は公知の有機発光材料または無機発光材料を
用いることができる。また、有機発光材料には低分子系
（モノマー系）材料と高分子系（ポリマー系）材料があ
るがどちらを用いても良い。
【０２５２】有機化合物層４２４の形成方法は公知の蒸
着技術もしくは塗布法技術を用いれば良い。また、有機
化合物層の構造は正孔注入層、正孔輸送層、発光層、電
子輸送層または電子注入層を自由に組み合わせて積層構
造または単層構造とすれば良い。
着技術もしくは塗布法技術を用いれば良い。また、有機
化合物層の構造は正孔注入層、正孔輸送層、発光層、電
子輸送層または電子注入層を自由に組み合わせて積層構
造または単層構造とすれば良い。
【０２５３】有機化合物層４２４の上には遮光性を有す
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２５が形成される。また、陰極４２
５と有機化合物層４２４の界面に存在する水分や酸素は
極力排除しておくことが望ましい。従って、有機化合物
層４２４を窒素または希ガス雰囲気で形成し、酸素や水
分に触れさせないまま陰極４２５を形成するといった工
夫が必要である。本実施例ではマルチチャンバー方式
（クラスターツール方式）の成膜装置を用いることで上
述のような成膜を可能とする。そして陰極４２５は所定
の電圧が与えられている。
る導電膜（代表的にはアルミニウム、銅もしくは銀を主
成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２５が形成される。また、陰極４２
５と有機化合物層４２４の界面に存在する水分や酸素は
極力排除しておくことが望ましい。従って、有機化合物
層４２４を窒素または希ガス雰囲気で形成し、酸素や水
分に触れさせないまま陰極４２５を形成するといった工
夫が必要である。本実施例ではマルチチャンバー方式
（クラスターツール方式）の成膜装置を用いることで上
述のような成膜を可能とする。そして陰極４２５は所定
の電圧が与えられている。
【０２５４】以上のようにして、画素電極（陽極）４２
３、有機化合物層４２４及び陰極４２５からなる発光素
子４３３が形成される。そして発光素子４３３を覆うよ
うに、絶縁膜４３２上に保護膜４３３が形成されてい
る。保護膜４３３は、発光素子４３３に酸素や水分等が
入り込むのを防ぐのに効果的である。
３、有機化合物層４２４及び陰極４２５からなる発光素
子４３３が形成される。そして発光素子４３３を覆うよ
うに、絶縁膜４３２上に保護膜４３３が形成されてい
る。保護膜４３３は、発光素子４３３に酸素や水分等が
入り込むのを防ぐのに効果的である。
【０２５５】４０５は電源供給線に接続された引き回し
配線であり、駆動用ＴＦＴ４２２のソース領域に電気的
に接続されている。引き回し配線４０５はシール材４０
９と基板４０１との間を通り、異方導電性フィルム４３
０を介してＦＰＣ４０６が有するＦＰＣ用配線４３１に
電気的に接続される。
配線であり、駆動用ＴＦＴ４２２のソース領域に電気的
に接続されている。引き回し配線４０５はシール材４０
９と基板４０１との間を通り、異方導電性フィルム４３
０を介してＦＰＣ４０６が有するＦＰＣ用配線４３１に
電気的に接続される。
【０２５６】シーリング材４０８としては、ガラス材、
金属材（代表的にはステンレス材）、セラミックス材、
プラスチック材（プラスチックフィルムも含む）を用い
ることができる。プラスチック材としては、ＦＲＰ（Ｆ
ｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓ
ｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィ
ルム、マイラーフィルム、ポリエステルフィルムまたは
アクリル樹脂フィルムを用いることができる。また、ア
ルミニウムホイルをＰＶＦフィルムやマイラーフィルム
で挟んだ構造のシートを用いることもできる。
金属材（代表的にはステンレス材）、セラミックス材、
プラスチック材（プラスチックフィルムも含む）を用い
ることができる。プラスチック材としては、ＦＲＰ（Ｆ
ｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓ
ｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィ
ルム、マイラーフィルム、ポリエステルフィルムまたは
アクリル樹脂フィルムを用いることができる。また、ア
ルミニウムホイルをＰＶＦフィルムやマイラーフィルム
で挟んだ構造のシートを用いることもできる。
【０２５７】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０２５８】また、充填材４１３としては窒素やアルゴ
ンなどの不活性な気体の他に、紫外線硬化樹脂または熱
硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロ
ライド）、アクリル、ポリイミド、エポキシ樹脂、シリ
コン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。
本実施例では充填材として窒素を用いた。
ンなどの不活性な気体の他に、紫外線硬化樹脂または熱
硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロ
ライド）、アクリル、ポリイミド、エポキシ樹脂、シリ
コン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ
（エチレンビニルアセテート）を用いることができる。
本実施例では充填材として窒素を用いた。
【０２５９】また充填材４１３を吸湿性物質（好ましく
は酸化バリウム）もしくは酸素を吸着しうる物質にさら
しておくために、シーリング材４０８の基板４０１側の
面に凹部４０７を設けて吸湿性物質または酸素を吸着し
うる物質４２７を配置する。そして、吸湿性物質または
酸素を吸着しうる物質４２７が飛び散らないように、凹
部カバー材４２８によって吸湿性物質または酸素を吸着
しうる物質４２７は凹部４０７に保持されている。なお
凹部カバー材４２８は目の細かいメッシュ状になってお
り、空気や水分は通し、吸湿性物質または酸素を吸着し
うる物質４２７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２７を設けることで、
発光素子４３３の劣化を抑制できる。
は酸化バリウム）もしくは酸素を吸着しうる物質にさら
しておくために、シーリング材４０８の基板４０１側の
面に凹部４０７を設けて吸湿性物質または酸素を吸着し
うる物質４２７を配置する。そして、吸湿性物質または
酸素を吸着しうる物質４２７が飛び散らないように、凹
部カバー材４２８によって吸湿性物質または酸素を吸着
しうる物質４２７は凹部４０７に保持されている。なお
凹部カバー材４２８は目の細かいメッシュ状になってお
り、空気や水分は通し、吸湿性物質または酸素を吸着し
うる物質４２７は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質４２７を設けることで、
発光素子４３３の劣化を抑制できる。
【０２６０】図２３（Ｃ）に示すように、画素電極４２
３が形成されると同時に、引き回し配線４０５上に接す
るように導電性膜４２３ａが形成される。
３が形成されると同時に、引き回し配線４０５上に接す
るように導電性膜４２３ａが形成される。
【０２６１】また、異方導電性フィルム４３０は導電性
フィラー４３０ａを有している。基板４０１とＦＰＣ４
０６とを熱圧着することで、基板４０１上の導電性膜４
２３ａとＦＰＣ４０６上のＦＰＣ用配線４３１とが、導
電性フィラー４３０ａによって電気的に接続される。
フィラー４３０ａを有している。基板４０１とＦＰＣ４
０６とを熱圧着することで、基板４０１上の導電性膜４
２３ａとＦＰＣ４０６上のＦＰＣ用配線４３１とが、導
電性フィラー４３０ａによって電気的に接続される。
【０２６２】なお本実施例は、実施の形態および実施例
１乃至実施例９と自由に組み合わせることが可能であ
る。
１乃至実施例９と自由に組み合わせることが可能であ
る。
【０２６３】（実施例１１）本発明の半導体装置を用い
た電子機器の実施例として、図２４を用いて説明する。
た電子機器の実施例として、図２４を用いて説明する。
【０２６４】図２４（Ａ）は、ラインセンサを用いたハ
ンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメ
ージセンサ１００１の上には、ロッドレンズアレイなど
の光学系１００２が設けられている。光学系１００２
は、被写体１００４上の画像がイメージセンサ１００１
上に映し出されるようにするために用いられる。
ンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメ
ージセンサ１００１の上には、ロッドレンズアレイなど
の光学系１００２が設けられている。光学系１００２
は、被写体１００４上の画像がイメージセンサ１００１
上に映し出されるようにするために用いられる。
【０２６５】そして、ＬＥＤや蛍光灯などの光源１００
３は、被写体１００４に光を照射できる位置に設けられ
ている。そして、被写体１００４の下部には、ガラス１
００５が設けられている。
３は、被写体１００４に光を照射できる位置に設けられ
ている。そして、被写体１００４の下部には、ガラス１
００５が設けられている。
【０２６６】光源１００３を出た光は、ガラス１００５
を介して被写体１００４に入射する。被写体１００４で
反射した光は、ガラス１００５を介して、光学系１００
２に入射する。光学系１００２に入射した光は、イメー
ジセンサ１００１に入射し、そこで光電変換される。
を介して被写体１００４に入射する。被写体１００４で
反射した光は、ガラス１００５を介して、光学系１００
２に入射する。光学系１００２に入射した光は、イメー
ジセンサ１００１に入射し、そこで光電変換される。
【０２６７】図２４（Ｂ）は、１８０１は基板、１８０
２は画素部、１８０３はタッチパネル、１８０４はタッ
チペンである。タッチパネル１８０３は透光性を有して
おり、画素部１８０２から発せられる光及び、画素部１
８０２に入射する光を透過することができ、タッチパネ
ル１８０３を通して被写体上の画像を読み込むことがで
きる。また画素部１８０２に画像が表示されている場合
にも、タッチパネル１８０３を通して、画素部１８０２
上の画像を見ることが可能である。
２は画素部、１８０３はタッチパネル、１８０４はタッ
チペンである。タッチパネル１８０３は透光性を有して
おり、画素部１８０２から発せられる光及び、画素部１
８０２に入射する光を透過することができ、タッチパネ
ル１８０３を通して被写体上の画像を読み込むことがで
きる。また画素部１８０２に画像が表示されている場合
にも、タッチパネル１８０３を通して、画素部１８０２
上の画像を見ることが可能である。
【０２６８】タッチペン１８０４がタッチパネル１８０
３に触れると、タッチペン１８０４とタッチパネル１８
０３とが接している部分の位置の情報を、電気信号とし
て半導体装置に取り込むことができる。本実施例で用い
られるタッチパネル１８０３及びタッチペン１８０４
は、タッチパネル１８０３が透光性を有していて、なお
かつタッチペン１８０４とタッチパネル１８０３とが接
している部分の位置の情報を、電気信号として半導体装
置に取り込むことができるものならば、公知のものを用
いることができる。
３に触れると、タッチペン１８０４とタッチパネル１８
０３とが接している部分の位置の情報を、電気信号とし
て半導体装置に取り込むことができる。本実施例で用い
られるタッチパネル１８０３及びタッチペン１８０４
は、タッチパネル１８０３が透光性を有していて、なお
かつタッチペン１８０４とタッチパネル１８０３とが接
している部分の位置の情報を、電気信号として半導体装
置に取り込むことができるものならば、公知のものを用
いることができる。
【０２６９】上記構成を有する本発明の半導体装置は、
画像の情報を読み込んで、画素部１８０２に読み込んだ
画像を表示し、取り込んだ画像にタッチペン１８０４で
書き込みを行うことができる。そして本発明の半導体装
置は、画像の読み込み、画像の表示、画像への書き込み
を、全て画素部１８０２において行うことができる。よ
って半導体装置自体の大きさを抑え、なおかつ様々な機
能を半導体装置に持たせることができる。
画像の情報を読み込んで、画素部１８０２に読み込んだ
画像を表示し、取り込んだ画像にタッチペン１８０４で
書き込みを行うことができる。そして本発明の半導体装
置は、画像の読み込み、画像の表示、画像への書き込み
を、全て画素部１８０２において行うことができる。よ
って半導体装置自体の大きさを抑え、なおかつ様々な機
能を半導体装置に持たせることができる。
【０２７０】図２４（Ｃ）は、図２４（Ｂ）とは異なる
携帯型ハンドスキャナーであり、本体１９０１、画素部
１９０２、上部カバー１９０３、外部接続ポート１９０
４、操作スイッチ１９０５で構成されている。図２４
（Ｄ）は図２４（Ｃ）と同じ携帯型ハンドスキャナーの
上部カバー１９０３を閉じた図である。
携帯型ハンドスキャナーであり、本体１９０１、画素部
１９０２、上部カバー１９０３、外部接続ポート１９０
４、操作スイッチ１９０５で構成されている。図２４
（Ｄ）は図２４（Ｃ）と同じ携帯型ハンドスキャナーの
上部カバー１９０３を閉じた図である。
【０２７１】本発明の半導体装置は、読み込んだ画像の
情報を画素部１９０２において表示することが可能であ
り、新たにディスプレイを半導体装置に設けなくとも、
その場で読み込んだ画像を確認することができる。
情報を画素部１９０２において表示することが可能であ
り、新たにディスプレイを半導体装置に設けなくとも、
その場で読み込んだ画像を確認することができる。
【０２７２】また画素部１９０２で読み込んだ画像信号
を、外部接続ポート１９０４から携帯型ハンドスキャナ
ーの外部に接続されている電子機器に送り、パソコンに
おいて画像を補正、合成、編集等を行うことも可能であ
る。
を、外部接続ポート１９０４から携帯型ハンドスキャナ
ーの外部に接続されている電子機器に送り、パソコンに
おいて画像を補正、合成、編集等を行うことも可能であ
る。
【０２７３】なお、本実施例は、実施の形態及び実施例
１乃至実施例１０と自由に組み合わせることが可能であ
る。
１乃至実施例１０と自由に組み合わせることが可能であ
る。
【０２７４】（実施例１２）また、本発明の半導体装置
を用いた電子機器として、ビデオカメラ、デジタルスチ
ルカメラ、ノート型パーソナルコンピュータ、携帯情報
端末（モバイルコンピュータ、携帯電話、携帯型ゲーム
機または電子書籍等）などが挙げられる。
を用いた電子機器として、ビデオカメラ、デジタルスチ
ルカメラ、ノート型パーソナルコンピュータ、携帯情報
端末（モバイルコンピュータ、携帯電話、携帯型ゲーム
機または電子書籍等）などが挙げられる。
【０２７５】図２５（Ａ）はビデオカメラであり、本体
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の欠陥画素修復システムは
表示部２６０２に用いることができる。
２６０１、表示部２６０２、筐体２６０３、外部接続ポ
ート２６０４、リモコン受信部２６０５、受像部２６０
６、バッテリー２６０７、音声入力部２６０８、操作キ
ー２６０９等を含む。本発明の欠陥画素修復システムは
表示部２６０２に用いることができる。
【０２７６】図２５（Ｂ）はモバイルコンピュータであ
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の欠陥画素修復システムは表示部２３０２に
用いることができる。
り、本体２３０１、表示部２３０２、スイッチ２３０
３、操作キー２３０４、赤外線ポート２３０５等を含
む。本発明の欠陥画素修復システムは表示部２３０２に
用いることができる。
【０２７７】図２５（Ｃ）は携帯電話であり、本体２７
０１、筐体２７０２、表示部２７０３、音声入力部２７
０４、音声出力部２７０５、操作キー２７０６、外部接
続ポート２７０７、アンテナ２７０８等を含む。本発明
の欠陥画素修復システムは表示部２７０３に用いること
ができる。
０１、筐体２７０２、表示部２７０３、音声入力部２７
０４、音声出力部２７０５、操作キー２７０６、外部接
続ポート２７０７、アンテナ２７０８等を含む。本発明
の欠陥画素修復システムは表示部２７０３に用いること
ができる。
【０２７８】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に用いることが可能であ
る。
く、あらゆる分野の電子機器に用いることが可能であ
る。
【０２７９】なお、本実施例は、実施の形態及び実施例
１乃至実施例５と自由に組み合わせることが可能であ
る。
１乃至実施例５と自由に組み合わせることが可能であ
る。
【０２８０】
【発明の効果】本発明により、絶縁表面上に光電変換素
子とトランジスタを作製する作製工程において、用いる
マスク数を減らすことが出来る。そのため、作製工程が
簡略化することができる。その結果、製造歩留まりが改
善され、製造コストの低減が可能となる。
子とトランジスタを作製する作製工程において、用いる
マスク数を減らすことが出来る。そのため、作製工程が
簡略化することができる。その結果、製造歩留まりが改
善され、製造コストの低減が可能となる。
【０２８１】
【図１】 本発明の半導体装置の作製工程を示す図。
【図２】 本発明の半導体装置の作製工程を示す図。
【図３】 本発明の半導体装置の作製工程を示す図。
【図４】 本発明の半導体装置の作製工程を示す図。
【図５】 本発明の半導体装置の作製工程を示す図。
【図６】 本発明の半導体装置の作製工程を示す図。
【図７】 本発明の半導体装置の作製工程を示す図。
【図８】 本発明の半導体装置の作製工程を示す図。
【図９】 本発明の半導体装置の作製工程を示す図。
【図１０】 本発明の半導体装置の作製工程を示す図。
【図１１】 本発明の半導体装置の作製工程を示す図。
【図１２】 本発明の半導体装置の作製工程を示す図。
【図１３】 本発明が適用される半導体装置の回路図の
ブロック図。
ブロック図。
【図１４】 本発明が適用される半導体装置の回路図。
【図１５】 本発明が適用される半導体装置の回路図。
【図１６】 本発明が適用される半導体装置の画素の回
路図。
路図。
【図１７】 本発明の半導体装置の断面構造を示す図。
【図１８】 本発明の半導体装置の断面構造を示す図。
【図１９】 本発明の半導体装置の断面構造を示す図。
【図２０】 光電変換素子の動作形態を説明する図。
【図２１】 光電変換素子の動作形態を説明する図。
【図２２】 本発明の半導体装置の外観を示す図。
【図２３】 本発明の半導体装置の外観を示す図。
【図２４】 本発明が適用される電子機器の一例の図。
【図２５】 本発明が適用される電子機器の一例の図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１３Ａ (72)発明者 小山 潤 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 渡辺 康子 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 3K007 AB18 DB03 EB00 FA01 4M118 AA10 AB01 BA05 CA05 CB05 CB06 FB03 FB09 FB13 FB24 5F110 AA16 BB02 BB04 BB10 CC02 DD01 DD02 DD03 DD13 DD14 DD15 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 EE45 FF02 FF03 FF04 FF09 FF28 FF30 GG01 GG02 GG13 GG25 GG32 GG45 HJ01 HJ12 HJ13 HJ18 HJ23 HL02 HL03 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN71 PP01 PP02 PP03 PP10 PP29 PP34 PP35 QQ11 QQ24 QQ25 QQ28
Claims (17)
- 【請求項１】絶縁表面上に光電変換素子を有する半導体
装置であって、 前記光電変換素子は、多結晶半導体膜により形成された
第一半導体層及び第二半導体層と、 前記第一半導体層及び前記第二半導体層上に形成され、
かつ、前記第一半導体層及び前記第二半導体層に接する
絶縁膜と、 前記絶縁膜上に形成され、かつ、前記第一半導体層及び
前記第二半導体層に接する光電変換層とを有し、 前記第一半導体層は、一導電型が付与され、前記第二半
導体層は、前記一導電型とは反対の導電型が付与されて
いることを特徴とする半導体装置。 - 【請求項２】絶縁表面上に光電変換素子を有する半導体
装置であって、 前記光電変換素子は、多結晶半導体膜により形成された
第一半導体層及び第二半導体層と、 前記第一半導体層及び前記第二半導体層上に形成された
絶縁膜と、 前記絶縁膜上に形成され、かつ、前記第一半導体層及び
前記第二半導体層に接する光電変換層と、 前記光電変換層上に形成され、かつ、微結晶半導体膜に
より形成された第三半導体層と、 前記第一半導体層及び前記第二半導体層は、一導電型が
付与され、前記第三半導体層は、前記一導電型とは反対
の導電型が付与されていることを特徴とする半導体装
置。 - 【請求項３】請求項１又は請求項２において、前記絶縁
表面上に、前記光電変換素子のスイッチング素子として
機能するトランジスタ、前記光電変換素子の信号を増幅
するトランジスタ、前記光電変換素子の信号を消去する
トランジスタから選ばれた一つのトランジスタ又は複数
のトランジスタが設けられていることを特徴とする半導
体装置。 - 【請求項４】請求項１又は請求項２において、前記絶縁
表面上には、発光素子が設けられており、且つ、前記発
光素子のスイッチング素子として機能するトランジス
タ、前記発光素子に流れる電流を制御するトランジス
タ、前記発光素子の信号を消去するトランジスタから選
ばれた１つのトランジスタ又は複数のトランジスタが設
けられていることを特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項４のいずれか一項にお
いて、前記半導体装置は電子機器であることを特徴とす
る半導体装置。 - 【請求項６】絶縁表面上に半導体層を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第一の不純物領域を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第二の不純物領域を形成する工程と、 前記第一の不純物領域及び前記第二の不純物領域上に絶
縁膜を形成する工程と、 前記絶縁膜に、前記第一の不純物領域及び前記第二の不
純物領域に達するようにコンタクトホールを形成する工
程と、 前記コンタクトホールを介して、前記第一の不純物領域
及び前記第二の不純物領域に接するように非晶質半導体
層を形成する工程と、を有することを特徴とする半導体
装置の作製方法。 - 【請求項７】絶縁表面上に第一半導体層と、第二半導体
層と、第三半導体層と、第四半導体層とを形成する工程
と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第一絶縁膜
を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみに、ゲー
ト電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第一の不純物領域を形成する工程
と、 前記第一半導体層及び前記第三半導体層をレジストマス
クで被覆する工程と、 前記第二半導体層及び前記第四半導体層に一導電型を付
与する不純物元素を添加して第二の不純物領域を形成す
る工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第二絶縁膜
を形成する工程と、 前記第二絶縁膜に、前記第三半導体層及び前記第四半導
体層に達するようにコンタクトホールを形成する工程
と、 前記コンタクトホールを介して、前記第三半導体層及び
前記第四半導体層に接するように非晶質半導体膜を形成
する工程と、 前記非晶質半導体膜をエッチングして、前記第三半導体
層及び前記第四半導体層に接するように非晶質半導体層
を形成する工程と、を有することを特徴とする半導体装
置の作製方法。 - 【請求項８】絶縁表面上に第一半導体層と、第二半導体
層と、第三半導体層と、第四半導体層とを形成する工程
と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第一絶縁膜
を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみに、第一
の幅の第一の導電層と、第二の幅の第二の導電層の積層
からなる第一の形状の電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第一の不純物領域を形成する工程
と、 前記第一の形状の電極をエッチングして、第三の幅の第
一の導電層と、第四の幅の第二の導電層からなる第二の
形状の電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第二の不純物領域を形成する工程
と、 前記第一半導体層及び前記第三半導体層をレジストマス
クで被覆する工程と、 前記第二半導体層及び前記第四半導体層に一導電型を付
与する不純物元素を添加して第三の不純物領域を形成す
る工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第二絶縁膜
を形成する工程と、 前記第二絶縁膜に、前記第三半導体層及び前記第四半導
体層に達するようにコンタクトホールを形成する工程
と、 前記コンタクトホールを介して、前記第三半導体層及び
前記第四半導体層に接するように非晶質半導体膜を形成
する工程と、 前記非晶質半導体膜をエッチングして、前記第三半導体
層及び前記第四半導体層に接するように非晶質半導体層
を形成する工程と、を有することを特徴とする半導体装
置の作製方法。 - 【請求項９】絶縁表面上に半導体層を形成する工程と、 前記半導体層上に形成され、かつ、前記半導体層に接す
る絶縁層を形成する工程と、 前記半導体層と重なるように、前記絶縁層上に非晶質半
導体層を形成する工程と、 露出している前記絶縁層をエッチングする工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第一の不純物領域を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第二の不純物領域を形成する工程と、を有することを
特徴とする半導体装置の作製方法。 - 【請求項１０】絶縁表面上に半導体膜を形成する工程
と、 前記半導体膜に接する第一絶縁膜を形成する工程と、 前記半導体膜及び前記第一絶縁膜を同時にエッチングし
て、第一半導体層及び第一絶縁層と、第二半導体層及び
第二絶縁層と、第三半導体層及び第三絶縁層と、第四半
導体層及び第四絶縁層とを形成する工程と、 前記第一絶縁層と、前記第二絶縁層と、前記第三絶縁層
と、前記第四絶縁層とを覆うように非晶質半導体膜を形
成する工程と、 前記非晶質半導体膜をエッチングして、前記第三絶縁層
及び前記第四絶縁層と接するように非晶質半導体層を形
成する工程と、 前記第一絶縁層及び前記第二絶縁層と、露出している前
記第三絶縁層及び前記第四絶縁層をエッチングする工程
と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第二絶縁膜
を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみにゲート
電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第一の不純物領域を形成する工程
と、 前記第一半導体層及び前記第三半導体層をレジストマス
クで被覆する工程と、 前記第二半導体層及び前記第四半導体層に一導電型を付
与する不純物元素を添加して第二の不純物領域を形成す
る工程と、を有することを特徴とする半導体装置の作製
方法。 - 【請求項１１】絶縁表面上に半導体膜を形成する工程
と、 前記半導体膜に接する第一絶縁膜を形成する工程と、 前記半導体膜及び前記第一絶縁膜を同時にエッチングし
て、第一半導体層及び第一絶縁層と、第二半導体層及び
第二絶縁層と、第三半導体層及び第三絶縁層と、第四半
導体層及び第四絶縁層とを形成する工程と、 前記第一絶縁層と、前記第二絶縁層と、前記第三絶縁層
と、前記第四絶縁層とを覆うように非晶質半導体膜を形
成する工程と、 前記非晶質半導体膜をエッチングして、前記第三絶縁層
及び前記第四絶縁層と接する非晶質半導体層を形成する
工程と、 前記第一絶縁層及び前記第二絶縁層と、露出している前
記第三絶縁層及び前記第四絶縁層とをエッチングする工
程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第二絶縁膜
を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみに、第一
の幅の第一の導電層と、第二の幅の第二の導電層の積層
からなる第一の形状の電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第一の不純物領域を形成する工程
と、 前記第一の形状の電極をエッチングして、第三の幅の第
一の導電層と、第四の幅の第二の導電層からなる第二の
形状の電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第二の不純物領域を形成する工程
と、 前記第一半導体層及び前記第三半導体層をレジストマス
クで被覆する工程と、 前記第二半導体層及び前記第四半導体層に一導電型を付
与する不純物元素を添加して第三の不純物領域を形成す
る工程と、を有することを特徴とする半導体装置の作製
方法。 - 【請求項１２】絶縁表面上に半導体層を形成する工程
と、 前記半導体層上に形成され、かつ、前記半導体層に接す
る絶縁層を形成する工程と、 前記絶縁層上に非晶質半導体膜を形成する工程と、 前記非晶質半導体膜に接するように微結晶半導体膜を形
成する工程と、 前記非晶質半導体膜及び前記微結晶半導体膜を同時にエ
ッチングして、前記半導体層と重なるように、非晶質半
導体層と微結晶半導体層を形成する工程と、 露出している前記絶縁層をエッチングする工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第一の不純物領域を形成する工程と、 前記半導体層に一導電型を付与する不純物元素を添加し
て第二の不純物領域を形成する工程と、を有することを
特徴とする半導体装置の作製方法。 - 【請求項１３】絶縁表面上に半導体膜を形成する工程
と、 前記半導体膜に接する第一絶縁膜を形成する工程と、 前記半導体膜及び前記第一絶縁膜を同時にエッチングし
て、第一半導体層及び第一絶縁層と、第二半導体層及び
第二絶縁層と、第三半導体層及び第三絶縁層と、第四半
導体層及び第四絶縁層とを形成する工程と、 前記第一絶縁層と、前記第二絶縁層と、前記第三絶縁層
と、前記第四絶縁層とを覆うように非晶質半導体膜を形
成する工程と、 前記非晶質半導体膜に接するように微結晶半導体膜を形
成する工程と、 前記非晶質半導体膜及び前記微結晶半導体膜を同時にエ
ッチングして、前記第三絶縁層及び前記第四絶縁層と重
なるように、非晶質半導体層及び微結晶半導体層を形成
する工程と、 前記第一絶縁層及び前記第二絶縁層と、露出している前
記第三絶縁層及び前記第四絶縁層をエッチングする工程
と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第二絶縁膜
を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみにゲート
電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層と、前記微結晶半導体層と
に一導電型を付与する不純物元素を添加して第一の不純
物領域を形成する工程と、 前記第一半導体層と、前記第三半導体層及び前記第四半
導体層をレジストマスクで被覆する工程と、 前記第二半導体層と、前記微結晶半導体層に一導電型を
付与する不純物元素を添加して第二の不純物領域を形成
する工程と、を有することを特徴とする半導体装置の作
製方法。 - 【請求項１４】絶縁表面上に半導体膜を形成する工程
と、 前記半導体膜に接する絶縁膜を形成する工程と、 前記半導体膜及び前記絶縁膜を同時にエッチングして、
第一半導体層及び第一絶縁層と、第二半導体層及び第二
絶縁層と、第三半導体層及び第三絶縁層と、第四半導体
層及び第四絶縁層とを形成する工程と、 前記第一絶縁層と、前記第二絶縁層と、前記第三絶縁層
と、前記第四絶縁層とを覆うように非晶質半導体膜を形
成する工程と、 前記非晶質半導体膜に接するように微結晶半導体膜を形
成する工程と、 前記非晶質半導体膜及び前記微結晶半導体膜をエッチン
グして、非晶質半導体層及び微結晶半導体層を形成する
工程と、 前記第一絶縁層及び前記第二絶縁層と、露出している前
記第三絶縁層及び前記第四絶縁層をエッチングする工程
と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とを覆うように第一絶縁膜
を形成する工程と、 前記第一半導体層及び前記第二半導体層上のみに、第一
の幅の第一の導電層と、第二の幅の第二の導電層の積層
からなる第一の形状の電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層と、前記微結晶半導体層と
に一導電型を付与する不純物元素を添加して第一の不純
物領域を形成する工程と、 前記第一の形状の電極をエッチングして、第三の幅の第
一の導電層と、第四の幅の第二の導電層からなる第二の
形状の電極を形成する工程と、 前記第一半導体層と、前記第二半導体層と、前記第三半
導体層と、前記第四半導体層とに一導電型を付与する不
純物元素を添加して第二の不純物領域を形成する工程
と、 前記第一半導体層と、前記第三半導体層及び前記第四半
導体層をレジストマスクで被覆する工程と、 前記第二半導体層と、前記微結晶半導体層に一導電型を
付与する不純物元素を添加して第二の不純物領域を形成
する工程と、を有することを特徴とする半導体装置の作
製方法。 - 【請求項１５】請求項６乃至請求項１４のいずれか一項
において、 前記一導電型を付与する不純物元素とは、前記半導体層
にｎ型又はｐ型を付与する不純物元素であることを特徴
とする半導体装置の作製方法。 - 【請求項１６】請求項８または請求項１１または請求項
１４において、 前記第一の幅は前記第二の幅よりも広く、かつ、前記第
二の幅は前記第三の幅よりも広いことを特徴とする半導
体装置の作製方法。 - 【請求項１７】請求項１乃至請求項１６のいずれか一項
において、前記半導体装置は電子機器であることを特徴
とする半導体装置の作製方法。
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