JP2002299496A - Semiconductor device and its fabricating method - Google Patents

Semiconductor device and its fabricating method

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一明 柄沢
Kenji Shioga
健司 塩賀
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and its fabricating method in which stabilized operation can be ensured in high frequency region while satisfying requirements of small size and high density. SOLUTION: The semiconductor device comprises a semiconductor element substrate 10, a passive component 14 mounted on the semiconductor element substrate and connected electrically with electrodes 12a and 12b on the semiconductor element substrate, columnar conductors 36 formed on the semiconductor element substrate in a region different from the region where the passive component is mounted, and an insulation layer 38 for burying the passive component and the columnar conductors wherein the upper surface of the columnar conductor is exposed to the surface of the insulation layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に高周波領域での安定動作を確保
しうる半導体装置及び製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing that can ensure stable operation in a high frequency range.

【０００２】[0002]

【従来の技術】近時、マイクロプロセッサをはじめとす
るデジタルＬＳＩ（Large Scale Integrated circuit）
等において、動作速度の高速化、低消費電力化が図られ
ている。2. Description of the Related Art Recently, digital LSIs (Large Scale Integrated circuits) including microprocessors.
In such cases, the operation speed is increased and the power consumption is reduced.

【０００３】ＧＨｚ帯の高周波領域で、しかも低電圧で
ＬＳＩを安定して動作させるためには、ＬＳＩの負荷イ
ンピーダンスの急激な変動等に起因して生ずる電源電圧
変動を抑制するとともに、電源の高周波ノイズを除去す
ることが極めて重要である。In order to operate the LSI stably in a high frequency region of the GHz band and at a low voltage, it is necessary to suppress a power supply voltage fluctuation caused by a sudden fluctuation of a load impedance of the LSI and to realize a high frequency power supply. It is extremely important to remove noise.

【０００４】従来は、回路配線基板上に実装されたＬＳ
Ｉ等の近傍に、デカップリングキャパシタを実装するこ
とにより、電源電圧変動の抑制や、高周波ノイズの除去
を図っていた。デカップリングキャパシタは、回路配線
基板と別個の基板を用いて構成されており、回路配線基
板上に適宜実装されていた。Conventionally, an LS mounted on a circuit wiring board
By mounting a decoupling capacitor in the vicinity of I or the like, suppression of power supply voltage fluctuation and removal of high-frequency noise have been attempted. The decoupling capacitor is configured by using a substrate separate from the circuit wiring substrate, and is appropriately mounted on the circuit wiring substrate.

【０００５】しかしながら、回路配線基板上に実装され
たＬＳＩの近傍にデカップリングキャパシタを実装する
場合には、回路配線基板に形成された配線を介してＬＳ
Ｉとデカップリングキャパシタとが電気的に接続される
ため、配線の引き回しに起因する大きなインダクタンス
が存在する。ＬＳＩとデカップリングキャパシタとの間
に大きなインダクタンスが存在すると、電源電圧変動を
十分に抑制することができず、高周波ノイズを十分に除
去することができない。However, when a decoupling capacitor is mounted in the vicinity of an LSI mounted on a circuit wiring board, the LS is connected via a wiring formed on the circuit wiring board.
Since I and the decoupling capacitor are electrically connected, there is a large inductance due to the routing of the wiring. If a large inductance exists between the LSI and the decoupling capacitor, power supply voltage fluctuation cannot be sufficiently suppressed, and high-frequency noise cannot be sufficiently removed.

【０００６】ここで、ＬＳＩとデカップリングキャパシ
タとの間の配線の引き回しを短くすべく、ＬＳＩ上に直
接デカップリングキャパシタを実装することが考えられ
る。ＬＳＩ上にデカップリングキャパシタを直接実装す
れば、ＬＳＩとデカップリングキャパシタとの間のイン
ダクタンスを小さくすることが可能となると考えられ
る。Here, it is conceivable to mount the decoupling capacitor directly on the LSI in order to reduce the length of wiring between the LSI and the decoupling capacitor. If the decoupling capacitor is directly mounted on the LSI, it is considered that the inductance between the LSI and the decoupling capacitor can be reduced.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、ＬＳＩ
上に単にデカップリングキャパシタを直接実装した場合
には、デカップリングキャパシタが障害となって、高速
動作に有利なフリップチップ接合をすることができなく
なる。SUMMARY OF THE INVENTION However, LSI
If a decoupling capacitor is directly mounted directly on the chip, the decoupling capacitor becomes an obstacle, and it becomes impossible to perform flip chip bonding advantageous for high-speed operation.

【０００８】ところで、特開平９−２２３８６１号公報
には、回路配線基板の表面に半導体チップを実装し、回
路配線基板の裏面にデカップリングキャパシタを実装
し、回路配線基板に形成されたビアを介して半導体チッ
プとデカップリングキャパシタとを電気的に接続する技
術が開示されているが、回路配線基板に形成されたビア
によりある程度のインダクタンスが存在しているため、
必ずしも十分に電源電圧変動の抑制や高周波ノイズの除
去を図ることはできない。Japanese Patent Application Laid-Open No. 9-223861 discloses that a semiconductor chip is mounted on the surface of a circuit wiring board, a decoupling capacitor is mounted on the back of the circuit wiring board, and via a via formed in the circuit wiring board. Although the technology for electrically connecting the semiconductor chip and the decoupling capacitor has been disclosed, since a certain amount of inductance exists due to the via formed in the circuit wiring board,
It is not always possible to sufficiently suppress power supply voltage fluctuations and remove high-frequency noise.

【０００９】また、特開平５−１０２３８９号公報に
は、メモリＩＣ上にデカップリングキャパシタを実装す
る技術が開示されているが、メモリＩＣの電源ピンや接
地ピンとデカップリングキャパシタとの間は、長い配線
パターンにより引き回されており、必ずしも十分に電源
電圧変動の抑制や高周波ノイズの除去を図ることはでき
ない。Japanese Patent Application Laid-Open No. 5-102389 discloses a technique for mounting a decoupling capacitor on a memory IC. However, the distance between a power supply pin or a ground pin of the memory IC and the decoupling capacitor is long. It is routed by the wiring pattern, and it is not always possible to sufficiently suppress power supply voltage fluctuation and remove high-frequency noise.

【００１０】また、特開平９−６４２３６号公報では、
半導体チップ上にデカップリングキャパシタを直接実装
する技術が開示されているが、デカップリングキャパシ
タの厚さが極めて厚く、小型化、高密度化の要請に応え
ることはできない。In Japanese Patent Application Laid-Open No. 9-64236,
Although a technique for mounting a decoupling capacitor directly on a semiconductor chip has been disclosed, the thickness of the decoupling capacitor is extremely large and cannot meet the demand for miniaturization and high density.

【００１１】更には、動作速度の向上を図るためには、
デカップリングキャパシタとＬＳＩとの間の配線の引き
回しを短くするのみならず、抵抗やインダクタ等、他の
受動部品とＬＳＩとの配線の引き回しをも短くすること
が極めて重要である。このため、デカップリングキャパ
シタとＬＳＩとの間の配線の引き回しを短くするのみな
らず、デカップリングキャパシタ以外の受動素子とＬＳ
Ｉとの間の配線の引き回しをも短くする技術が待望され
ていた。Further, in order to improve the operation speed,
It is extremely important not only to reduce the length of the wiring between the decoupling capacitor and the LSI, but also to shorten the length of the wiring between the LSI and other passive components such as resistors and inductors. This not only shortens the routing of the wiring between the decoupling capacitor and the LSI, but also allows the passive elements other than the decoupling capacitor to
There has been a long-awaited demand for a technology that also shortens the routing of the wiring to I.

【００１２】本発明の目的は、小型化、高密度化の要請
を満たしつつ、高周波領域での安定動作を確保しうる半
導体装置及びその製造方法を提供することにある。An object of the present invention is to provide a semiconductor device capable of ensuring stable operation in a high-frequency region while satisfying the demand for miniaturization and high density, and a method of manufacturing the same.

【００１３】[0013]

【課題を解決するための手段】上記目的は、半導体素子
基板と、前記半導体素子基板上に実装され、前記半導体
素子基板の電極に電気的に接続された受動部品と、前記
受動部品が実装された領域と異なる領域の前記半導体素
子基板上に形成され、少なくとも前記受動部品の上面と
ほぼ等しい高さを有する柱状の導電体と、前記受動部品
及び前記柱状の導電体を埋め込む絶縁層とを有し、前記
柱状の導電体の上面が前記絶縁層の表面に露出している
ことを特徴とする半導体装置により達成される。これに
より、半導体素子基板上に受動部品が直接実装されてい
るので、半導体素子基板と受動部品とを極めて短い距離
で接続することができる。しかも、半導体素子基板上
に、受動部品の上面とほぼ等しい高さを有する柱状の導
電体が形成されているので、受動部品に阻害されること
なく、半導体素子基板を回路配線基板等にフリップチッ
プ接合することができる。従って、小型化、高密度化の
要請を満たしつつ、高周波領域での安定動作を確保しう
る半導体装置を提供することができる。The object of the present invention is to provide a semiconductor device substrate, a passive component mounted on the semiconductor device substrate and electrically connected to an electrode of the semiconductor device substrate, and a passive component mounted on the semiconductor device substrate. A column-shaped conductor formed on the semiconductor element substrate in a region different from the region that is formed and having a height substantially equal to at least the upper surface of the passive component; and an insulating layer for embedding the passive component and the column-shaped conductor. The semiconductor device is characterized in that the upper surface of the columnar conductor is exposed on the surface of the insulating layer. Thus, since the passive components are directly mounted on the semiconductor element substrate, the semiconductor element substrate and the passive components can be connected at an extremely short distance. In addition, since the columnar conductor having a height substantially equal to the upper surface of the passive component is formed on the semiconductor device substrate, the semiconductor device substrate can be flip-chip mounted on a circuit wiring board or the like without being hindered by the passive component. Can be joined. Therefore, it is possible to provide a semiconductor device capable of ensuring stable operation in a high-frequency region while satisfying demands for downsizing and high density.

【００１４】また、上記目的は、半導体素子基板と、前
記半導体素子基板上に実装され前記半導体素子基板の電
極に電気的に接続された受動部品とを有する半導体装置
であって、前記受動部品は、支持基板の前記半導体素子
基板に対向する面側に受動素子が形成されて成り、前記
受動部品は、前記支持基板を貫いて前記受動素子に電気
的に接続され、前記支持基板の上面に露出する電極と、
前記受動部品を貫いて前記半導体素子基板に電気的に接
続され、前記受動素子と絶縁された貫通電極とを有する
ことを特徴とする半導体装置により達成される。これに
より、半導体素子基板の信号線を貫通電極を介して回路
配線基板等に接続することができるので、受動部品と別
個に柱状の導電体を形成することなく、半導体素子基板
の信号線を回路配線基板等に電気的に接続することがで
きる。従って、半導体装置の製造工程の簡略化を図るこ
とができ、低コスト化に寄与することができる。Further, the above object is a semiconductor device having a semiconductor element substrate and a passive component mounted on the semiconductor element substrate and electrically connected to an electrode of the semiconductor element substrate, wherein the passive component is A passive element is formed on a surface of the support substrate facing the semiconductor element substrate, and the passive component is electrically connected to the passive element through the support substrate and is exposed on an upper surface of the support substrate. Electrodes to be
The present invention is attained by a semiconductor device having a through element electrically connected to the semiconductor element substrate through the passive component and having a through electrode insulated from the passive element. As a result, the signal lines of the semiconductor element substrate can be connected to the circuit wiring board and the like via the through electrodes, so that the signal lines of the semiconductor element substrate can be connected to the circuit without forming a columnar conductor separately from the passive components. It can be electrically connected to a wiring board or the like. Therefore, the manufacturing process of the semiconductor device can be simplified, which can contribute to cost reduction.

【００１５】また、上記目的は、半導体素子基板と、前
記半導体素子基板上に実装され、前記半導体素子基板の
電極に電気的に接続された受動素子を有する受動部品と
を有する半導体装置であって、前記受動部品は、前記受
動素子に電気的に接続され、前記受動部品の上面に露出
する電極と、前記受動部品を貫いて前記半導体素子基板
に電気的に接続され、前記受動素子と絶縁された貫通電
極とを有することを特徴とする半導体装置により達成さ
れる。これにより、半導体素子基板の信号線を貫通電極
を介して回路配線基板等に接続することができるので、
受動部品と別個に柱状の導電体を形成することなく、半
導体素子基板の信号線を回路配線基板等に電気的に接続
することができる。従って、半導体装置の製造工程の簡
略化を図ることができ、低コスト化に寄与することがで
きる。The above object is also a semiconductor device having a semiconductor element substrate and a passive component mounted on the semiconductor element substrate and having a passive element electrically connected to an electrode of the semiconductor element substrate. The passive component is electrically connected to the passive element, an electrode exposed on the upper surface of the passive component, is electrically connected to the semiconductor element substrate through the passive component, and is insulated from the passive element. And a penetrating electrode. As a result, the signal lines of the semiconductor element substrate can be connected to the circuit wiring substrate and the like via the through electrodes.
A signal line of a semiconductor element substrate can be electrically connected to a circuit wiring substrate or the like without forming a columnar conductor separately from a passive component. Therefore, the manufacturing process of the semiconductor device can be simplified, which can contribute to cost reduction.

【００１６】また、上記目的は、半導体素子基板上に柱
状の導電体を形成する工程と、前記柱状の導電体が形成
された領域と異なる領域の前記半導体素子基板上に、支
持基板の前記半導体素子基板に対向する面側に受動素子
が形成されて成る受動部品を実装する工程と、前記柱状
の導電体と前記受動部品とを埋め込む絶縁層を形成する
工程と、前記支持基板の上面側を前記絶縁層とともに研
磨する工程とを有することを特徴とする半導体装置の製
造方法により達成される。これにより、絶縁層とともに
支持基板の上面側を研磨するので、受動部品を破損する
ことなく、支持基板の厚さを薄くすることができる。The object of the present invention is to form a columnar conductor on a semiconductor element substrate, and to form a support substrate on the semiconductor element substrate in a region different from a region where the columnar conductor is formed. Mounting a passive component having a passive element formed on a surface side facing the element substrate; forming an insulating layer for embedding the columnar conductor and the passive component; and Polishing with the insulating layer. Thus, the upper surface of the support substrate is polished together with the insulating layer, so that the thickness of the support substrate can be reduced without damaging the passive components.

【００１７】また、上記目的は、半導体素子基板上に、
支持基板の前記半導体素子基板に対向する面側に形成さ
れた受動素子と、前記支持基板を貫いて前記受動素子に
電気的に接続され、前記支持基板の上面に露出する電極
と、前記支持基板を貫き、前記受動素子と絶縁された貫
通電極とを有する受動部品を実装する工程と、前記支持
基板の上面側を研磨する工程とを有することを特徴とす
る半導体装置の製造方法により達成される。これによ
り、支持基板の上面側を研磨するので、小型化、高密度
化の要請を満たしつつ、高周波領域での安定動作を確保
しうる半導体装置を製造することができる。Further, the above object is to provide a semiconductor device substrate comprising:
A passive element formed on a surface of the support substrate facing the semiconductor element substrate, an electrode electrically connected to the passive element through the support substrate and exposed on an upper surface of the support substrate, A step of mounting a passive component having the passive element and an insulated through electrode, and a step of polishing an upper surface side of the support substrate. . Since the upper surface side of the support substrate is thereby polished, it is possible to manufacture a semiconductor device capable of ensuring stable operation in a high-frequency region while satisfying requirements for miniaturization and high density.

【００１８】[0018]

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
８を用いて説明する。図１は、本実施形態による半導体
装置を示す断面図である。図２乃至図８は、本実施形態
による半導体装置の製造方法を示す工程断面図である。[First Embodiment] The semiconductor device according to a first embodiment of the present invention and the method for fabricating the same will be described with reference to FIGS. FIG. 1 is a sectional view of the semiconductor device according to the present embodiment. 2 to 8 are process sectional views showing the method for manufacturing the semiconductor device according to the present embodiment.

【００１９】（半導体装置）まず、本実施形態による半
導体装置を図１を用いて説明する。(Semiconductor Device) First, the semiconductor device according to the present embodiment will be explained with reference to FIG.

【００２０】図１に示すように、シリコンより成る半導
体基板１０には、図示しないトランジスタ、電源（Ｖ）
線、接地（Ｇ）線、及び信号（Ｓ）線等が形成されてい
る。As shown in FIG. 1, a semiconductor substrate 10 made of silicon includes a transistor (not shown) and a power supply (V).
Lines, ground (G) lines, signal (S) lines, and the like.

【００２１】半導体基板１０上には、Ａｕより成る電極
１２ａ〜１２ｃが形成されている。電極１２ａは、半導
体基板１０に形成された電源（Ｖ）線に電気的に接続さ
れており、電極１２ｂは、接地（Ｇ）線に電気的に接続
されている。また、電源１２ｃは、信号（Ｓ）線に電気
的に接続されている。こうして、ＬＳＩ１１が構成され
ている。On the semiconductor substrate 10, electrodes 12a to 12c made of Au are formed. The electrode 12a is electrically connected to a power (V) line formed on the semiconductor substrate 10, and the electrode 12b is electrically connected to a ground (G) line. The power supply 12c is electrically connected to a signal (S) line. Thus, the LSI 11 is configured.

【００２２】電極１２ａ、１２ｂには、キャパシタ１４
がフリップチップ接合されている。A capacitor 14 is connected to the electrodes 12a and 12b.
Are flip-chip bonded.

【００２３】ここで、本実施形態で用いられるキャパシ
タ１４について説明する。Here, the capacitor 14 used in this embodiment will be described.

【００２４】支持基板であるシリコン基板１６の下面に
は、膜厚２００ｎｍのＰｔより成る電極１８が形成され
ている。An electrode 18 made of Pt having a thickness of 200 nm is formed on the lower surface of the silicon substrate 16 as a support substrate.

【００２５】電極１８の下面には、ＢＳＴ（（Ｂａ，Ｓ
ｒ）ＴｉＯ3）より成る膜厚２００ｎｍの誘電体膜２０
が形成されている。ＢＳＴの組成は、例えばＢａ0.5Ｓ
ｒ0.5ＴｉＯ3とすることができる。On the lower surface of the electrode 18, BST ((Ba, S
r) Dielectric film 20 of TiO 3 ) having a thickness of 200 nm
Are formed. The composition of BST is, for example, Ba 0.5 S
r 0.5 TiO 3 .

【００２６】誘電体膜２０の下面には、膜厚２００ｎｍ
のＡｕより成る電極２２が形成されている。On the lower surface of the dielectric film 20, a thickness of 200 nm
The electrode 22 made of Au is formed.

【００２７】これら電極１８、誘電体膜２０及び電極２
２により、キャパシタ部２４が構成されている。The electrode 18, the dielectric film 20, and the electrode 2
2 constitutes a capacitor section 24.

【００２８】更に全面には、膜厚１μｍのポリイミドよ
り成る保護膜２６が形成されている。保護膜２６には、
電極１８に達するコンタクトホール２８ａと、電極２２
に達するコンタクトホール２８ｂとが形成されている。Further, a protective film 26 made of polyimide having a thickness of 1 μm is formed on the entire surface. In the protective film 26,
A contact hole 28a reaching the electrode 18;
Contact hole 28b is formed.

【００２９】コンタクトホール２８ａ、２８ｂの内面に
は、Ｃｒ膜とＮｉ膜とを順次積層して成る導電膜３０が
形成されている。導電膜３０を構成するＣｒ膜及びＮｉ
膜は、例えばスパッタ法により形成することができる。On the inner surfaces of the contact holes 28a and 28b, there is formed a conductive film 30 formed by sequentially laminating a Cr film and a Ni film. Cr film and Ni constituting conductive film 30
The film can be formed by, for example, a sputtering method.

【００３０】内面に導電膜３０が形成されたコンタクト
ホール２８ａ、２８ｂ内には、Ｎｉ膜とＡｕ膜とを順次
積層して成る導体プラグ３２ａ、３２ｂがそれぞれ埋め
込まれている。導体プラグ３２ａ、３２ｂを構成するＮ
ｉ膜及びＡｕ膜は、例えばめっき法により形成すること
ができる。Conductor plugs 32a and 32b, which are formed by sequentially laminating a Ni film and an Au film, are embedded in the contact holes 28a and 28b having the conductive film 30 formed on the inner surface. N constituting conductor plugs 32a and 32b
The i film and the Au film can be formed by, for example, a plating method.

【００３１】導体プラグ３２ａ、３２ｂの下面には、そ
れぞれ、Ｓｎ−Ａｇより成る半田バンプ３４ａ、３４ｂ
が形成されている。On the lower surfaces of the conductor plugs 32a and 32b, solder bumps 34a and 34b made of Sn-Ag are provided, respectively.
Are formed.

【００３２】こうして、本実施形態で用いられるキャパ
シタ１４が構成されている。Thus, the capacitor 14 used in the present embodiment is configured.

【００３３】キャパシタ１４の電極１８は、導体プラグ
３２ａ、半田バンプ３４ａ、及び電極１２ａを介して、
ＬＳＩ１１の電源（Ｖ）線に電気的に接続されている。
キャパシタ１４の電極２２は、導体プラグ３２ｂ、半田
バンプ３４ｂ、及び電極１２ｂを介して、ＬＳＩ１１の
接地（Ｇ）線に電気的に接続されている。The electrode 18 of the capacitor 14 is connected via the conductor plug 32a, the solder bump 34a, and the electrode 12a.
It is electrically connected to the power supply (V) line of the LSI 11.
The electrode 22 of the capacitor 14 is electrically connected to the ground (G) line of the LSI 11 via the conductor plug 32b, the solder bump 34b, and the electrode 12b.

【００３４】電極１２ｃ上には、径７０μｍ、高さ１６
０μｍの柱状の導電体であるビア３６が形成されてい
る。The electrode 12c has a diameter of 70 μm and a height of 16 μm.
A via 36 which is a columnar conductor of 0 μm is formed.

【００３５】ビア３６及びキャパシタ１４は、エポキシ
系の樹脂より成る絶縁層３８により埋め込まれている。
絶縁層３８及びキャパシタ１４のシリコン基板１６は、
ビア３６の上面が露出するまで研磨されている。これに
より、キャパシタ１４の上面、ビア３６の上面、及び絶
縁層３８の上面は、等しい高さになっている。The via 36 and the capacitor 14 are buried with an insulating layer 38 made of an epoxy resin.
The insulating layer 38 and the silicon substrate 16 of the capacitor 14
Polishing is performed until the upper surface of the via 36 is exposed. Thus, the upper surface of the capacitor 14, the upper surface of the via 36, and the upper surface of the insulating layer 38 have the same height.

【００３６】ビア３６上には、膜厚２μｍのＮｉ膜と、
膜厚１μｍのＡｕ膜とを順次積層して成る電極４０が形
成されている。On the via 36, a Ni film having a thickness of 2 μm,
An electrode 40 is formed by sequentially laminating an Au film having a thickness of 1 μm.

【００３７】電極４０上には、Ｓｎ−Ａｇより成る半田
バンプ４２が形成されている。On the electrode 40, a solder bump 42 made of Sn-Ag is formed.

【００３８】こうして、本実施形態による半導体装置が
構成されている。Thus, the semiconductor device according to the present embodiment is constituted.

【００３９】このような本実施形態による半導体装置
は、半田バンプ４２を介して例えば回路配線基板（図示
せず）に実装することができる。The semiconductor device according to the present embodiment can be mounted on, for example, a circuit wiring board (not shown) via the solder bumps 42.

【００４０】本実施形態による半導体装置は、ＬＳＩ１
１の電極１２ａ、１２ｂ上にキャパシタ１４が直接実装
されており、ＬＳＩ１１の電極１２ｃ上にキャパシタ１
４の上面と等しい高さを有するビア３６が形成されてい
ることに主な特徴がある。The semiconductor device according to the present embodiment is the LSI 1
The capacitor 14 is directly mounted on the electrodes 12a and 12b of the LSI 11, and the capacitor 1 is mounted on the electrode 12c of the LSI 11.
The main feature is that a via 36 having the same height as the upper surface of No. 4 is formed.

【００４１】本実施形態によれば、ＬＳＩ１１の電極１
２ａ、１２ｂ上にキャパシタ１４が直接実装されている
ので、ＬＳＩ１１とキャパシタ１４との間の等価直列イ
ンダクタンス（ＥＳＬ、Equivalent Series Inductanc
e）や等価直列抵抗（ＥＳＲ、Equivalent Series Resis
tance）を極めて小さくすることができる。従って、本
実施形態によれば、電源電圧変動を効果的に抑制するこ
とができ、また、電源の高周波ノイズを効果的に除去す
ることができる。According to the present embodiment, the electrode 1 of the LSI 11
Since the capacitor 14 is directly mounted on the capacitors 2a and 12b, an equivalent series inductance (ESL) between the LSI 11 and the capacitor 14 is required.
e) and Equivalent Series Resistance (ESR)
tance) can be made extremely small. Therefore, according to the present embodiment, fluctuations in the power supply voltage can be effectively suppressed, and high-frequency noise of the power supply can be effectively removed.

【００４２】また、本実施形態によれば、ＬＳＩ１１の
電極１２ｃ上に、キャパシタ１４の上面と等しい高さを
有するビア３６が形成されているので、キャパシタ１４
に阻害されることなく、ＬＳＩ１１を回路配線基板等に
フリップチップ接合することができる。According to the present embodiment, since the via 36 having the same height as the upper surface of the capacitor 14 is formed on the electrode 12c of the LSI 11,
The LSI 11 can be flip-chip bonded to a circuit wiring board or the like without any hindrance.

【００４３】また、本実施形態によれば、キャパシタ１
４の誘電体膜２０として比誘電率の高いＢＳＴが用いら
れているので、薄く、且つ静電容量の大きいキャパシタ
部２４を形成することができる。また、本実施形態によ
れば、キャパシタ１４のシリコン基板１６が薄く研磨さ
れているので、小型化の要請を満たすことができる。ま
た、本実施形態によれば、ＬＳＩと別個にデカップリン
グキャパシタを設けることを要しないので、高密度化の
要請にも応えることができる。According to the present embodiment, the capacitor 1
Since BST having a high relative dielectric constant is used as the dielectric film 20 of No. 4, the capacitor portion 24 having a small thickness and a large capacitance can be formed. Further, according to the present embodiment, since the silicon substrate 16 of the capacitor 14 is thinly polished, it is possible to satisfy the demand for miniaturization. Further, according to the present embodiment, since it is not necessary to provide a decoupling capacitor separately from the LSI, it is possible to meet the demand for higher density.

【００４４】従って、本実施形態によれば、小型化、高
密度化の要請を満たしつつ、高周波領域での安定動作を
確保しうる半導体装置を提供することができる。Therefore, according to the present embodiment, it is possible to provide a semiconductor device capable of ensuring stable operation in a high-frequency region while satisfying requirements for miniaturization and high density.

【００４５】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図２乃至図８を用いて
説明する。(The Method for Fabricating the Semiconductor Device) Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

【００４６】まず、図２（ａ）に示すように、トランジ
スタ等（図示せず）が形成された半導体ウェハ１０上
に、例えばＡｕより成る電極１２ａ〜１２ｃを形成す
る。First, as shown in FIG. 2A, electrodes 12a to 12c made of, for example, Au are formed on a semiconductor wafer 10 on which transistors and the like (not shown) are formed.

【００４７】次に、図２（ｂ）に示すように、スパッタ
法により、膜厚５０ｎｍのＣｒ膜４４ａと膜厚５００ｎ
ｍのＣｕ膜４４ｂとを順次積層する。これにより、Ｃｒ
膜４４ａとＣｕ膜４４ｂとから成る導電膜４４が形成さ
れる。導電膜４４は、電気めっき法によりＣｕ層５０
（図３（ａ）参照）やＣｕ層５８（図４（ｃ）参照）を
形成する際に、めっき用の電極として機能するものであ
る。Next, as shown in FIG. 2B, a 50 nm thick Cr film 44a and a 500 nm thick
m Cu films 44b are sequentially laminated. Thereby, Cr
A conductive film 44 composed of the film 44a and the Cu film 44b is formed. The conductive layer 44 is formed of a Cu layer 50 by electroplating.
It functions as an electrode for plating when forming the Cu layer 58 (see FIG. 4C) (see FIG. 3A) or the Cu layer 58 (see FIG. 4C).

【００４８】次に、全面に、膜厚５０μｍのドライフィ
ルムを貼り付ける。この後、更に全面に、膜厚５０μｍ
のドライフィルムレジストを貼り付ける。これにより、
図２（ｃ）に示すように、総膜厚１００μｍのレジスト
膜４６が形成される。一般的な液状のフォトレジストを
用いた場合、１回の成膜では２０μｍ程度の膜厚のレジ
スト膜しか形成することができないが、本実施形態で
は、厚いドライフィルムレジストを用いるため、簡便な
工程で厚いレジスト膜４６を形成することができる。Next, a dry film having a film thickness of 50 μm is attached on the entire surface. After this, a film thickness of 50 μm is further applied on the entire surface.
Paste dry film resist. This allows
As shown in FIG. 2C, a resist film 46 having a total thickness of 100 μm is formed. When a general liquid photoresist is used, only one resist film having a thickness of about 20 μm can be formed by one film formation. However, in this embodiment, since a thick dry film resist is used, a simple process is performed. Thus, a thick resist film 46 can be formed.

【００４９】次に、フォトリソグラフィ技術を用い、レ
ジスト膜４６をパターニングする。これにより、レジス
ト膜４６に例えば径７０μｍの開口部４８が形成され
る。Next, the resist film 46 is patterned by photolithography. Thus, an opening 48 having a diameter of, for example, 70 μm is formed in the resist film 46.

【００５０】次に、図３（ａ）に示すように、めっき法
により、レジスト膜４６の開口部４８内に露出する導電
膜４４上に、Ｃｕ層５０を形成する。めっき法によりＣ
ｕ層５０を形成するため、Ｃｕ層５０の高さには、ばら
つきが生じる。Next, as shown in FIG. 3A, a Cu layer 50 is formed on the conductive film 44 exposed in the opening 48 of the resist film 46 by plating. C by plating method
Since the u layer 50 is formed, the height of the Cu layer 50 varies.

【００５１】次に、図３（ｂ）に示すように、レジスト
膜４６を除去する。Next, as shown in FIG. 3B, the resist film 46 is removed.

【００５２】次に、図３（ｃ）に示すように、全面に、
ポリイミド樹脂より成る仮封止層５２を形成する。Next, as shown in FIG.
A temporary sealing layer 52 made of a polyimide resin is formed.

【００５３】次に、図４（ａ）に示すように、ＣＭＰ
（Chemical Mechanical Polishing、化学的機械的研
磨）法により、全てのＣｕ層５０の上面が露出するま
で、Ｃｕ層５０及び仮封止層５２を研磨する。これによ
り、Ｃｕ層５０の高さが例えば８０μｍに均一化され
る。Next, as shown in FIG.
The Cu layer 50 and the temporary sealing layer 52 are polished by a (Chemical Mechanical Polishing) method until the upper surfaces of all the Cu layers 50 are exposed. Thereby, the height of the Cu layer 50 is made uniform, for example, to 80 μm.

【００５４】次に、上記と同様にしてドライフィルムレ
ジストを貼り付け、図４（ｂ）に示すように、膜厚１０
０μｍのレジスト膜５４を形成する。Next, a dry film resist is attached in the same manner as described above, and as shown in FIG.
A resist film 54 of 0 μm is formed.

【００５５】次に、フォトリソグラフィ技術を用い、レ
ジスト膜５４をパターニングする。これにより、Ｃｕ層
５０に達する例えば径７０μｍの開口部５６が形成され
る。Next, the resist film 54 is patterned by using the photolithography technique. Thus, an opening 56 having a diameter of, for example, 70 μm reaching the Cu layer 50 is formed.

【００５６】次に、図４（ｃ）に示すように、めっき法
により、レジスト膜５４の開口部５６内のＣｕ層５０上
に、Ｃｕ層５８を形成する。めっき法によりＣｕ層５８
を形成するため、Ｃｕ層５８の高さには、ばらつきが生
じる。Next, as shown in FIG. 4C, a Cu layer 58 is formed on the Cu layer 50 in the opening 56 of the resist film 54 by plating. Cu layer 58 by plating
Is formed, the height of the Cu layer 58 varies.

【００５７】次に、図５（ａ）に示すように、レジスト
膜５４を除去する。Next, as shown in FIG. 5A, the resist film 54 is removed.

【００５８】次に、図５（ｂ）に示すように、全面に、
ポリイミド樹脂より成る仮封止層６０を形成する。Next, as shown in FIG.
A temporary sealing layer 60 made of a polyimide resin is formed.

【００５９】次に、図５（ｃ）に示すように、ＣＭＰ法
により、全てのＣｕ層５８の上面が露出するまで、Ｃｕ
層５８及び仮封止層６０を研磨する。これにより、Ｃｕ
層５８の高さが、例えば８０μｍに均一化される。そう
すると、Ｃｕ層５０とＣｕ層５８との総膜厚は、例えば
１６０μｍとなる。Next, as shown in FIG. 5C, until the upper surfaces of all the Cu layers 58 are exposed by the CMP method,
The layer 58 and the temporary sealing layer 60 are polished. Thereby, Cu
The height of the layer 58 is made uniform, for example, to 80 μm. Then, the total thickness of the Cu layer 50 and the Cu layer 58 becomes, for example, 160 μm.

【００６０】次に、図６（ａ）に示すように、アミン系
の溶剤を用いて、ポリイミド樹脂より成る仮封止層５
２、６０を除去する。Next, as shown in FIG. 6A, a temporary sealing layer 5 made of a polyimide resin is formed using an amine-based solvent.
2, 60 are removed.

【００６１】次に、図６（ｂ）に示すように、ウエット
エッチングにより、導電膜４４を構成する膜厚５００ｎ
ｍのＣｕ膜４４ｂをエッチングする。この際、Ｃｕ膜４
４ｂのみならず、Ｃｕ層５０、５８もエッチングされる
こととなるが、Ｃｕ層５０、５８の径は７０μｍ、Ｃｕ
層５０、５８の全体の高さは１６０μｍと、Ｃｕ膜４４
ｂの膜厚５００ｎｍに比べて十分に大きいため、Ｃｕ層
５０、５８の表面がわずかにエッチングされるに止ま
り、特段の問題は生じない。Next, as shown in FIG. 6B, a film thickness of 500 n constituting the conductive film 44 is formed by wet etching.
The m-th Cu film 44b is etched. At this time, the Cu film 4
4b, the Cu layers 50, 58 are also etched, but the diameter of the Cu layers 50, 58 is 70 μm,
The overall height of the layers 50 and 58 is 160 μm and the Cu film 44
Since the thickness of b is sufficiently larger than the thickness of 500 nm, the surfaces of the Cu layers 50 and 58 are only slightly etched, and no particular problem occurs.

【００６２】次に、ウエットエッチングにより、導電膜
４４を構成するＣｒ膜４４ａをエッチングする。こうし
て、導電膜４４、Ｃｕ層５０、及びＣｕ層５８により、
高さ約１６０μｍのビア３６が形成されることとなる。Next, the Cr film 44a constituting the conductive film 44 is etched by wet etching. Thus, the conductive film 44, the Cu layer 50, and the Cu layer 58
A via 36 having a height of about 160 μm will be formed.

【００６３】次に、図６（ｃ）に示すように、電極１２
ａ、１２ｂ上に、キャパシタ１４をフリップチップ接合
する。なお、図６（ｃ）乃至図７（ｃ）では、キャパシ
タ１４について主要な構成要素のみを模式的に示してい
る。Next, as shown in FIG.
Capacitor 14 is flip-chip bonded on a and 12b. FIGS. 6C to 7C schematically show only main components of the capacitor 14.

【００６４】次に、図７（ａ）に示すように、全面に、
エポキシ系の樹脂を塗布する。この後、塗布されたエポ
キシ系の樹脂を硬化する。これにより、エポキシ系の樹
脂より成る絶縁層３８が形成される。Next, as shown in FIG.
Apply epoxy resin. Thereafter, the applied epoxy resin is cured. Thus, an insulating layer 38 made of an epoxy resin is formed.

【００６５】次に、図７（ｂ）に示すように、ＣＭＰ法
により、ビア３６の上面が全て露出するまで、絶縁層３
８を研磨する。絶縁層３８を研磨する際、キャパシタ１
４のシリコン基板１６の上面側が研磨されることとなる
が、シリコン基板１６の下面側に形成されたキャパシタ
部２４までもが研磨されてしまうことはない。半田バン
プ３４ａ、３４ｂの高さは６０μｍ程度であり、半田バ
ンプ３４ａ、３４ｂの上面とシリコン基板１６の下面と
の距離は２μｍ程度であるため、シリコン基板１６の下
面は、高さ１６０μｍのビア３６の上面より十分下方に
位置しているからである。Next, as shown in FIG. 7B, the insulating layer 3 is removed by CMP until the entire upper surface of the via 36 is exposed.
8 is polished. When polishing the insulating layer 38, the capacitor 1
Although the upper surface side of the silicon substrate 16 of No. 4 is polished, even the capacitor portion 24 formed on the lower surface side of the silicon substrate 16 is not polished. The height of the solder bumps 34a, 34b is about 60 μm, and the distance between the upper surfaces of the solder bumps 34a, 34b and the lower surface of the silicon substrate 16 is about 2 μm. This is because it is located sufficiently below the upper surface of.

【００６６】次に、図７（ｃ）に示すように、ビア３６
上に、膜厚２μｍのＮｉ膜と膜厚１μｍのＡｕ膜とを順
次積層して成る電極４０を形成する。Next, as shown in FIG.
An electrode 40 formed by sequentially laminating a Ni film having a thickness of 2 μm and an Au film having a thickness of 1 μm is formed thereon.

【００６７】次に、電極４０上に、Ｓｎ−Ａｇより成る
半田バンプ４２を形成する。Next, a solder bump 42 made of Sn-Ag is formed on the electrode 40.

【００６８】次に、図８に示すように、半導体ウェハ１
０をチップサイズにダイシングする。ウェハレベルで製
造した後にチップサイズにダイシングするので、高いス
ループットで半導体装置を製造することができる。Next, as shown in FIG.
Dicing 0 to chip size. Since dicing is performed to a chip size after manufacturing at a wafer level, a semiconductor device can be manufactured with high throughput.

【００６９】これにより、本実施形態によるＣＳＰ（Ch
ip Size Package)タイプの半導体装置が製造される。As a result, the CSP (Ch
An ip Size Package) type semiconductor device is manufactured.

【００７０】本実施形態による半導体装置の製造方法
は、キャパシタ１４を実装した後に、絶縁層３８ととも
にシリコン基板１６の上面側を研磨することに主な特徴
がある。本実施形態によれば、絶縁層３８とともにシリ
コン基板１６の上面側を研磨するため、キャパシタ１４
を破損することなくシリコン基板１６の厚さを薄くする
ことができる。The method of fabricating the semiconductor device according to the present embodiment is characterized mainly in that the upper surface of the silicon substrate 16 is polished together with the insulating layer 38 after the capacitor 14 is mounted. According to the present embodiment, since the upper surface side of the silicon substrate 16 is polished together with the insulating layer 38, the capacitor 14 is polished.
The thickness of the silicon substrate 16 can be reduced without damaging the substrate.

【００７１】（半導体装置の変形例）次に、本実施形態
による半導体装置の変形例を図９を用いて説明する。図
９は、本変形例による半導体装置を示す断面図である。(Modification of Semiconductor Device) Next, a modification of the semiconductor device according to the present embodiment will be explained with reference to FIG. FIG. 9 is a cross-sectional view illustrating a semiconductor device according to the present modification.

【００７２】本変形例による半導体装置は、キャパシタ
１４の上面が、絶縁層３８により覆われていることに主
な特徴がある。The semiconductor device according to the present modification is characterized mainly in that the upper surface of capacitor 14 is covered with insulating layer 38.

【００７３】図９に示すように、キャパシタ１４の上面
は、絶縁層３８により覆われている。ビア３６の上面
は、絶縁層３８の表面に露出している。As shown in FIG. 9, the upper surface of the capacitor 14 is covered with an insulating layer 38. The upper surface of the via 36 is exposed on the surface of the insulating layer 38.

【００７４】図１に示す半導体装置ではキャパシタ１４
の表面が絶縁層３８の表面に露出していたが、本変形例
のように、キャパシタ１４の上面が絶縁層３８により覆
われていてもよい。In the semiconductor device shown in FIG.
Is exposed on the surface of the insulating layer 38, but the upper surface of the capacitor 14 may be covered with the insulating layer 38 as in the present modification.

【００７５】［第２実施形態］本発明の第２実施形態に
よる半導体装置を図１０を用いて説明する。図１０は、
本実施形態による半導体装置を示す断面図である。図１
乃至図９に示す第１実施形態による半導体装置及びその
製造方法と同一の構成要素には、同一の符号を付して説
明を省略または簡潔にする。[Second Embodiment] The semiconductor device according to a second embodiment of the present invention will be explained with reference to FIG. FIG.
FIG. 3 is a cross-sectional view illustrating the semiconductor device according to the present embodiment. FIG.
The same components as those of the semiconductor device according to the first embodiment and the method for fabricating the same shown in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

【００７６】（半導体装置）次に、本実施形態による半
導体装置を図１０を用いて説明する。(Semiconductor Device) Next, the semiconductor device according to the present embodiment will be explained with reference to FIG.

【００７７】本実施形態による半導体装置は、キャパシ
タ１４ａのシリコン基板１６に、シリコン基板１６を貫
通するビア６４ａ、６４ｂが形成されており、キャパシ
タ部２４を構成する電極１８、２２がビア６４ａ、６４
ｂを介して回路配線基板（図示せず）の電源（Ｖ）線
（図示せず）や接地（Ｇ）線（図示せず）に接続できる
ようになっていることに主な特徴がある。In the semiconductor device according to the present embodiment, vias 64a and 64b penetrating the silicon substrate 16 are formed in the silicon substrate 16 of the capacitor 14a, and the electrodes 18 and 22 constituting the capacitor portion 24 are connected to the vias 64a and 64b.
The main feature is that it can be connected to a power (V) line (not shown) or a ground (G) line (not shown) of a circuit wiring board (not shown) via b.

【００７８】図１０に示すように、ＬＳＩ１１の電極１
２ａ、１２ｂには、キャパシタ１４ａがフリップチップ
接合されている。As shown in FIG. 10, the electrode 1 of the LSI 11
A capacitor 14a is flip-chip bonded to 2a and 12b.

【００７９】ここで、本実施形態で用いられるキャパシ
タ１４ａについて説明する。Here, the capacitor 14a used in this embodiment will be described.

【００８０】図１０に示すように、半導体基板１０に
は、シリコン基板１６を貫通するビアホール６６が形成
されている。ビアホール６６は、例えば高密度プラズマ
エッチングにより形成することができる。As shown in FIG. 10, a via hole 66 penetrating through the silicon substrate 16 is formed in the semiconductor substrate 10. The via hole 66 can be formed by, for example, high-density plasma etching.

【００８１】ビアホール６６内には、例えばＰｔより成
るビア６４ａ、６４ｂが埋め込まれている。ビア６４ａ
は、例えば回路配線基板（図示せず）の電源（Ｖ）線
（図示せず）に電気的に接続されるものであり、ビア６
４ｂは、例えば回路配線基板（図示せず）の接地（Ｇ）
線（図示せず）に電気的に接続されるものである。ビア
６４ａ、６４ｂは、例えばめっき法により形成すること
ができる。In the via hole 66, vias 64a and 64b made of, for example, Pt are buried. Via 64a
Are electrically connected to, for example, a power (V) line (not shown) of a circuit wiring board (not shown).
4b is, for example, the ground (G) of a circuit wiring board (not shown).
It is electrically connected to a line (not shown). The vias 64a and 64b can be formed by, for example, a plating method.

【００８２】シリコン基板１６の下面には、二酸化シリ
コンより成る絶縁膜６８が形成されている。絶縁膜６８
には、ビア６４ａ、６４ｂに達する開口部７０ａ、７０
ｂがそれぞれ形成されている。On the lower surface of the silicon substrate 16, an insulating film 68 made of silicon dioxide is formed. Insulating film 68
Have openings 70a, 70a reaching vias 64a, 64b
b are formed respectively.

【００８３】絶縁膜６８の下面には、膜厚２００ｎｍの
Ｐｔより成る電極１８が形成されている。電極１８は、
開口部７０ａを介してビア６４ａに電気的に接続されて
いる。On the lower surface of the insulating film 68, an electrode 18 made of Pt having a thickness of 200 nm is formed. The electrode 18
It is electrically connected to the via 64a through the opening 70a.

【００８４】電極１８の下面には、膜厚２００ｎｍのＢ
ＳＴより成る誘電体膜２０が形成されている。On the lower surface of the electrode 18, a 200 nm thick B
A dielectric film 20 made of ST is formed.

【００８５】誘電体膜２０の下面には、膜厚２００ｎｍ
のＡｕより成る電極２２が形成されている。電極２２
は、開口部７０ｂを介してビア６４ｂに電気的に接続さ
れている。The lower surface of the dielectric film 20 has a thickness of 200 nm.
The electrode 22 made of Au is formed. Electrode 22
Are electrically connected to the via 64b through the opening 70b.

【００８６】こうして、本実施形態で用いられるキャパ
シタ１４ａが構成されている。Thus, the capacitor 14a used in the present embodiment is formed.

【００８７】図１０に示すように、ビア６４ａ、６４ｂ
の上面及びビア３６の上面は、絶縁層３８の表面に露出
している。As shown in FIG. 10, vias 64a and 64b
And the upper surface of the via 36 are exposed on the surface of the insulating layer 38.

【００８８】ビア６４ａ、６４ｂ上及びビア３６上に
は、膜厚２μｍのＮｉ膜と、膜厚１μｍのＡｕ膜とを順
次積層して成る電極４０が形成されている。On the vias 64a and 64b and on the via 36, an electrode 40 is formed by sequentially laminating a Ni film having a thickness of 2 μm and an Au film having a thickness of 1 μm.

【００８９】電極４０上には、Ｓｎ−Ａｇより成る半田
バンプ４２が形成されている。On the electrode 40, a solder bump 42 made of Sn-Ag is formed.

【００９０】このように本実施形態によれば、キャパシ
タ１４ａのシリコン基板１６に、シリコン基板１６を貫
通するビア６４ａ、６４ｂが形成されているので、キャ
パシタ部２４を構成する電極１８、２２をビア６４ａ、
６４ｂを介して回路配線基板の電源（Ｖ）線や接地
（Ｇ）線に接続することができる。即ち、本実施形態に
よれば、回路配線基板からＬＳＩ１１に電源を供給する
給電線にキャパシタ部２４を直接接続することができる
ので、ＬＳＩ１１に供給される電源の電圧変動をより効
果的に抑制することができ、また、ＬＳＩ１１に供給さ
れる電源の高周波ノイズをより効果的に除去することが
できる。As described above, according to the present embodiment, the vias 64a and 64b penetrating the silicon substrate 16 are formed in the silicon substrate 16 of the capacitor 14a. 64a,
It can be connected to a power supply (V) line or a ground (G) line of the circuit wiring board via 64b. That is, according to the present embodiment, since the capacitor unit 24 can be directly connected to the power supply line that supplies power to the LSI 11 from the circuit wiring board, the voltage fluctuation of the power supplied to the LSI 11 is more effectively suppressed. In addition, high frequency noise of power supplied to the LSI 11 can be more effectively removed.

【００９１】（変形例（その１））次に、本実施形態に
よる半導体装置の変形例（その１）を図１１を用いて説
明する。図１１は、本変形例による半導体装置を示す断
面図である。(Modification (Part 1)) Next, a modification (Part 1) of the semiconductor device according to the present embodiment will be explained with reference to FIG. FIG. 11 is a cross-sectional view illustrating a semiconductor device according to the present modification.

【００９２】本変形例による半導体装置は、狭いピッチ
で形成された電極１２ｄ〜１２ｇ上に、キャパシタ１４
ｂが実装されていることに主な特徴がある。In the semiconductor device according to the present modification, the capacitor 14 is provided on the electrodes 12d to 12g formed at a narrow pitch.
The main feature is that b is implemented.

【００９３】図１１に示すように、ＬＳＩ１１上には、
電極１２ｃのピッチより狭いピッチで、電極１２ｄ〜１
２ｇが形成されている。また、電極１２ｄ〜１２ｇの平
面形状は、電極１２ｃの平面形状より小さくなってい
る。As shown in FIG. 11, on the LSI 11,
At a pitch smaller than the pitch of the electrodes 12c, the electrodes 12d-1
2 g are formed. The planar shapes of the electrodes 12d to 12g are smaller than the planar shape of the electrode 12c.

【００９４】電極１２ｄ〜１２ｇ上には、キャパシタ１
４ｂが実装されている。On the electrodes 12d to 12g, the capacitor 1
4b is mounted.

【００９５】ここで、本変形例で用いられるキャパシタ
１４ｂについて説明する。Here, the capacitor 14b used in this modification will be described.

【００９６】保護膜２６には、電極１８に達するコンタ
クトホール２８ｃ、２８ｄと、電極２２に達するコンタ
クトホール２８ｅ、２８ｆとが形成されている。In the protective film 26, contact holes 28c and 28d reaching the electrode 18 and contact holes 28e and 28f reaching the electrode 22 are formed.

【００９７】コンタクトホール２８ｃ〜２８ｆの内面に
は、Ｃｒ膜とＮｉ膜とを順次積層して成る導電膜３０が
形成されている。On the inner surfaces of the contact holes 28c to 28f, a conductive film 30 is formed by sequentially stacking a Cr film and a Ni film.

【００９８】内面に導電膜３０が形成されたコンタクト
ホール２８ｃ〜２８ｆ内には、Ｎｉ膜とＡｕ膜とを順次
積層して成る導体プラグ３２ｃ〜３２ｆがそれぞれ埋め
込まれている。In the contact holes 28c to 28f in which the conductive film 30 is formed on the inner surface, conductive plugs 32c to 32f formed by sequentially laminating a Ni film and an Au film are buried.

【００９９】導体プラグ３２ｃ〜３２ｆの下面には、そ
れぞれＳｎ−Ａｇより成る半田バンプ３４ｃ〜３４ｆが
形成されている。Solder bumps 34c to 34f made of Sn-Ag are formed on the lower surfaces of the conductor plugs 32c to 32f, respectively.

【０１００】こうして、本実施形態で用いられるキャパ
シタ１４ｂが構成されている。Thus, the capacitor 14b used in the present embodiment is formed.

【０１０１】キャパシタ１４ｂの電極１８は、導体プラ
グ３２ｃ、半田バンプ３４ｃ、及び電極１２ｄを介し
て、ＬＳＩ１１の電源（Ｖ）線に電気的に接続されてお
り、更に、導体プラグ３２ｄ、半田バンプ３４ｄ、及び
電極１２ｅを介して、ＬＳＩ１１の電源（Ｖ）線に電気
的に接続されている。The electrode 18 of the capacitor 14b is electrically connected to the power supply (V) line of the LSI 11 via the conductor plug 32c, the solder bump 34c, and the electrode 12d. , And the electrode 12e, and is electrically connected to the power supply (V) line of the LSI 11.

【０１０２】また、キャパシタ１４ｂの電極２２は、導
体プラグ３２ｅ、半田バンプ３４ｅ、及び電極１２ｆを
介して、ＬＳＩ１１の接地（Ｇ）線に電気的に接続され
ており、更に、導体プラグ３２ｆ、半田バンプ３４ｆ、
及び電極１２ｇを介して、ＬＳＩ１１の接地（Ｇ）線に
電気的に接続されている。The electrode 22 of the capacitor 14b is electrically connected to the ground (G) line of the LSI 11 via the conductor plug 32e, the solder bump 34e, and the electrode 12f. Bump 34f,
In addition, it is electrically connected to the ground (G) line of the LSI 11 through the electrode 12g.

【０１０３】本変形例では、電極１２ｄ〜１２ｇが狭い
ピッチで形成されているので、ＬＳＩ１１と電極１８、
２２とを接続する経路の数をより多くすることができ
る。また、本変形例では、電極１２ｄ〜１２ｆの平面形
状が電極１２ａ、１２ｂの平面形状に比べて小さくなっ
ているため、半田バンプ３４ｃ〜３４ｆの大きさが図１
０に示す半田バンプ３４ａ、３４ｂの大きさより小さく
なっており、これによりキャパシタ部２４とＬＳＩ１１
との距離が短くなっている。従って、本変形例によれ
ば、ＬＳＩ１１とキャパシタ部２４との間の等価直列抵
抗や等価直列インダクタンスをより小さくすることがで
き、ひいては、ＬＳＩ１１に供給される電源の電圧変動
をより効果的に抑制することができ、また、ＬＳＩ１１
に供給される電源の高周波ノイズをより効果的に除去す
ることができる。In this modification, since the electrodes 12d to 12g are formed at a narrow pitch, the LSI 11 and the electrodes 18,
22 can be increased in number. Further, in this modification, since the planar shapes of the electrodes 12d to 12f are smaller than the planar shapes of the electrodes 12a and 12b, the size of the solder bumps 34c to 34f is
0 is smaller than the size of the solder bumps 34a and 34b shown in FIG.
And the distance is shorter. Therefore, according to the present modification, the equivalent series resistance and the equivalent series inductance between the LSI 11 and the capacitor unit 24 can be further reduced, and the voltage fluctuation of the power supply supplied to the LSI 11 can be more effectively suppressed. LSI11
The high frequency noise of the power supplied to the power supply can be more effectively removed.

【０１０４】（変形例（その２））次に、本実施形態に
よる半導体装置の変形例（その２）を図１２を用いて説
明する。図１２は、本変形例による半導体装置を示す断
面図である。(Modification (Part 2)) Next, a modification (Part 2) of the semiconductor device according to the present embodiment will be explained with reference to FIG. FIG. 12 is a cross-sectional view showing a semiconductor device according to the present modification.

【０１０５】本変形例による半導体装置は、キャパシタ
１４ｃに、ＬＳＩ１１の信号（Ｓ）線と回路配線基板
（図示せず）の信号（Ｓ）線とを接続するための貫通電
極７２が形成されていることに主な特徴がある。In the semiconductor device according to this modification, a through electrode 72 for connecting a signal (S) line of the LSI 11 and a signal (S) line of a circuit wiring board (not shown) is formed in the capacitor 14c. The main feature is that there is.

【０１０６】図１２に示すように、電極１２ａ〜１２ｃ
上には、キャパシタ１４ｃがフリップチップ接合されて
いる。As shown in FIG. 12, the electrodes 12a to 12c
Above, a capacitor 14c is flip-chip bonded.

【０１０７】ここで、本変形例で用いられるキャパシタ
１４ｃについて説明する。Here, the capacitor 14c used in this modification will be described.

【０１０８】シリコン基板１６には、シリコン基板１６
を貫通するビアホール６６ａが形成されている。[0108] The silicon substrate 16
Is formed.

【０１０９】ビアホール６６ａ内には、例えばＰｔより
成るビア６４ｃが埋め込まれている。ビア６４ｃは、例
えば回路配線基板（図示せず）の信号（Ｓ）線（図示せ
ず）に電気的に接続されるものである。A via 64c made of, for example, Pt is embedded in the via hole 66a. The via 64c is electrically connected to, for example, a signal (S) line (not shown) of a circuit wiring board (not shown).

【０１１０】保護膜２６には、ビア６４ｃに達するコン
タクトホール２８ｇが形成されている。コンタクトホー
ル２８ｇの内面には、導電膜３０が形成されている。In the protective film 26, a contact hole 28g reaching the via 64c is formed. A conductive film 30 is formed on the inner surface of the contact hole 28g.

【０１１１】内面に導電膜３０が形成されたコンタクト
ホール２８ｇ内には、Ｎｉ膜とＡｕ膜とを順次積層して
成る導体プラグ３２ｃが形成されている。In the contact hole 28g in which the conductive film 30 is formed on the inner surface, a conductor plug 32c formed by sequentially laminating a Ni film and an Au film is formed.

【０１１２】ビア６４ｃ、導電膜３０及び導体プラグ３
２ｃにより貫通電極７２が構成されている。貫通電極７
２は、キャパシタ部２４を構成する電極１８、２２と絶
縁されている。The via 64c, the conductive film 30, and the conductor plug 3
A through electrode 72 is formed by 2c. Through electrode 7
2 is insulated from the electrodes 18 and 22 constituting the capacitor section 24.

【０１１３】導体プラグ３２ｃの下面には、Ｓｎ−Ａｇ
より成る半田バンプ３４ｃが形成されている。On the lower surface of the conductor plug 32c, Sn-Ag
A solder bump 34c is formed.

【０１１４】こうして本変形例で用いられるキャパシタ
１４ｃが構成されている。Thus, the capacitor 14c used in the present modification is configured.

【０１１５】本変形例によれば、キャパシタ部２４の面
積を大きく確保することができるので、静電容量を向上
することができる。しかも、貫通電極７２を介してＬＳ
Ｉ１１の信号（Ｓ）線を回路配線基板の信号（Ｓ）線に
接続することができるので、信号（Ｓ）線の接続がキャ
パシタによって阻害されてしまうこともない。従って、
本変形例によれば、信号（Ｓ）線の接続を阻害すること
なく、キャパシタの静電容量を大きくすることができ
る。According to the present modification, a large area of the capacitor section 24 can be ensured, so that the capacitance can be improved. In addition, the LS is provided via the through electrode 72.
Since the signal (S) line of I11 can be connected to the signal (S) line of the circuit wiring board, the connection of the signal (S) line is not hindered by the capacitor. Therefore,
According to this modification, the capacitance of the capacitor can be increased without hindering the connection of the signal (S) line.

【０１１６】本変形例によれば、キャパシタの静電容量
を大きくすることができるので、ＬＳＩ１１に供給され
る電源の電圧変動をより効果的に抑制することができ、
また、ＬＳＩ１１に供給される電源の高周波ノイズをよ
り効果的に除去することができる。According to this modification, since the capacitance of the capacitor can be increased, the voltage fluctuation of the power supply supplied to the LSI 11 can be suppressed more effectively.
Further, high frequency noise of the power supply supplied to the LSI 11 can be more effectively removed.

【０１１７】［第３実施形態］本発明の第３実施形態に
よる半導体装置及びその製造方法を図１３乃至図１６を
用いて説明する。図１３は、本実施形態による半導体装
置を示す断面図である。図１４乃至図１６は、本実施形
態による半導体装置の製造方法を示す工程断面図であ
る。図１乃至図１２に示す第１及び第２実施形態による
半導体装置及びその製造方法と同一の構成要素には、同
一の符号を付して説明を省略または簡潔にする。[A Third Embodiment] The semiconductor device and the method for fabricating the same according to a third embodiment of the present invention will be explained with reference to FIGS. FIG. 13 is a sectional view of the semiconductor device according to the present embodiment. 14 to 16 are process sectional views showing the method for manufacturing the semiconductor device according to the present embodiment. The same components as those of the semiconductor device according to the first and second embodiments and the method of manufacturing the same shown in FIGS. 1 to 12 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

【０１１８】（半導体装置）まず、本実施形態による半
導体装置を図１３を用いて説明する。(Semiconductor Device) First, the semiconductor device according to the present embodiment will be explained with reference to FIG.

【０１１９】本実施形態による半導体装置は、キャパシ
タ１４ｄが、ＬＳＩ１１上の全面に形成されていること
に主な特徴がある。The main feature of the semiconductor device according to the present embodiment is that the capacitor 14d is formed on the entire surface of the LSI 11.

【０１２０】図１３に示すように、電極１２ａ〜１２ｃ
には、キャパシタ１４ｄがフリップチップ接合されてい
る。キャパシタ１４ｄは、ＬＳＩ１１上の全面に形成さ
れている。As shown in FIG. 13, the electrodes 12a to 12c
, A capacitor 14d is flip-chip bonded. The capacitor 14d is formed on the entire surface of the LSI 11.

【０１２１】ＬＳＩ１１とキャパシタ１４ｄとの間に
は、樹脂より成る絶縁層７４が形成されている。An insulating layer 74 made of resin is formed between the LSI 11 and the capacitor 14d.

【０１２２】キャパシタ１４ｄの上面側、即ちシリコン
基板１６の上面側は、研磨されている。The upper surface of the capacitor 14d, that is, the upper surface of the silicon substrate 16 is polished.

【０１２３】ＬＳＩ１１の信号（Ｓ）線（図示せず）
は、電極１２ｃ、半田バンプ３４ｃ、貫通電極７２、及
び半田バンプ４２を介して、回路配線基板（図示せず）
に接続できるようになっている。Signal (S) line of LSI 11 (not shown)
Is a circuit wiring board (not shown) via the electrodes 12c, the solder bumps 34c, the through electrodes 72, and the solder bumps 42.
It can be connected to.

【０１２４】このように本実施形態によれば、ＬＳＩ１
１上の全面にキャパシタ１４ｄが形成されているため、
静電容量を極めて大きくすることができる。As described above, according to the present embodiment, the LSI 1
Since the capacitor 14d is formed on the entire surface on
The capacitance can be extremely large.

【０１２５】また、本実施形態によれば、ＬＳＩ１１の
信号（Ｓ）線を貫通電極７２を介して回路配線基板に接
続することができるので、キャパシタと別個にビア３６
（図１参照）を形成する必要がない。従って、本実施形
態によれば、半導体装置の製造工程の簡略化を図ること
ができ、低コスト化に寄与することができる。Further, according to the present embodiment, since the signal (S) line of the LSI 11 can be connected to the circuit wiring board via the through electrode 72, the via 36 is provided separately from the capacitor.
(See FIG. 1). Therefore, according to the present embodiment, the manufacturing process of the semiconductor device can be simplified, which can contribute to cost reduction.

【０１２６】しかも、本実施形態によれば、キャパシタ
１４ｄの上面が研磨されているので、小型化、高密度化
の要請にも応えることができる。In addition, according to the present embodiment, since the upper surface of the capacitor 14d is polished, it is possible to meet the demand for miniaturization and higher density.

【０１２７】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図１４乃至図１６を用
いて説明する。(The Method for Fabricating the Semiconductor Device) Next, the method for fabricating the semiconductor device according to the present embodiment will be explained with reference to FIGS.

【０１２８】まず、図１４に示すように、電極１２ａ〜
１２ｃ上に、キャパシタ１４ｄをフリップチップ接合す
る。First, as shown in FIG.
A capacitor 14d is flip-chip bonded on 12c.

【０１２９】次に、半導体ウェハ１０とキャパシタ１４
ｄとの間に、樹脂を充填する。これにより、半導体ウェ
ハ１０とキャパシタ１４ｄとの間に、樹脂より成る絶縁
層７４が形成される。Next, the semiconductor wafer 10 and the capacitor 14
and d. Thus, an insulating layer 74 made of resin is formed between the semiconductor wafer 10 and the capacitor 14d.

【０１３０】次に、図１５に示すように、ＣＭＰ法によ
り、キャパシタ１４ｄの上面を研磨する。Next, as shown in FIG. 15, the upper surface of the capacitor 14d is polished by the CMP method.

【０１３１】次に、図１６に示すように、ビア６４ａ〜
６４ｃ上に、電極４０を形成する。Next, as shown in FIG.
The electrode 40 is formed on 64c.

【０１３２】次に、電極４０上に、半田バンプ４２を形
成する。Next, solder bumps 42 are formed on the electrodes 40.

【０１３３】次に、半導体ウェハ１０をチップサイズに
ダイシングする。Next, the semiconductor wafer 10 is diced to a chip size.

【０１３４】こうして、本実施形態による半導体装置が
製造される。Thus, the semiconductor device according to the present embodiment is manufactured.

【０１３５】（変形例）次に、本実施形態による半導体
装置の変形例を図１７を用いて説明する。図１７は、本
変形例による半導体装置を示す断面図である。(Modification) Next, a modification of the semiconductor device according to the present embodiment will be explained with reference to FIG. FIG. 17 is a cross-sectional view showing a semiconductor device according to the present modification.

【０１３６】本変形例による半導体装置は、厚膜のセラ
ミックキャパシタであるキャパシタ１４ｅが用いられて
いることに主な特徴がある。The semiconductor device according to the present modification is characterized mainly in that a capacitor 14e which is a thick-film ceramic capacitor is used.

【０１３７】図１７に示すように、キャパシタ１４ｅ
は、所定の形状にパターニングされた膜厚１８μｍのＮ
ｉ膜と、所定の形状にパターニングされた膜厚１００μ
ｍのＢＳＴ膜とを交互に積層することにより構成されて
いる。As shown in FIG. 17, the capacitor 14e
Is a 18 μm-thick N film patterned into a predetermined shape.
i film and a film thickness of 100 μm patterned into a predetermined shape
m BST films are alternately stacked.

【０１３８】積層されたＮｉ膜より成る電極１８ａは、
電極７６ａ、半田バンプ３４ａ、及び電極１２ａを介し
てＬＳＩ１１の電源（Ｖ）線に電気的に接続されてい
る。また、電極１８ａは、半田バンプ４２を介して、回
路配線基板（図示せず）の電源（Ｖ）線に接続できるよ
うになっている。The electrode 18a made of the laminated Ni film is
It is electrically connected to the power supply (V) line of the LSI 11 via the electrode 76a, the solder bump 34a, and the electrode 12a. Further, the electrode 18a can be connected to a power (V) line of a circuit wiring board (not shown) via the solder bump 42.

【０１３９】積層されたＮｉ膜より成る電極２２ａは、
電極７６ｂ、半田バンプ３４ｂ、及び電極１２ｂを介し
てＬＳＩ１１の接地（Ｇ）線に電気的に接続されてい
る。また、電極２２ａは、半田バンプ４２を介して、回
路配線基板の接地（Ｇ）線に接続できるようになってい
る。The electrode 22a made of the laminated Ni film is
It is electrically connected to the ground (G) line of the LSI 11 via the electrode 76b, the solder bump 34b, and the electrode 12b. Further, the electrode 22a can be connected to the ground (G) line of the circuit wiring board via the solder bump 42.

【０１４０】また、積層されたＮｉ膜より成る貫通電極
７２ａは、電極７６ｃ、半田バンプ３４ｃ、及び電極１
２ｃを介してＬＳＩ１１の信号（Ｓ）線に電気的に接続
されている。また、貫通電極７２ａは、半田バンプ４２
を介して、回路配線基板の信号（Ｓ）線に接続できるよ
うになっている。The penetrating electrode 72a made of the laminated Ni film is composed of the electrode 76c, the solder bump 34c, and the electrode 1c.
2c, it is electrically connected to the signal (S) line of the LSI 11. Further, the through electrode 72a is connected to the solder bump 42.
Can be connected to the signal (S) line of the circuit wiring board.

【０１４１】本変形例による半導体装置では、キャパシ
タ１４ｅの全体の厚さが数１００μｍと厚くなるため、
小型化の要請は満足し得ないが、電極１８ａ、２２ａと
誘電体膜２０ａとが交互に積層されているため、静電容
量を大きく確保することができる。In the semiconductor device according to the present modification, the entire thickness of the capacitor 14e is as large as several hundred μm.
Although the demand for miniaturization cannot be satisfied, large capacitance can be ensured because the electrodes 18a and 22a and the dielectric film 20a are alternately stacked.

【０１４２】［第４実施形態］本発明の第４実施形態に
よる半導体装置を図１８を用いて説明する。図１８は、
本実施形態による半導体装置を示す断面図である。図１
乃至図１７に示す第１乃至第３実施形態による半導体装
置及びその製造方法等と同一の構成要素には、同一の符
号を付して説明を省略または簡潔にする。[Fourth Embodiment] The semiconductor device according to a fourth embodiment of the present invention will be explained with reference to FIG. FIG.
FIG. 3 is a cross-sectional view illustrating the semiconductor device according to the present embodiment. FIG.
The same components as those of the semiconductor device according to the first to third embodiments and the method of manufacturing the same shown in FIG. 17 are denoted by the same reference numerals, and description thereof will be omitted or simplified.

【０１４３】本実施形態による半導体装置は、配線層７
８が、ＬＳＩ１１ａの上部に形成されていることに主な
特徴がある。In the semiconductor device according to the present embodiment, the wiring layer 7
8 is formed above the LSI 11a.

【０１４４】図１８に示すように、半導体基板１０の上
面には、Ａｕより成る電極１２ｈ〜１２ｊが例えば１５
０μｍのピッチで形成されている。電極１２ｈは、ＬＳ
Ｉ１１ａの電源（Ｖ）線（図示せず）に電気的に接続さ
れており、電極１２ｉは、ＬＳＩ１１ａの接地（Ｇ）線
（図示せず）に電気的に接続されている。また、電源１
２ｊは、ＬＳＩ１１ａの信号（Ｓ）線（図示せず）に電
気的に接続されている。As shown in FIG. 18, on the upper surface of the semiconductor substrate 10, electrodes 12h to 12j made of Au, for example, 15
It is formed at a pitch of 0 μm. The electrode 12h is LS
The electrode 11i is electrically connected to a power (V) line (not shown) of the I11a, and the electrode 12i is electrically connected to a ground (G) line (not shown) of the LSI 11a. Power supply 1
2j is electrically connected to a signal (S) line (not shown) of the LSI 11a.

【０１４５】ＬＳＩ１１ａの上部には、配線層７８が形
成されている。配線層７８には、Ｃｕより成る電源線８
０、接地線８２、及び信号線８４が形成されている。電
源線８０、接地線８２、及び信号線８４の材料としてＣ
ｕを用いているのは、Ｃｕは低抵抗の材料であるため、
高周波領域での動作に有利なためである。The wiring layer 78 is formed above the LSI 11a. The power supply line 8 made of Cu is provided in the wiring layer 78.
0, a ground line 82, and a signal line 84 are formed. The material of the power supply line 80, the ground line 82, and the signal line 84 is C
u is used because Cu is a low-resistance material.
This is because it is advantageous for operation in a high frequency range.

【０１４６】これら電源線８０、接地線８２、及び信号
線８４は、ポリイミドより成る層間絶縁膜８６により互
いに絶縁されている。The power supply line 80, the ground line 82, and the signal line 84 are insulated from each other by an interlayer insulating film 86 made of polyimide.

【０１４７】配線層７８上には、Ａｕより成る電極１２
ａ〜１２ｃが例えば２００μｍのピッチで形成されてい
る。The electrode 12 made of Au is provided on the wiring layer 78.
a to 12c are formed at a pitch of, for example, 200 μm.

【０１４８】電極１２ｈは、電源線８０により互いに電
気的に接続されており、電源線８０を介して電極１２ａ
に電気的に接続されている。The electrodes 12h are electrically connected to each other by a power supply line 80.
Is electrically connected to

【０１４９】電極１２ｉは、接地線８２により互いに電
気的に接続されており、接地線８２を介して電極１２ｂ
に電気的に接続されている。The electrodes 12i are electrically connected to each other by a ground line 82.
Is electrically connected to

【０１５０】電極１２ｊは、それぞれ別個の信号線８４
を介して、電極１２ｃに接続されている。Each of the electrodes 12j is connected to a separate signal line 84.
Is connected to the electrode 12c.

【０１５１】このように本実施形態によれば、ＬＳＩ１
１ａの上部に、配線層７８が形成されているので、回路
配線基板の電極のピッチとＬＳＩ１１ａの電極１２ｈ〜
１２ｊのピッチとが異なる場合や、回路配線基板の電極
の配置とＬＳＩ１１ａの電極１２ｈ〜１２ｊの配置とが
異なる場合にも対応することができる。As described above, according to the present embodiment, the LSI 1
1a, the wiring layer 78 is formed, so that the pitch of the electrodes of the circuit wiring board and the electrodes 12h to
It is possible to cope with a case where the pitch of the electrodes 12j is different or a case where the arrangement of the electrodes of the circuit wiring board is different from the arrangement of the electrodes 12h to 12j of the LSI 11a.

【０１５２】（変形例）次に、本実施形態による半導体
装置の変形例を図１９を用いて説明する。図１９は、本
変形例による半導体装置を示す断面図である。(Modification) Next, a modification of the semiconductor device according to the present embodiment will be explained with reference to FIG. FIG. 19 is a cross-sectional view showing a semiconductor device according to the present modification.

【０１５３】本変形例による半導体装置は、キャパシタ
１４ｆが全面に形成されていることに主な特徴がある。The main feature of the semiconductor device according to the present modification is that the capacitor 14f is formed on the entire surface.

【０１５４】本変形例によれば、ＬＳＩ１１ａ上の全面
にキャパシタ１４ｆが形成されているため、静電容量を
大きくすることができる。According to the present modification, since the capacitor 14f is formed on the entire surface of the LSI 11a, the capacitance can be increased.

【０１５５】また、本変形例によれば、ＬＳＩ１１ａの
信号（Ｓ）線を貫通電極７２を介して回路配線基板に接
続することができるので、キャパシタ１４ｆと別個にビ
ア３６（図１参照）を形成する必要がない。従って、本
変形例によれば、半導体装置の製造工程の簡略化を図る
ことができ、低コスト化に寄与することができる。Further, according to this modification, the signal (S) line of the LSI 11a can be connected to the circuit wiring board via the through electrode 72, so that the via 36 (see FIG. 1) can be provided separately from the capacitor 14f. No need to form. Therefore, according to the present modification, the manufacturing process of the semiconductor device can be simplified, which can contribute to cost reduction.

【０１５６】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。[Modified Embodiment] The present invention is not limited to the above-described embodiment, and various modifications can be made.

【０１５７】例えば、上記実施形態では、仮封止層５
２、６０の材料としてポリイミド樹脂を用いたが、仮封
止層の材料は、ポリイミド樹脂に限定されるものではな
く、他の材料を用いてもよい。例えば、ＮＭＰ（Ｎ−メ
チル−２−ピロリドン）で溶解されたＰＥＳ（ポリエー
テルサルファイド）を全面に塗布し、この後、乾燥する
ことにより、仮封止層を形成することができる。こうし
て形成された仮封止層は、ＮＭＰを用いて除去すること
ができる。For example, in the above embodiment, the temporary sealing layer 5
Although the polyimide resin was used as the material of 2 and 60, the material of the temporary sealing layer is not limited to the polyimide resin, and other materials may be used. For example, a temporary sealing layer can be formed by applying PES (polyether sulfide) dissolved in NMP (N-methyl-2-pyrrolidone) to the entire surface, and then drying it. The temporary sealing layer thus formed can be removed using NMP.

【０１５８】また、上記実施形態では、Ｃｕ層５０の高
さを均一化した後にＣｕ層５８を形成したが、Ｃｕ層５
０の高さを均一化することなくＣｕ層５０上にＣｕ層５
８を形成してもよい。これにより、工程を簡略化するこ
とができる。In the above embodiment, the Cu layer 58 is formed after the Cu layer 50 has a uniform height.
0 on the Cu layer 50 without making the height of the Cu layer 50 uniform.
8 may be formed. Thereby, the process can be simplified.

【０１５９】また、上記実施形態では、２層のＣｕ層５
０、５８を形成することによりビア３６を構成したが、
必要な高さのビアが得られるよう、更にＣｕ層を積層し
てビアを構成してもよい。In the above embodiment, the two Cu layers 5
Although the via 36 was formed by forming 0 and 58,
A via may be formed by further laminating a Cu layer so that a via having a required height is obtained.

【０１６０】また、上記実施形態では、めっき法により
Ｃｕ層を積層することによりビア３６を形成したが、他
のあらゆる方法を用いてビア３６を形成してもよい。In the above embodiment, the vias 36 are formed by laminating Cu layers by plating. However, the vias 36 may be formed by any other method.

【０１６１】また、上記実施形態では、半田バンプを用
いて接合する場合を例に説明したが、半田バンプを用い
て接合することに限定されるものではなく、他のあらゆ
る接合方法を適宜用いることができる。例えば、例えば
圧着により接合してもよいし、導電性接着剤により接続
してもよい。Further, in the above-described embodiment, the case of joining using solder bumps has been described as an example. However, the present invention is not limited to joining using solder bumps, and any other joining method may be used as appropriate. Can be. For example, they may be joined by, for example, crimping or may be joined by a conductive adhesive.

【０１６２】また、第２実施形態では、電極１８、２２
をビア６４ａ、６４ｂを介して回路配線基板の電源
（Ｖ）線や接地（Ｇ）線に接続しているが、ビア６４
ａ、６４ｂを設けることなく、電極１８、２２を回路配
線基板の電源（Ｖ）線や接地（Ｇ）線に接続するように
してもよい。In the second embodiment, the electrodes 18, 22
Are connected to the power (V) line and the ground (G) line of the circuit wiring board via the vias 64a and 64b.
The electrodes 18 and 22 may be connected to the power (V) line and the ground (G) line of the circuit wiring board without providing the a and 64b.

【０１６３】また、上記実施形態では、誘電体膜の材料
としてＢＳＴを用いる場合を例に説明したが、誘電体膜
の材料はＢＳＴに限定されるものではなく、他のあらゆ
る誘電体を適宜用いることができる。例えば、誘電体膜
の材料として、Ｂａ、Ｓｒ、Ｔｉ、Ｐｂ、Ｍｇ、Ｎｂ、
Ｚｒ、Ｂｉ又はＴａの少なくともいずれかの元素を含む
複合酸化物を用いることができる。具体的には、例え
ば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、ＳｒＢｉ2Ｔａ
2Ｏ9、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｔａ2Ｏ5等を誘電体膜
の材料として用いることができる。ＰＺＴの組成は、例
えば、ＰｂＺｒ0. 5Ｔｉ0.5Ｏ3に設定することができ
る。また、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3の組成は、例えば、
ＰｂＭｇ1/3Ｎｂ2/3Ｏ3に設定することができる。ま
た、誘電体膜の材料として、二酸化シリコン等を用いて
もよい。In the above embodiment, the material of the dielectric film is used.
Has been described as an example in which BST is used, but the dielectric film
Material is not limited to BST, other
A suitable dielectric can be used. For example, a dielectric film
Ba, Sr, Ti, Pb, Mg, Nb,
Including at least one element of Zr, Bi and Ta
A composite oxide can be used. Specifically, for example
For example, PZT (Pb (Zr, Ti) OThree), SrBiTwoTa
TwoO9, Pb (Mg, Nb) OThree, TaTwoOFiveEtc. dielectric film
Can be used as a material. Example of PZT composition
For example, PbZr0. FiveTi0.5OThreeCan be set to
You. Also, Pb (Mg, Nb) OThreeThe composition of, for example,
PbMg1/3Nb2/3OThreeCan be set to Ma
Also, using silicon dioxide etc. as the material of the dielectric film
Is also good.

【０１６４】また、上記実施形態では、キャパシタの電
極１８、２２の材料としてＰｔやＡｕを用いる場合を例
に説明したが、電極１８、２２の材料はＰｔやＡｕに限
定されるものではなく、例えば、Ｎｉ、Ｃｕ、Ｐｄ、Ｒ
ｕ、Ｒｕ酸化物、Ｉｒ、又はＩｒ酸化物等を適宜用いる
こともできる。In the above embodiment, the case where Pt or Au is used as the material of the electrodes 18 and 22 of the capacitor has been described as an example. However, the material of the electrodes 18 and 22 is not limited to Pt or Au. For example, Ni, Cu, Pd, R
u, Ru oxide, Ir, Ir oxide, or the like can be used as appropriate.

【０１６５】また、第４実施形態では、電源線８０、接
地線８２、及び信号線８４の材料としてＣｕを用いる場
合を例に説明したが、Ｃｕに限定されるものではなく、
Ａｕ、Ａｇ、Ａｌ等の他の低抵抗の材料を適宜用いるこ
とができる。In the fourth embodiment, the case where Cu is used as the material of the power supply line 80, the ground line 82, and the signal line 84 has been described as an example. However, the present invention is not limited to Cu.
Other low-resistance materials such as Au, Ag, and Al can be used as appropriate.

【０１６６】また、上記実施形態では、キャパシタを実
装する場合を例に説明したが、キャパシタを実装する場
合に限定されるものではなく、例えば抵抗やインダクタ
等他の受動部品を実装してもよい。また、キャパシタ、
抵抗、インダクタ等を適宜混載するようにしてもよい。In the above embodiment, the case where the capacitor is mounted is described as an example. However, the present invention is not limited to the case where the capacitor is mounted, and other passive components such as a resistor and an inductor may be mounted. . Also, capacitors,
A resistor, an inductor, and the like may be appropriately mixed.

【０１６７】（付記１） 半導体素子基板と、前記半導
体素子基板上に実装され、前記半導体素子基板の電極に
電気的に接続された受動部品と、前記受動部品が実装さ
れた領域と異なる領域の前記半導体素子基板上に形成さ
れ、少なくとも前記受動部品の上面とほぼ等しい高さを
有する柱状の導電体と、前記受動部品及び前記柱状の導
電体を埋め込む絶縁層とを有し、前記柱状の導電体の上
面が前記絶縁層の表面に露出していることを特徴とする
半導体装置。(Supplementary Note 1) A semiconductor device substrate, a passive component mounted on the semiconductor device substrate and electrically connected to an electrode of the semiconductor device substrate, and a passive component mounted on the semiconductor device substrate and having a region different from a region where the passive component is mounted A columnar conductor formed on the semiconductor element substrate and having a height substantially equal to at least an upper surface of the passive component; and an insulating layer for embedding the passive component and the columnar conductor. A semiconductor device, wherein an upper surface of a body is exposed on a surface of the insulating layer.

【０１６８】（付記２） 半導体素子基板と、前記半導
体素子基板上に実装され、前記半導体素子基板の電極に
電気的に接続された受動部品と、前記受動部品が実装さ
れた領域と異なる領域の前記半導体素子基板上に形成さ
れた柱状の導電体と、前記受動部品及び前記柱状の導電
体を埋め込む絶縁層とを有し、前記半導体素子基板は、
前記柱状の導電体を介して外部端子に電気的に接続され
ることを特徴とする半導体装置。(Supplementary Note 2) A semiconductor device substrate, a passive component mounted on the semiconductor device substrate, and electrically connected to an electrode of the semiconductor device substrate, and a region different from a region where the passive component is mounted, The semiconductor device substrate includes a columnar conductor formed on the semiconductor element substrate, and an insulating layer that embeds the passive component and the columnar conductor.
A semiconductor device electrically connected to an external terminal via the columnar conductor.

【０１６９】（付記３） 付記１又は２記載の半導体装
置において、前記受動部品は、支持基板の前記半導体素
子基板に対向する面側に受動素子が形成されて成り、前
記受動部品は、前記受動素子に電気的に接続され、前記
支持基板の上面側に露出する電極を有することを特徴と
する半導体装置。(Supplementary Note 3) In the semiconductor device according to Supplementary Note 1 or 2, the passive component is formed by forming a passive element on a surface of a support substrate facing the semiconductor element substrate, and the passive component is formed by the passive component. A semiconductor device having an electrode electrically connected to an element and exposed on an upper surface side of the support substrate.

【０１７０】（付記４） 付記３記載の半導体装置にお
いて、前記支持基板の上面側に露出する前記電極は、前
記支持基板を貫いて前記受動素子に電気的に接続されて
いることを特徴とする半導体装置。(Supplementary Note 4) In the semiconductor device according to supplementary note 3, the electrode exposed on the upper surface side of the support substrate is electrically connected to the passive element through the support substrate. Semiconductor device.

【０１７１】（付記５） 付記１乃至４のいずれかに記
載の半導体装置において、前記半導体素子基板の複数の
前記電極のピッチは、複数の前記柱状の導電体のピッチ
より狭いことを特徴とする半導体装置。(Supplementary Note 5) In the semiconductor device according to any one of Supplementary Notes 1 to 4, a pitch of the plurality of electrodes of the semiconductor element substrate is smaller than a pitch of the plurality of columnar conductors. Semiconductor device.

【０１７２】（付記６） 付記３乃至５のいずれかに記
載の半導体装置において、前記受動部品は、前記受動素
子と絶縁され、前記受動部品を貫いて前記半導体素子基
板に電気的に接続された貫通電極を更に有することを特
徴とする半導体装置。(Supplementary Note 6) In the semiconductor device according to any one of Supplementary Notes 3 to 5, the passive component is insulated from the passive element, and is electrically connected to the semiconductor element substrate through the passive component. A semiconductor device further comprising a through electrode.

【０１７３】（付記７） 付記１乃至６のいずれかに記
載の半導体装置において、前記受動部品の上面が前記絶
縁層に覆われていることを特徴とする半導体装置。(Supplementary Note 7) The semiconductor device according to any one of supplementary notes 1 to 6, wherein an upper surface of the passive component is covered with the insulating layer.

【０１７４】（付記８） 半導体素子基板と、前記半導
体素子基板上に実装され前記半導体素子基板の電極に電
気的に接続された受動部品とを有する半導体装置であっ
て、前記受動部品は、支持基板の前記半導体素子基板に
対向する面側に受動素子が形成されて成り、前記受動部
品は、前記支持基板を貫いて前記受動素子に電気的に接
続され、前記支持基板の上面に露出する電極と、前記受
動部品を貫いて前記半導体素子基板に電気的に接続さ
れ、前記受動素子と絶縁された貫通電極とを有すること
を特徴とする半導体装置。(Supplementary Note 8) A semiconductor device having a semiconductor element substrate and a passive component mounted on the semiconductor element substrate and electrically connected to an electrode of the semiconductor element substrate, wherein the passive component is A passive element is formed on a surface of the substrate facing the semiconductor element substrate, wherein the passive component is electrically connected to the passive element through the support substrate, and is exposed on an upper surface of the support substrate. And a through electrode electrically connected to the semiconductor element substrate through the passive component and insulated from the passive element.

【０１７５】（付記９） 半導体素子基板と、前記半導
体素子基板上に実装され、前記半導体素子基板の電極に
電気的に接続された受動素子を有する受動部品とを有す
る半導体装置であって、前記受動部品は、前記受動素子
に電気的に接続され、前記受動部品の上面に露出する電
極と、前記受動部品を貫いて前記半導体素子基板に電気
的に接続され、前記受動素子と絶縁された貫通電極とを
有することを特徴とする半導体装置。(Supplementary Note 9) A semiconductor device, comprising: a semiconductor element substrate; and a passive component having a passive element mounted on the semiconductor element substrate and electrically connected to an electrode of the semiconductor element substrate. A passive component is electrically connected to the passive element, and an electrode exposed on an upper surface of the passive component, and a through-hole electrically connected to the semiconductor element substrate through the passive component and insulated from the passive element. A semiconductor device comprising: an electrode;

【０１７６】（付記１０） 付記６乃至９のいずれかに
記載の半導体装置において、前記半導体素子基板上に形
成され、中継配線を有する配線層を更に有し、前記受動
素子、前記柱状の導電体又は前記貫通電極は、前記中継
配線を介して前記半導体素子基板に電気的に接続されて
いることを特徴とする半導体装置。(Supplementary Note 10) The semiconductor device according to any one of Supplementary Notes 6 to 9, further comprising a wiring layer formed on the semiconductor element substrate and having a relay wiring, wherein the passive element and the columnar conductor are provided. Alternatively, the through-electrode is electrically connected to the semiconductor element substrate via the relay wiring.

【０１７７】（付記１１） 付記１乃至１０のいずれか
に記載の半導体装置において、前記受動部品は、前記半
導体素子基板の前記電極又は前記配線層上に形成された
電極にフリップチップ接合されていることを特徴とする
半導体装置。(Supplementary Note 11) In the semiconductor device according to any one of Supplementary Notes 1 to 10, the passive component is flip-chip bonded to the electrode of the semiconductor element substrate or an electrode formed on the wiring layer. A semiconductor device characterized by the above-mentioned.

【０１７８】（付記１２） 付記１乃至１１のいずれか
に記載の半導体装置において、前記受動部品は、キャパ
シタ、抵抗、又はインダクタであることを特徴とする半
導体装置。(Supplementary Note 12) The semiconductor device according to any one of supplementary notes 1 to 11, wherein the passive component is a capacitor, a resistor, or an inductor.

【０１７９】（付記１３） 半導体素子基板上に柱状の
導電体を形成する工程と、前記柱状の導電体が形成され
た領域と異なる領域の前記半導体素子基板上に、支持基
板の前記半導体素子基板に対向する面側に受動素子が形
成されて成る受動部品を実装する工程と、前記柱状の導
電体と前記受動部品とを埋め込む絶縁層を形成する工程
と、前記支持基板の上面側を前記絶縁層とともに研磨す
る工程とを有することを特徴とする半導体装置の製造方
法。(Supplementary Note 13) The step of forming a columnar conductor on the semiconductor element substrate, and the step of forming the columnar conductor on the semiconductor element substrate in a region different from the region where the columnar conductor is formed. Mounting a passive component having a passive element formed on a surface side facing the substrate, forming an insulating layer for embedding the columnar conductor and the passive component, and insulating the upper surface side of the support substrate. Polishing the semiconductor device together with the layer.

【０１８０】（付記１４） 付記１３記載の半導体装置
の製造方法において、前記柱状の導電体を形成する工程
は、上面に複数の電極が形成された前記半導体素子基板
上に導電膜を形成する工程と、前記導電膜上に開口部が
形成されたマスクを形成する工程と、めっき法により前
記開口部内の前記導電膜上に前記柱状の導電体を形成す
る工程と、前記柱状の導電体が形成されていない領域の
前記導電膜をエッチングして前記複数の電極を互いに電
気的に分離する工程とを有することを特徴とする半導体
装置の製造方法。(Supplementary Note 14) In the method of manufacturing a semiconductor device according to supplementary note 13, the step of forming the columnar conductor includes the step of forming a conductive film on the semiconductor element substrate having a plurality of electrodes formed on an upper surface thereof. Forming a mask having an opening formed on the conductive film, forming the columnar conductor on the conductive film in the opening by plating, and forming the columnar conductor. Etching the conductive film in a region that has not been etched to electrically isolate the plurality of electrodes from each other.

【０１８１】（付記１５） 半導体素子基板上に、支持
基板の前記半導体素子基板に対向する面側に形成された
受動素子と、前記支持基板を貫いて前記受動素子に電気
的に接続され、前記支持基板の上面に露出する電極と、
前記支持基板を貫き、前記受動素子と絶縁された貫通電
極とを有する受動部品を実装する工程と、前記支持基板
の上面側を研磨する工程とを有することを特徴とする半
導体装置の製造方法。(Supplementary Note 15) On the semiconductor element substrate, a passive element formed on a surface of the support substrate facing the semiconductor element substrate, and electrically connected to the passive element through the support substrate, An electrode exposed on the upper surface of the support substrate,
A method of manufacturing a semiconductor device, comprising: a step of mounting a passive component that penetrates the support substrate and has a through-electrode that is insulated from the passive element; and a step of polishing an upper surface of the support substrate.

【０１８２】[0182]

【発明の効果】以上の通り、本発明によれば、ＬＳＩ上
にキャパシタが直接実装されているので、ＬＳＩに供給
される電源の電圧変動を効果的に抑制することができ、
また、ＬＳＩに供給される電源の高周波ノイズを効果的
に除去することができる。また、本発明によれば、ＬＳ
Ｉの電極上に、キャパシタの上面とほぼ等しい高さを有
するビアが形成されているので、キャパシタに阻害され
ることなく、ＬＳＩを回路配線基板等にフリップチップ
接合することができる。また、本発明によれば、キャパ
シタのみならず、他のあらゆる受動部品とＬＳＩとを極
めて短い距離で電気的に接続することができる。従っ
て、本発明によれば、小型化、高密度化の要請を満たし
つつ、高周波領域での安定動作を確保しうる半導体装置
を提供することができる。As described above, according to the present invention, since the capacitor is directly mounted on the LSI, it is possible to effectively suppress the voltage fluctuation of the power supplied to the LSI.
Further, high frequency noise of the power supply supplied to the LSI can be effectively removed. Further, according to the present invention, LS
Since a via having a height substantially equal to the upper surface of the capacitor is formed on the electrode of I, the LSI can be flip-chip bonded to a circuit wiring board or the like without being hindered by the capacitor. Further, according to the present invention, not only the capacitor but also any other passive components can be electrically connected to the LSI over a very short distance. Therefore, according to the present invention, it is possible to provide a semiconductor device capable of ensuring stable operation in a high-frequency region while satisfying demands for downsizing and high density.

【０１８３】また、本発明によれば、ＬＳＩ上の全面に
キャパシタが実装されているので、大きな静電容量を確
保することができる。しかも、本発明によれば、キャパ
シタに貫通電極が設けられているので、ビアを別個に形
成することなく、ＬＳＩの信号（Ｓ）線を回路配線基板
等に電気的に接続することができる。従って、本発明に
よれば、小型化、高密度化の要請を満たしつつ、高周波
領域での安定動作を確保しうる半導体装置を提供するこ
とができるとともに、製造工程の簡略化、低コスト化等
に寄与することができる。Further, according to the present invention, since the capacitors are mounted on the entire surface of the LSI, a large capacitance can be secured. Moreover, according to the present invention, since the through-electrode is provided in the capacitor, the signal (S) line of the LSI can be electrically connected to the circuit wiring board or the like without separately forming a via. Therefore, according to the present invention, it is possible to provide a semiconductor device capable of ensuring stable operation in a high-frequency region while satisfying demands for downsizing and high-density, and to simplify a manufacturing process and reduce costs. Can be contributed to.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施形態による半導体装置を示す
断面図である。FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。FIG. 2 is a process sectional view (part 1) illustrating the method for fabricating the semiconductor device according to the first embodiment of the present invention;

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。FIG. 3 is a sectional view (part 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention;

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。FIG. 4 is a process sectional view (part 3) illustrating the method for fabricating the semiconductor device according to the first embodiment of the present invention;

【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。FIG. 5 is a process sectional view (part 4) illustrating the method for fabricating the semiconductor device according to the first embodiment of the present invention;

【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。FIG. 6 is a process sectional view (part 5) showing the method for fabricating the semiconductor device according to the first embodiment of the present invention;

【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その６）である。FIG. 7 is a process sectional view (part 6) illustrating the method for fabricating the semiconductor device according to the first embodiment of the present invention;

【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その７）である。FIG. 8 is a process sectional view (part 7) showing the method for fabricating the semiconductor device according to the first embodiment of the present invention;

【図９】本発明の第１実施形態の変形例による半導体装
置を示す断面図である。FIG. 9 is a cross-sectional view illustrating a semiconductor device according to a modification of the first embodiment of the present invention.

【図１０】本発明の第２実施形態による半導体装置を示
す断面図である。FIG. 10 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.

【図１１】本発明の第２実施形態の変形例（その１）に
よる半導体装置を示す断面図である。FIG. 11 is a cross-sectional view illustrating a semiconductor device according to a modification (Part 1) of the second embodiment of the present invention.

【図１２】本発明の第２実施形態の変形例（その２）に
よる半導体装置を示す断面図である。FIG. 12 is a cross-sectional view illustrating a semiconductor device according to a modification (Part 2) of the second embodiment of the present invention.

【図１３】本発明の第３実施形態による半導体装置を示
す断面図である。FIG. 13 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.

【図１４】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。FIG. 14 is a process cross-sectional view (part 1) illustrating the method for manufacturing a semiconductor device according to the third embodiment of the present invention.

【図１５】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。FIG. 15 is a process sectional view (part 2) illustrating the method for fabricating the semiconductor device according to the third embodiment of the present invention.

【図１６】本発明の第３実施形態による半導体装置の製
造方法を示す工程断面図（その３）である。FIG. 16 is a process sectional view (part 3) illustrating the method for fabricating the semiconductor device according to the third embodiment of the present invention.

【図１７】本発明の第３実施形態の変形例による半導体
装置を示す断面図である。FIG. 17 is a sectional view showing a semiconductor device according to a modification of the third embodiment of the present invention.

【図１８】本発明の第４実施形態による半導体装置を示
す断面図である。FIG. 18 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.

【図１９】本発明の第４実施形態の変形例による半導体
装置を示す断面図である。FIG. 19 is a sectional view showing a semiconductor device according to a modification of the fourth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１０…半導体基板、半導体ウェハ １１、１１ａ…ＬＳＩ １２ａ〜１２ｊ…電極 １４、１４ａ〜１４ｆ…誘電体膜 １６…シリコン基板 １８、１８ａ…電極 ２０、２０ａ…誘電体膜 ２２、２２ａ…電極 ２４…キャパシタ部 ２６…保護膜 ２８ａ〜２８ｇ…コンタクトホール ３０…導電膜 ３２ａ〜３２ｆ…導体プラグ ３４ａ〜３４ｆ…半田バンプ ３６…ビア ３８…絶縁層 ４０…電極 ４２…半田バンプ ４４…導電膜 ４４ａ…Ｃｒ膜 ４４ｂ…Ｃｕ膜 ４６…レジスト膜 ４８…開口部 ５０…Ｃｕ層 ５２…仮封止層 ５４…レジスト膜 ５６…開口部 ５８…Ｃｕ層 ６０…仮封止層 ６４ａ〜６４ｃ…ビア ６６、６６ａ…ビアホール ６８…絶縁膜 ７０ａ、７０ｂ…開口部 ７２、７２ａ…貫通電極 ７４…絶縁層 ７６ａ〜７６ｃ…電極 ７８…配線層 ８０…電源線 ８２…接地線 ８４…信号線 ８６…層間絶縁膜 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, semiconductor wafer 11, 11a ... LSI 12a-12j ... Electrode 14, 14a-14f ... Dielectric film 16 ... Silicon substrate 18, 18a ... Electrode 20, 20a ... Dielectric film 22, 22a ... Electrode 24 ... Capacitor Part 26: Protective films 28a to 28g: Contact holes 30: Conductive films 32a to 32f: Conductor plugs 34a to 34f: Solder bumps 36: Vias 38: Insulating layers 40: Electrodes 42: Solder bumps 44: Conductive films 44a: Cr films 44b ... Cu film 46 ... resist film 48 ... opening 50 ... Cu layer 52 ... temporary sealing layer 54 ... resist film 56 ... opening 58 ... Cu layer 60 ... temporary sealing layer 64a-64c ... via 66, 66a ... via hole 68 ... insulating films 70a, 70b ... openings 72, 72a ... penetrating electrodes 74 ... insulating layers 76a to 76c ... electrodes 78 ... wiring layers 80 power line 82 ground line 84 signal line 86 interlayer insulating film

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 半導体素子基板と、 前記半導体素子基板上に実装され、前記半導体素子基板
の電極に電気的に接続された受動部品と、 前記受動部品が実装された領域と異なる領域の前記半導
体素子基板上に形成され、少なくとも前記受動部品の上
面とほぼ等しい高さを有する柱状の導電体と、 前記受動部品及び前記柱状の導電体を埋め込む絶縁層と
を有し、 前記柱状の導電体の上面が前記絶縁層の表面に露出して
いることを特徴とする半導体装置。A semiconductor element substrate, a passive component mounted on the semiconductor element substrate, and electrically connected to an electrode of the semiconductor element substrate, and a semiconductor in a region different from a region where the passive component is mounted. A columnar conductor formed on an element substrate and having a height substantially equal to at least the upper surface of the passive component; and an insulating layer for embedding the passive component and the columnar conductor. A semiconductor device, wherein an upper surface is exposed on a surface of the insulating layer. 【請求項２】 請求項１記載の半導体装置において、 前記受動部品は、支持基板の前記半導体素子基板に対向
する面側に受動素子が形成されて成り、 前記受動部品は、前記受動素子に電気的に接続され、前
記支持基板の上面側に露出する電極を有することを特徴
とする半導体装置。2. The semiconductor device according to claim 1, wherein the passive component is formed by forming a passive element on a surface of a support substrate facing the semiconductor element substrate, and the passive component is electrically connected to the passive element. A semiconductor device comprising: an electrode which is electrically connected and is exposed on an upper surface side of the support substrate. 【請求項３】 請求項２記載の半導体装置において、 前記支持基板の上面側に露出する前記電極は、前記支持
基板を貫いて前記受動素子に電気的に接続されているこ
とを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the electrode exposed on the upper surface side of the support substrate is electrically connected to the passive element through the support substrate. apparatus. 【請求項４】 請求項２又は３記載の半導体装置におい
て、 前記受動部品は、前記受動素子と絶縁され、前記受動部
品を貫いて前記半導体素子基板に電気的に接続された貫
通電極を更に有することを特徴とする半導体装置。4. The semiconductor device according to claim 2, wherein the passive component further includes a through electrode that is insulated from the passive element and is electrically connected to the semiconductor element substrate through the passive component. A semiconductor device characterized by the above-mentioned. 【請求項５】 半導体素子基板と、前記半導体素子基板
上に実装され前記半導体素子基板の電極に電気的に接続
された受動部品とを有する半導体装置であって、 前記受動部品は、支持基板の前記半導体素子基板に対向
する面側に受動素子が形成されて成り、 前記受動部品は、前記支持基板を貫いて前記受動素子に
電気的に接続され、前記支持基板の上面に露出する電極
と、前記受動部品を貫いて前記半導体素子基板に電気的
に接続され、前記受動素子と絶縁された貫通電極とを有
することを特徴とする半導体装置。5. A semiconductor device, comprising: a semiconductor element substrate; and a passive component mounted on the semiconductor element substrate and electrically connected to an electrode of the semiconductor element substrate, wherein the passive component includes a support substrate. A passive element is formed on a surface side facing the semiconductor element substrate, wherein the passive component is electrically connected to the passive element through the support substrate, and an electrode exposed on the upper surface of the support substrate, A semiconductor device having a through electrode electrically connected to the semiconductor element substrate through the passive component and insulated from the passive element. 【請求項６】 半導体素子基板と、前記半導体素子基板
上に実装され、前記半導体素子基板の電極に電気的に接
続された受動素子を有する受動部品とを有する半導体装
置であって、 前記受動部品は、前記受動素子に電気的に接続され、前
記受動部品の上面に露出する電極と、前記受動部品を貫
いて前記半導体素子基板に電気的に接続され、前記受動
素子と絶縁された貫通電極とを有することを特徴とする
半導体装置。6. A semiconductor device comprising: a semiconductor element substrate; and a passive component mounted on the semiconductor element substrate and having a passive element electrically connected to an electrode of the semiconductor element substrate. An electrode that is electrically connected to the passive element and is exposed on the upper surface of the passive component, and a through electrode that is electrically connected to the semiconductor element substrate through the passive component and is insulated from the passive element. A semiconductor device comprising: 【請求項７】 請求項４乃至６のいずれか１項に記載の
半導体装置において、 前記半導体素子基板上に形成され、中継配線を有する配
線層を更に有し、 前記受動素子、前記柱状の導電体又は前記貫通電極は、
前記中継配線を介して前記半導体素子基板に電気的に接
続されていることを特徴とする半導体装置。7. The semiconductor device according to claim 4, further comprising a wiring layer formed on said semiconductor element substrate and having a relay wiring, wherein said passive element and said columnar conductive material are provided. The body or the through electrode,
A semiconductor device, wherein the semiconductor device is electrically connected to the semiconductor element substrate via the relay wiring. 【請求項８】 半導体素子基板上に柱状の導電体を形成
する工程と、 前記柱状の導電体が形成された領域と異なる領域の前記
半導体素子基板上に、支持基板の前記半導体素子基板に
対向する面側に受動素子が形成されて成る受動部品を実
装する工程と、 前記柱状の導電体と前記受動部品とを埋め込む絶縁層を
形成する工程と、 前記支持基板の上面側を前記絶縁層とともに研磨する工
程とを有することを特徴とする半導体装置の製造方法。8. A step of forming a columnar conductor on a semiconductor element substrate; and opposing the semiconductor element substrate of a support substrate on a region of the semiconductor element substrate different from a region where the columnar conductor is formed. Mounting a passive component having a passive element formed on the surface to be formed, forming an insulating layer for embedding the columnar conductor and the passive component, and forming the upper surface of the support substrate together with the insulating layer. Polishing the semiconductor device. 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記柱状の導電体を形成する工程は、上面に複数の電極
が形成された前記半導体素子基板上に導電膜を形成する
工程と、前記導電膜上に開口部が形成されたマスクを形
成する工程と、めっき法により前記開口部内の前記導電
膜上に前記柱状の導電体を形成する工程と、前記柱状の
導電体が形成されていない領域の前記導電膜をエッチン
グして前記複数の電極を互いに電気的に分離する工程と
を有することを特徴とする半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the step of forming the columnar conductor includes the step of forming a conductive film on the semiconductor element substrate having a plurality of electrodes formed on an upper surface. Forming a mask in which an opening is formed on the conductive film, forming the columnar conductor on the conductive film in the opening by plating, and forming the columnar conductor. Etching the conductive film in a non-existent region to electrically separate the plurality of electrodes from each other. 【請求項１０】 半導体素子基板上に、支持基板の前記
半導体素子基板に対向する面側に形成された受動素子
と、前記支持基板を貫いて前記受動素子に電気的に接続
され、前記支持基板の上面に露出する電極と、前記支持
基板を貫き、前記受動素子と絶縁された貫通電極とを有
する受動部品を実装する工程と、 前記支持基板の上面側を研磨する工程とを有することを
特徴とする半導体装置の製造方法。10. A passive element formed on a semiconductor element substrate on a surface of a support substrate facing the semiconductor element substrate, and electrically connected to the passive element through the support substrate, wherein the support substrate Mounting a passive component having an electrode exposed on the upper surface of the support substrate and a penetrating electrode penetrating the support substrate and being insulated from the passive element; and polishing the upper surface of the support substrate. Manufacturing method of a semiconductor device.
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