JP2005522861A - A method of manufacturing an electronic device - Google Patents

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Abstract

半導体基板(20)と、マイクロストリップ、誘導子、カプラ等の機能素子(31)とを備える半導体デバイス(100)を提供する。 Providing a semiconductor substrate (20), the microstrip, inductor, a semiconductor device (100) and a functional element of the coupler, etc. (31). ここで、機能素子(31)の少なくとも一部は、絶縁材料(40)中に機械的に埋め込まれ且つ接続手段を介して基板(20)に接続された導電パターン層中に存在している。 Wherein at least a portion of the functional element (31), are present in the connected conductive pattern layer on the substrate (20) via and connecting means are embedded in mechanical in an insulating material (40). このことから、基板(20)を通じた電気的な損失が実質的に減少する。 Therefore, electrical loss through the substrate (20) is substantially reduced. 導電パターン層とキャリア層とを備えた箔が基板(20)に加えられ、その後、基板と箔との間の空間が絶縁材料(40)で満たされて、キャリア層が除去されるデバイス(100)が提供される。 Foil and a conductive pattern layer and a carrier layer is applied to the substrate (20), then the device the space between the substrate and the foil is filled with an insulating material (40), the carrier layer is removed (100 ) is provided.

Description

本発明は、その第1の側に電気素子を有する基板を備えた電子デバイスの製造方法に関し、前記電気素子は第1および第2の電極を備え、これらの電極はメタライゼーションにより電気接点と、さらに電気素子の電極とに対して接続され、電子デバイスは更に機能素子を備える。 The present invention relates to a method of manufacturing an electronic device comprising a substrate having an electrical element on the first side of the electrical device comprises a first and second electrodes, these electrodes and electrical contacts by metallization further connected to the electrode of the electric element, the electronic device further comprises a functional element.

本発明は、その第1の側に電気素子を有する基板を備えた電子デバイスに関し、前記電気素子は第1および第2の電極を備え、これらの電極はメタライゼーションにより電気接点と、さらに電気素子の電極とに接続され、前記電子デバイスは更に誘導素子を備える。 The present invention relates to an electronic device comprising a substrate having an electrical element on the first side of the electrical device comprises a first and a second electrode, and the electrical contact with these electrodes metallization further electrical element It is connected to the electrode, wherein the electronic device further comprises an inductive element.

上記のようなデバイスは、米国特許第5,635,762号により周知である。 Device as described above is known from U.S. Pat. No. 5,635,762. この周知のデバイスは、半導体素子を有する半導体基板を備える。 This known device comprises a semiconductor substrate having a semiconductor element. 基板の第1の側には、共面タイプの伝送回線が配置されており、また、第1の側とは向きの違う第2の側には、マイクロストリップ型の伝送回線が配置される。 The first side of the substrate, are disposed transmission lines coplanar type, also on a second side different than the orientation a first side, a microstrip type transmission line is disposed. 第2の側の伝送回線は、協働してカプラを形成するとともに、金属化リンクにより基板を貫通して(ビア)第1の側の伝送回線に接続される。 Transmission line of the second side is adapted to form a coupler cooperate, are connected through the substrate by metallization link (via) transmission line of the first side.

第2の側にカプラが存在すると、空間の使用を制限できるが、この解決策は理想的なものではない。 When the coupler on a second side of the present, can limit the use of space, this solution is not ideal. まず第1に、金属化リンクにより設計に限界条件が課せられる。 First, boundary conditions are imposed on the design by metallization link. 例えば、第1の側に接地を行わなければならず、これにより隣り合う伝送回線間で電圧差が生じ、この電圧差が計算に入れられる。 For example, must be carried out ground on a first side, a voltage difference between the transmission line thereby adjacent occurs, this voltage difference is taken into account. 第2に、第2の側は単純な要素に適するにすぎない。 Second, the second side is only suitable for simple elements. 第2の側におけるコイルの配置は、例えば半導体基板の誘導結合によって制限されてしまう。 Arrangement of the coils on the second side, for example is limited by the inductive coupling of the semiconductor substrate. 第3に、第1および第2の側に機能素子を有する基板は、クライアントによる搬送および組み立て中に非常に損傷を受け易い。 Thirdly, a substrate having a functional element to the first and second side are susceptible to very damaged during transport and assembly by the client.

したがって、本発明の第1の目的は、冒頭部分で規定されたタイプの方法を提供することであり、この方法により小型で扱い易いデバイスを得ることができる。 Accordingly, a first object of the present invention is to provide a defined type of method in the introduction portion, it is possible to obtain a tractable device small by this method.

この第1の目的は、 The first object of the invention,
− 第1の側に導電パターン層を備え且つ第1の側と対向する第2の側にキャリア層を備えるキャリアに、機能素子を設けるステップと、 - the carrier comprises a carrier layer on a second side opposite to the and first side comprises a conductive pattern layer on a first side, and providing a functional element,
− 第1の側同士を対向させるとともに、導電パターン層をメタライゼーションに導電接続させるように、基板およびキャリアを組み立てるステップと、 - together to face the first side between the conductive pattern layer so as to conductively connected to the metallization, the steps of assembling the substrate and the carrier,
− 基板とキャリアとの間に絶縁材料を加えるステップと、 - a step of applying an insulating material between the substrate and the carrier,
を含む方法によって達成される。 It is achieved by a method comprising.

基板の第1の側でキャリアを組み立てることにより、搬送および実装中におけるデバイスの取り扱いの問題が解消される。 By assembling the carrier on a first side of the substrate, the handling problems of the device during transport and mounting is eliminated.

この方法は、基板とは別個にキャリアを製造できるため簡単であるという更なる利点を有する。 This method has the further advantage that it is simple because it produced separately a carrier substrate. これにより、電子デバイス、特に半導体デバイスの製造に必要な状況下で加えることができない材料をキャリア内またはキャリア上で使用することができる。 Thus, an electronic device, in particular a material that can not be added in situations required to manufacture semiconductor devices can be used on a carrier or in the carrier.

別の利点は、得られるキャリアが基板から絶縁されるという点である。 Another advantage is obtained carrier is that it is insulated from the substrate. これにより、機能素子が基板自体の上に存在する場合に生じる、基板を通じた寄生的な相互作用を大幅に減らすことができ、或いはほぼ無くすことができる。 Thus, the functional element occurs when present on the substrate itself, the substrate can significantly reduce the parasitic interactions through, or can be substantially eliminated. この点で、例えば、混信に起因する問題を招く半導体基板上のコイル、全ての種類の他のラインおよび表面との容量性相互作用を示す伝送回線、電子デバイスの機能を乱す虞がある材料が付着するようになるバイオセンサ、基板上の光ダイオードから切り離されるべき発光ダイオードについても考慮できる。 In this respect, for example, a coil on a semiconductor substrate lead to problems due to interference, the transmission line that indicates the capacitive interaction between all kinds of other lines and surfaces, there is a risk of disturbing the electronic device functional material biosensor becomes attached, it may also consider the light emitting diode to be disconnected from the light diodes on the substrate.

好ましい実施形態において、キャリア内には、導電パターン層とキャリア層との間にパターン化された副層が存在する。 In a preferred embodiment, in the carrier, the sub-layers are present, which is patterned between the conductive pattern layer and a carrier layer. 導電パターン層および副層は、第1および第2のパターンを有しており、これらのパターン同士は凹部によって互いに区別される。 The conductive pattern layers and sub-layers has a first and second patterns, these patterns each other are distinguished from each other by a recess. この凹部は、前記副層の表面に、前記導電パターン層の表面における場合よりも大きい直径を有する。 The recess in the surface of the sublayer, have a larger diameter than in the surface of the conductive pattern layer. このように、直径が一定ではないことにより、絶縁材料が加えられる時に、キャリアの導電パターン層が絶縁層材料中に埋め込まれる。 Thus, by the diameter is not constant, when the insulating material is applied, the conductive pattern layer of the carrier is embedded in the insulating layer material. これにより、圧力に十分耐えることができる信頼性の高いボンディングが得られる。 Accordingly, a highly reliable bonding can sufficiently withstand the pressure resulting.

キャリア内に位置される機能素子は、1つ以上の層を備えていても良い。 Functional element is positioned in the carrier may comprise one or more layers. 単層素子は、例えば、コイル、導波路、単層カプラ等の誘導素子である。 Monolayer element, for example, a coil, a waveguide, an inductive element such as a single layer coupler. 多層素子は、例えば、マイクロストリップまたはストリップラインであるが、センサ、発光ダイオード、あるいは、パターン層上に配置される他の素子であっても良い。 Multilayer element is, for example, a microstrip or stripline, sensors, light emitting diodes, or may be another element arranged on the pattern layer. 機能素子が少なくとも部分的にパターン層中に位置される必要はない。 Need not functional element is positioned at least partially patterned layer. また、パターン層が相互接続層として加えられても良い。 The pattern layer may be added as an interconnect layer. これは、例えば機能素子が複数の巻線を有するコイルであり且つ巻線が単層中に配置されている場合に有利である。 This, for example, and winding a coil functional element has a plurality of windings is advantageous if they are arranged in a single layer. この場合、コイルの第1の端部が中央に配置され、第2の端部が縁部に配置される。 In this case, the first end of the coil is disposed in the center, the second end are disposed at the edges. パターン層に対するビアにより、この端部が接触されても良い。 By a via for the pattern layer, the end portion may be contacted. 機能素子がコンデンサである場合には、パターン層を相互接続層として使用すると更に有利である。 If the functional element is a capacitor is further advantageous to use a patterned layer as interconnect layers. キャリアおよび基板が組み立てられた後、薄膜プロセスを用いて別個の層が加えられても良い。 After the carrier and substrate are assembled, a separate layer may be added by using a thin film process. 一方、キャリアの製造中に既にこれらの別個の層が加えられていても良い。 On the other hand, already may have been made of these separate layers during manufacture of the carrier.

パターン層は、Cuを含むことが好ましいが、幾つかの他の材料、例えばAu、Ag、Fe−Niを含んでいても良い。 Pattern layer preferably comprising Cu, some other materials, for example Au, Ag, may include a Fe-Ni. キャリア層は、Alを含むことが好ましいが、幾つかの他の材料、例えばFe−Niまたは適当な高分子を含んでいても良い。 Carrier layer preferably containing Al, some other materials, for example, may include a Fe-Ni or a suitable polymer. 導電キャリア層が使用される場合の唯一の条件は、キャリア層をパターン層に対して選択的に除去できるということである。 The only condition when the conductive carrier layer is used, is that the carrier layer can be selectively removed with respect to the pattern layer. エッチングによって除去が行なわれることが好ましいが、他の技術を採用しても良い。 Although it is preferred to remove by etching is performed, it may be employed other techniques.

絶縁材料は、例えばエポキシ材料であるが、一方で、アクリル酸塩やポリイミド、ポリフェニレン・サルファイド樹脂等の他の高分子材料であっても構わない。 Insulating material, for example, an epoxy material, on the other hand, may acrylate or polyimide, may be other polymeric materials such as polyphenylene sulfide resin. アルコキシシリケートおよびアルキル置換したアルキルシリケートのゾル・ゲル法を用いて得られるポリシリケートが適している。 Alkoxyalkyl silicates and alkyl substituted polysilicate obtained using a sol-gel method of alkyl silicate is suitable. 液相状態で加えることができ、したがって、キャリアと基板との間のキャビティを満たすことができる絶縁材料を使用することが好ましい。 Can be added in a liquid state, therefore, it is preferable to use an insulating material that can fill the cavity between the carrier and the substrate. 一方、温度上昇の結果として且つ接続手段の圧力下で基板から流出する箔を使用しても良い。 On the other hand, under a pressure of and connecting means as a result of the temperature rise may be used foils flowing out of the substrate.

好ましい実施形態において、キャリア層は、絶縁材料が加えられた後に除去される。 In a preferred embodiment, the carrier layer is removed after the insulating material has been added. したがって、キャリア層は、その後に除去され得る一時的なキャリアとして機能する。 Thus, the carrier layer serves as a temporary carrier which may be subsequently removed. 例えばアルミニウムや有機層またはポリマーを含むキャリア層は、保護層としての機能を果たす。 For example a carrier layer comprising aluminum and organic layer or a polymer serves as a protective layer. また、導電材料で満たすことができる穴をフォトリソグラフィ法でキャリア層中に形成することもできる。 Further, a hole can be filled with conductive material can be formed on the carrier layer by photolithography. しかし、キャリア層が選択され且つ層の所望の機能特性を考慮する必要がない場合には、除去することが有益である。 However, if the carrier layer is not necessary to consider the desired functional properties of the selected and layers, it is beneficial to remove. また、その後、キャビティの上端に更に簡単に別個の層を加えることができる。 Further, thereafter, it can be added more easily separate layer to the upper end of the cavity. その中の金属パターンは、ビアを介して、パターン層に接続されることが好ましい。 Metal pattern therein, through vias, it is preferably connected to the pattern layer. 除去は、例えばエッチング、研磨、層間剥離によって行なわれる。 Removal is performed for example etching, polishing, by delamination.

更なる実施形態においては、メタライゼーションをパターン層と接続するために、半田またはCu,Ag,Au,Al等の金属といった適当な材料から成るバンプが使用される。 In a further embodiment, in order to connect the metallization pattern layer, solder or Cu, Ag, Au, bumps made of a suitable material such as a metal such as Al is used. このようなバンプを使用すること自体は周知である。 Itself is well known that the use of such bumps. また、バンプの使用は、寸法設定および材料の両方の点で、本発明の方法に係る組み立てに適している。 The use of bumps, both in terms of dimensioning and material are suitable for assembling according to the method of the present invention. また、キャリア層中のキャリアは十分な安定性を有しており、これはバンプの良好な接着性を得るのに必要である。 The carrier of the carrier layer has sufficient stability, which is necessary to obtain good adhesion of the bumps. あるいは、異方性をもって導電接着剤が加えられても良い。 Alternatively, the conductive adhesive with anisotropy may be added.

本発明においては、パターン層が1〜20μmの厚さを有していると有益である。 In the present invention, it is beneficial to the pattern layer has a thickness of 1 to 20 [mu] m. そのような寸法によれば、絶縁材料中への埋め込みを非常に強固に行なうことができる。 According to such dimensions, it can be very strongly performing embedding in the insulating material. また、そのような寸法を用いると、誘導素子および他のパターンを比較的小型のデバイスに対して加えることができる。 Also, with such dimensions, inductive elements and other patterns may be added for a relatively small devices. 同時に、そのような厚さを用いると、誘電素子の良好な線質係数が実現される。 At the same time, the use of such a thickness, good quality factor of the dielectric device can be realized.

好ましい実施形態においては、パターン層が組み立て前に曲げられ、これにより、組み立て後、メタライゼーションとパターン層とが第1の点で接触し、第1の側と略平行な面内に機能素子が所定の距離で配置される。 In a preferred embodiment, the pattern layer is bent before assembly, by which, after assembly, in contact with the metallization and the pattern layer at a first point, the functional element to the first side substantially parallel to a plane It is arranged at a predetermined distance. 伝送回線層と基板との間の距離を設定することは、誘導および静電結合を非常に正確に設定できるという点で非常に有益である。 Setting the distance between the transmission line layer and the substrate, in that the induction and capacitive coupling can be very accurately set is very beneficial. 伝送回線層の曲げは、事前公開されない出願EP02078208.2(PHNL020719)に記載された技術を用いて行なわれても良い。 Bending the transmission line layer may be performed using the techniques described in not pre-published application EP02078208.2 (PHNL020719). この出願の内容は、これを参照することによって本願に組み込まれる。 The contents of this application is incorporated herein by reference.

更なる実施形態においては、互いに独立した多数のメタライゼーションを基板が備えており、多数の伝送回線が伝送回線層中に形成される。 In a further embodiment includes a substrate a plurality of metallization independent of each other, a number of transmission line is formed in the transmission line layer. 基板と絶縁材料とキャリアとの組み合わせは、その後、個々の電子デバイスに分離される。 The combination of the substrate and the insulating material and the carrier is then separated into individual electronic devices. キャリア層が除去される場合には、分離は、キャリア層が除去されるまで行なわれない。 If the carrier layer is removed, the separation is not performed until the carrier layer is removed. この実施形態の利点は、デバイスがプレートレベルで製造されるという点である。 The advantage of this embodiment is that the device is produced in the plate level. これにより、多額の組み立てコストを削減できる。 Thus, it is possible to reduce the large assembly cost. 無論、このための要件は、基板およびキャリアにおける横方向の公差が、概ね、好ましくはほぼ等しいということである。 Of course, the requirement for this is the tolerance of the lateral direction in the substrate and the carrier is generally is that preferably are approximately equal. そのような寸法精度は、導電パターン層の厚さを小さく維持することにより、好ましくは30μm未満に維持することにより、実現されることが好ましい。 Such dimensional accuracy, by maintaining a small thickness of the conductive pattern layer, preferably by kept below 30 [mu] m, is preferably implemented.

本発明の第2の目的は、基板の第2の側を使用することなく、コイルおよび他の伝送回線を簡単にデバイスに集積することができる、冒頭部分に規定されたタイプの電子デバイスを提供することである。 A second object of the present invention, provides a type of electronic device defined that no can be integrated to simplify the device coils and other transmission lines, the beginning of the use of a second side of the substrate It is to be.

この第2の目的は、基板の第1の側に配置され且つメタライゼーションに導電接続された導電パターン層中に誘導素子が形成され、基板と導電パターン層との間に絶縁材料が存在し、この絶縁材料中に導電パターン層が機械的に埋め込まれることにより達成される。 The second object is first arranged on the side and induced conductively connected to a conductive pattern layer on the metallization elements of the substrate are formed, an insulating material is present between the substrate and the conductive pattern layer, the conductive pattern layer is achieved by embedded mechanical in an insulating material.

本発明に係るデバイスにおいて、絶縁材料は、接着剤だけでなく、誘導素子のための基板であっても良い。 In the device according to the present invention, the insulating material, not only the adhesive may be a substrate for the inductive element. このようにすれば、更なる素子に対する寄生容量および誘導結合が大幅に減少される。 Thus, the parasitic capacitive and inductive coupling to a further element is greatly reduced. 同時に、既存の解決策に対して、基板表面が少なくとも同一に維持される。 At the same time, with respect to existing solutions, the substrate surface is maintained at least the same. また、基板の第2の側にパターンを設ける必要がなく、基板を貫通して接続を行なう必要がないため、デバイスを非常にうまく扱うことができる。 Further, there is no need to provide a pattern on a second side of the substrate, it is not necessary to perform the connection through the substrate, it can be handled very well the device. 逆に、絶縁材料は、接着剤および誘導素子のための基板として機能するだけでなく、半導体素子および基板の第1の側にある他の素子のための保護層として機能する。 Conversely, the insulating material not only functions as a substrate for the adhesive and inductive elements, functions as a protective layer for other elements on the first side of the semiconductor element and the substrate. 誘導素子の例は、例えば、コイル、導波路、カプラ、ストリップライン等である。 Examples of inductive element, for example, a coil, a waveguide, couplers, is a strip line or the like. パターン層中に複数の誘導素子が形成されても良いことは言うまでもない。 It goes without saying that a plurality of inductive elements may be formed on the pattern layer.

本発明の利点は、パターン層を任意の基板と組み合わせて適用できるという点である。 An advantage of the present invention is that it applies a combination pattern layer and any substrate. その例は、GaAsおよびInP等のIII−V材料から成る半導体基板、エッチングまたはグラウンドバックされないシリコンSiCおよびSiGe基板、その上に薄膜トランジスタが形成され或いはその上で電気素子が組み立てられる高分子またはセラミック基板である。 Examples are, GaAs and a semiconductor substrate made of a III-V material such as InP, the etching or ground back non silicon SiC and SiGe substrate, polymeric or ceramic substrate the electric element is assembled on the thin film transistor is formed or thereon that it is. 電気素子は、トランジスタ、ダイオード、集積回路等の半導体素子であることが好ましいが、マイクロ電気機械システム素子(MEMS)、共振器、コンデンサであっても良い。 Electric element, a transistor, a diode is preferably a semiconductor element such as an integrated circuit, a micro-electromechanical systems device (MEMS), the resonator may be a capacitor. HBTおよびPHEMT等の半導体素子を有するIII−V材料から成る半導体基板を電気素子として使用すると、極めて都合が良い。 Using semiconductor substrate made of a III-V material having a semiconductor element such as HBT and PHEMT as electrical elements, very convenient.

好ましい実施形態において、パターン層は、第1の側と平行な面において基板から延出し、電子デバイスの外部接触のための接点パッドを有する。 In a preferred embodiment, the pattern layer extends from the substrate at a first side and a plane parallel, having a contact pad for external contacting of the electronic device. 絶縁材料は、実際には、基板を完全に覆い隠している。 The insulating material, in fact, are completely obscure the substrate. ここで、パターン層は、リードフレームの機能である更なる機能を果たし、一方、絶縁材料はエンベロープである。 Here, the pattern layer, plays an additional function is a function of the lead frame, while the insulating material is enveloped. これは、接点パッドが基本的に誘導素子の周囲のリング内に存在する場合に、非常に良く実現できる。 This, when present in the contact pad in a ring around the basic inductive element, it can be realized very well.

別の実施形態において、パターン層は、前記絶縁材料と、例えば垂直な相互接続領域(ビア)が形成されている別個の層との間に位置する。 In another embodiment, the pattern layer is positioned between the insulating material and, for example, a vertical interconnect areas separate layer (vias) are formed. この実施形態において、パターン層は、延在する相互接続構造と一体化される。 In this embodiment, the pattern layer is integrated with the extending interconnecting structure. パターン層が数マイクロメートル程度の小さな厚さを有している場合には、薄膜技術を用いて、絶縁層および導電層を簡単に実現することができる。 When the pattern layer has a small thickness of about several micrometers, by using the thin film technology, it is possible to easily realize the insulating layer and conductive layer. このようにすれば、ビアの他に、コンデンサを形成することもできる。 Thus, in addition to the via, it is also possible to form a capacitor. この場合、1つの電極が伝送回線層内に収容される。 In this case, one electrode is accommodated in the transmission line layer. そのようなコンデンサの電場の均一性は、1つの電極の端部内に存在する絶縁層を加えることによって確保される。 Its homogeneity of the electric field of such capacitors is ensured by adding an insulating layer present in the ends of one electrode. これについては、更に、事前公開されない出願EP01203071.4(PHNL010579)に記載されている。 This has been further described in not pre-published application EP01203071.4 (PHNL010579).

更なる実施形態においては、メタライゼーションとパターン層とが第1の点で接触するようにパターン層が曲げられ、第1の側と略平行に延びる面内に所定の距離で誘導素子が配置される。 In a further embodiment, the metallization and the pattern layer pattern layer is bent so as to contact with the first point, the inductive element at a predetermined distance to the first side and the plane extending substantially parallel are arranged that. 誘導素子と基板との間の距離を設定することは、誘導結合および静電結合を非常にうまく設定できるという点で非常に有益である。 It is very beneficial in that the inductive coupling and capacitive coupling can be set very well to set the distance between the inductive element and the substrate. パターン層の曲げは、事前公開されない出願EP02078208.2(PHNL020719)に記載された技術を用いて行なわれても良い。 Bending of the pattern layer may be carried out using the techniques described in not pre-published application EP02078208.2 (PHNL020719). この出願の内容は、これを参照することによって本願に組み込まれる。 The contents of this application is incorporated herein by reference.

後者の実施形態と組み合わされることが非常に好ましい変形例において、メタライゼーションは、絶縁材料との境界面に誘導素子を有する。 In a highly preferred variant it is combined with the latter embodiment, metallization, has an inductive element at the interface between the insulating material. この誘導素子は、パターン層中の誘導素子とほぼ対向しており、これらの誘導素子が協働してストリップラインを形成する。 The inductive element is generally opposite the inductive element pattern layer, these inductive elements to form a strip line cooperate. ストリップラインの例は、例えば、2巻きコイル、変圧器、共振器、カプラである。 Examples of the strip line, for example, 2-turn coil, a transformer, resonator, a coupler. 2つの基板上に存在するそのようなストリップライン自体は、US−A6,060,968により周知である。 Such stripline itself present on the two substrates are known by US-A6,060,968. ここに記載されているケースでは、基板のうちの1つがプリント回路基板等の絶縁基板である。 In the cases described here, one of the substrate but an insulating substrate such as a printed circuit board. この欠点は、異なるメーカー、すなわち、プリント回路基板メーカーおよび電気素子のメーカーによって製造される2つの部品をストリップラインが備えているという点である。 This drawback, different manufacturers, that is that the two parts produced by the manufacturer of the printed circuit board manufacturer and electrical elements stripline comprises. そのような欠点は、参照することによって本願に組み込まれるWO−A02/01631によって周知の共面導波構造において存在する。 Such disadvantages are present in the well-known co-Plane structure by WO-A02 / 01631, which is incorporated herein by reference. しかし、本発明に係るデバイスのストリップラインは、デバイスのメーカーによって全体を製造することができる。 However, stripline devices according to the present invention can be produced generally by the device manufacturer.

本発明のこれらの態様および他の態様は、以下に記載される実施形態を参照することにより明らかとなり、また、この実施形態を参照して上記態様を説明する。 These and other aspects of the present invention will become apparent by reference to the embodiments described below, also illustrating the above aspects with reference to this embodiment.

図面は、一定の比率で拡大して示されているわけではなく、明確さを期すため、誇張して示されている。 The drawings are not necessarily shown enlarged in scale, for the sake of clarity, it is shown exaggerated. 同様の領域および部分には、可能な範囲で同様の参照符号が付されている。 The same region and partial, are given like reference numerals to the extent possible.

図1は、本発明に係る方法で適用されるキャリア10の断面を概略的に示す。 Figure 1 is a cross-section of the carrier 10 to be applied in the method according to the present invention is shown schematically. 図2は、図1のキャリアを上から見た図を概略的に示す。 Figure 2 schematically shows a top view of the carrier of FIG. この実施例において、キャリア10は、第1の側1および第2の側2と、第1の側1のパターン層3と、第2の側のキャリア層4とを有しているが、これは不可欠なものではない。 In this embodiment, the carrier 10, a first side 1 and second side 2, a first pattern layer 3 on the side 1 of it and a second side of the carrier layer 4, which It not is essential. この実施形態においてキャリア層4の一部である副層5は、パターン層3と接触している。 Sublayer 5 is a part of the carrier layer 4 in this embodiment is in contact with the patterned layer 3. パターン層3および副層5は、凹部6により、多数のパターンを含んでいる。 Pattern layer 3 and the sublayer 5, the recess 6, includes a number of patterns. 凹部6は、副層5の面内において、パターン層3の面内における場合よりも大きい直径を有している。 It recesses 6, in the plane of the sublayer 5, and has a larger diameter than in the plane of the patterned layer 3. ここでは、キャリア層4は、厚さが約60μmのアルミニウム層である。 Here, the carrier layer 4 is an aluminum layer having a thickness of about 60 [mu] m. パターン層3は、銅を含んでいるとともに、約10μmの厚さを有している。 Pattern layer 3, together contain copper, it has a thickness of approximately 10 [mu] m. パターン層3には、接点パッド41と巻線31とが形成されている。 The pattern layer 3, and the contact pads 41 and the windings 31 are formed. 図では、接点パッドが2つしか無いが、当業者であれば分かるように、通常、多数の接点パッドが存在する。 In the figure, but has only two contact pads, as will be appreciated by those skilled in the art, typically, a number of contact pads is present. すなわち、トランジスタ用に少なくとも3つの接点パットが、また、集積回路用に多数の接点パッドが存在する。 That is, at least three contacts pads for transistors, also, a large number of contact pads is present in the integrated circuit.

キャリアは、以下のようにして製造される。 Carrier is manufactured as follows. すなわち、フォトリソグラフィにより、二酸化珪素から成るホールタマスクが形成され、その後、このマスクの外側で、塩化第2鉄の水溶液を用いたエッチングにより、パターン層3から銅が除去される。 That is, by photolithography, is formed a hole data mask consisting of silicon dioxide, then, outside this mask, by etching using an aqueous solution of ferric chloride, copper is removed from the pattern layer 3. このプロセス中に、凹部6がキャリア10内に形成される。 During this process, the recess 6 is formed in the carrier 10. この時、他の選択エッチング剤を用いて、キャリア層4の一部が除去される。 At this time, with other selective etchants, part of the carrier layer 4 is removed. その後、パターン層3に対するキャリア層4のアンダーエッチングが行なわれ、その間に、副層5が形成される。 Thereafter, under-etching of the carrier layer 4 is performed with respect to the pattern layer 3, during which the sublayer 5 is formed. 例えば、アルミニウム用の選択エッチング剤として、苛性ソーダ溶液を使用できる。 For example, as a selective etchant for aluminum, a sodium hydroxide solution may be used.

基板20および幾つかの一連のステップを用いてキャリア10を組み立てると、結果として、図3に示すデバイス100が得られる。 When assembling the carrier 10 with the substrate 20 and some series of steps, as a result, the device 100 shown in FIG. 3 is obtained. 組み立て前において、基板20の金属(メタライゼーション)面21上の接点面42およびトラック22には、半田バンプ43が設けられる。 Before assembly, the contact surfaces 42 and tracks 22 on the metal substrate 20 (metallization) surface 21, the solder bumps 43 are provided. 半田バンプ43の代わりに、例えばAuバンプを付けることもできる。 Instead of the solder bump 43 may be attached, for example, Au bumps. その場合、例えばAg等から成る接着層を接点面41,42に設けることが好ましい。 In that case, it is preferable to provide for example an adhesive layer made of Ag or the like to the contact surface 41. また、半田バンプ43を所定形状に維持するため、キャリア10には流体層が設けられていても良い。 Further, in order to maintain the solder bumps 43 into a predetermined shape, the fluid layer may be provided on the carrier 10. そのような流体層の使用については、事前公開されない出願EP02077228.1(PHNL020471)に記載されており、その内容は、これを参照することによって本願に組み込まれる。 The use of such a fluid layer are described in not pre-published application EP02077228.1 (PHNL020471), the content of which is incorporated herein by reference. 組み立て中に、半田バンプ43は、接点パッド41およびコイル31と接触される。 During assembly, the solder bump 43 is in contact with the contact pads 41 and coil 31. キャリア10のパターン層3および基板20のメタライゼーションに設けられた機械的な位置合わせ手段を用いて、キャリアと基板との位置合わせが行なわれる。 Using mechanical alignment means provided on the metallization pattern layer 3 and the substrate 20 of the carrier 10, positioning of the carrier and the substrate takes place. また、例えば光を用いて位置合わせが行なわれても良い。 Further, for example, it may be performed alignment using light.

組み立て後、キャリア10と基板20との間および基板20の周囲に絶縁材料40が挿入される。 After assembly, the insulating material 40 is inserted around and between the substrate 20 of the carrier 10 and the substrate 20. この実施例においては、絶縁材料としてエポキシが使用される。 In this embodiment, epoxy is used as the insulating material. 可能であれば真空処理を用いて補われる毛細管力により、空間および凹部6にエポキシが充填される。 By capillary force supplemented with possible vacuum treatment, the epoxy is filled in the space and the recess 6. この充填作業後、別個の加熱ステップが加えられ、それによって、絶縁材料40が硬化される。 After this filling operation, a separate heating step is applied, whereby the insulating material 40 is cured.

その後、キャリア層4が除去される。 Thereafter, the carrier layer 4 is removed. これは、苛性ソーダ溶液を用いたエッチングにより行なわれる。 This is done by etching using a sodium hydroxide solution. その後、好ましくは同じ絶縁材料から成る保護層45が加えられる。 Thereafter, preferably the protective layer 45 made of the same insulating material is added. また、図中のデバイス100は、半田バンプ46を備えており、そのため、基板上に配置するのに適している。 Further, the device 100 in the figure, provided with a solder bump 46, therefore, it is suitable to be placed on the substrate. アルミニウムを除去してアルミニウムを絶縁材料と置き換える代わりに、例えば、表面上に幾分厚いSiO 層を有するシリコン基板をキャリア層として使用しても良い。 Instead of aluminum was removed replace aluminum with insulating material, for example, a silicon substrate having a somewhat thick SiO 2 layer on the surface may be used as the carrier layer. そのようにすれば、キャリア層の一部すなわちSi基板を除去するだけで済み、それにより、SiO が保護層45として残る。 By doing so, only you need to remove a portion of the carrier layer or the Si substrate, thereby, SiO 2 remains as a protective layer 45. その後、保護層に穴が設けられても良いが、キャリアの組み立て前に既に保護層に穴が設けられていても良い。 Then, it may be holes provided in the protective layer, or may be already well in the protective layer prior to assembly of the carrier is provided.

図3に示すデバイスは、金属面21上にコイル32を有する基板20を備えている。 Device shown in FIG. 3 includes a substrate 20 having a coil 32 on the metal surface 21. 巻線32は、巻線31から所定の距離33に位置されている。 Winding 32 is positioned from the winding 31 to a predetermined distance 33. 2つの巻線31,32が互いに接続されることにより、2巻きコイルが形成されても良い。 By two windings 31 and 32 are connected to each other, 2-turn coil may be formed. しかし、巻線が変圧器の一部であっても良い。 However, the winding may be a part of the transformer. 2巻きコイルは、より高い静電誘導を有している。 2 wound coil has a higher electrostatic induction. 無論、2巻きコイルの代わりに、他の機能的2層部品を同様の方法で形成しても良い。 Of course, instead of the 2-turn coil may be formed of other functional two-layer part in the same way. 同様に、絶縁材料40の代わりに、磁性材料を含んだ絶縁材料を選択することができる。 Similarly, instead of the insulating material 40, it is possible to select an insulating material containing a magnetic material. しかし、この場合は、基板20とキャリア10との間よりも、基板20の周囲に異なる絶縁材料を設けることが好ましい。 However, in this case, than between the substrate 20 and the carrier 10, it is preferable to provide a different insulating material around the substrate 20.

図4は、デバイス100の第2の実施形態を示す。 Figure 4 shows a second embodiment of the device 100. この場合、キャリア10は、組み立て前に変形され、ここではコイルである単層機能素子31を備えている。 In this case, the carrier 10 is deformed prior to assembly, here provided with a single layer functional element 31 is a coil. 変形の利点は、機能素子31が基板20から非常にうまく規定された所定の距離に位置される点である。 The advantage of the variant, the functional element 31 is the point which is positioned at a predetermined distance defined very well from the substrate 20. 変形の他の利点は、機能素子31が接点パッド41よりも更に基板20から離れているという点である。 Another advantage of the modifications, the functional element 31 is in that it further away from the substrate 20 than the contact pads 41. その結果、基板20と機能素子31との間の寄生的な相互作用が殆ど生じなくなる。 As a result, the parasitic interaction between the substrate 20 and the functional element 31 does not occur almost. その後、機能素子に保護層45が設けられる。 Then, the protective layer 45 is provided on the functional element. この場合、保護層として、ベンゾシクロブテンが選択される。 In this case, as a protective layer, benzocyclobutene is selected.

また、機能素子31を基板20から更に短い距離に位置させることが有益となる場合もある。 There are also cases where the function element 31 can be positioned a shorter distance from the substrate 20 becomes beneficial. この場合の利点は、別個の保護層45が不要になるという点である。 The advantage of this case is that a separate protective layer 45 is not required. これは、特に、接点パッド41が機能素子31よりも十分に大きい幅を有している場合において適用できる。 This is particularly applicable in the case of having a sufficiently large width than the contact pads 41 function element 31. アンダーエッチングの度合いを設定することにより、絶縁材料40によって機能素子の大部分を覆い隠すことができる。 By setting the degree of under-etching, it is possible to obscure a large portion of the functional element by the insulating material 40. 十分に大きい直径を有する接点パッド41は、基板20から離れて向きを変えた側に位置し続けるが、その大部分が絶縁材料40が無いままである。 Contact pads 41 having a sufficiently large diameter, continues to a position on the side redirected away from the substrate 20, most of which remains no insulating material 40.

変形は、凹部6がパターン層3に設けられた後であって且つキャリア層4の部分的なエッチングのためにエッチング剤が加えられその間に副層5が形成された後に行なわれる。 Deformation is performed after the recess 6 sublayer 5 during etching agent is added for the partial etching of and the carrier layer 4 even after provided to the pattern layer 3 was formed. 変形のため、シリコン基板上に所望のパターンの例えばNi/Auバンプが存在するモールドがキャリア10と接触され、一方、このキャリア10が硬い地下に配置される。 For variations, mold exists for example Ni / Au bumps of a desired pattern on a silicon substrate is contacted with the carrier 10, whereas, the carrier 10 is placed on a hard underground. モールドは、キャリア10の第1の側2および第2の側1の両方に配置されても良い。 Mold may be disposed on the first both side 2 and second side 1 of the carrier 10.

図5は、本発明に係るデバイス100の第3の実施形態を示す。 Figure 5 shows a third embodiment of a device 100 according to the present invention. 個々のデバイスのために基板20またはキャリア10を分離できるように、図示のデバイス100は、基板20およびキャリア10が組み立てられるプレートレベルで製造される。 As can separate the substrate 20 or carrier 10 for individual devices, the device 100 shown, the substrate 20 and the carrier 10 is produced in the plate level to be assembled. この結果、例えば、基板20とキャリア10との間にだけ絶縁材料40が加えられる。 As a result, for example, only the insulating material 40 between the substrate 20 and the carrier 10 are added. 絶縁材料40の供給を促進させるため、キャリアに穴が存在することが好ましい。 To facilitate the supply of insulating material 40, it is preferred that the holes in the carrier are present. この実施形態の例では、キャリア層が除去された後、第1の保護層45に加えて、第2の保護層47が堆積される。 In the exemplary embodiment, after the carrier layer is removed, in addition to the first protective layer 45, the second protective layer 47 is deposited. 両方の層45,47には所望のパターンが施され、電気メッキによって銅が充填される。 The both layers 45 and 47 a desired pattern is applied, copper is filled by electroplating. このプロセスにおいては、相互接続の分野の当業者に知られたミクロンスケールのダマシン技術が適用される。 In this process, a damascene technique micron scale known to those skilled in the art of interconnects are applied. これによって得られるデバイスは実装に適しているが、別個の絶縁層および導電層が加えられ、その間に、更なる素子、グラウンド面、薄膜コンデンサが存在しても良い。 Although This resulting device is suitable for implementation, a separate insulating layer and the conductive layer is applied, during which a further element, ground plane, a thin film capacitor may be present.

要するに、半導体基板20と、マイクロストリップ、コイル、カプラ等の機能素子31とを有する半導体デバイスが提供される。 In short, a semiconductor substrate 20, a micro strip, a coil, a semiconductor device having a function element 31 of the coupler or the like is provided. この場合、機能素子31は、基板20と機能素子31との間の絶縁材料中に機械的に埋め込まれた導電層中に存在する。 In this case, the functional element 31 is present in the conductive layer embedded in mechanically insulating material between the substrate 20 and the functional element 31. その後、機能素子は、コネクタにより、基板20に対して電気的に接続される。 Then, functional element, by a connector, is electrically connected to the substrate 20. このようにすれば、基板20での電気的な損失がかなり減少する。 In this way, the electrical losses in the substrate 20 is significantly reduced. デバイス100は、導電層とキャリア層とを有する箔を基板に対して加えることにより製造されることが好ましい。 Device 100, are preferably prepared by adding a foil having a conductive layer and a carrier layer to the substrate. その後、基板と箔との間の空間が絶縁材料40で満たされ、キャリア層が除去されることが好ましい。 Thereafter, the space between the substrate and the foil is filled with the insulating material 40, it is preferred that the carrier layer is removed.

本発明の方法において適切に適用できるキャリアの概略断面図。 Schematic cross-sectional view of a carrier which can be suitably applied in the method of the present invention. 図1のキャリアを上から見た図。 View from the top of the career Figure 1. 図1に示すキャリアが適用されるデバイスの第1の実施形態の概略断面図。 Schematic cross-sectional view of a first embodiment of the device carrier is applied as shown in FIG. デバイスの第2の実施形態の概略断面図。 Schematic cross-sectional view of a second embodiment of the device. デバイスの第3の実施形態の概略断面図。 Schematic cross-sectional view of a third embodiment of the device.

Claims (11)

  1. 第1の側に電気素子を有する基板を備えた電子デバイスの製造方法であって、前記電気素子が第1および第2の電極を備え、これらの電極が金属により電気接点とさらに電気素子の電極とに対して接続され、電子デバイスが機能素子を更に備える方法において、 A method of manufacturing an electronic device comprising a substrate having an electrical element on a first side of the electrical device comprises a first and second electrodes, the electrodes of the further electrical element and the electrical contact these electrodes by metal is connected to the, in the method of the electronic device further comprises a functional element,
    第1の側に導電パターン層を備え且つ第1の側と対向する第2の側にキャリア層を備えるキャリアに前記機能素子を設けるステップと、 Providing at the functional element to a carrier comprising a carrier layer on a second side opposite to the and first side comprises a conductive pattern layer on a first side,
    第1の側同士を対向させるとともに、導電パターン層を前記金属に導電接続させるように、基板およびキャリアを組み立てるステップと、 Together to face the first side between the conductive pattern layer so as to conductively connected to the metal, the steps of assembling the substrate and the carrier,
    前記基板と前記キャリアとの間に絶縁材料を加えるステップと、 A step of applying an insulating material between the substrate and the carrier,
    を含むことを特徴とする方法。 Wherein the containing.
  2. 前記キャリアの内側には、前記導電パターン層と前記キャリア層との間にパターン化された副層が存在し、この導電パターン層と副層とが第1および第2のパターンを構成し、これらのパターン同士が凹部によって互いに区別され、前記凹部は、前記副層の面において、前記導電パターン層の面における場合よりも大きい直径を有し、このキャリアにより、絶縁材料を加える時に、前記導電パターン層が前記絶縁材料中に埋め込まれることを特徴とする、請求項1に記載の方法。 The inside of the carrier, the present sub-layer that is patterned between the conductive pattern layer and said carrier layer, and the conductive pattern layer and the sublayer constitutes the first and second patterns, these are distinguished from each other patterns to each other by the recess of said recess, said in the plane of the sublayers has a larger diameter than in the plane of the conductive pattern layer by the carrier, when adding the insulating material, the conductive pattern wherein the layer is embedded in said insulating material the method of claim 1.
  3. 前記機能素子が前記導電パターン層中に形成され、前記絶縁材料が加えられた後に前記キャリア層が除去されることを特徴とする、請求項1に記載の方法。 The functional element is formed in the conductive pattern layer, and wherein said that the carrier layer is removed after the insulating material has been added, the method according to claim 1.
  4. 前記導電パターン層は、金属球または半田球により、前記金属に接続されることを特徴とする、請求項1に記載の方法。 The conductive pattern layer, a metal ball or solder balls, characterized in that it is connected to the metal The method of claim 1.
  5. 前記導電パターン層が1〜20μmの厚さを有することを特徴とする、請求項1から請求項3のいずれか1項に記載の方法。 The conductive pattern layer is characterized by having a thickness of 1 to 20 [mu] m, method according to any one of claims 1 to 3.
  6. 組み立て前に前記導電パターン層が曲げられ、これにより、組み立て後、前記金属と前記導電パターン層とが第1の点で接触し、第1の側と略平行な面内に前記機能素子が所定の距離で配置されることを特徴とする、請求項1から請求項3のいずれか1項に記載の方法。 The conductive pattern layer is bent before assembly, thereby, after assembly, the metal and the conductive pattern layer is in contact with the first point, the functional element to the first side substantially parallel to the plane predetermined characterized in that it is arranged at a distance of a method according to any one of claims 1 to 3.
  7. 第1の側に電気素子を有する基板を備えた電子デバイスであって、前記電気素子が第1および第2の電極を備え、これらの電極が電気接点と更なる電気素子の電極とにより金属に接続され、更に誘導素子を備えている電子デバイスにおいて、前記誘導素子は、基板の第1の側に配置され且つ前記金属に導電接続された導電パターン層中に形成され、前記基板と前記導電パターン層との間に絶縁材料が存在し、この絶縁材料中に前記導電パターン層が機械的に埋め込まれることを特徴とする電子デバイス。 An electronic device comprising a substrate having an electrical element on a first side of the electrical device comprises a first and second electrodes, these electrodes to the metal by the electrodes of the further electrical element and the electrical contacts connected, in an electronic device comprising further an inductive element, the inductive element is formed in the first are arranged on the side and electrically connected to a conductive pattern layer on the metal substrate, the conductive pattern and the substrate electronic devices exist insulating material between layers, the conductive pattern layer in the insulating material, characterized in that the embedded mechanically.
  8. 前記導電パターン層は、電子デバイスの外部接触のため、前記基板および接点パッドを越えて第1の側と平行な面内で延びており、絶縁材料は、基板をほぼ完全に覆い隠していることを特徴とする、請求項7に記載の電子デバイス。 The conductive pattern layer, since the outer contact of the electronic device, extends on a first side in a plane parallel across the substrate and contact pads, insulating material that obscures a substrate almost completely wherein the electronic device according to claim 7.
  9. 前記導電パターン層は、前記絶縁材料と、垂直な相互接続領域(ビア)が形成される別個の層との間に位置することを特徴とする、請求項7に記載の電子デバイス。 The conductive pattern layer, said insulating material, characterized in that located between the separate layer vertical interconnection region (vias) are formed, an electronic device according to claim 7.
  10. 前記絶縁材料との境界面に沿う金属は、前記導電パターン層中の前記誘導素子とほぼ対向して位置する誘導素子を有し、これらの誘導素子が協働してストリップラインを形成することを特徴とする、請求項7に記載の電子デバイス。 The metal along the boundary surface between the insulating material has an inductive element located generally opposite to the inductive element of the conductive pattern layer, forming a stripline these inductive elements cooperate wherein, the electronic device according to claim 7.
  11. 前記基板は、III−VコネクタおよびII−VIコネクタのグループから選択された半導体材料を含み、前記電気素子が半導体素子であることを特徴とする、請求項7に記載の電子デバイス。 The substrate comprises a semiconductor material selected from the group of III-V connector and II-VI connector, wherein the electrical element is a semiconductor element, an electronic device according to claim 7.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009119166A1 (en) * 2008-03-24 2009-10-01 日本電気株式会社 Semiconductor optical interconnection device and semiconductor optical interconnection method
JP2012529245A (en) * 2009-06-03 2012-11-15 クゥアルコム・インコーポレイテッドQualcomm Incorporated Apparatus and method for frequency generation
JP2014053907A (en) * 2008-08-01 2014-03-20 Qualcomm Incorporated High q transformer disposed at least partly in non-semiconductor substrate
JP2017535981A (en) * 2014-09-17 2017-11-30 インテル・コーポレーション Dies with integrated microphone devices using through-silicon vias (TSV)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005045059B4 (en) * 2005-09-21 2011-05-19 Infineon Technologies Ag Integrated circuit arrangement with several Leitstrukturlagen and coil and method for manufacturing
WO2007131967A1 (en) * 2006-05-15 2007-11-22 Koninklijke Philips Electronics N.V. Integrated low-loss capacitor-arrray structure
CN101473437B (en) 2006-06-20 2011-01-12 Nxp股份有限公司 Integrated circuit and assembly therewith
WO2008035270A2 (en) 2006-09-18 2008-03-27 Nxp B.V. Method of manufacturing a vertical contact in a semiconductor substrate
US20090151992A1 (en) * 2007-12-18 2009-06-18 Broadcom Corporation Formation and integration of passive structures using silicon and package substrate
DE102008042106A1 (en) 2008-09-15 2010-03-18 Robert Bosch Gmbh Encapsulation, MEMS and encapsulation
FR2964810B1 (en) * 2010-09-10 2012-09-21 St Microelectronics Tours Sas Housing coupler
KR101503144B1 (en) * 2013-07-29 2015-03-16 삼성전기주식회사 Thin film type inductor and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714876A (en) * 1993-06-17 1995-01-17 Matsushita Electron Corp Integrated circuit device and manufacture thereof
JPH1145976A (en) * 1997-07-28 1999-02-16 Hitachi Ltd High frequency multi chip module and manufacture thereof
JP2001168265A (en) * 1999-12-10 2001-06-22 Nec Corp Electronic device aggregate and method of connecting electronic device
JP2002083903A (en) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method
JP2002092566A (en) * 2000-09-13 2002-03-29 Dainippon Printing Co Ltd Coil on-chip module, manufacturing method thereof, and non-contact type ic card
JP2002299496A (en) * 2001-03-30 2002-10-11 Fujitsu Ltd Semiconductor device and its fabricating method

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992764A (en) * 1989-02-21 1991-02-12 Hittite Microwave Corporation High-power FET circuit
FR2685588A1 (en) * 1991-12-23 1993-06-25 Trt Telecom Radio Electr Radio transmission system comprising at least one center station and a plurality of satellite stations.
US5635762A (en) * 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
JPH09321175A (en) * 1996-05-30 1997-12-12 Oki Electric Ind Co Ltd Microwave circuit and chip
EP0864184B1 (en) * 1996-09-27 2003-04-23 Philips Electronics N.V. Device with circuit element and transmission line
JPH11163024A (en) * 1997-11-28 1999-06-18 Sumitomo Metal Mining Co Ltd Semiconductor device and lead frame for assembling the same, and manufacture of the device
MXPA02001202A (en) 1999-08-03 2002-07-02 Procter & Gamble A process for making detergent compositions with additives.
EP1143509A3 (en) * 2000-03-08 2004-04-07 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP3778773B2 (en) * 2000-05-09 2006-05-24 三洋電機株式会社 Plate-shaped body and method for manufacturing semiconductor device
DE10031657A1 (en) 2000-06-29 2002-01-24 Siemens Ag High-frequency component
JP4547781B2 (en) * 2000-07-28 2010-09-22 パナソニック株式会社 Method for manufacturing multiple chip resistors
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
US6801438B1 (en) * 2000-10-24 2004-10-05 Touch Future Technolocy Ltd. Electrical circuit and method of formation
DE60238069D1 (en) 2001-08-14 2010-12-02 Nxp Bv Electronic component and method of manufacturing
US6608757B1 (en) * 2002-03-18 2003-08-19 International Business Machines Corporation Method for making a printed wiring board
CN1647598A (en) 2002-04-11 2005-07-27 皇家飞利浦电子股份有限公司 Method of manufacturing an electronic device
WO2003105213A2 (en) 2002-06-07 2003-12-18 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
JP3711343B2 (en) * 2002-06-26 2005-11-02 Necトーキン株式会社 Printed wiring board and its manufacturing method and a semiconductor device
US7760086B2 (en) 2006-11-03 2010-07-20 Gore Enterprise Holdings, Inc Tamper respondent sensor and enclosure
JP2009156095A (en) 2007-12-25 2009-07-16 Yamaha Motor Co Ltd Cooling system of outboard motor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0714876A (en) * 1993-06-17 1995-01-17 Matsushita Electron Corp Integrated circuit device and manufacture thereof
JPH1145976A (en) * 1997-07-28 1999-02-16 Hitachi Ltd High frequency multi chip module and manufacture thereof
JP2001168265A (en) * 1999-12-10 2001-06-22 Nec Corp Electronic device aggregate and method of connecting electronic device
JP2002083903A (en) * 2000-09-06 2002-03-22 Sanyo Electric Co Ltd Semiconductor device and its manufacturing method
JP2002092566A (en) * 2000-09-13 2002-03-29 Dainippon Printing Co Ltd Coil on-chip module, manufacturing method thereof, and non-contact type ic card
JP2002299496A (en) * 2001-03-30 2002-10-11 Fujitsu Ltd Semiconductor device and its fabricating method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009119166A1 (en) * 2008-03-24 2009-10-01 日本電気株式会社 Semiconductor optical interconnection device and semiconductor optical interconnection method
US8363989B2 (en) 2008-03-24 2013-01-29 Nec Corporation Semiconductor optical interconnection device and semiconductor optical interconnection method
JP2014053907A (en) * 2008-08-01 2014-03-20 Qualcomm Incorporated High q transformer disposed at least partly in non-semiconductor substrate
JP2012529245A (en) * 2009-06-03 2012-11-15 クゥアルコム・インコーポレイテッドQualcomm Incorporated Apparatus and method for frequency generation
US8810322B2 (en) 2009-06-03 2014-08-19 Qualcomm Incorporated Apparatus and method for frequency generation
JP2017535981A (en) * 2014-09-17 2017-11-30 インテル・コーポレーション Dies with integrated microphone devices using through-silicon vias (TSV)
US10455308B2 (en) 2014-09-17 2019-10-22 Intel Corporation Die with integrated microphone device using through-silicon vias (TSVs)

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