JP3540728B2 - The method of manufacturing a semiconductor device and a semiconductor device - Google Patents

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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、CSP(Chip Size Package)構造の半導体装置およびその製造方法に関する。 The present invention relates to a CSP (Chip Size Package) semiconductor device having a structure and a manufacturing method thereof.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
近年、チップとパッケージのサイズがほぼ等しくなるCSP構造の半導体装置が知られており、その構造例を図24に示す。 Recently, it is known semiconductor device of a CSP structure the size of the chip and the package are substantially equal and the structure example in FIG 24. この図に示す半導体装置20は、保護膜形成、導体層形成、ポスト形成および樹脂封止の各工程からなるパッケージ処理を終えたウエハを個々のチップにダイシングして得られる、所謂ウエハレベルCSPと呼ばれる構造を有している。 The semiconductor device 20 shown in this drawing, the protective film formation, the conductive layer is formed, obtained by dicing the wafer having been subjected to the package processing consisting of the steps of post forming and resin sealing into individual chips, and a so-called wafer level CSP has a structure called.
すなわち、半導体装置20は、ウエハ(半導体基板)1の表面(回路面)側にアルミ電極等からなる複数の接続パッド2を有し、この接続パッド2の上面側には各接続パッド2の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション3が形成される。 That is, the semiconductor device 20, wafer (semiconductor substrate) 1 of the surface (circuit surface) has a plurality of connection pads 2 made of aluminum electrode or the like, center of each connection pad 2 on the upper surface of the connection pad 2 parts so as to expose the passivation 3 is formed of silicon oxide or silicon nitride.
【0003】 [0003]
パッシベーション3の上面側には、各接続パッド2の中央部分が開口するよう保護膜4が形成される。 On the upper surface side of the passivation 3, protective film 4 so that the central portion of each connection pad 2 is opened is formed. 保護膜4は例えばウエハ1の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。 Protective film 4 in After coating cure the polyimide resin material on the circuit surface side entire surface of the wafer 1, for example, be formed by resist stripping after performing resist patterning and protective film patterning with an etching solution.
こうして形成される保護膜4上には、各接続パッド2と後述するポスト(柱状電極)6とを電気的に接続する導体層5が形成される。 Thus on the protective film 4 to be formed, the conductor layer 5 for electrically connecting the post (columnar electrode) 6, which will be described later with each connection pad 2 is formed. 導体層5上の所定箇所には、柱状電極である複数のポスト6が設けられる。 At a predetermined position on the conductor layer 5 has a plurality of posts 6 are columnar electrodes are provided. ポスト6を覆うように、ウエハ1の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜7が形成される。 So as to cover the post 6, the sealing film 7 to the entire circuit surface of the wafer 1 is molded of polyimide or resin material such as epoxy is formed. 封止膜7の上端面は切削研磨され、これにより露出するポスト6の端面6aについては、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理が施される。 The upper end face of the sealing film 7 is cut polished, the end face 6a of the posts 6 exposed by this to remove the oxide film on the surface, there metalized solder printing is performed on.
【0004】 [0004]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
ところで、Bluetoothモジュール等の無線I/Fを具現するトランシーバチップでは、PLL回路やVCO回路あるいはフィルタ回路などのRF機能要素が必須になる。 Incidentally, in the transceiver chip embodying the wireless I / F such as Bluetooth modules, RF functional elements such as a PLL circuit and VCO circuit or a filter circuit is required. これらRF機能要素を具現するには、容量素子(キャパシタ)等の各種受動素子をウエハ1の回路素子形成領域DA(図25参照)に設ける必要がある。 To realize these RF functional elements, it is necessary to provide various passive elements such as a capacitance element (capacitor) in the circuit element forming region DA of the wafer 1 (see FIG. 25).
【0005】 [0005]
しかしながら、回路素子形成領域DAに容量素子を形成しようとすると、必然的にチップ面積の増大を招致してしまう。 However, in order to form a capacitor in the circuit element forming region DA, resulting in Bid inevitably increase in chip area. 上述したCSP構造による半導体装置20において、チップ面積が増大すると、1枚のウエハから個片化されるチップの数が少なくなる上、製造歩留りも悪化する、という問題が生じる。 In the semiconductor device 20 according to the CSP structure described above, the chip area increases, on the number of chips from a single wafer is singulated is reduced, even worse production yield, a problem arises.
その為、現状ではRF機能要素を具現する各種受動素子をディスクリート部品としてチップに外付けする形態としているが、そのような形態ではRFモジュールのダウンサイジング化が難しい、という弊害も派生する。 Therefore, in the present situation is a form for external to the chip various passive elements embodying the RF functional elements as discrete components, it is difficult downsizing of the RF module in such form, also derived harmful effect.
【0006】 [0006]
そこで本発明は、このような事情に鑑みてなされたもので、チップ面積の増大を招くことなく容量素子を搭載することができる半導体装置および半導体装置の製造方法を提供することを目的としている。 The present invention has been made in view of such circumstances, and its object is to provide a method of manufacturing a semiconductor device and a semiconductor device capable of mounting a capacitor without increasing the chip area.
【0007】 [0007]
【課題を解決するための手段】 In order to solve the problems]
上記目的の達成するため、請求項1に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極とを備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成された電極用導体層と、からなる第1の導体層と、該第1の導体層の前記電極用導体層上に形成された誘電体層と、該誘電体層上に設けられた電極用の第2の導体層を備え、前記第1の導体層の前記電極用導体層と、前記誘電体層および前記第2の導体層と、により形成された容量素子を備えていることを特徴とする。 To achieve the above object, a semiconductor device according to claim 1, having a circuit element forming region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating formed on the circuit element forming region film and a semiconductor device and a plurality of columnar electrodes electrically connected to the connection pads, the formed on the insulating film, the wiring conductor connected to the connection pad is connected to the columnar electrode a layer, wherein the wiring conductor layer and an electrode conductor layer formed in the same layer with the same material, a first conductor layer composed of, formed on the electrode conductor layer of the first conductive layer a dielectric layer, a second conductive layer of the electrode provided on the dielectric layer, wherein the first conductive layer and the electrode conductor layers of the dielectric layer and the second conductive layer When, characterized in that it comprises a capacitive element formed by.
【0008】 [0008]
請求項2に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、 The semiconductor device according to claim 2 has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, to the connection pad a semiconductor device comprising a plurality of columnar electrodes electrically connected, and
前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する2つの電極用導体層と、該電極用導体層の一方側と他方側との間隙に形成された誘電体層とを備え、前記隣接する電極用導体層と前記誘電体層により形成された容量素子を備えていることを特徴とする。 Wherein formed on the insulating film, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrodes are formed in the same layer in the wiring conductor layer and the same material, adjacent to each other a conductor layer for the two electrodes, and a dielectric layer formed in a gap between one side and the other side of the electrode conductor layers, capacitance formed by the the adjacent electrode conductor layer and the dielectric layer characterized in that it comprises a device.
【0009】 [0009]
請求項3に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、 The semiconductor device according to claim 3 has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, to the connection pad a semiconductor device comprising a plurality of columnar electrodes electrically connected, and
前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する2つの電極用導体層 、該電極用導体層の各々の上に設けられ、板状の形状を有し、板状の面が互いに隣接する2つの板状電極と、少なくとも前記隣接する板状電極の一方側と他方側との間隙に形成された誘電体層を備え、前記隣接する導体層及び板状電極と、前記誘電体層と、により形成された容量素子を備えていることを特徴とする。 Wherein formed on the insulating film, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrodes are formed in the same layer in the wiring conductor layer and the same material, adjacent to each other a conductor layer for the two electrodes provided on each of said electrode conductor layer, has a plate-like shape, and two plate-like electrode plate surfaces are adjacent to each other, at least the adjacent plate characterized in that it comprises comprises one side and a dielectric layer formed in a gap between the other side of the electrode, and the conductor layer and the plate-like electrode the adjacent, and the dielectric layer, a capacitor formed by the to.
【0010】 [0010]
請求項4に記載の半導体装置は、請求項2、3に記載の発明において、前記容量素子の一端および他端に柱状電極が設けられていることを特徴とする。 The semiconductor device according to claim 4 is the invention according to claim 2, characterized in that it is the columnar electrode is provided on one end and the other end of the capacitive element.
【0011】 [0011]
請求項5に記載の半導体装置は、請求項1乃至3のいずれかに記載の発明において、前記容量素子の周囲を保護膜で覆うことを特徴とする。 The semiconductor device according to claim 5 is the invention according to any one of claims 1 to 3, characterized in that covering the periphery of the capacitor element with a protective film.
【0012】 [0012]
請求項6に記載の半導体装置は、請求項1乃至3のいずれかに記載の発明において、前記容量素子の一端および他端が前記接続パッドに接続されていることを特徴とする。 The semiconductor device according to claim 6 is the invention according to any one of claims 1 to 3, one end and the other end of the capacitor element is characterized in that it is connected to the connection pad.
【0013】 [0013]
請求項7に記載の半導体装置は、請求項1 、2のいずれかに記載の発明において、前記容量素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする。 The semiconductor device according to claim 7, characterized in the invention of any one of claims 1, 2, one end of the capacitive element is connected to the connection pad, that the columnar electrode is provided on the other end to.
【0014】 [0014]
請求項8に記載の半導体装置は、請求項1乃至3のいずれかに記載の発明において、前記容量素子を複数備えていることを特徴とする。 The semiconductor device according to claim 8 is the invention according to any one of claims 1 to 3, characterized in that it comprises a plurality of said capacitive element.
【0015】 [0015]
請求項9に記載の半導体装置は、 請求項1,2のいずれかに記載の発明において、 前記容量素子を複数備え、前記複数の容量素子は、 The semiconductor device according to claim 9, in the invention of any one of claims 1, 2, a plurality of the capacitive element, said plurality of capacitive elements,
一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され他端に柱状電極が設けられている構成、及び、一端および他端に柱状電極が設けられている構成のうち、少なくとも2種類の構成を備えていることを特徴とする。 Configuration one end and the other end is connected to the connection pads, configuration of which one end is columnar electrode is provided on the other end is connected to the connection pads, and a configuration in which the columnar electrode is provided on one end and the other end of, characterized in that it comprises at least two configurations.
【0016】 [0016]
請求項10に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 10 has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, the the method of manufacturing a semiconductor device and a plurality of columnar electrodes electrically connected to the connection pads,
前記半導体基板の回路素子形成領域上に、前記絶縁膜を介して、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、電極用導体層と、を同時に形成して第1の導体層を形成する工程と、前記第1の導体層の前記電極用導体層上に誘電体層を形成する工程と、前記誘電体層上に電極用の第2の導体層を形成して前記回路素子形成領域上に積層して容量素子を形成する工程と、を具備することを特徴とする。 The semiconductor substrate of the circuit element forming region via said insulating film, a wiring conductor layer connected to the connection pad is electrically connected to the columnar electrode, and the electrode conductor layers, at the same time forming a first conductive layer is formed, the first forming a dielectric layer on the electrode conductor layer of the conductor layer, a second conductor electrode on the dielectric layer characterized by comprising the steps of: forming a capacitive element to form a layer laminated to the circuit element forming region.
【0017】 [0017]
請求項11に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続された複数の柱状電極と、を備える半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 11, having a circuit element forming region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, the a plurality of columnar electrodes electrically connected to the connection pads, the method for manufacturing a semiconductor device comprising a,
前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の2つの電極用導体層同時に形成する工程と、前記電極用導体層の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、を具備することを特徴とする。 Wherein on the insulating layer, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrode, the conductive layer on one side adjacent to each other at a predetermined gap and the other side conductor layer two electrode conductor layer, and forming at the same time, a planar capacitive element into the gap between one side and the other side of the electrode conductor layer is provided a dielectric layer on the circuit element formation region forming, characterized by comprising a.
【0018】 [0018]
請求項12に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該半導体基板の回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、 The method of manufacturing a semiconductor device according to claim 12 has a circuit element formation region, and a plurality of the semiconductor substrate which connection pads are formed, an insulating film formed on the circuit element forming region of said semiconductor substrate When a plurality of columnar electrodes connected to the connection pads, the method for manufacturing a semiconductor device comprising a,
前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の電極用導体層同時に形成する工程と、前記隣接する電極用導体層の各々の上に、板状の形状を有し、板状の面が互いに隣接する2つの板状電極を形成する工程と、少なくとも前記板状電極の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、を具備することを特徴とする。 Wherein on the insulating layer, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrode, the conductive layer on one side adjacent to each other at a predetermined gap and the other side conductor layer forming an electrode conductor layer, a step of simultaneously forming, on each of the adjacent electrode conductor layer, has a plate-like shape, the two plate-like electrodes plate surfaces are adjacent to each other of a step of, with characterized by comprising the steps of: forming a planar capacitive element to at least the plate-like one into the gap between the side and the other side provided with a dielectric layer of the electrode the circuit element formation region, the to.
【0019】 [0019]
請求項13に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、前記絶縁膜上に、 前記接続パッドに接続される配線用導体層と容量素子形成用導体層と、同時に形成する工程と、 前記配線用導体層と誘電体層とによって容量素子を形成する工程と、前記配線用導体層に電気的に接続される柱状電極を形成する工程と、前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、を具備することを特徴とする。 The method of manufacturing a semiconductor device according to claim 13, having a circuit element forming region, and a step of preparing a semiconductor wafer substrate having a plurality of chip formation regions having a plurality of connection pads, wherein each chip formation region forming an insulating film on the circuit element formation region, on the insulating film, a wiring conductor layer connected to the connection pads, and forming a capacitive element forming conductor layer, at the same time, the wiring forming a capacitor element by the use conductive layer and the dielectric layer, and forming a columnar electrode which is electrically connected to the conductor layer for the wiring and dividing the semiconductor wafer substrate for each of the chip formation region characterized by comprising the steps of forming a plurality of semiconductor devices, the Te.
【0020】 [0020]
請求項14に記載の半導体装置の製造方法は、請求項13に記載の発明において、前記容量素子形成する工程は、前記容量素子形成用導体層が、前記絶縁膜上で互いに隣接して形成された2つの導体層からなり 、該容量素子形成用導体層と、該容量素子形成用導体層の一方側と他方側との間隙に形成された誘電体層と、により容量素子を形成する工程を備えることを特徴とする。 Forming method for manufacturing a semiconductor device according to claim 14 is the invention according to claim 13, the step of forming the capacitor element, the capacitor element forming conductor layer, adjacent to each other on the insulating film are two consists conductive layer, forming with said capacitive element forming conductor layer, a dielectric layer formed in a gap between one side and the other side of the capacitive element forming conductor layers by a capacitor characterized in that it comprises a.
【0021】 [0021]
請求項15に記載の半導体装置の製造方法は、請求項10乃至13のいずれかに記載の発明において、前記容量素子形成工程は、容量素子の周囲を保護膜で覆う工程を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 15, characterized in that in the invention of any one of claims 10 to 13, wherein the capacitive element forming step, comprising the step of covering the periphery of the capacitor element with a protective layer the method of manufacturing a semiconductor device according to.
【0022】 [0022]
本発明では、回路素子形成領域上に第1の導体層、誘電体層および第2の導体層とを積層してチップ内部に積層して容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 In the present invention, the first conductor layer in the circuit element forming region, since so as to form a capacitor element laminated on the chip by laminating a dielectric layer and a second conductor layer, increase in the chip area it is possible to mount the capacitor without causing.
また、本発明では、回路素子形成領域上で誘電体層を導体層で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 In the present invention, it can be mounted the capacitor without causing since to form a planar capacitive element sandwiching a conductor layer dielectric layer in the circuit element formation region, increase in the chip area become.
さらに、本発明では、回路素子形成領域上で誘電体層を導体層および柱状電極で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 Furthermore, in the present invention, since so as to form a planar capacitive element sandwiching a dielectric layer in the circuit element formation region in the conductor layer and the columnar electrode, for mounting the capacitor element without increasing the chip area it becomes possible.
【0023】 [0023]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照して本発明の実施の形態について説明する。 Hereinafter, with reference to the drawings will be described embodiments of the present invention.
(1)第1の実施形態図1〜図10は、第1の実施形態による半導体装置20の構造およびその製造工程を説明する為の断面図である。 (1) First Embodiment FIGS. 1 to 10 are sectional views for explaining the structure and manufacturing process of the semiconductor device 20 according to the first embodiment. これらの図において前述した従来例(図24参照)と共通する部分には同一の番号を付し、その説明を省略する。 The same reference numerals are given to parts common to the conventional example described above in the figures (see Fig. 24), and a description thereof will be omitted.
第1の実施形態による半導体装置20が前述した従来例(図24参照)と相違する点は、下面が接続パッド2に接続される導体層5(以下、第1の導体層5と記す)と上面にポスト6が形成される導体層10(以下、第2の導体層10と記す)との間に誘電体層8を設けて容量素子(キャパシタ)を形成し、その容量素子の周囲を保護膜9(以下、第2の保護膜9)にて覆い、電気的に絶縁させる構造にしたことにある。 The point at which the semiconductor device 20 according to the first embodiment is different from the conventional example described above (see FIG. 24), the conductor layer 5 which lower surface is connected to the connection pads 2 (hereinafter, referred to as a first conductive layer 5) and top to the conductor layer 10 which post 6 is formed by providing a dielectric layer 8 to form a capacitive element (capacitor) between (hereinafter, the second referred to as a conductor layer 10), protecting the periphery of the capacitor element film 9 (hereinafter, the second protective layer 9) is covered by electrically lies in the structure to be insulated.
【0024】 [0024]
このような構造によって形成される容量素子は、誘電体層8を形成する誘電体の比誘電率、厚さおよび面積でその容量が決る。 Such capacitive elements formed by the structure, the dielectric constant of the dielectric to form a dielectric layer 8, its capacity thickness and area determined. 誘電体層8を形成する誘電体としては、例えばチタン酸バリウム、チタン酸タンタル等が用いられる。 The dielectric that forms the dielectric layer 8, for example, barium titanate, tantalum or the like is used.
また、回路素子形成領域DA上に積層して形成される容量素子は、各種態様で配置でき、例えば大容量の容量素子を設ける場合には図2(イ)に図示するように誘電体層8の面積を広げる態様とし、また複数の容量素子を設ける場合には図2(ロ)に図示する態様にする。 The capacitor element is stacked on the circuit element forming region DA can be placed in various embodiments, for example, large-capacity dielectric layer as is illustrated in FIG. 2 (b) when providing the capacitor 8 and aspect to widen the area, also in the case of providing a plurality of capacitive elements to embodiment illustrated in FIG. 2 (b).
【0025】 [0025]
次に、図3〜図10を参照して、上記構造による半導体装置20の製造工程について説明する。 Next, with reference to FIGS. 3 to 10, a description will be given of a manufacturing process of the semiconductor device 20 according to the above structure. 第1の実施形態による製造工程では、先ず図3に図示する通り、ウエハ1の回路面側に設けられたアルミ電極等からなる複数の接続パッド2の上面側に、それぞれ各接続パッド2の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション3を形成する。 In the manufacturing process according to the first embodiment, first, as shown in FIG. 3, a plurality of upper surface side of the connection pads 2 made of aluminum electrode or the like provided on the circuit face side of the wafer 1, each center of each connection pad 2 parts so as to expose the, a passivation 3 made of silicon oxide or silicon nitride. この後、パッシベーション3の上面側に各接続パッド2の中央部分が開口するよう保護膜4(以下、第1の保護膜4と記す)を形成する。 Thereafter, the protective film 4 so that the central portion of each connection pad 2 to the upper surface of the passivation 3 is opened (hereinafter, referred to as a first protective film 4) is formed.
【0026】 [0026]
この第1の保護膜4は、例えばウエハ1の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。 The first protective film 4, for example, the circuit surface side entire polyimide resin material of the wafer 1 after coating is cured, by resist stripping after performing resist patterning and protective film patterning with an etching solution It is formed. 保護膜4は、ポリイミド系樹脂材を塗布してスピンコートする手法の他、スキージを用いる印刷法やノズルからのインク吐出による塗布法を用いることが可能であり、保護膜材料としてもポリイミド系樹脂材に限らず、エポキシ系樹脂材やPBO(ベンザオキシドール系)等を用いても良い。 Protective film 4, other techniques for spin-coating by coating a polyimide-based resin material, it is possible to use a coating method by ink ejection from the printing or nozzle used a squeegee, a polyimide resin as a protective film material is not limited to wood, it may be used such as an epoxy resin or PBO (benzylalkonium oxydol system).
【0027】 [0027]
次に、図4および図5に図示するように、保護膜4に形成された開口部を介して露出される接続パッド2上に第1の導体層5を形成する。 Next, as illustrated in FIGS. 4 and 5, forming a first conductor layer 5 on the connection pad 2 which is exposed through the opening formed in the protective film 4. 第1の導体層5は保護膜4の全面にUBMスパッタ処理等によりUBM層(図示略)を堆積し、この後、導体層用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。 The first conductive layer 5 UBM layer (not shown) is deposited by UBM sputtering process or the like on the entire surface of the protective film 4, thereafter, allowed to photoresist coating curing the conductor layer, the opening having a predetermined shape by a photolithography technique after performing patterning with, it is formed by applying electroless plating to the opening portion by the resist.
第1の導体層5を形成する手法としては、これ以外に無電解メッキ方法を用いることもできる。 As a method of forming a first conductive layer 5, it is also possible to use an electroless plating method other than this. 配線材料としては、良好な導電特性を備える銅、アルミおよび金あるいはこれらの合金を用いる。 As the wiring material, copper with good conductive properties, using aluminum and gold or an alloy thereof.
【0028】 [0028]
第1の導体層5を形成した後には、第1の導体層5上の所定箇所に誘電体層8を形成する。 After forming the first conductive layer 5, a dielectric layer 8 at a predetermined position on the first conductive layer 5. 誘電体層8は、例えばレジストでパターン形成した後、誘電体材料をスパッタリングで所定厚まで堆積させて層成する。 Dielectric layer 8, for example, by patterning a resist, to SoNaru by depositing a dielectric material to a predetermined thickness by sputtering. そして、誘電体層8を形成した後には、図6に図示するように、誘電体層8を他層と電気的に絶縁させると共に、第2の導体層10が設けられる部分や、ダイシングカットされる部分を開口するよう第2の保護膜9を形成する。 Then, after forming the dielectric layer 8, as shown in FIG. 6, the insulating the dielectric layer 8 to the other layers and electrically, parts or the second conductor layer 10 is provided, is diced the portion that forms the second protective film 9 to open.
第2の保護膜9は、前述した第1の保護膜4と同様、例えばウエハ1の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。 The second protective film 9, a first similar to the protective film 4, for example, after the circuit surface side entire surface of the wafer 1 is coated to cure the polyimide resin, resist patterning and protective film using an etching solution described above It is formed by resist stripping after subjected to patterning.
【0029】 [0029]
次いで、第2の保護膜9が形成されると、図7に図示するように、第2の保護膜9に形成された開口部を介して露出される第1の導体層5と電気的に接続する一方、誘電体層8の上面側に電気的に接続する第2の導体層10を形成する。 Then, the second protective film 9 is formed, as shown in FIG. 7, the first conductive layer 5 and the electrically exposed through the opening formed in the second protective film 9 while connected, forming a second conductive layer 10 electrically connected to the upper surface of the dielectric layer 8. 第2の導体層10は、前述した第1の導体層5と同様、レジストでパターン形成した後に電解メッキを施すことで形成される。 The second conductive layer 10, similarly to the first conductive layer 5 described above, is formed by performing electrolytic plating after resist pattern formation. 第2の導体層10を形成した後は、図8に図示するように、各導体層10上の所定箇所にポスト6を設ける。 After forming the second conductive layer 10, as shown in FIG. 8, provided post 6 at a predetermined position on the conductor layers 10.
【0030】 [0030]
ポスト6は、例えば100〜150μm程度の厚さでポスト形成用のフォトレジストを塗布硬化させた上、第2の導体層10の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。 Posts 6, for example on the photoresist posts formed was coated and cured at a thickness of about 100-150 .mu.m, an opening exposing a predetermined portion of the second conductor layer 10 is formed, electrolytic plating in the opening It is formed by the applying.
ポスト6を形成する手法としては、これ以外に無電解メッキ方法やスタッドバンプ法を用いることもできる。 As a method of forming a post 6 can be used electroless plating method or the stud bump method other than this. ポスト材料は、良好な導電特性を備える銅、ハンダ、金あるいはニッケル等を用いる。 Post material, copper, solder, gold or nickel or the like having good conductivity characteristics. なお、ポスト形成材料としてはんだを用いる場合は、この後リフロー処理を施す事により球状の電極を形成することも出来る。 In the case of using the solder as a post formation material, it is also possible to form a spherical electrode by performing reflow processing steps. また、はんだを用いてポスト6を形成する場合には、上記の他に印刷法を用いることもできる。 In the case of forming the post 6 with solder, it is also possible to use a printing method in addition to the above.
【0031】 [0031]
こうして、図8に図示した構造が形成された後は、図9に図示するように、ポスト6を覆うように、ウエハ1の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜7を形成する。 Thus, after the illustrated structure is formed in FIG. 8, as shown in FIG. 9, so as to cover the posts 6, the entire circuit surface of the wafer 1 is molded of polyimide or resin material such as epoxy sealing to form a film 7. 封止膜7は、環境変化に対応する信頼性を確保する上で、好ましくは上述した第1の保護膜4や第2の保護膜9と主成分が実質的に同一な樹脂材とする。 Sealing film 7, in order to ensure the reliability corresponding to environmental changes, preferably the main component and the first protective layer 4 and the second protective film 9 described above is substantially the same resin material. なお、封止膜7を形成する手法としては、上記モールド法の他に、印刷法、浸漬法、スピンコート法、ダイコート法を用いることもできる。 As the method for forming the sealing film 7 can in addition to the above molding method, printing method, dipping method, spin coating method, also be used die coating.
【0032】 [0032]
ポスト6の樹脂封止後には、図10に示すように、封止膜7の上端面を切削研磨してポスト6の端面6aを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。 After the resin sealing of the post 6, as shown in FIG. 10, to expose the end face 6a of the posts 6 and cutting and polishing the upper surface of the sealing film 7 to remove the oxide film on the surface, there solder printing subjected to a metallization process. この後、予め定められたカットラインCLに沿ってダイシングを施してウエハ1をチップに個片化する。 Thereafter, singulating the wafer 1 into chips subjected to dicing along the cut line CL predetermined. これにより、図1に図示した構造の半導体装置20が生成される。 Thus, the semiconductor device 20 of the illustrated structure 1 is produced.
【0033】 [0033]
さて、このような構造を有する半導体装置20では、第1の導体層5、誘電体層8および第2の導体層10とを積層して立体的に容量素子を形成しているので、第2の導体層再配線10およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI)に接続し得る。 Now, in the semiconductor device 20 having such a structure, the first conductive layer 5, since the form sterically capacitive element by laminating the conductor layer 10 of the dielectric layer 8 and a second, second of it may be connected to the integrated circuit (LSI) a capacitive element in a variety of forms depending on the arrangement of the conductive layer rewiring 10 and post 6.
その具体例を、図11〜図14を参照して説明する。 A specific example will be described with reference to FIGS. 11 to 14. これらの図は、半導体装置20における第2の導体層10およびポスト6の配置態様に応じた容量素子の接続形態と、それに対応する等価回路を図示している。 These figures illustrate the connection of the capacitor element according to a second arrangement of the conductor layer 10 and the posts 6 in the semiconductor device 20, an equivalent circuit corresponding thereto.
【0034】 [0034]
図11は第1の導体層5、誘電体層8および第2の導体層10を積層してなる容量素子の一端および他端を外部に引出さず、接続パッド2−2,2−3を介してウエハ1に接続する形態を図示している。 Figure 11 is not drawn to one end and the other end of the capacitive element formed by stacking a first conductive layer 5, the dielectric layer 8 and the second conductive layer 10 to the outside, the connection pads 2-2, 2-3 It illustrates a mode of connection to the wafer 1 through.
図12はウエハ1と接続する接続パッド2−1,2−2に容量素子の一端を接続し、他端を端子T1,T2に接続する形態を図示している。 Figure 12 connects one end of the capacitor element to the connection pads 21 and 22 to be connected to the wafer 1 illustrates an embodiment for connecting the other end to the terminals T1, T2.
図13は並列的に設けた両容量素子の一端を接続パッド2−2に接続し、各他端を端子T2,T3にそれぞれ接続する形態を図示している。 Figure 13 illustrates the form of connecting one end of both capacitive element provided in parallel to the connection pads 2-2, respectively connecting the other ends to the terminals T2, T3.
図14はウエハ1に接続する各接続パッド2−1〜2−3の内、接続パッド2−2に容量素子の一端を接続し、他端を端子T2に接続する形態を図示している。 Figure 14 is among the connection pads 2-1 to 2-3 are connected to the wafer 1, to connect one end of the capacitor element to the connection pads 2-2 illustrates an embodiment for connecting the other end to the terminal T2.
【0035】 [0035]
以上のように、第1の実施形態によれば、回路素子形成領域DA上に第1の導体層5、誘電体層8および第2の導体層10とを積層して立体的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 As described above, according to the first embodiment, the first conductive layer 5 on the circuit element forming region DA, a sterically capacitive element by laminating the conductor layer 10 of the dielectric layer 8 and the second since so as to form, it is possible to mount the capacitor without increasing the chip area. また、回路素子形成領域DA上に複数の容量素子を設ける場合に、図11〜図14に示した容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Further, in the case of providing a plurality of capacitive elements on the circuit element forming region DA, it may be various forms of capacitive element shown in FIGS. 11 to 14 are provided in a mixed manner it is needless to say.
【0036】 [0036]
すなわち、第1の実施形態によれば、第2の導体層10およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI)に接続し得るので、チップ面積のダウンサイジング化は勿論、Bluetoothモジュールに適用した場合には従来、必要とされていた外付け容量素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。 That is, according to the first embodiment, since it can be connected to an integrated circuit (LSI) a capacitor in various forms in response to a second arrangement of the conductor layer 10 and the posts 6, downsizing of chip area of course, when applied to the Bluetooth module conventionally, since it incorporates a external capacitor has been required, it can also contribute to downsizing of the module.
【0037】 [0037]
なお、上述した第1の実施形態では、誘電体層8を単層としたが、これに限らず誘電体層8と第2の導体層10とを交互に積み重ねた複層構造にて複数の容量素子を形成しても良い。 In the first embodiment described above, the dielectric layer 8 has a single layer, a plurality of at multilayer structure stacked alternately and the dielectric layer 8 and the second conductive layer 10 of the present invention is not limited thereto it may form a capacitive element. その場合、交互に積み重ねた複数の第2の導体層10のパターンにより複数の容量素子を並列接続したり、直列接続することができる。 In that case, or in parallel connection a plurality of capacitive elements by the plurality of second pattern of conductive layer 10 alternately stacked, can be connected in series. また、第1の実施形態では、説明の簡略化を図る為、単に第1の導体層5、誘電体層8および第2の導体層10とを積層した容量素子としたが、実際にはその容量素子が他の導体層に与える影響、すなわち、浮遊容量や寄生容量を抑えるために、例えば、導体層5または導体層10と同一平面の近傍位置に、導体層5または導体層10と同じ材料よりなる、グランド層を設ける態様としても良い。 In the first embodiment, in order to simplify the description, only the first conductive layer 5, although the capacitive element formed by laminating a conductor layer 10 of the dielectric layer 8 and the second, in practice the effects of capacitive element has on the other conductor layers, i.e., in order to suppress stray capacitance and parasitic capacitance, for example, in the vicinity of the coplanar conductor layer 5 or the conductor layer 10, the same material as the conductive layer 5 or the conductor layer 10 more composed, it may be aspects of providing a ground layer.
さらに、第1の実施形態では、誘電体層8を設けて容量素子を形成するようにしたが、これに替えて、例えば第2の保護膜9に誘電体材料を混入させて誘電体層8を兼ねるようにしても良い。 Furthermore, in the first embodiment, it was to form a capacitor by providing a dielectric layer 8, instead of this, for example by mixing a dielectric material in the second protective layer 9 dielectric layer 8 it may also serve as the.
【0038】 [0038]
(2)第2の実施形態図15〜図18は、第2の実施形態による半導体装置20の構造およびその製造工程を説明する為の断面図である。 (2) Second Embodiment FIG. 15 to FIG. 18 is a sectional view for explaining the structure and manufacturing process of the semiconductor device 20 according to the second embodiment. これらの図において上述した第1の実施形態(図1参照)と共通する部分には同一の番号を付し、その説明を省略する。 First embodiment described above in these figures the same reference numerals are given to parts in common with (see Fig. 1), description thereof is omitted.
上述した第1の実施形態では、第1の導体層5、誘電体層8および第2の導体層10とを積層して立体的に容量素子を形成したのに対し、第2の実施形態では図15に図示するように、第1の保護膜4上で互いに隣接するよう配置された導体層5の一方側と他方側との間隙に誘電体層8を形成する。 In the first embodiment described above, the first conductive layer 5, whereas the formation of the three-dimensional capacitive element by laminating the conductor layer 10 of the dielectric layer 8 and the second, in the second embodiment as shown in FIG. 15, a dielectric layer 8 in a gap between one side and the other side of the arranged conductive layer 5 as adjacent to each other on the first protective film 4. つまり、誘電体層8を導体層5で挟み込んで平面的に容量素子を形成する構造としている。 That is, a structure forming a planar capacitive elements sandwich the dielectric layer 8 with a conductor layer 5.
【0039】 [0039]
上記構造により形成される容量素子は、第1の実施形態と同様、誘電体層8を形成する誘電体の比誘電率、厚さおよび面積でその容量が決る。 Capacitance elements formed by the above structure, as in the first embodiment, the relative dielectric constant of the dielectric to form a dielectric layer 8, its capacity thickness and area determined. 誘電体層8を形成する誘電体としては、例えばチタン酸バリウム、チタン酸タンタル等が用いられる。 The dielectric that forms the dielectric layer 8, for example, barium titanate, tantalum or the like is used.
また、こうして回路素子形成領域DA上に平面的に形成される容量素子は、各種態様で配置でき、例えば大容量の容量素子を設ける場合には図16(イ)に図示する態様に、また複数の容量素子を設ける場合には図16(ロ)に図示する態様にする。 The capacitor is dimensionally formed on the circuit element forming region DA thus, can be deployed in various embodiments, the embodiment shown in FIG. 16 (b) in the case of for example providing the capacitor of large capacity, and a plurality when providing a capacitive element is the embodiment illustrated in FIG. 16 (b).
【0040】 [0040]
次に、図17〜図18を参照して、第2の実施形態による半導体装置20の製造工程について説明する。 Next, with reference to FIGS. 17 to 18, a description will be given of a manufacturing process of the semiconductor device 20 according to the second embodiment. 第2の実施形態による製造工程が上述した第1の実施形態と異なる点は、第1の保護膜4上で互いに隣接するよう配置された導体層5の一方側と他方側との間隙に誘電体層8を形成した後に第2の保護膜9を設けることにある。 The difference from the first embodiment manufacturing process according to the second embodiment described above, the dielectric in the gap between one side and the other side of the arranged conductive layer 5 as adjacent to each other on the first protective film 4 after forming the body layer 8 is in the provision of the second protective film 9.
すなわち、第2の実施形態による製造工程では、第1の実施形態と同様、ウエハ1の回路面側に設けられたアルミ電極等からなる複数の接続パッド2の上面側に、それぞれ各接続パッド2の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション3を形成した後、このパッシベーション3の上面側に各接続パッド2の中央部分が開口するよう第1の保護膜4を形成する。 That is, in the manufacturing process according to the second embodiment, as in the first embodiment, a plurality of upper surface side of the connection pads 2 made of aluminum electrode or the like provided on the circuit face side of the wafer 1, each connected pad 2 so as to expose the central portion, formed after forming the passivation 3 made of silicon oxide or silicon nitride or the like, the first protective film 4 so that the central portion of each connection pad 2 on the upper surface of the passivation 3 is opened to.
【0041】 [0041]
第1の保護膜4を形成したら、図17に図示するように、第1の保護膜4に形成された開口部を介して露出される接続パッド2上に導体層5を形成する。 After forming the first protective film 4, as shown in FIG. 17, to form the conductive layer 5 on the connection pad 2 which is exposed through the opening formed in the first protective layer 4. 導体層5は保護膜4の全面にUBMスパッタ処理等によりUBM層(図示略)を堆積し、この後、導体層用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、レジストによって開口された部分に電解メッキを施すことで形成される。 Conductor layer 5 UBM layer (not shown) is deposited by UBM sputtering process or the like on the entire surface of the protective film 4, thereafter, allowed to photoresist coating curing the conductor layer, the patterning having an opening of a predetermined shape by a photolithography technique after applying, it is formed by applying electroless plating to the opening portion by the resist. この際、第1の保護膜4上の所定位置には誘電体層8を設けるための開口部(間隙)が形成される。 At this time, the predetermined position on the first protective film 4 opening for providing the dielectric layer 8 (gap) is formed.
【0042】 [0042]
導体層5を形成した後には、図17に示すように、第1の保護膜4上に設けられた開口部(間隙)に誘電体層8を形成する。 After forming the conductor layer 5, as shown in FIG. 17, a dielectric layer 8 in the opening provided on the first protective layer 4 (the gap). 誘電体層8は、例えばレジストでパターン形成した後、誘電体材料をスパッタリングで所定厚まで堆積させて層成する。 Dielectric layer 8, for example, by patterning a resist, to SoNaru by depositing a dielectric material to a predetermined thickness by sputtering.
そして、誘電体層8を形成した後には、図18に図示するように、誘電体層8を電気的に絶縁すべく第2の保護膜9を形成し、続いて第2の保護膜9に形成された開口部を介して露出される導体層5と電気的に接続するポスト6を設ける。 Then, after forming the dielectric layer 8, as shown in Figure 18, the second protective film 9 is formed so as to electrically insulate the dielectric layer 8, followed by a second protective film 9 through the formed opening provided post 6 to the conductor layer 5 and electrically connected to be exposed.
【0043】 [0043]
この後、ポスト6を覆うように、ウエハ1の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜7を形成する。 Thereafter, so as to cover the posts 6, the entire circuit surface of the wafer 1 to form a sealing film 7 is molded by a resin material such as polyimide or epoxy. 封止膜7を形成した後は、封止膜7の上端面を切削研磨してポスト6の端面6aを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。 After the formation of the sealing film 7, by cutting and polishing the upper surface of the sealing film 7 to expose the end face 6a of the posts 6, remove the oxide film on the surface, there subjected to metallization processing solder printing. 次いで、予め定められたカットラインに沿ってダイシングを施してウエハ1をチップに個片化することによって、図15に図示した構造の半導体装置20が得られる。 By then singulating the wafer 1 into chips subjected to dicing along the cut line a predetermined semiconductor device 20 having the structure shown in FIG. 15 is obtained.
【0044】 [0044]
このような構造を有する半導体装置20では、誘電体層8を導体層5で挟み込んで平面的に容量素子を形成しているので、導体層5およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI)に接続し得る。 In the semiconductor device 20 having such a structure, since the form a planar capacitive elements sandwich the dielectric layer 8 with a conductor layer 5, a capacitor in accordance with the arrangement of the conductor layer 5 and the posts 6 different It may be connected to the integrated circuit (LSI) in a form.
その具体例を、図19〜図21を参照して説明する。 A specific example will be described with reference to FIGS. 19 to 21. これらの図は、半導体装置20における導体層5およびポスト6の配置態様に応じた容量素子の接続形態と、それに対応する等価回路を図示している。 These figures illustrate the connection of the capacitive element in accordance with the arrangement of the conductor layer 5 and the posts 6 in the semiconductor device 20, an equivalent circuit corresponding thereto.
【0045】 [0045]
図19は誘電体層8を導体層5で挟み込んで形成した容量素子の一端および他端をウエハ1に接続させずに外部へ引出す形態、つまり、予備的に用いる容量素子をチップ搭載した形態を図示している。 Figure 19 is the form to draw outside without connecting the one end and the other end of the capacitive element formed by sandwiching a dielectric layer 8 with a conductor layer 5 on the wafer 1, i.e., the capacitor element used preliminarily the embodiment described chip-mounting It is shown.
図20は容量素子の一端および他端を外部に引出さず、直接的に接続パッド2−1,2−2を介してウエハ1に接続する形態を図示している。 Figure 20 is not drawn to one end and the other end of the capacitive element to the outside, are shown in the form of connecting to the wafer 1 through a direct connection pads 2-1 and 2-2.
図21はウエハ1と接続する接続パッド2−1,2−2に容量素子を並列接続する形態、つまり、補助的に用いる容量素子をチップ搭載した形態を図示している。 21 form the capacitance element to the connection pads 21 and 22 to be connected to the wafer 1 in parallel connection, that is, the capacitor element used adjunctively illustrates an embodiment in which the chip-mounting.
【0046】 [0046]
以上のように、第2の実施形態によれば、回路素子形成領域DA上で誘電体層8を導体層5で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 As described above, according to the second embodiment, since to form a planar capacitive elements sandwich the dielectric layer 8 on the circuit element forming region DA in the conductor layer 5, the increase in chip area it is possible to mount the capacitor without causing.
また、第2の実施形態によれば、平面的に容量素子を形成するから、立体的に容量素子を形成する第1の実施形態よりもプロセスの簡略化を図ることもできる。 Further, according to the second embodiment, since to form a planar capacitive element, it is also possible to simplify the process than in the first embodiment to form a sterically capacitive element. また、回路素子形成領域DA上に複数の容量素子を設ける場合に、図19〜図21に示した容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Further, in the case of providing a plurality of capacitive elements on the circuit element forming region DA, it may be various forms of capacitive element shown in FIGS. 19 to 21 are provided in a mixed manner it is needless to say.
【0047】 [0047]
すなわち、第2の実施形態では、導体層5およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI)に接続し得るので、チップ面積のダウンサイジング化は勿論、Bluetoothモジュールに適用した場合には従来、必要とされていた外付け容量素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。 That is, in the second embodiment, since the capacitive element in a variety of forms depending on the arrangement of the conductor layer 5 and the posts 6 may be connected to the integrated circuit (LSI), downsizing of the chip area, of course, Bluetooth module since when applied conventionally, can be built external capacitor has been required, it can also contribute to downsizing of the module.
【0048】 [0048]
なお、第2の実施形態では、説明の簡略化を図る為、単に誘電体層8を第1の導体層5で挟み込んだ容量素子としたが、実際にはその容量素子が他の導体層に与える影響、すなわち、浮遊容量や寄生容量を抑えるために、例えば、導体層5と同一平面の近傍位置に、導体層5と同じ材料よりなる、グランド層を設ける態様としても良い。 In the second embodiment, in order to simplify the explanation, just it has been a sandwiched capacitive element dielectric layer 8 in the first conductive layer 5, actually the capacitive element to the other conductor layer effect, i.e., in order to suppress stray capacitance and parasitic capacitance, for example, in the vicinity of the conductor layer 5 and the same plane, made of the same material as that of the conductor layer 5 may be aspects of providing a ground layer.
【0049】 [0049]
(3)第3の実施形態次に、図22を参照して第3の実施形態について説明する。 (3) the following third embodiment, a description will be given of a third embodiment with reference to FIG. 22. 図22は、第3の実施形態による半導体装置20の構造を示す断面図であり、この図において上述した第2の実施形態(図15参照)と共通する部分には同一の番号を付し、その説明を省略する。 Figure 22 is a sectional view showing a structure of a semiconductor device 20 according to the third embodiment, the same reference numerals are given to parts common to the second embodiment described above in FIG. (See FIG. 15), a description thereof will be omitted.
【0050】 [0050]
上述した第2の実施形態では、誘電体層8を第1の導体層5で挟み込んで平面的に容量素子を形成したのに対し、第3の実施形態では図22に図示するように、第1の保護膜4上で互いに隣接するよう配置された第1の導体層5およびポスト6の一方側と他方側との間隙に誘電体層8を形成する。 In the second embodiment described above, while forming a planar capacitive element sandwiching a dielectric layer 8 in the first conductive layer 5, as in the third embodiment illustrated in FIG. 22, the the gap between the one side and the other side of the first conductive layer 5 and the posts 6 which are arranged adjacent to each other on the first protective film 4 to form the dielectric layer 8.
つまり、誘電体層8を第1の導体層5およびポスト6で挟み込んで平面的に容量素子を形成するようになっている。 In other words, so as to form a planar capacitive element sandwiching a dielectric layer 8 in the first conductive layer 5 and a post 6. この場合、誘電体層8を挟み込むポスト6は、角柱状もしくは平面視直方形をなす板状に形成する。 In this case, the post 6 sandwiching the dielectric layer 8 is formed in a plate shape that forms a prismatic or plan view rectangular shape. なお、誘電体層8を板状のポスト6のみで挟み込むようにしてもよい。 It is also possible to sandwich the dielectric layer 8 only a plate-shaped posts 6.
【0051】 [0051]
上述した構造にて形成される容量素子は、第2の実施形態と同様、誘電体層8を形成する誘電体の比誘電率、厚さおよび面積でその容量が決り、誘電体層8を形成する誘電体としては例えばチタン酸バリウム、チタン酸タンタル等が用いられる。 Capacitive element formed by the above-described structure, as in the second embodiment, the relative dielectric constant of the dielectric to form a dielectric layer 8, its capacity thickness and area determined, forming a dielectric layer 8 for example, barium titanate as a dielectric to, titanate tantalum or the like is used.
こうして平面的に形成される容量素子は、誘電体層8を挟み込むポスト6の形状に応じて各種態様でチップ上に配置できる。 Thus capacitor is planar formed may be disposed on the chip in various modes depending on the shape of the post 6 sandwiching the dielectric layer 8. 例えば、ポスト6を平面視直方形をなす板状に形成した場合には図23(イ)に図示する態様で容量素子をチップ上に配置することになる。 For example, a capacitor in a manner shown in FIG. 23 (b) in the case of forming the posts 6 in a plate shape forming the plan view rectangular shape to be placed on the chip.
【0052】 [0052]
また、図23(ロ)に図示するように、板状のポスト6をチップ周縁に敷設する態様にすることも可能であり、このようにすることで誘電体層8の面積をより大きくすることができるため、大容量の容量素子を形成し得る。 Further, as illustrated in FIG. 23 (b), it is also possible to aspects of laying a plate-like post 6 to the chip periphery, possible to increase the area of ​​the dielectric layer 8 by such since it can form a capacitor having a large capacity.
このような構造を有する半導体装置20では、誘電体層8を導体層5およびポスト6で挟み込んで平面的に容量素子を形成しているので、図示は省略したが、前記第2の実施形態と同様に、容量素子を様々な形態で集積回路(LSI)に接続し得る。 In the semiconductor device 20 having such a structure, since the form a planar capacitive elements sandwich the dielectric layer 8 with a conductor layer 5 and the posts 6, although not shown, with the second embodiment Similarly, it may be connected to the integrated circuit (LSI) a capacitor in various forms.
また、回路素子形成領域DA上に複数の容量素子を設ける場合に、これらの各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Further, in the case of providing a plurality of capacitive elements on the circuit element forming region DA, that these various forms may also be provided in a mixed manner it is needless to say.
【0053】 [0053]
以上のように、第3の実施形態によれば、回路素子形成領域DA上で誘電体層8を第1の導体層5およびポスト6で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく、前記第2の実施形態の場合より大きな容量素子を搭載することが可能になる。 As described above, according to the third embodiment, since to form a planar capacitive elements sandwich the dielectric layer 8 on the circuit element forming region DA in the first conductive layer 5 and the posts 6 , without increasing the chip area, it is possible to mount a large capacitance element than in the second embodiment.
なお、上述した各実施形態に基づき、回路素子形成領域DA上に複数の容量素子を設ける場合に、各実施形態における容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Incidentally, on the basis of the above-described embodiments, the case of providing a plurality of capacitive elements on the circuit element forming region DA, the various forms of the capacitor in each embodiment may also be provided in a mixed manner refers until no.
【0054】 [0054]
【発明の効果】 【Effect of the invention】
請求項1および請求項10に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成された電極用導体層と、からなる第1の導体層と該第1の導体層の前記電極用導体層上に形成された誘電体層と該誘電体層上に設けられた電極用の第2の導体層とにより形成された容量素子を備えて、回路素子形成領域上に積層して容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を形成し、搭 According to the invention described in claim 1 and claim 10, having a circuit element forming region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region , in a semiconductor device and a plurality of columnar electrodes electrically connected to the connection pad, the insulation is formed on the film, the wiring conductor layer connected to the connection pad is connected to the columnar electrode When the wiring conductor layer and the same layer electrodes formed conductor layers the same material, the first conductive layer and the first dielectric formed in said electrode conductor layer of the conductor layer composed of a second capacitive element formed by a conductor layer for the electrodes provided on the layer and the dielectric layer, since to form the capacitor element laminated on the circuit element formation region, a chip the capacitor is formed without increasing the area, tower することができる。 It can be.
請求項2および請求項11に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する2つの電極用導体層と該電極用導体層の一方側と他方側との間隙に形成された誘電体層とにより形成された容量素子を備えて、回路素子形成領域上に平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく、簡単な製造工程で、容量素子を形成し、搭載することができる According to the invention described in claims 2 and 11, it has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region , in a semiconductor device and a plurality of columnar electrodes electrically connected to the connection pads, are formed on the insulating film, are connected to the connection pad is electrically connected to the columnar electrode wirings and use the conductor layer, is formed in the same layer in the wiring conductor layer and the same material, dielectric formed in a gap between one side and the other side of the two adjacent electrode conductive layer and the electrode conductor layers to each other comprises a capacitive element formed by a layer, since in order to form a planar capacitive elements in the circuit element forming region, without increasing the chip area, a simple manufacturing process, forming a capacitive element then, it can be mounted
請求項3および請求項12に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する2つの電極用導体層、及び、該電極用導体層の各々の上に設けられ、板状の形状を有し、板状の面が互いに隣接 する2つの板状電極と、少なくとも前記隣接板状電極の一方側と他方側との間隙に形成された誘電体層とにより容量素子を形成するようにしたので、チップ面積の増大を招くことなく According to the invention described in claim 3 and claim 12, comprising a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region , in a semiconductor device and a plurality of columnar electrodes electrically connected to the connection pads, are formed on the insulating film, are connected to the connection pad is electrically connected to the columnar electrode wirings and use the conductor layer, is formed in the same layer in the wiring conductor layer and the same material, the conductive layer for the two electrodes adjacent to each other, and, provided on each of said electrode conductor layers, a plate-like shape has the two plate-like electrode plate surfaces are adjacent to each other, and to form a capacitive element by at least the adjacent plate on one side and the other side with a dielectric layer formed in the gap between the electrodes because, without increasing the chip area 大容量の容量素子を形成し、搭載することができる。 Forming a capacitor element having a large capacity can be mounted.
請求項4〜9に記載の発明によれば、回路素子形成領域上に絶縁膜を介して設けられる容量素子を、回路素子形成領域の集積回路に対して様々な形態で接続し得るので、チップ面積の縮小、及びモジュール面積の縮小をを行うことができる。 According to the invention described in claim 4 to 9, the capacitor element provided over the insulating film on the circuit element forming region, since it can be connected in a variety of forms with respect to the integrated circuits of the circuit element formation region, a chip reduction of area, and a reduction in the module area can be performed.
請求項13〜15に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板の回路素子形成領域上に、絶縁膜を介して、導体層と誘電体層による容量素子を形成し、前記複数の接続パッドに接続された、少なくとも1つの柱状電極を形成した後、チップ形成領域に分断して複数のチップを形成するようにしたので、回路素子形成領域上に、絶縁膜を介して容量素子を搭載した複数のチップを、まとめて形成することができる。 According to the invention described in claim 13 to 15, having a circuit element forming region, and the semiconductor wafer substrate for circuit element formation region having a plurality of chip formation regions having a plurality of connection pads, an insulating film Te, to form a capacitor element by a conductor layer and the dielectric layer, connected to said plurality of connection pads, after forming at least one of the columnar electrodes, so as to form a plurality of chips by cutting the chip formation region since the, in the circuit element forming region, a plurality of chips mounted capacitive element through the insulating film can be collectively formed.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】第1の実施形態による半導体装置20の構造を示す断面図である。 1 is a sectional view showing a structure of a semiconductor device 20 according to the first embodiment.
【図2】容量素子に配置形態を説明するための平面図である。 2 is a plan view for explaining an arrangement of a capacitive element.
【図3】第1の実施形態による半導体装置の製造工程を説明する為の断面図である。 3 is a sectional view for explaining a manufacturing process of a semiconductor device according to the first embodiment.
【図4】図3に続く半導体装置の製造工程を説明する為の断面図である。 Is a cross-sectional view for the manufacturing process will be described of the semiconductor device continued from FIG. 3. FIG.
【図5】図4に続く半導体装置の製造工程を説明する為の断面図である。 5 is a cross-sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.
【図6】図5に続く半導体装置の製造工程を説明する為の断面図である。 6 is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.
【図7】図6に続く半導体装置の製造工程を説明する為の断面図である。 7 is a cross-sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.
【図8】図8に続く半導体装置の製造工程を説明する為の断面図である。 8 is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.
【図9】図9に続く半導体装置の製造工程を説明する為の断面図である。 9 is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.
【図10】図9に続く半導体装置の製造工程を説明する為の断面図であり、個片化された半導体装置20の完成状態を示すものである。 [Figure 10] is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG. 9 shows a completed state of the singulated semiconductor device 20.
【図11】容量素子の接続態様を説明するための図である。 11 is a diagram for explaining the connection mode of the capacitive element.
【図12】容量素子の接続態様を説明するための図である。 12 is a diagram for explaining the connection mode of the capacitive element.
【図13】容量素子の接続態様を説明するための図である。 13 is a diagram for explaining the connection mode of the capacitive element.
【図14】容量素子の接続態様を説明するための図である。 14 is a diagram for explaining the connection mode of the capacitive element.
【図15】第2の実施形態による半導体装置20の構造を示す断面図である。 15 is a sectional view showing a structure of a semiconductor device 20 according to the second embodiment.
【図16】容量素子に配置形態を説明するための平面図である。 16 is a plan view for explaining an arrangement of a capacitive element.
【図17】第1の実施形態による半導体装置の製造工程を説明する為の断面図である。 17 is a cross-sectional view for explaining a manufacturing process of a semiconductor device according to the first embodiment.
【図18】図17に続く半導体装置の製造工程を説明する為の断面図である。 18 is a cross-sectional view for the manufacturing process will be described of the semiconductor device continued from FIG. 17.
【図19】容量素子の接続態様を説明するための図である。 19 is a diagram for explaining the connection mode of the capacitive element.
【図20】容量素子の接続態様を説明するための図である。 20 is a diagram for explaining the connection mode of the capacitive element.
【図21】容量素子の接続態様を説明するための図である。 21 is a diagram for explaining the connection mode of the capacitive element.
【図22】第3の実施形態による半導体装置20の構造を示す断面図である。 22 is a cross-sectional view showing a structure of a semiconductor device 20 according to the third embodiment.
【図23】容量素子に配置形態を説明するための平面図である。 23 is a plan view for explaining an arrangement of a capacitive element.
【図24】従来例による半導体装置20の構造を示す断面図である。 24 is a cross-sectional view showing a structure of a semiconductor device 20 according to the prior art.
【図25】ウエハ1の回路素子形成領域DAを示す平面図である。 25 is a plan view showing a circuit element forming region DA of the wafer 1.
【符号の説明】 DESCRIPTION OF SYMBOLS
1 ウエハ(半導体基板) 1 wafer (semiconductor substrate)
2 接続パッド3 パッシベーション4 保護膜5 第1の導電層6 ポスト(柱状電極) 2 connecting pads 3 passivation 4 protective film 5 first conductive layer 6 posts (columnar electrode)
7 封止膜8 誘電体層9 保護膜10 第2の導電層20 半導体装置 7 the sealing film 8 dielectric layer 9 protective layer 10 and the second conductive layer 20 semiconductor device

Claims (15)

  1. 回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極とを備える半導体装置において、 Has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, a plurality of columnar electrodes electrically connected to the connection pad a semiconductor device comprising bets,
    前記絶縁膜上に形成され、前記柱状電極に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成された電極用導体層と、からなる第1の導体層と、 Wherein formed on the insulating film, wherein the wiring conductor layer connected to the connection pad is connected to the columnar electrodes, and the electrode conductor layer in the wiring conductor layer and the same material is formed in the same layer, a first conductor layer composed of,
    該第1の導体層の前記電極用導体層上に形成された誘電体層と、 A dielectric layer formed on the electrode conductor layer of the first conductive layer,
    該誘電体層上に設けられた電極用の第2の導体層を備え、 A second conductive layer for the electrode provided on the dielectric layer,
    前記第1の導体層の前記電極用導体層と、前記誘電体層および前記第2の導体層と、により形成された容量素子を備えていることを特徴とする半導体装置。 A semiconductor device characterized in that it comprises the a first of said electrode conductor layers of the conductor layer, and the dielectric layer and the second conductive layer, a capacitor formed by the.
  2. 回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、 Has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, a plurality of columnar electrodes electrically connected to the connection pad When, in a semiconductor device comprising a,
    前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する2つの電極用導体層と、 Wherein formed on the insulating film, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrodes are formed in the same layer in the wiring conductor layer and the same material, adjacent to each other a conductor layer for the two electrodes,
    電極用導体層の一方側と他方側との間隙に形成された誘電体層とを備え、 And a dielectric layer formed in a gap between one side and the other side of the electrode conductor layers,
    前記隣接する電極用導体層と前記誘電体層により形成された容量素子を備えていることを特徴とする半導体装置。 A semiconductor device characterized by comprising a capacitor element formed by the dielectric layer and the adjacent electrode conductor layers.
  3. 回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、 Has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, a plurality of columnar electrodes electrically connected to the connection pad When, in a semiconductor device comprising a,
    前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する2つの電極用導体層 Wherein formed on the insulating film, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrodes are formed in the same layer in the wiring conductor layer and the same material, adjacent to each other a conductor layer for the two electrodes,
    電極用導体層の各々の上に設けられ、板状の形状を有し、板状の面が互いに隣接する2つの板状電極と、 Provided on each of said electrode conductor layer, has a plate-like shape, and two plate-like electrode plate surfaces are adjacent to each other,
    少なくとも前記隣接する板状電極の一方側と他方側との間隙に形成された誘電体層を備え、 Comprising at least a dielectric layer formed in the gap between one side and the other side of the adjacent plate-shaped electrodes,
    前記隣接する導体層及び板状電極と、前記誘電体層と、により形成された容量素子を備えていることを特徴とする半導体装置。 A semiconductor device characterized by comprising a conductive layer and a plate-shaped electrode to the adjacent, and the dielectric layer, a capacitor formed by the.
  4. 請求項2に記載の発明において、前記容量素子の一端および他端に柱状電極が設けられていることを特徴とする半導体装置。 In the invention of claim 2, the semiconductor device, wherein a columnar electrode is provided on one end and the other end of the capacitive element.
  5. 請求項1乃至3のいずれかに記載の発明において、前記容量素子の周囲を保護膜で覆うことを特徴とする半導体装置。 In the invention of any one of claims 1 to 3, wherein a covering the periphery of the capacitor element with a protective film.
  6. 請求項1乃至3のいずれかに記載の発明において、前記容量素子の一端および他端が前記接続パッドに接続されていることを特徴とする半導体装置。 In the invention of any one of claims 1 to 3, wherein a one end and the other end of the capacitive element is connected to the connection pad.
  7. 請求項1 、2のいずれかに記載の発明において、前記容量素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする半導体装置。 In the invention of any one of claims 1, 2, one end of the capacitive element is connected to the connection pads, the semiconductor device, wherein a columnar electrode is provided on the other end.
  8. 請求項1乃至3のいずれかに記載の発明において、前記容量素子を複数備えていることを特徴とする半導体装置。 In the invention of any one of claims 1 to 3, the semiconductor device characterized in that it comprises a plurality of said capacitive element.
  9. 請求項1,2のいずれかに記載の発明において、 前記容量素子を複数備え、前記複数の容量素子は、 In the invention of any one of claims 1, 2, a plurality of the capacitive element, said plurality of capacitive elements,
    一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され他端に柱状電極が設けられている構成、及び、一端および他端に柱状電極が設けられている構成のうち、少なくとも2種類の構成を備えていることを特徴とする半導体装置。 Configuration one end and the other end is connected to the connection pads, configuration of which one end is columnar electrode is provided on the other end is connected to the connection pads, and a configuration in which the columnar electrode is provided on one end and the other end among the semiconductor device characterized in that it comprises at least two configurations.
  10. 回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、 Has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, a plurality of columnar electrodes electrically connected to the connection pad If, in the manufacturing method of a semiconductor device comprising,
    前記半導体基板の回路素子形成領域上に、前記絶縁膜を介して、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、電極用導体層と、を同時に形成して第1の導体層を形成する工程と、 The semiconductor substrate of the circuit element forming region via said insulating film, a wiring conductor layer connected to the connection pad is electrically connected to the columnar electrode, and the electrode conductor layers, at the same time forming a first conductive layer is formed,
    前記第1の導体層の前記電極用導体層上に誘電体層を形成する工程と、 Forming a dielectric layer on the electrode conductor layer of the first conductive layer,
    前記誘電体層上に電極用の第2の導体層を形成して前記回路素子形成領域上に積層して容量素子を形成する工程と、 Forming a capacitive element wherein the forming a second conductive layer of the dielectric layer on the electrode was stacked on the circuit element formation region,
    を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a.
  11. 回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続された複数の柱状電極と、を備える半導体装置の製造方法において、 It has a circuit element formation region, and a plurality of the semiconductor substrate which connection pads are formed, an insulating film formed on the circuit element forming region, a plurality of columnar electrodes electrically connected to the connection pad If, in the manufacturing method of a semiconductor device comprising,
    前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の2つの電極用導体層同時に形成する工程と、 Wherein on the insulating layer, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrode, the conductive layer on one side adjacent to each other at a predetermined gap and the other side conductor layer forming simultaneously with the conductor layer for the two electrodes, a,
    前記電極用導体層の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、 Forming a planar capacitive element to the circuit element forming region by providing a dielectric layer in a gap between one side and the other side of the electrode conductor layers,
    を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a.
  12. 回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該半導体基板の回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、 Has a circuit element formation region, and a semiconductor substrate having a plurality of connection pads are formed, the insulating film formed on the circuit element forming region of a semiconductor substrate, a plurality of columnar electrodes connected to the connection pad If, in the manufacturing method of a semiconductor device comprising,
    前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の電極用導体層同時に形成する工程と、 Wherein on the insulating layer, wherein the wiring conductor layer connected to the connection pad is electrically connected to the columnar electrode, the conductive layer on one side adjacent to each other at a predetermined gap and the other side conductor layer an electrode conductor layer, a step of simultaneously forming,
    前記隣接する電極用導体層の各々の上に、板状の形状を有し、板状の面が互いに隣接する2つの板状電極を形成する工程と、 On each of the adjacent electrode conductor layer, it has a plate-like shape, forming a two plate electrodes plate surfaces are adjacent to each other,
    少なくとも前記板状電極の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、 Forming a planar capacitive element to at least the plate-like one into the gap between the side and the other side provided with a dielectric layer of the electrode the circuit element formation region,
    を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a.
  13. 回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、 Has a circuit element formation region, and a step of preparing a semiconductor wafer substrate having a plurality of chip formation regions having a plurality of connection pads,
    前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、 Forming an insulating film above the circuit element forming region of each chip formation region,
    前記絶縁膜上に、 前記接続パッドに接続される配線用導体層と容量素子形成用 導体層と、同時に形成する工程と、 On the insulating film, a wiring conductor layer connected to the connection pads, and forming a capacitive element forming conductor layer, at the same time,
    前記配線用導体層と誘電体層とによって容量素子を形成する工程と、 Forming a capacitor element by said wiring conductor layer and the dielectric layer,
    前記配線用導体層に電気的に接続される柱状電極を形成する工程と、 Forming a columnar electrode which is electrically connected to the conductor layer for the wiring,
    前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、 Forming a plurality of semiconductor devices by dividing the semiconductor wafer substrate for each of the chip formation region,
    を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising a.
  14. 請求項13に記載の発明において、前記容量素子形成する工程は、前記容量素子形成用導体層が、前記絶縁膜上で互いに隣接して形成された2つの導体層からなり 、該容量素子形成用導体層と、該容量素子形成用導体層の一方側と他方側との間隙に形成された誘電体層と、により容量素子を形成する工程を備えることを特徴とする半導体装置の製造方法。 In the invention of claim 13, the step of forming the capacitor element, the capacitor element forming conductor layer is composed of the two conductor layers formed adjacent to each other on the insulating film, the capacitor element is formed the method of manufacturing a semiconductor device comprising: the use conductor layer, a dielectric layer formed in a gap between one side and the other side of the capacitive element forming conductor layer, by further comprising a step of forming a capacitive element.
  15. 請求項10乃至13のいずれかに記載の発明において、 In the invention of any one of claims 10 to 13,
    前記容量素子形成工程は、容量素子の周囲を保護膜で覆う工程を具備することを特徴とする半導体装置の製造方法。 The capacitive element forming step, the semiconductor device manufacturing method characterized by comprising the step of covering the periphery of the capacitor element with a protective film.
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