JP2002290238A - アナログ／デジタル変換装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 入力されるアナログ信号が一定の場合制御パ
ルスを生成せず、これによりデジタル信号が増減されず
に出力されるアナログ／デジタル変換装置及び方法を提
供する。 【解決手段】 アナログ信号が増加している場合（期
間Ｔ１）、正の極性を有する制御パルスが論理積回路２
６０の出力端子から出力され、これにより、デジタル信
号が所定量増加されて出力される。アナログ信号が減少
している場合（期間Ｔ３）、負の極性を有する制御パル
スが論理積回路２７０の出力端子から出力され、これに
より、デジタル信号が所定量減少されて出力される。ア
ナログ信号が一定している場合（期間Ｔ２）、正及び負
の極性を有する制御パルスの何れも生成されず、制御パ
ルスがデジタル信号生成回路１２０に入力されないた
め、デジタル信号は増減されずに出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ／デジタ
ル変換装置及び方法に係り、詳細には、入力されるアナ
ログ信号が一定の値を有する場合制御パルスを生成せ
ず、これによりデジタル信号が増減されずに一定の値で
出力されるアナログ／デジタル変換装置及び方法に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】現在、
音声情報処理及び画像情報処理等は一般的にコンピュー
タを用いて行われている。本来、音声情報及び画像情報
はアナログ信号であり、音声情報及び画像情報がコンピ
ュータで処理されるためには、デジタル信号に変換され
なければならない。

【０００３】アナログ信号をデジタル信号に変換するた
めの、従来技術によるアナログ／デジタル変換装置のタ
イム・チャートを図５に示す。アナログ／デジタル変換
装置には、デジタル信号に変換される元となるアナログ
信号と、タイミング信号としてのクロック・パルスとが
入力される。

【０００４】アナログ信号が増加している期間Ｔ１の
間、制御パルスはクロック・パルスと同じ周期で生成さ
れる。この場合、クロック・パルスが１つ入力される
と、即ち、制御パルスが１つ生成されると、デジタル信
号は所定量増加されて出力される。アナログ信号が減少
している期間Ｔ３の間、制御パルスは生成されない。こ
の場合、クロック・パルスが１つ入力されると、デジタ
ル信号は所定量減少されて出力される。

【０００５】アナログ信号が一定である時間Ｔ２の間、
制御パルスはクロック・パルスの２倍の周期で生成され
る。すなわち、制御パルスが生成されるクロック・パル
スの周期と、制御パルスが生成されないクロック・パル
スの周期と、が繰り返される。制御パルスが生成される
クロック・パルスの周期ではデジタル信号が所定量増加
されて出力され、制御パルスが生成されないクロック・
パルスの周期では、デジタル信号が所定量減少されて出
力されるので、時間Ｔ２の間、デジタル信号は所定量の
増減を繰り返して出力されることになる。

【０００６】このように、従来のアナログ／デジタル変
換装置では、制御パルスの有無により、デジタル信号の
増減を制御しなければならないため、入力されるアナロ
グ信号が一定である場合には、制御パルスが生成される
クロック・パルスの周期と生成されないクロック・パル
スの周期とを組み合わせて、デジタル信号の出力を制御
せざるを得ない。このため、従来のアナログ／デジタル
変換装置では、入力されるアナログ信号が一定であるに
もかかわらず、出力されるデジタル信号は一定ではな
い、という問題点がある。

【０００７】本発明は、上記問題点を解決するためにな
されたもので、入力されるアナログ信号が一定の場合制
御パルスを生成せず、これによりデジタル信号が増減さ
れずに出力されるアナログ／デジタル変換装置及び方法
を提案することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、入力されたアナログ信号
の増加に応じて、所定幅の第１の制御パルスを所定間隔
で生成し、前記アナログ信号の減少に応じて、前記第１
のパルスと極性が異なる所定幅の第２の制御パルスを所
定間隔で生成し、前記アナログ信号が一定である場合に
は前記第１及び第２の制御パルスを生成せず、前記第１
の制御パルスが生成された場合には、生成された制御パ
ルス毎に所定量ずつ増加させたデジタル信号を出力し、
前記第２の制御パルスが生成された場合には、生成され
た制御パルス毎に所定量ずつ減少させたデジタル信号を
出力し、該第１及び第２の制御パルスが生成されていな
い場合には、前回出力したデジタル信号と同一の値のデ
ジタル信号を出力する、アナログ／デジタル変換装置を
提供する。

【０００９】前記第１の制御パルスは正の極性を有し、
前記第２の制御パルスは負の極性を有してもよい。

【００１０】このように、請求項１に記載の発明では、
入力されたアナログ信号の増加に応じて、所定幅の第１
の制御パルスを所定間隔で生成し、前記アナログ信号の
減少に応じて、前記第１のパルスと極性が異なる所定幅
の第２の制御パルスを所定間隔で生成し、前記アナログ
信号が一定である場合には前記第１及び第２の制御パル
スを生成せず、前記第１の制御パルスが生成された場合
には、生成された制御パルス毎に所定量ずつ増加させた
デジタル信号を出力し、前記第２の制御パルスが生成さ
れた場合には、生成された制御パルス毎に所定量ずつ減
少させたデジタル信号を出力し、該第１及び第２の制御
パルスが生成されていない場合には、前回出力したデジ
タル信号と同一の値のデジタル信号を出力する。このよ
うに、第１の制御パルスによりデジタル信号を所定量増
加し、第２の制御パルスによりデジタル信号を所定量減
少するため、入力されるアナログ信号が一定である場合
には、制御パルスを生成しないことにより、出力される
デジタル信号を増減せず、一定のデジタル信号を出力す
ることができる。

【００１１】請求項３に記載の発明は、入力されたアナ
ログ信号の増加に応じて、所定幅の第１の制御パルスを
所定間隔で生成し、前記アナログ信号の減少に応じて、
前記第１のパルスと極性が異なる所定幅の第２の制御パ
ルスを所定間隔で生成し、前記アナログ信号が一定であ
る場合には前記第１及び第２の制御パルスを生成せず、
前記第１の制御パルスが生成された場合には、生成され
た制御パルス毎に所定量ずつ増加させたデジタル信号を
出力し、前記第２の制御パルスが生成された場合には、
生成された制御パルス毎に所定量ずつ減少させたデジタ
ル信号を出力し、該第１及び第２の制御パルスが生成さ
れていない場合には、前回出力したデジタル信号と同一
の値のデジタル信号を出力する、アナログ／デジタル変
換方法を提供する。

【００１２】請求項３に記載の発明は、請求項１に記載
のアナログ／デジタル変換装置と同様に、入力されたア
ナログ信号の増加に応じて、所定幅の第１の制御パルス
を所定間隔で生成し、前記アナログ信号の減少に応じ
て、前記第１のパルスと極性が異なる所定幅の第２の制
御パルスを所定間隔で生成し、前記アナログ信号が一定
である場合には前記第１及び第２の制御パルスを生成せ
ず、前記第１の制御パルスが生成された場合には、生成
された制御パルス毎に所定量ずつ増加させたデジタル信
号を出力し、前記第２の制御パルスが生成された場合に
は、生成された制御パルス毎に所定量ずつ減少させたデ
ジタル信号を出力し、該第１及び第２の制御パルスが生
成されていない場合には、前回出力したデジタル信号と
同一の値のデジタル信号を出力する。このように、第１
の制御パルスによりデジタル信号を所定量増加し、第２
の制御パルスによりデジタル信号を所定量減少するた
め、入力されるアナログ信号が一定である場合には、制
御パルスを生成しないことにより、出力されるデジタル
信号を増減せず、一定のデジタル信号を出力することが
できる。

【００１３】

【発明の実施の形態】本発明の実施例によるアナログ／
デジタル変換装置１００の構成を図１に示す。アナログ
／デジタル変換装置１００は、入力されるアナログ信号
に応じて制御パルスを生成する制御パルス生成回路１１
０と、制御パルスにより制御されてデジタル信号を生成
するデジタル信号生成回路１２０と、により構成され
る。

【００１４】制御パルス生成回路１１０の詳細を図２に
示す。制御パルス生成回路１１０は、第１の制御パルス
である正の極性を有する制御パルスを生成するための、
差動増幅器２２０、ダイオード２４０、及び論理積回路
２６０と、第２の制御パルスである負の極性を有する制
御パルスを生成するための、差動増幅器２３０、ダイオ
ード２５０、及び論理積回路２７０と、の組み合わせに
より構成される。

【００１５】差動増幅器２２０の入力端子の一方はアナ
ログ信号が入力されるように接続され、入力端子の他方
は遅延回路２１０を介して遅延されたアナログ信号が入
力されるように接続される。差動増幅器２２０の出力端
子には、アナログ信号の増加に応じて差動増幅器２２０
から出力される正の電圧を通過させるように、ダイオー
ド２４０のアノードが接続される。ダイオード２４０の
カソードは、論理積回路２６０の入力端子の一方に接続
される。

【００１６】論理積回路２６０の入力端子の他方は、制
御パルスを生成するためのタイミング信号であるクロッ
ク・パルスが入力されるように接続される。論理積回路
２６０は正の極性を有する制御パルスを生成するため
に、正の電圧電源に接続されている。入力端子の一方に
ダイオード２４０から正の電圧が入力され、他方の入力
端子にクロック・パルスの立ち上りが入力された際にの
み生成される正の極性を有する制御パルスが、加算回路
２８０を介してデジタル信号生成回路１２０に入力され
るように、論理積回路２６０の出力端子は、加算回路２
８０に接続される。

【００１７】一方、差動増幅器２２０の入力端子と同様
に、差動増幅器２３０の入力端子の一方はアナログ信号
が入力されるように接続され、入力端子の他方は遅延回
路２１０を介して遅延されたアナログ信号が入力される
ように接続される。差動増幅器２２０の出力端子とは異
なり、差動増幅器２３０の出力端子には、アナログ信号
の減少に応じて差動増幅器２３０から出力される負の電
圧を通過させるように、ダイオード２５０のカソードが
接続される。ダイオード２５０のアノードは、論理積回
路２７０の入力端子の一方に接続される。

【００１８】論理積回路２６０の入力端子の他方と共通
に、論理積回路２７０の入力端子の他方は、制御パルス
を生成するためのタイミング信号であるクロック・パル
スが入力されるように接続される。論理積回路２６０と
は異なり、論理積回路２７０は負の極性を有する制御パ
ルスを生成するために、負の電圧電源に接続される。入
力端子の一方に負の電圧が入力され、入力端子の他方に
クロック・パルスの立ち上りが入力された際にのみ生成
される負の極性を有する制御パルスが、加算回路２８０
を介してデジタル信号生成回路１２０に入力されるよう
に、論理積回路２７０の出力端子は、論理積回路２６０
の出力端子と同様に、加算回路２８０に接続される。

【００１９】図４を用いて、図１及び図２に示されるア
ナログ／デジタル変換装置１００の作用を説明する。

【００２０】図１の制御パルス生成回路１１０に、図４
に示されるアナログ信号とクロック・パルスとが入力さ
れる。アナログ信号と遅延回路２１０で遅延されたアナ
ログ信号とは、差動増幅器２２０及び２３０に各々入力
される。

【００２１】アナログ信号が増加している場合（図４の
期間Ｔ１）、差動増幅器２２０及び２３０からは正の電
圧が出力される。差動増幅器２２０にアノード側が接続
されているダイオード２４０はこの電圧を通過させ、論
理積回路２６０に入力するが、差動増幅器２３０にカソ
ード側が接続されているダイオード２５０はこの電圧を
通過させず、論理積回路２７０には入力しない。

【００２２】論理積回路２６０の入力端子の一方に入力
された正の電圧と、入力端子の他方に入力されたクロッ
ク・パルスの立ち上りとにより、正の極性を有する制御
パルスが論理積回路２６０の出力端子から出力される。
正の極性を有する制御パルスは加算回路２８０を介し
て、制御パルス生成回路１１０から出力される。デジタ
ル信号生成回路１２０に正の極性を有する制御パルスが
入力されると、これにより、図４の期間Ｔ１に示される
ようにデジタル信号は所定量増加されて出力される。

【００２３】アナログ信号が減少している場合（図４の
期間Ｔ３）、差動増幅器２２０及び２３０からは負の電
圧が出力される。差動増幅器２３０にカソード側が接続
されているダイオード２５０はこの電圧を通過させ論理
積回路２７０に入力するが、差動増幅器２２０にアノー
ド側が接続されているダイオード２４０はこの電圧を通
過させず、論理積回路２６０に入力しない。

【００２４】論理積回路２７０の入力端子の一方に伝達
された負の電圧と、入力端子の他方に入力されたクロッ
ク・パルスの立ち上りとにより、負の極性を有する制御
パルスが論理積回路２７０の出力端子から出力される。
負の極性を有する制御パルスは加算回路２８０を介して
制御パルス生成回路１１０から出力される。負の極性を
有する制御パルスがデジタル信号生成回路１２０に入力
されると、これにより、図４の期間Ｔ３に示されるよう
にデジタル信号が所定量減少されて出力される。

【００２５】アナログ信号が一定している場合（図４の
期間Ｔ２）、差動増幅器２２０及び２３０からは電圧が
出力されない。論理積回路２６０に正の電圧が与えられ
ず、論理積回路２７０に負の電圧が与えられないため、
クロック・パルスの立ち上りによって、正及び負の極性
を有する制御パルスの何れも生成されず、制御パルスが
制御パルス生成回路１１０から出力されることはない。
制御パルスがデジタル信号生成回路１２０に入力されな
いと、図４の期間Ｔ２に示されるように、デジタル信号
は増減されずに出力される。

【００２６】このように、入力されたアナログ信号の増
加に応じて、所定幅の第１の制御パルスを所定間隔で生
成し、前記アナログ信号の減少に応じて、前記第１のパ
ルスと極性が異なる所定幅の第２の制御パルスを所定間
隔で生成し、前記アナログ信号が一定である場合には前
記第１及び第２の制御パルスを生成せず、前記第１の制
御パルスが生成された場合には、生成された制御パルス
毎に所定量ずつ増加させたデジタル信号を出力し、前記
第２の制御パルスが生成された場合には、生成された制
御パルス毎に所定量ずつ減少させたデジタル信号を出力
し、該第１及び第２の制御パルスが生成されていない場
合には、前回出力したデジタル信号と同一の値のデジタ
ル信号を出力する。これにより、第１の制御パルスによ
りデジタル信号を所定量増加し、第２の制御パルスによ
りデジタル信号を所定量減少するため、入力されるアナ
ログ信号が一定である場合には、制御パルスを生成しな
いことにより、出力されるデジタル信号を増減せず、図
４の期間Ｔ２に示されるように、一定のデジタル信号を
出力することができる。

【００２７】なお、図１に示された構成図、及び図２に
示された回路図は、例として示されたものであり、本発
明はこれに限定されず、同様の作用を示す装置及び回路
で構成されてもよい。

【００２８】次に本発明のアナログ／デジタル変換方法
の実施例の処理ルーチンを図３及び図４を参照して説明
する。

【００２９】図３のステップ３１０で処理が開始され、
ステップ３１５でアナログ信号が入力される。ステップ
３２０でアナログ信号が増加していると判定されると
（図４の期間Ｔ１）、ステップ３３０で正の極性を有す
る制御パルスが生成される。ステップ３６０で正の極性
を有する制御パルスが生成されたことが判定されると、
ステップ３９５でデジタル信号が所定量増加される。ス
テップ３９５で増加されたデジタル信号が出力される。
ステップ４００でアナログ信号の入力が全て終了したか
否かが判定され、アナログ信号の入力が全て終了したと
判定された場合には、処理はステップ３１５に戻り、ス
テップ３１５〜３９５の処理を繰り返す。

【００３０】一方、ステップ３２０で、アナログ信号が
増加していないと判定されると、処理はステップ３４０
に進む。ステップ３４０で、アナログ信号が減少してい
ると判定されると、ステップ３５０で負の極性を有する
制御パルスが生成される。ステップ３６０で正の極性を
有する制御パルスが生成されていないと判定されると、
処理はステップ３８０に進む。ステップ３８０で負の極
性を有する制御パルスが生成されていることが判定され
ると、ステップ３９０でデジタル信号が所定量減少され
る。アナログ信号が増加している場合と同様に、ステッ
プ３９５でデジタル信号が出力される。

【００３１】ステップ３２０でアナログ信号が増加して
いないと判定され、さらに、ステップ３４０で、アナロ
グ信号が減少していないと判定されると、処理はステッ
プ３６０に進む。これは、入力されるアナログ信号が一
定の場合であり（図４の期間Ｔ２）、正の極性を有する
制御パルスも負の極性を有する制御パルスも生成されな
い。

【００３２】ステップ３６０で正の極性を有する制御パ
ルスが生成されていないことが判定され、さらに、ステ
ップ３８０で負の極性を有する制御パルスが生成されて
いないことが判定されると、処理はステップ３９５に進
む。この場合、デジタル信号の増減は行われない。ステ
ップ３９５で増減されていないデジタル信号が出力され
る。

【００３３】このように、入力されたアナログ信号の増
加に応じて、所定幅の第１の制御パルスを所定間隔で生
成し、前記アナログ信号の減少に応じて、前記第１のパ
ルスと極性が異なる所定幅の第２の制御パルスを所定間
隔で生成し、前記アナログ信号が一定である場合には前
記第１及び第２の制御パルスを生成せず、前記第１の制
御パルスが生成された場合には、生成された制御パルス
毎に所定量ずつ増加させたデジタル信号を出力し、前記
第２の制御パルスが生成された場合には、生成された制
御パルス毎に所定量ずつ減少させたデジタル信号を出力
し、該第１及び第２の制御パルスが生成されていない場
合には、前回出力したデジタル信号と同一の値のデジタ
ル信号を出力する。これにより、第１の制御パルスによ
りデジタル信号を所定量増加し、第２の制御パルスによ
りデジタル信号を所定量減少するため、入力されるアナ
ログ信号が一定である場合には、制御パルスを生成しな
いことにより、出力されるデジタル信号を増減せず、図
４の期間Ｔ２に示されるように、一定のデジタル信号を
出力することができる。

【００３４】なお、上記アナログ／デジタル変換装置及
び方法の実施例では、第１の制御パルスが正の極性を有
し、第２の制御パルスが負の極性を有するとしたが、本
発明はこれに限定されず、第１の制御パルスが負の極性
を有し、第２の制御パルスが正の極性を有してもよく、
又は電圧レベルで第１及び第２の制御パルスが区分され
てもよい。また、上記実施例では、クロック・パルスの
立ち上りにより、制御パルスが生成されるが、本発明は
これに限定されず、例えば、クロック・パルスの立ち下
がりのような任意のタイミングにより制御パルスが生成
されてもよい。

【００３５】

【発明の効果】請求項１及び請求項３の発明によれば、
入力されたアナログ信号の増加に応じて、所定幅の第１
の制御パルスを所定間隔で生成し、前記アナログ信号の
減少に応じて、前記第１のパルスと極性が異なる所定幅
の第２の制御パルスを所定間隔で生成し、前記アナログ
信号が一定である場合には前記第１及び第２の制御パル
スを生成せず、前記第１の制御パルスが生成された場合
には、生成された制御パルス毎に所定量ずつ増加させた
デジタル信号を出力し、前記第２の制御パルスが生成さ
れた場合には、生成された制御パルス毎に所定量ずつ減
少させたデジタル信号を出力し、該第１及び第２の制御
パルスが生成されていない場合には、前回出力したデジ
タル信号と同一の値のデジタル信号を出力する。これに
より、第１の制御パルスによりデジタル信号を所定量増
加し、第２の制御パルスによりデジタル信号を所定量減
少するため、入力されるアナログ信号が一定である場合
には、制御パルスを生成しないことにより、出力される
デジタル信号を増減せず、一定のデジタル信号を出力す
ることができる。

【図面の簡単な説明】

【図１】 本発明が適用されるアナログ／デジタル変換
装置の構成ブロック図を示す。

【図２】 本発明の制御パルス生成回路の回路図を示
す。

【図３】 本発明のアナログ／デジタル変換処理ルーチ
ンを示すフロー・チャートである。

【図４】 本発明の処理結果を示すタイム・チャートで
ある。

【図５】 従来技術の処理結果を示すタイム・チャート
である。

【符号の説明】

１００ アナログ／デジタル変換装置 １１０ 制御パルス生成回路 １２０ デジタル信号生成回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力されたアナログ信号の増加に応じ
   て、所定幅の第１の制御パルスを所定間隔で生成し、 前記アナログ信号の減少に応じて、前記第１のパルスと
   極性が異なる所定幅の第２の制御パルスを所定間隔で生
   成し、 前記アナログ信号が一定である場合には前記第１及び第
   ２の制御パルスを生成せず、 前記第１の制御パルスが生成された場合には、生成され
   た制御パルス毎に所定量ずつ増加させたデジタル信号を
   出力し、前記第２の制御パルスが生成された場合には、
   生成された制御パルス毎に所定量ずつ減少させたデジタ
   ル信号を出力し、該第１及び第２の制御パルスが生成さ
   れていない場合には、前回出力したデジタル信号と同一
   の値のデジタル信号を出力する、 アナログ／デジタル変換装置。
2. 【請求項２】 前記第１の制御パルスは正の極性を有
   し、 前記第２の制御パルスは負の極性を有する、 請求項１に記載のアナログ／デジタル変換装置。
3. 【請求項３】 入力されたアナログ信号の増加に応じ
   て、所定幅の第１の制御パルスを所定間隔で生成し、 前記アナログ信号の減少に応じて、前記第１のパルスと
   極性が異なる所定幅の第２の制御パルスを所定間隔で生
   成し、 前記アナログ信号が一定である場合には前記第１及び第
   ２の制御パルスを生成せず、 前記第１の制御パルスが生成された場合には、生成され
   た制御パルス毎に所定量ずつ増加させたデジタル信号を
   出力し、前記第２の制御パルスが生成された場合には、
   生成された制御パルス毎に所定量ずつ減少させたデジタ
   ル信号を出力し、該第１及び第２の制御パルスが生成さ
   れていない場合には、前回出力したデジタル信号と同一
   の値のデジタル信号を出力する、 アナログ／デジタル変換方法。
4. 【請求項４】 前記第１の制御パルスは正の極性を有
   し、 前記第２の制御パルスは負の極性を有する、 請求項３に記載のアナログ／デジタル変換方法。