JP2002289863A - アレイ基板およびその製造方法ならびに液晶表示素子 - Google Patents
アレイ基板およびその製造方法ならびに液晶表示素子Info
- Publication number
- JP2002289863A JP2002289863A JP2001089609A JP2001089609A JP2002289863A JP 2002289863 A JP2002289863 A JP 2002289863A JP 2001089609 A JP2001089609 A JP 2001089609A JP 2001089609 A JP2001089609 A JP 2001089609A JP 2002289863 A JP2002289863 A JP 2002289863A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- wiring
- array substrate
- substrate
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 配線の段切れを防止し、配線形状を改善し、
アニール工程による配線電極材料の酸化に伴う抵抗上昇
を防止し、またＩＴＯとの電蝕を防止するアレイ基板と
その製造方法および液晶表示素子を提供する。 【解決手段】 透明な基板１上に形成された複数本の走
査線５と複数本の信号線との交差点ごとに設けられた薄
膜トランジスタと、薄膜トランジスタによって取り込ま
れた信号を受ける画素電極１０と、絶縁膜上９に形成さ
れ、前記画素電極と対応する薄膜トランジスタとを接続
する配線１７，１０と、を備え、前記配線は前記絶縁膜
上９に形成された第１の金属層１７とこの第１の金属層
上に形成された第２の金属層１０からなる積層配線であ
って、前記第２の金属層は、銀、金、または銅のうち少
なくとも一つの元素を含む金属層であり、前記第１の金
属層は、第２の金属層よりも酸化されやすい金属材料か
ら構成されていることを特徴とする。
アニール工程による配線電極材料の酸化に伴う抵抗上昇
を防止し、またＩＴＯとの電蝕を防止するアレイ基板と
その製造方法および液晶表示素子を提供する。 【解決手段】 透明な基板１上に形成された複数本の走
査線５と複数本の信号線との交差点ごとに設けられた薄
膜トランジスタと、薄膜トランジスタによって取り込ま
れた信号を受ける画素電極１０と、絶縁膜上９に形成さ
れ、前記画素電極と対応する薄膜トランジスタとを接続
する配線１７，１０と、を備え、前記配線は前記絶縁膜
上９に形成された第１の金属層１７とこの第１の金属層
上に形成された第２の金属層１０からなる積層配線であ
って、前記第２の金属層は、銀、金、または銅のうち少
なくとも一つの元素を含む金属層であり、前記第１の金
属層は、第２の金属層よりも酸化されやすい金属材料か
ら構成されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はアレイ基板およびそ
の製造方法ならびに液晶表示素子に関する。
の製造方法ならびに液晶表示素子に関する。
【０００２】
【従来の技術】一般に、現在用いられている液晶表示素
子は、各々が、電極を有する２枚の透明基板の間に液晶
を狭持し、２枚の基板の周囲が液晶封入口を除いて接着
剤で固定され、上記液晶封入口が封止材で封止された構
成となっている。例えば図６に示すように、アクティブ
マトリックス型液晶表示素子は、アレイ基板１００と、
対抗基板２００との間に液晶を狭持した構成となってい
る。アレイ基板１００は透明な絶縁性基板（たとえばガ
ラス基板）１０１の表示領域１０２ａに、マトリクス状
に配設された複数の信号線１０３および複数の走査線１
０４と、上記信号線１０３と走査線１０４との交差部毎
に形成された薄膜トランジスタ（以下、ＴＦＴ（Thin F
ilm Transistor）とも云う）からなるスイッチング素子
１０５と、このスイッチング素子毎に設けられた画素電
極１０６と、が形成された構成となっている。各スイッ
チング素子１０５のゲートは対応する走査線１０４に接
続され、ソースおよびドレインのうちの一方が対応する
信号線１０３に接続され、他方が画素電極１０６に接続
された構成となっている。
子は、各々が、電極を有する２枚の透明基板の間に液晶
を狭持し、２枚の基板の周囲が液晶封入口を除いて接着
剤で固定され、上記液晶封入口が封止材で封止された構
成となっている。例えば図６に示すように、アクティブ
マトリックス型液晶表示素子は、アレイ基板１００と、
対抗基板２００との間に液晶を狭持した構成となってい
る。アレイ基板１００は透明な絶縁性基板（たとえばガ
ラス基板）１０１の表示領域１０２ａに、マトリクス状
に配設された複数の信号線１０３および複数の走査線１
０４と、上記信号線１０３と走査線１０４との交差部毎
に形成された薄膜トランジスタ（以下、ＴＦＴ（Thin F
ilm Transistor）とも云う）からなるスイッチング素子
１０５と、このスイッチング素子毎に設けられた画素電
極１０６と、が形成された構成となっている。各スイッ
チング素子１０５のゲートは対応する走査線１０４に接
続され、ソースおよびドレインのうちの一方が対応する
信号線１０３に接続され、他方が画素電極１０６に接続
された構成となっている。
【０００３】またアレイ基板１００は、透明な絶縁性基
板１０１の周辺の非表示領域１０２ｂに、ＴＦＴを有す
る駆動回路１１０およびこれらの駆動回路１１０に接続
されて外部から電力や信号を供給するための外部端子１
２０が更に形成された構成となっていても良い。
板１０１の周辺の非表示領域１０２ｂに、ＴＦＴを有す
る駆動回路１１０およびこれらの駆動回路１１０に接続
されて外部から電力や信号を供給するための外部端子１
２０が更に形成された構成となっていても良い。
【０００４】一方、対向基板２００は透明な絶縁性基板
２０１の位置表面上にＩＴＯ（Indium Tin Oxide）から
なる透明導電膜が対向電極２０３として形成された構成
となっている。
２０１の位置表面上にＩＴＯ（Indium Tin Oxide）から
なる透明導電膜が対向電極２０３として形成された構成
となっている。
【０００５】これらの基板１００，２００は所定の間隔
を有するように対向配置される。そして、アレイ基板１
００の表示領域１０２ａを囲むように非表示領域１０２
ｂ上に塗布したシール材３００によって貼り合わされ
る。シール材３００には、図５に示すように液晶材料を
注入する注入口３０１が形成されている。そして上記基
板１００，２００の貼り合わせ後にこの注入口３０１を
通して液晶組成物（図示せず）が間隙内に注入され、封
止されることによって液晶表示素子が完成される。な
お、液晶表示素子がカラー液晶表示素子である場合に
は、対抗基板２００またはアレイ基板１００の一方にカ
ラーフィルタ層が形成される構成となる。
を有するように対向配置される。そして、アレイ基板１
００の表示領域１０２ａを囲むように非表示領域１０２
ｂ上に塗布したシール材３００によって貼り合わされ
る。シール材３００には、図５に示すように液晶材料を
注入する注入口３０１が形成されている。そして上記基
板１００，２００の貼り合わせ後にこの注入口３０１を
通して液晶組成物（図示せず）が間隙内に注入され、封
止されることによって液晶表示素子が完成される。な
お、液晶表示素子がカラー液晶表示素子である場合に
は、対抗基板２００またはアレイ基板１００の一方にカ
ラーフィルタ層が形成される構成となる。
【０００６】この液晶表示素子の配線または電極材料に
は主にアルミニウムまたはアルミニウム合金が用いられ
ている。しかしながらアルミニウムとアルミニウム合金
には以下に示すような問題点がある。 （１）比抵抗が大きいため、配線容量の影響が大きくな
る。 （２）アルカリ溶液に溶解する。 （３）シリコン半導体中に拡散するためシリコン半導体
と直接コンタクトがとれない。 （４）透明画素電極材料として用いられるＩＴＯと電蝕
を起こし、表示不良が発生するためＩＴＯからなる画素
電極と直接コンタクトがとれない。
は主にアルミニウムまたはアルミニウム合金が用いられ
ている。しかしながらアルミニウムとアルミニウム合金
には以下に示すような問題点がある。 （１）比抵抗が大きいため、配線容量の影響が大きくな
る。 （２）アルカリ溶液に溶解する。 （３）シリコン半導体中に拡散するためシリコン半導体
と直接コンタクトがとれない。 （４）透明画素電極材料として用いられるＩＴＯと電蝕
を起こし、表示不良が発生するためＩＴＯからなる画素
電極と直接コンタクトがとれない。
【０００７】これらの問題点に対して種々の対策が行わ
れている。配線容量に関しては配線の断面積を大きくす
ることで解決できるが、デバイスの微細化が進むにつれ
て配線の幅を小さくすることが要求されるため、その
分、配線を厚くするしかない。ところが上の層に積む別
の配線が段切れを起こしやすくなる等の問題で配線を厚
くするのにも限界がある。
れている。配線容量に関しては配線の断面積を大きくす
ることで解決できるが、デバイスの微細化が進むにつれ
て配線の幅を小さくすることが要求されるため、その
分、配線を厚くするしかない。ところが上の層に積む別
の配線が段切れを起こしやすくなる等の問題で配線を厚
くするのにも限界がある。
【０００８】そこで比抵抗の小さい配線材料として銅を
用いる試みがなされているが加工が困難なため未だ広く
は実用化されていない。
用いる試みがなされているが加工が困難なため未だ広く
は実用化されていない。
【０００９】また、配線加工後のアルカリ溶液を使用す
る工程においては配線の上にパッシベーション層を形成
することで対策がなされているが、工程数が増え、コス
ト増につながっている。ＩＴＯとの電蝕に関してもアル
ミニウムまたはアルミニウム合金とＩＴＯとの間にＩＴ
Ｏと電蝕を起こさない金属を積層することで対策してい
るが、これにより工程増、コスト増になるだけでなく、
エッチング加工が複雑な工程になってしまっている。
る工程においては配線の上にパッシベーション層を形成
することで対策がなされているが、工程数が増え、コス
ト増につながっている。ＩＴＯとの電蝕に関してもアル
ミニウムまたはアルミニウム合金とＩＴＯとの間にＩＴ
Ｏと電蝕を起こさない金属を積層することで対策してい
るが、これにより工程増、コスト増になるだけでなく、
エッチング加工が複雑な工程になってしまっている。
【００１０】これに対し、最近では上記問題を全て解決
できる電極または配線の材料として銀および銀合金に注
目が集まっている。銀は金属の中で最も比抵抗の小さい
材料であり、数％の添加元素を加えた銀合金でも比抵抗
が小さい。また、アルカリ耐性にも優れており、シリコ
ンとのコンタクトも良好であることが確認されている。
また、ＩＴＯとの電蝕も起こさない。
できる電極または配線の材料として銀および銀合金に注
目が集まっている。銀は金属の中で最も比抵抗の小さい
材料であり、数％の添加元素を加えた銀合金でも比抵抗
が小さい。また、アルカリ耐性にも優れており、シリコ
ンとのコンタクトも良好であることが確認されている。
また、ＩＴＯとの電蝕も起こさない。
【００１１】このように優れた材料であるにもかかわら
ず銀および銀合金がこれまで電極または配線も材料とし
て採用されなかったのは、物性的にアルミニウムでも事
足りていたこととコスト面で銀は高価であるという認識
が強かったことによる。
ず銀および銀合金がこれまで電極または配線も材料とし
て採用されなかったのは、物性的にアルミニウムでも事
足りていたこととコスト面で銀は高価であるという認識
が強かったことによる。
【００１２】しかし近年のデバイスの高密度化に伴う配
線の微細化に対してアルミニウムでは物性的に限界が来
ているため、銀および銀合金を電極または配線の材料と
して用いるデバイスが開発され始めている。
線の微細化に対してアルミニウムでは物性的に限界が来
ているため、銀および銀合金を電極または配線の材料と
して用いるデバイスが開発され始めている。
【００１３】
【発明が解決しようとする課題】一般的に図５に示すよ
うに、薄膜トランジスタ（ＴＦＴ）の配線または電極１
５は、シリコン絶縁膜１８上に形成されるが、ウェット
エッチングによる配線加工において、加工後の配線形状
が逆テーパまたはアンダーカットとなってしまう。この
ように銀及び銀合金を配線または電極の材料として用い
るにはエッチング後の配線または電極形状が逆テーパま
たはアンダーカットとならないようにすることが課題と
なる。
うに、薄膜トランジスタ（ＴＦＴ）の配線または電極１
５は、シリコン絶縁膜１８上に形成されるが、ウェット
エッチングによる配線加工において、加工後の配線形状
が逆テーパまたはアンダーカットとなってしまう。この
ように銀及び銀合金を配線または電極の材料として用い
るにはエッチング後の配線または電極形状が逆テーパま
たはアンダーカットとならないようにすることが課題と
なる。
【００１４】さらに銀および銀合金を配線または電極の
材料として用いる場合には、銀の酸化されやすい性質に
よる抵抗の上昇の防止がもう一つの課題となる。
材料として用いる場合には、銀の酸化されやすい性質に
よる抵抗の上昇の防止がもう一つの課題となる。
【００１５】本発明は、上記事情を考慮してなされたも
のであって、配線の段切れが生じることおよび配線抵抗
の上昇を防止するとともに、配線形状を改善し、かつＩ
ＴＯとの電蝕をも防止することができるアレイ基板及び
その製造方法並びに液晶表示素子を提供することを目的
とする。
のであって、配線の段切れが生じることおよび配線抵抗
の上昇を防止するとともに、配線形状を改善し、かつＩ
ＴＯとの電蝕をも防止することができるアレイ基板及び
その製造方法並びに液晶表示素子を提供することを目的
とする。
【００１６】
【課題を解決するための手段】本発明によるアレイ基板
は、透明な基板と、この基板上に形成された複数本の走
査線と、この走査線と交差するように前記基板上に形成
された複数本の信号線と、前記走査線と前記信号線との
交差点毎に設けられ、対応する走査線の電圧に基づいて
対応する信号線からの信号を取り込む薄膜トランジスタ
と、各薄膜トランジスタに対応して設けられ、薄膜トラ
ンジスタによって取り込まれた信号を受ける画素電極
と、絶縁膜上に形成され、前記画素電極と対応する薄膜
トランジスタとを接続する配線と、を備え、前記配線は
前記絶縁膜上に形成された第１の金属層とこの第１の金
属層上に形成された第２の金属層からなる積層配線であ
って、前記第２の金属層は、銀、金、または銅のうち少
なくとも一つの元素を含む金属層であり、前記第１の金
属層は、第２の金属層よりも酸化されやすい金属材料か
ら構成されたことを特徴とする。
は、透明な基板と、この基板上に形成された複数本の走
査線と、この走査線と交差するように前記基板上に形成
された複数本の信号線と、前記走査線と前記信号線との
交差点毎に設けられ、対応する走査線の電圧に基づいて
対応する信号線からの信号を取り込む薄膜トランジスタ
と、各薄膜トランジスタに対応して設けられ、薄膜トラ
ンジスタによって取り込まれた信号を受ける画素電極
と、絶縁膜上に形成され、前記画素電極と対応する薄膜
トランジスタとを接続する配線と、を備え、前記配線は
前記絶縁膜上に形成された第１の金属層とこの第１の金
属層上に形成された第２の金属層からなる積層配線であ
って、前記第２の金属層は、銀、金、または銅のうち少
なくとも一つの元素を含む金属層であり、前記第１の金
属層は、第２の金属層よりも酸化されやすい金属材料か
ら構成されたことを特徴とする。
【００１７】なお、前記第１の金属層は、モリブデン、
チタン、またはタングステン、バナジウムのうち少なく
とも一つの元素を含む金属層であるように構成しても良
い。
チタン、またはタングステン、バナジウムのうち少なく
とも一つの元素を含む金属層であるように構成しても良
い。
【００１８】なお、前記配線は、前記第２の金属層上に
形成された第３の金属層を備えるように構成しても良
い。
形成された第３の金属層を備えるように構成しても良
い。
【００１９】なお、前記画素電極はＩＴＯから形成さ
れ、前記絶縁膜はシリコン酸化膜であっても良い。
れ、前記絶縁膜はシリコン酸化膜であっても良い。
【００２０】なお、前記信号線は、前記配線と同じ構造
であることが好ましい。
であることが好ましい。
【００２１】また、本発明による液晶表示素子は、上記
アレイ基板と、透明な第２の基板上に形成された対向電
極を有する対向基板と、前記アレイ基板と前記対向基板
との間に狭持された液晶層と、を備えたことを特徴とす
る。
アレイ基板と、透明な第２の基板上に形成された対向電
極を有する対向基板と、前記アレイ基板と前記対向基板
との間に狭持された液晶層と、を備えたことを特徴とす
る。
【００２２】また、本発明によるアレイ基板の製造方法
は、透明な基板と、この基板上に形成された複数本の走
査線と、この走査線と交差するように前記基板上に形成
された複数本の信号線と、前記走査線と前記信号線との
交差点毎に設けられ、対応する走査線の電圧に基づいて
対応する信号線からの信号を取り込む薄膜トランジスタ
と、各薄膜トランジスタに対応して設けられ、薄膜トラ
ンジスタによって取り込まれた信号を受ける画素電極
と、絶縁膜上に形成され、前記画素電極と対応する薄膜
トランジスタとを接続する配線と、を備え、前記配線は
前記絶縁膜上に形成された第１の金属層とこの第１の金
属層上に形成された第２の金属層からなる積層配線であ
って、前記第２の金属層は、銀、金、または銅のうち少
なくとも一つの元素を含む金属層であり、前記第１の金
属層は、前記第２の金属層よりも酸化されやすい金属材
料から構成されたアレイ基板の製造方法において、前記
第１の金属層を形成後、大気雰囲気に開放することな
く、前記第２の金属層を連続してスパッタリングによっ
て形成することを特徴とする。
は、透明な基板と、この基板上に形成された複数本の走
査線と、この走査線と交差するように前記基板上に形成
された複数本の信号線と、前記走査線と前記信号線との
交差点毎に設けられ、対応する走査線の電圧に基づいて
対応する信号線からの信号を取り込む薄膜トランジスタ
と、各薄膜トランジスタに対応して設けられ、薄膜トラ
ンジスタによって取り込まれた信号を受ける画素電極
と、絶縁膜上に形成され、前記画素電極と対応する薄膜
トランジスタとを接続する配線と、を備え、前記配線は
前記絶縁膜上に形成された第１の金属層とこの第１の金
属層上に形成された第２の金属層からなる積層配線であ
って、前記第２の金属層は、銀、金、または銅のうち少
なくとも一つの元素を含む金属層であり、前記第１の金
属層は、前記第２の金属層よりも酸化されやすい金属材
料から構成されたアレイ基板の製造方法において、前記
第１の金属層を形成後、大気雰囲気に開放することな
く、前記第２の金属層を連続してスパッタリングによっ
て形成することを特徴とする。
【００２３】
【作用】本発明では、基板上に形成された薄膜トランジ
スタの配線・電極を形成する絶縁性の下地膜と前記配線
・電極の材料である金属薄膜との間に、下地の膜と金属
層の両方に対して密着性の良好な、かつ配線・電極の材
料である金属薄膜の酸化を防止することが可能な、中間
層を形成する。これにより前記配線・電極の下地膜に対
する密着性が改善されるとともに、アニール工程時の配
線・電極の材料の酸化による抵抗値の上昇を防止でき
る。またウェットエッチング加工時に下地膜と配線・電
極材料との密着性が良好でないことが原因で発生する逆
テーパー形状およびアンダーカットを改善することがで
きる。このようにして金属薄膜と下地膜との密着性の改
善と、加工形状の改善、さらに低抵抗の配線・電極の抵
抗上昇を防止できる。
スタの配線・電極を形成する絶縁性の下地膜と前記配線
・電極の材料である金属薄膜との間に、下地の膜と金属
層の両方に対して密着性の良好な、かつ配線・電極の材
料である金属薄膜の酸化を防止することが可能な、中間
層を形成する。これにより前記配線・電極の下地膜に対
する密着性が改善されるとともに、アニール工程時の配
線・電極の材料の酸化による抵抗値の上昇を防止でき
る。またウェットエッチング加工時に下地膜と配線・電
極材料との密着性が良好でないことが原因で発生する逆
テーパー形状およびアンダーカットを改善することがで
きる。このようにして金属薄膜と下地膜との密着性の改
善と、加工形状の改善、さらに低抵抗の配線・電極の抵
抗上昇を防止できる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００２５】本発明によるアレイ基板の一実施形態を図
１乃至図３を参照して説明する。
１乃至図３を参照して説明する。
【００２６】この実施形態のアレイ基板の製造工程断面
図を図２および図３に示し、このアレイ基板に設けられ
ているＴＦＴの配線の断面図を図１に示す。なお、この
実施の形態においては、ＴＦＴは、ｎ型ＴＦＴである。
図を図２および図３に示し、このアレイ基板に設けられ
ているＴＦＴの配線の断面図を図１に示す。なお、この
実施の形態においては、ＴＦＴは、ｎ型ＴＦＴである。
【００２７】図２および図３を参照しながら本実施形態
のアレイ基板の形成を説明する。
のアレイ基板の形成を説明する。
【００２８】まず、図２（ａ）に示すように、ガラス基
板１上にＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vap
or Deposition）法を用いて、不純物の拡散を防ぐアン
ダーコート膜２を形成させ、その上に活性層となるアモ
ルファスシリコン膜３を堆積させる。次に、５００℃で
アニールすることでアモルファスシリコン膜中の水素を
脱離させ、トランジスタの閾値電圧の制御用にアクセプ
タとなるＢ２Ｈ６をイオンドーピング法を用いてアモル
ファスシリコン膜３の全面にドーズ量３．０×１０１３
／ｃｍ２，加速電圧１０ｋｅＶで注入し低濃度の不純物
層とする。その後、ＥＬＡ（Excimer Laser Anneal）法
を用いて、アモルファスシリコン膜３をポリシリコン膜
３に結晶化する。続いて、写真蝕刻法（以下ＰＥＰとも
言う）によりレジスト（図示せず）を塗布した後、この
レジストをパターニングしてレジストパターンを形成
し、このレジストパターンをマスクとしてＣＤＥ（Chem
icalDry Etching）法を用いてポリシリコン膜３をアイ
ランド状にバターニングする（図２（ａ）参照）。
板１上にＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vap
or Deposition）法を用いて、不純物の拡散を防ぐアン
ダーコート膜２を形成させ、その上に活性層となるアモ
ルファスシリコン膜３を堆積させる。次に、５００℃で
アニールすることでアモルファスシリコン膜中の水素を
脱離させ、トランジスタの閾値電圧の制御用にアクセプ
タとなるＢ２Ｈ６をイオンドーピング法を用いてアモル
ファスシリコン膜３の全面にドーズ量３．０×１０１３
／ｃｍ２，加速電圧１０ｋｅＶで注入し低濃度の不純物
層とする。その後、ＥＬＡ（Excimer Laser Anneal）法
を用いて、アモルファスシリコン膜３をポリシリコン膜
３に結晶化する。続いて、写真蝕刻法（以下ＰＥＰとも
言う）によりレジスト（図示せず）を塗布した後、この
レジストをパターニングしてレジストパターンを形成
し、このレジストパターンをマスクとしてＣＤＥ（Chem
icalDry Etching）法を用いてポリシリコン膜３をアイ
ランド状にバターニングする（図２（ａ）参照）。
【００２９】次に、図２（ｂ）に示すように、ＰＥ−Ｃ
ＶＤ法を用いて、ゲート絶縁膜４を形成した後、スパッ
タ法によりゲート線（走査線）およびＣＳ線（補助電極
線）となる電極５を形成する。続いて、ＰＥＰ法により
レジスト（図示せず）を塗布した後、パターニングして
レジストパターンを形成し、このレジストパターンをマ
スクとしてＲＩＥ（Reactive Ion Etching）法によりこ
の電極５を３回アイランド状にパターニングする。ここ
でそれぞれの加工の段階において、ドナーとなるＰＨ３
をドーズ量３．０×１０１３／ｃｍ２，加速電圧８０ｋ
ｅＶで、ドナーとなるＰＨ３をドーズ量２．５×１０
１５／ｃｍ２，加速電圧７０ｋｅＶでイオンドーピング
法によりポリシリコン膜５に注入する。この結果、ＬＤ
Ｄ（Lightly Doped Drain）構造を持ったｎ形ＴＦＴの
ＬＤＤ領域７および、ソース、ドレイン領域８が形成さ
れる（図２（ｂ）参照）。ここで注入された不純物は５
００℃でアニールされることで十分に活性化される。
ＶＤ法を用いて、ゲート絶縁膜４を形成した後、スパッ
タ法によりゲート線（走査線）およびＣＳ線（補助電極
線）となる電極５を形成する。続いて、ＰＥＰ法により
レジスト（図示せず）を塗布した後、パターニングして
レジストパターンを形成し、このレジストパターンをマ
スクとしてＲＩＥ（Reactive Ion Etching）法によりこ
の電極５を３回アイランド状にパターニングする。ここ
でそれぞれの加工の段階において、ドナーとなるＰＨ３
をドーズ量３．０×１０１３／ｃｍ２，加速電圧８０ｋ
ｅＶで、ドナーとなるＰＨ３をドーズ量２．５×１０
１５／ｃｍ２，加速電圧７０ｋｅＶでイオンドーピング
法によりポリシリコン膜５に注入する。この結果、ＬＤ
Ｄ（Lightly Doped Drain）構造を持ったｎ形ＴＦＴの
ＬＤＤ領域７および、ソース、ドレイン領域８が形成さ
れる（図２（ｂ）参照）。ここで注入された不純物は５
００℃でアニールされることで十分に活性化される。
【００３０】次に、ｎチャネルＴＦＴの閾値電圧間差の
大きさと、閾値電圧のバラツキを調整するため、水素プ
ラズマ処理を行った後、ＰＥ−ＣＶＤ法により層間絶縁
膜としてシリコン酸化膜９を全面に堆積させる（図２
（ｃ）参照）。続いて、ＰＥＰ法によりレジスト（図示
せず）を塗布してパターニングすることによりレジスタ
パターンを形成し、このレジストパターンをマスクとし
てシリコン酸化膜９およびゲート絶縁膜４をエッチング
することでソースおよびドレイン領域８の表面まで達す
るコンタクトホール３０を開口する（図２（ｃ）参
照）。
大きさと、閾値電圧のバラツキを調整するため、水素プ
ラズマ処理を行った後、ＰＥ−ＣＶＤ法により層間絶縁
膜としてシリコン酸化膜９を全面に堆積させる（図２
（ｃ）参照）。続いて、ＰＥＰ法によりレジスト（図示
せず）を塗布してパターニングすることによりレジスタ
パターンを形成し、このレジストパターンをマスクとし
てシリコン酸化膜９およびゲート絶縁膜４をエッチング
することでソースおよびドレイン領域８の表面まで達す
るコンタクトホール３０を開口する（図２（ｃ）参
照）。
【００３１】次に、図３に示すように、スパッタリング
ガスとしてＡｒガスを流しながら、ターゲットにＭｏを
用いて金属層１７を成膜する。引き続きターゲットに、
Ａｇを０．９ｗｔ％、Ｐｄを１．０ｗｔ％含むＣｕ合金
（以下、ＡＰＣとも云う）を用いてＡＰＣ層１０をスパ
ッタ法により連続成膜する（図３参照）。この２層から
なる積層膜をＰＥＰによりレジスト（図示せず）を塗布
し、ウェットエッチングを用いてパターニングすること
によりソースおよびドレイン電極につながる配線を形成
する。この時、下地のシリコン酸化膜９と上記２層の積
層膜１７、１０との密着性が良好なため、ウェットエッ
チング後の配線形状は順テーパーであり、アンダーカッ
トも見られず非常に良好であった。
ガスとしてＡｒガスを流しながら、ターゲットにＭｏを
用いて金属層１７を成膜する。引き続きターゲットに、
Ａｇを０．９ｗｔ％、Ｐｄを１．０ｗｔ％含むＣｕ合金
（以下、ＡＰＣとも云う）を用いてＡＰＣ層１０をスパ
ッタ法により連続成膜する（図３参照）。この２層から
なる積層膜をＰＥＰによりレジスト（図示せず）を塗布
し、ウェットエッチングを用いてパターニングすること
によりソースおよびドレイン電極につながる配線を形成
する。この時、下地のシリコン酸化膜９と上記２層の積
層膜１７、１０との密着性が良好なため、ウェットエッ
チング後の配線形状は順テーパーであり、アンダーカッ
トも見られず非常に良好であった。
【００３２】次に、図３に示すように、ＰＥ−ＣＶＤ法
によりパッシベーション膜となる窒化シリコン膜１２で
全面を覆い、レジスト（図示せず）を塗布してＰＥＰ法
を用いてパターニングすることによりレジストパターン
１３を形成する。その後、このレジストパターン１３を
マスクにしてＣＤＥ法を用いて窒化シリコン膜１２をエ
ッチングすることで窒化シリコン膜１２にコンタクトホ
ールを開口する。その後、スパッタ法を用いてＩＴＯ膜
を形成し、ＰＥＰ法を用いてエッチングすることによ
り、上記ＩＴＯ膜をパターニングし、透明画素電極１４
を形成する。コンタクトホール形成の際に表面が露出し
た配線１０の上部において配線１０と透明画素電極１４
とのコンタクトをとる。
によりパッシベーション膜となる窒化シリコン膜１２で
全面を覆い、レジスト（図示せず）を塗布してＰＥＰ法
を用いてパターニングすることによりレジストパターン
１３を形成する。その後、このレジストパターン１３を
マスクにしてＣＤＥ法を用いて窒化シリコン膜１２をエ
ッチングすることで窒化シリコン膜１２にコンタクトホ
ールを開口する。その後、スパッタ法を用いてＩＴＯ膜
を形成し、ＰＥＰ法を用いてエッチングすることによ
り、上記ＩＴＯ膜をパターニングし、透明画素電極１４
を形成する。コンタクトホール形成の際に表面が露出し
た配線１０の上部において配線１０と透明画素電極１４
とのコンタクトをとる。
【００３３】以上でアレイ基板が完成する。なお、成膜
した膜厚は、アンダーコート膜２が１５０ｎｍ、アモル
ファスシリコン膜３が５０ｎｍ、ゲート絶縁膜４が１３
５ｎｍ、ゲート及びＣＳ電極５が２５０ｎｍ、層間絶縁
膜９が６６０ｎｍ、Ｍｏ層１７／ＡＰＣ膜１０が５０ｎ
ｍ／６６０ｎｍ、窒化シリコン膜１２が４５０ｎｍ、有
機絶縁膜１３が１６μｍである。
した膜厚は、アンダーコート膜２が１５０ｎｍ、アモル
ファスシリコン膜３が５０ｎｍ、ゲート絶縁膜４が１３
５ｎｍ、ゲート及びＣＳ電極５が２５０ｎｍ、層間絶縁
膜９が６６０ｎｍ、Ｍｏ層１７／ＡＰＣ膜１０が５０ｎ
ｍ／６６０ｎｍ、窒化シリコン膜１２が４５０ｎｍ、有
機絶縁膜１３が１６μｍである。
【００３４】以上、説明したように、本実施例の形態に
おいては、薄膜トランジスタのソースおよびドレイン領
域７、８に接続している配線１７、１０は２層構造であ
って、絶縁膜９上に形成される金属層１７がＭｏからな
っており、この金属層１７上に層状に形成される金属層
１０がＡＰＣからなっている。金属層１７の膜厚は、金
属層１０の膜厚に比べて非常に薄く、積層した配線１
７，１０が段切れするのを可及的に防止することができ
る。また、上述したように形成後の配線形状が順テーパ
であって、アンダーカットも見られず、従来に比べて改
善することができる。また、アニール工程でのＡＰＣの
酸化を金属層１７で防止することが可能であり、これに
よって配線抵抗の上昇を防止することができる。また、
金属層１０がＡＰＣ層であるため、ＩＴＯからなる画素
電極１４との電蝕を防止することが可能となり表示不良
が発生するのを可及的に防止することができる。
おいては、薄膜トランジスタのソースおよびドレイン領
域７、８に接続している配線１７、１０は２層構造であ
って、絶縁膜９上に形成される金属層１７がＭｏからな
っており、この金属層１７上に層状に形成される金属層
１０がＡＰＣからなっている。金属層１７の膜厚は、金
属層１０の膜厚に比べて非常に薄く、積層した配線１
７，１０が段切れするのを可及的に防止することができ
る。また、上述したように形成後の配線形状が順テーパ
であって、アンダーカットも見られず、従来に比べて改
善することができる。また、アニール工程でのＡＰＣの
酸化を金属層１７で防止することが可能であり、これに
よって配線抵抗の上昇を防止することができる。また、
金属層１０がＡＰＣ層であるため、ＩＴＯからなる画素
電極１４との電蝕を防止することが可能となり表示不良
が発生するのを可及的に防止することができる。
【００３５】なお、上記実施の形態においては、金属層
１０はＡｇ合金を用いたが、純銀であっても構わない。
また純金、Ａｕ合金、純銅，又はＣｕ合金を用いても構
わない。ＡｇとＡｕ、およびＣｕを含む合金でも良い。
１０はＡｇ合金を用いたが、純銀であっても構わない。
また純金、Ａｕ合金、純銅，又はＣｕ合金を用いても構
わない。ＡｇとＡｕ、およびＣｕを含む合金でも良い。
【００３６】また、金属層１７として、Ｍｏを用いた
が、Ｔｉ、Ｗ、Ｖであっても同様の効果を奏することが
できる。
が、Ｔｉ、Ｗ、Ｖであっても同様の効果を奏することが
できる。
【００３７】次に、ＴＦＴがＰ型である場合のアレイ基
板の構成を図３に示す。このアレイ基板は、図２に示す
アレイ基板において、ｎ型のソースおよびドレイン領域
７、８をＰ型のソース及びドレイン領域６に置き換えた
構成となっている。なお、このＰ型のソースドレイン領
域６は、アクセプタとなるＢ２Ｈ６をドーズ量２．０×
１０１５／ｃｍ２、加速電圧７０ｋｅＶでイオンドーピ
ング法を用いてポリシリコン膜３に注入することにより
形成される。
板の構成を図３に示す。このアレイ基板は、図２に示す
アレイ基板において、ｎ型のソースおよびドレイン領域
７、８をＰ型のソース及びドレイン領域６に置き換えた
構成となっている。なお、このＰ型のソースドレイン領
域６は、アクセプタとなるＢ２Ｈ６をドーズ量２．０×
１０１５／ｃｍ２、加速電圧７０ｋｅＶでイオンドーピ
ング法を用いてポリシリコン膜３に注入することにより
形成される。
【００３８】上記実施形態においては、ＴＦＴのソース
又はドレインと透明画素電極１４とを接続する配線は、
Ｍｏからなる金属層１７とＡＰＣからなる金属層１０と
を積層した構造であったが、図５に示すように、バリア
メタル２４と、ＡＰＣからなる金属層１０と、バリアメ
タル２６とを積層した配線であっても良い。この場合、
バリアメタル２４は、ＡＰＣからなる金属層１０よりも
酸化されやすい材料から形成されることが好ましい。ま
た、バリアメタル２６は透明画素電極１４を構成するＩ
ＴＯと電蝕を起こさない材料から構成することが好まし
い。
又はドレインと透明画素電極１４とを接続する配線は、
Ｍｏからなる金属層１７とＡＰＣからなる金属層１０と
を積層した構造であったが、図５に示すように、バリア
メタル２４と、ＡＰＣからなる金属層１０と、バリアメ
タル２６とを積層した配線であっても良い。この場合、
バリアメタル２４は、ＡＰＣからなる金属層１０よりも
酸化されやすい材料から形成されることが好ましい。ま
た、バリアメタル２６は透明画素電極１４を構成するＩ
ＴＯと電蝕を起こさない材料から構成することが好まし
い。
【００３９】
【発明の効果】以上述べたように、本発明によれば、配
線の段切れが生じるのを防止すると共に、配線形状を改
善できる。またアニール工程による配線・電極材料の酸
化に伴う抵抗上昇を防止することができる。またＩＴＯ
との電蝕をも防止することができる。
線の段切れが生じるのを防止すると共に、配線形状を改
善できる。またアニール工程による配線・電極材料の酸
化に伴う抵抗上昇を防止することができる。またＩＴＯ
との電蝕をも防止することができる。
【図１】本発明に用いられる配線の構成を示す断面図。
【図２】本発明によるアレイ基板の製造工程を示す工程
断面図。
断面図。
【図３】本発明によるアレイ基板の製造工程を示す工程
断面図。
断面図。
【図４】本発明によるアレイ基板の他の実施形態の構成
を示す断面図。
を示す断面図。
【図５】本発明に用いられる配線の他の例の構成を示す
断面図。
断面図。
【図６】従来のシリコン系絶縁膜状に形成された銀およ
び銀合金を材料として用いた配線の断面図。
び銀合金を材料として用いた配線の断面図。
【図７】アクティブマトリクス型液晶表示素子の概略の
構成を示す図。
構成を示す図。
１ ガラス基板 ２ アンダーコート膜 ３ ポリシリコン膜 ４ ゲート絶縁膜 ５ ゲート線およびＣＳ線 ６ 高濃度ソースおよびドレイン領域（ｐ型） ７ 低濃度ソースおよびドレイン（ＬＤＤ）領域（ｎ
型） ８ 高濃度ソースおよびドレイン領域（ｎ型） ９ シリコン酸化膜 １０ ＡＰＣからなる金属層 １１ 絶縁膜 １２ 窒化シリコン膜（パッシベーション膜） １３ 有機絶縁膜 １４ 透明画素電極（ＩＴＯ） １５ 銀および銀合金 １７ モリブデンからなる金属層 １８ シリコン絶縁膜 ２４ バリアメタル ２６ バリアメタル
型） ８ 高濃度ソースおよびドレイン領域（ｎ型） ９ シリコン酸化膜 １０ ＡＰＣからなる金属層 １１ 絶縁膜 １２ 窒化シリコン膜（パッシベーション膜） １３ 有機絶縁膜 １４ 透明画素電極（ＩＴＯ） １５ 銀および銀合金 １７ モリブデンからなる金属層 １８ シリコン絶縁膜 ２４ バリアメタル ２６ バリアメタル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３４８ Ｈ０１Ｌ 29/78 ６１６Ｕ Ｈ０１Ｌ 21/3205 21/88 Ｒ 29/78 ６１６Ｖ (72)発明者 鳥 山 重 隆 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷工場内 (72)発明者 門 昌 輝 埼玉県深谷市幡羅町１−９−２ 株式会社 東芝深谷工場内 Ｆターム(参考） 2H090 HA03 HB03X HD01 JB02 LA15 2H092 GA29 JA24 JA34 JA41 JA46 JB22 JB31 KA04 KA05 KA10 KB25 MA05 MA18 MA27 NA25 NA28 PA01 PA08 5C094 AA32 AA42 AA43 BA03 BA43 CA19 DA15 EA04 EA07 EB02 FB02 5F033 GG04 HH11 HH13 HH14 HH17 HH18 HH19 HH20 JJ01 JJ11 JJ13 JJ14 JJ17 JJ18 JJ19 JJ20 KK01 MM05 MM08 MM13 NN06 NN07 PP15 QQ08 QQ09 QQ11 QQ19 QQ37 QQ53 QQ59 QQ65 QQ73 RR04 RR06 SS15 VV15 XX02 XX03 XX10 XX14 XX33 5F110 AA26 BB02 CC02 DD02 DD11 EE44 GG02 GG13 GG25 GG32 GG34 GG45 GG51 HJ01 HJ04 HJ12 HJ23 HL01 HL02 HL04 HL06 HL11 HL12 HL23 HM03 HM15 NN03 NN04 NN23 NN24 NN27 NN35 NN72 PP03 PP35 QQ05 QQ25
Claims (7)
- 【請求項１】透明な基板と、 この基板上に形成された複数本の走査線と、 この走査線と交差するように前記基板上に形成された複
数本の信号線と、 前記走査線と前記信号線との交差点毎に設けられ、対応
する走査線の電圧に基づいて対応する信号線からの信号
を取り込む薄膜トランジスタと、 各薄膜トランジスタに対応して設けられ、薄膜トランジ
スタによって取り込まれた信号を受ける画素電極と、 絶縁膜上に形成され、前記画素電極と対応する薄膜トラ
ンジスタとを接続する配線と、 を備え、前記配線は別記絶縁膜上に形成された第１の金
属層とこの第１の金属層上に形成された第２の金属層か
らなる積層配線であって、前記第２の金属層は、銀、
金、または銅のうち少なくとも一つの元素を含む金属層
であり、前記第１の金属層は、第２の金属層よりも酸化
されやすい金属材料から構成されたことを特徴とするア
レイ基板。 - 【請求項２】前記第１の金属層は、モリブデン、チタ
ン、またはタングステン、バナジウムのうち少なくとも
一つの元素を含む金属層であることを特徴とする請求項
１記載のアレイ基板。 - 【請求項３】前記配線は、前記第２の金属層上に形成さ
れた第３の金属層を備えたことを特徴とする請求項１乃
至２のいずれかに記載のアレイ基板。 - 【請求項４】前記画素電極はＩＴＯから形成され、前記
絶縁膜はシリコン酸化膜であることを特徴とする請求項
１乃至３のいずれかに記載のアレイ基板。 - 【請求項５】前記信号線は、前記配線と同じ構造である
ことを特徴とする請求項１乃至４のいずれかに記載のア
レイ基板。 - 【請求項６】請求項１乃至５のいずれかに記載のアレイ
基板と、透明な第２の基板上に形成された対向電極を有
する対向基板と、前記アレイ基板と前記対向基板との間
に狭持された液晶層と、を備えたことを特徴とする液晶
表示素子。 - 【請求項７】透明な基板と、この基板上に形成された複
数本の走査線と、この走査線と交差するように前記基板
上に形成された複数本の信号線と、前記走査線と前記信
号線との交差点毎に設けられ、対応する走査線の電圧に
基づいて対応する信号線からの信号を取り込む薄膜トラ
ンジスタと、各薄膜トランジスタに対応して設けられ、
薄膜トランジスタによって取り込まれた信号を受ける画
素電極と、絶縁膜上に形成され、前記画素電極と対応す
る薄膜トランジスタとを接続する配線と、を備え、前記
配線は前記絶縁膜上に形成された第１の金属層とこの第
１の金属層上に形成された第２の金属層からなる積層配
線であって、前記第２の金属層は、銀、金、または銅の
うち少なくとも一つの元素を含む金属層であり、前記第
１の金属層は、前記第２の金属層よりも酸化されやすい
金属材料から構成されたアレイ基板の製造方法におい
て、 前記第１の金属層を形成後、大気雰囲気に開放すること
なく、前記第２の金属層を連続してスパッタリングによ
って形成することを特徴とするアレイ基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001089609A JP2002289863A (ja) | 2001-03-27 | 2001-03-27 | アレイ基板およびその製造方法ならびに液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001089609A JP2002289863A (ja) | 2001-03-27 | 2001-03-27 | アレイ基板およびその製造方法ならびに液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289863A true JP2002289863A (ja) | 2002-10-04 |
Family
ID=18944518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001089609A Abandoned JP2002289863A (ja) | 2001-03-27 | 2001-03-27 | アレイ基板およびその製造方法ならびに液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289863A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006095990A1 (en) * | 2005-03-11 | 2006-09-14 | Lg Chem, Ltd. | An lcd device having a silver capped electrode |
| KR100905052B1 (ko) * | 2003-02-26 | 2009-06-30 | 엘지디스플레이 주식회사 | 몰리브덴/구리 배선의 제조 방법 |
| US10162233B2 (en) | 2015-06-25 | 2018-12-25 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
-
2001
- 2001-03-27 JP JP2001089609A patent/JP2002289863A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905052B1 (ko) * | 2003-02-26 | 2009-06-30 | 엘지디스플레이 주식회사 | 몰리브덴/구리 배선의 제조 방법 |
| WO2006095990A1 (en) * | 2005-03-11 | 2006-09-14 | Lg Chem, Ltd. | An lcd device having a silver capped electrode |
| KR100812954B1 (ko) * | 2005-03-11 | 2008-03-11 | 주식회사 엘지화학 | 은 박막에 의하여 보호된 구리 배선 또는 구리 전극 및상기 전극 또는 배선을 갖는 액정 표시장치 |
| US10162233B2 (en) | 2015-06-25 | 2018-12-25 | Seiko Epson Corporation | Electro-optical device and electronic apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3641342B2 (ja) | 半導体装置及び有機ｅｌディスプレイ装置 | |
| US7524706B2 (en) | Method of fabricating a thin film transistor array panel | |
| US20060283833A1 (en) | Wiring for display device and thin film transistor array panel with the same, and manufacturing method thereof | |
| KR100258487B1 (ko) | 투명전극과패드전극사이에서낮은접촉저항을갖는반도체장치및그제조방법 | |
| JP4296234B2 (ja) | 薄膜トランジスターの製造方法 | |
| JP2013051328A (ja) | アクティブマトリックス型表示素子およびその製造方法 | |
| US7105872B2 (en) | Thin film semiconductor element and method of manufacturing the same | |
| JP2006210477A (ja) | 薄膜トランジスタ及びその製造方法並びに薄膜トランジスタ基板及びその製造方法並びに該薄膜トランジスタを用いた液晶表示装置及び有機ｅｌ表示装置並びに透明導電積層基板 | |
| JP2002091338A (ja) | アレイ基板およびその製造方法ならびに液晶表示素子 | |
| WO2005018006A1 (ja) | アレイ基板、液晶表示装置およびアレイ基板の製造方法 | |
| JP3329273B2 (ja) | 表示装置及びその製造方法 | |
| JP2002289863A (ja) | アレイ基板およびその製造方法ならびに液晶表示素子 | |
| JPH0713180A (ja) | 液晶表示装置 | |
| JP3895667B2 (ja) | 有機ｅｌディスプレイ装置 | |
| JP4166486B2 (ja) | 薄膜トランジスタ基板 | |
| JP2002189226A (ja) | 液晶表示装置およびその製造方法 | |
| JP3231487B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| KR100600280B1 (ko) | 액정표시장치 | |
| JP4495428B2 (ja) | 薄膜トランジスタの形成方法 | |
| TWI814340B (zh) | 半導體裝置及其製造方法 | |
| US11817459B2 (en) | Active matrix substrate and manufacturing method thereof | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP4207691B2 (ja) | 薄膜半導体素子の製造方法 | |
| JPH0685440B2 (ja) | 薄膜トランジスタ | |
| JP2000216158A (ja) | Ａｌ配線形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070427 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080228 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20090904 |