JP2002280704A - 表面実装用電子部品の実装構造および実装方法 - Google Patents
表面実装用電子部品の実装構造および実装方法Info
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Abstract
(57)【要約】
【課題】 表面実装用電子部品を積層した積層部品を形
成し、この積層部品を単体の表面実装用電子部品として
印刷配線板に実装し、実装基板の小型化を図ることによ
り、電子機器の小型化を実現する表面実装用電子部品の
実装構造を提供する。 【解決手段】 両端に電極を有する表面実装用電子部品
(チップ部品)3,4に、表面実装用電子部品(チップ
IC)2を半田付けで接着して積層部品7を形成し、積
層部品7を1個の表面実装用電子部品として印刷配線板
(プリント基板)6に半田付けして構成する。
成し、この積層部品を単体の表面実装用電子部品として
印刷配線板に実装し、実装基板の小型化を図ることによ
り、電子機器の小型化を実現する表面実装用電子部品の
実装構造を提供する。 【解決手段】 両端に電極を有する表面実装用電子部品
(チップ部品)3,4に、表面実装用電子部品(チップ
IC)2を半田付けで接着して積層部品7を形成し、積
層部品7を1個の表面実装用電子部品として印刷配線板
(プリント基板)6に半田付けして構成する。
Description
【0001】
【発明の属する技術分野】この発明は表面実装用電子部
品(チップ部品)を印刷配線板に実装する表面実装用電
子部品の実装構造および実装方法に係り、特に表面実装
用電子部品(チップ部品)を積層して積層部品とし、こ
の積層部品を単体の表面実装部品(チップ部品)として
扱う表面実装用電子部品の実装構造および実装方法に関
する。
品(チップ部品)を印刷配線板に実装する表面実装用電
子部品の実装構造および実装方法に係り、特に表面実装
用電子部品(チップ部品)を積層して積層部品とし、こ
の積層部品を単体の表面実装部品(チップ部品)として
扱う表面実装用電子部品の実装構造および実装方法に関
する。
【0002】
【従来の技術】従来、チップ抵抗器、チップコンデン
サ、チップIC等の表面実装用電子部品(チップ部品)
を印刷配線板(プリント基板)に実装する場合、個々の
チップ部品の電極を印刷配線板(プリント基板)のラン
ドパターンに位置合わせし、チップ部品をチップマウン
タを用いて印刷配線板(プリント基板)上に配置し、リ
フローによりチップ部品の電極を印刷配線板(プリント
基板)のランドパターンに半田付けする表面実装用電子
部品の実装構造が知られている。
サ、チップIC等の表面実装用電子部品(チップ部品)
を印刷配線板(プリント基板)に実装する場合、個々の
チップ部品の電極を印刷配線板(プリント基板)のラン
ドパターンに位置合わせし、チップ部品をチップマウン
タを用いて印刷配線板(プリント基板)上に配置し、リ
フローによりチップ部品の電極を印刷配線板(プリント
基板)のランドパターンに半田付けする表面実装用電子
部品の実装構造が知られている。
【0003】図6に従来の表面実装用電子部品の実装構
造の一実装図を示す。(a)図に実装構造の上面図、
(b)図に実装構造の側面図を示す。図6において、表
面実装用電子部品の実装構造50は、印刷配線板(プリ
ント基板)55の表面に表面実装用電子部品であるチッ
プIC51、チップ部品52、チップ部品53が実装さ
れている。
造の一実装図を示す。(a)図に実装構造の上面図、
(b)図に実装構造の側面図を示す。図6において、表
面実装用電子部品の実装構造50は、印刷配線板(プリ
ント基板)55の表面に表面実装用電子部品であるチッ
プIC51、チップ部品52、チップ部品53が実装さ
れている。
【0004】チップIC51、チップ部品52およびチ
ップ部品53は、それぞれ電極(IC51は不図示)5
2A,52B,53A,53Bが導電性接着剤(半田ペ
ースト)54で印刷配線板(プリント基板)55の表面
に形成したランドパターンに半田付けされる。
ップ部品53は、それぞれ電極(IC51は不図示)5
2A,52B,53A,53Bが導電性接着剤(半田ペ
ースト)54で印刷配線板(プリント基板)55の表面
に形成したランドパターンに半田付けされる。
【0005】
【発明が解決しようとする課題】従来の表面実装用電子
部品の実装構造50は、チップIC51、チップ部品5
2またはチップ部品53の個々の電子部品がそれぞれ独
立して印刷配線板(プリント基板)55の表面に実装さ
れるため、印刷配線板(プリント基板)55の実装面積
は、電子部品それぞれの実装面積の合計よりも大きな実
装面積が必要となり、表面実装用電子部品を実装した実
装基板を用いた電子機器の小型化、特に印刷配線板(プ
リント基板)55の面方向の小型化要望に対応できない
課題がある。
部品の実装構造50は、チップIC51、チップ部品5
2またはチップ部品53の個々の電子部品がそれぞれ独
立して印刷配線板(プリント基板)55の表面に実装さ
れるため、印刷配線板(プリント基板)55の実装面積
は、電子部品それぞれの実装面積の合計よりも大きな実
装面積が必要となり、表面実装用電子部品を実装した実
装基板を用いた電子機器の小型化、特に印刷配線板(プ
リント基板)55の面方向の小型化要望に対応できない
課題がある。
【0006】この発明はこのような課題を解決するため
になされたもので、その目的は表面実装用電子部品を積
層した積層部品を形成し、この積層部品を単体の表面実
装用電子部品として印刷配線板に実装し、実装基板の小
型化を図ることにより、電子機器の小型化を実現する表
面実装用電子部品の実装構造および実装方法を提供する
ことにある。
になされたもので、その目的は表面実装用電子部品を積
層した積層部品を形成し、この積層部品を単体の表面実
装用電子部品として印刷配線板に実装し、実装基板の小
型化を図ることにより、電子機器の小型化を実現する表
面実装用電子部品の実装構造および実装方法を提供する
ことにある。
【0007】
【課題を解決するための手段】前記課題を解決するため
この発明に係る表面実装用電子部品の実装構造は、表面
実装用電子部品を印刷配線板の表面または裏面に実装す
る表面実装用電子部品の実装構造であって、両端に電極
を有する表面実装用電子部品に少なくとも1個の表面実
装用電子部品を積層した積層部品を、単体の表面実装用
電子部品として扱うことを特徴とする。
この発明に係る表面実装用電子部品の実装構造は、表面
実装用電子部品を印刷配線板の表面または裏面に実装す
る表面実装用電子部品の実装構造であって、両端に電極
を有する表面実装用電子部品に少なくとも1個の表面実
装用電子部品を積層した積層部品を、単体の表面実装用
電子部品として扱うことを特徴とする。
【0008】この発明に係る表面実装用電子部品の実装
構造は、2個以上の表面実装用電子部品を半田付けで接
着して積層部品を形成し、この積層部品を1個の表面実
装用電子部品として扱い、印刷配線板に実装するので、
実装基板の小型化を図り、実装基板を搭載する電子機器
の小型化を実現することができる。
構造は、2個以上の表面実装用電子部品を半田付けで接
着して積層部品を形成し、この積層部品を1個の表面実
装用電子部品として扱い、印刷配線板に実装するので、
実装基板の小型化を図り、実装基板を搭載する電子機器
の小型化を実現することができる。
【0009】また、この発明に係る両端に電極を有する
表面実装用電子部品は、チップ抵抗器やチップコンデン
サ等の受動素子、チップ発光ダイオードやチップフォト
ダイオード等の能動素子、または電極を介して上に積層
される表面実装用電子部品と印刷配線板との導通を取る
だけのダミー素子であることを特徴とする。
表面実装用電子部品は、チップ抵抗器やチップコンデン
サ等の受動素子、チップ発光ダイオードやチップフォト
ダイオード等の能動素子、または電極を介して上に積層
される表面実装用電子部品と印刷配線板との導通を取る
だけのダミー素子であることを特徴とする。
【0010】この発明に係る両端に電極を有する表面実
装用電子部品は、チップ抵抗器やチップコンデンサ等の
受動素子、チップ発光ダイオードやチップフォトダイオ
ード等の能動素子の他に、電極を介して上に積層される
表面実装用電子部品と印刷配線板との導通を取るだけの
ダミー素子を用いるので、複数の電極を有するチップI
Cと受動素子や能動素子のチップ部品を積層して積層部
品を構成する場合、受動素子や能動素子のチップ部品が
積層されないチップICの電極にダミー素子のチップ部
品を積層し、チップICの電極と印刷配線板のランドパ
ターンの導通を取ることができ、表面実装用電子部品の
実装構造の展開を図ることができる。
装用電子部品は、チップ抵抗器やチップコンデンサ等の
受動素子、チップ発光ダイオードやチップフォトダイオ
ード等の能動素子の他に、電極を介して上に積層される
表面実装用電子部品と印刷配線板との導通を取るだけの
ダミー素子を用いるので、複数の電極を有するチップI
Cと受動素子や能動素子のチップ部品を積層して積層部
品を構成する場合、受動素子や能動素子のチップ部品が
積層されないチップICの電極にダミー素子のチップ部
品を積層し、チップICの電極と印刷配線板のランドパ
ターンの導通を取ることができ、表面実装用電子部品の
実装構造の展開を図ることができる。
【0011】さらに、この発明に係る表面実装用電子部
品の実装方法は、両端に電極を有する表面実装用電子部
品に少なくとも1個の表面実装用電子部品を積層して積
層部品を形成するステップと、積層部品を単体の表面実
装用電子部品として印刷配線板に実装するステップとを
備えたことを特徴とする。
品の実装方法は、両端に電極を有する表面実装用電子部
品に少なくとも1個の表面実装用電子部品を積層して積
層部品を形成するステップと、積層部品を単体の表面実
装用電子部品として印刷配線板に実装するステップとを
備えたことを特徴とする。
【0012】この発明に係る表面実装用電子部品の実装
方法は、両端に電極を有する表面実装用電子部品に少な
くとも1個の表面実装用電子部品を積層して積層部品を
形成するステップと、積層部品を単体の表面実装用電子
部品として印刷配線板に実装するステップとを備えたの
で、2個以上の表面実装用電子部品(チップ部品)を積
層して1個の積層部品とし、積層部品を単体の表面実装
用電子部品として印刷配線板に実装することができ、実
装基板の小型化を図り、実装基板を搭載する電子機器の
小型化を実現することができる。
方法は、両端に電極を有する表面実装用電子部品に少な
くとも1個の表面実装用電子部品を積層して積層部品を
形成するステップと、積層部品を単体の表面実装用電子
部品として印刷配線板に実装するステップとを備えたの
で、2個以上の表面実装用電子部品(チップ部品)を積
層して1個の積層部品とし、積層部品を単体の表面実装
用電子部品として印刷配線板に実装することができ、実
装基板の小型化を図り、実装基板を搭載する電子機器の
小型化を実現することができる。
【0013】
【発明の実施の形態】以下、この発明の実施の形態を添
付図面に基づいて説明する。図1はこの発明に係る表面
実装用電子部品の実装構造の一実施の形態構成図であ
る。(a)図は上面図、(b)図は側面図である。
付図面に基づいて説明する。図1はこの発明に係る表面
実装用電子部品の実装構造の一実施の形態構成図であ
る。(a)図は上面図、(b)図は側面図である。
【0014】図1において、表面実装用電子部品の実装
構造1は、両端に電極を有する表面実装用電子部品(チ
ップ部品)3,4に、表面実装用電子部品(チップI
C)2を半田付けで接着して積層部品7を形成し、積層
部品7を1個の表面実装用電子部品として印刷配線板
(プリント基板)6に半田付けして構成する。
構造1は、両端に電極を有する表面実装用電子部品(チ
ップ部品)3,4に、表面実装用電子部品(チップI
C)2を半田付けで接着して積層部品7を形成し、積層
部品7を1個の表面実装用電子部品として印刷配線板
(プリント基板)6に半田付けして構成する。
【0015】積層部品7は、チップ部品3,4の電極3
A,3B,4A,4BまたはチップIC2の対応するそ
れぞれの電極(2A,2B)に導電性ペースト(半田ペ
ースト)5を付着し、チップマウンタでチップ部品3,
4またはチップIC2(図1では、チップ部品3,4)
を吸着して運び、電極同士の位置合わせをして配置した
後、半田ペースト5を溶融して半田付けし、固定して形
成する。
A,3B,4A,4BまたはチップIC2の対応するそ
れぞれの電極(2A,2B)に導電性ペースト(半田ペ
ースト)5を付着し、チップマウンタでチップ部品3,
4またはチップIC2(図1では、チップ部品3,4)
を吸着して運び、電極同士の位置合わせをして配置した
後、半田ペースト5を溶融して半田付けし、固定して形
成する。
【0016】積層部品7を1個の表面実装用電子部品と
して扱い、プリント基板6のランドパターン(不図示)
に半田ペースト5を付着し、チップマウンタで積層部品
7のチップ部品3,4側をプリント基板6のランドパタ
ーン側に対向させて運び、チップ部品3,4の電極3
A,3B,4A,4Bとランドパターンとの位置合わせ
をして配置した後、半田ペースト5を溶融して半田付け
し、固定して実装基板を構成する。
して扱い、プリント基板6のランドパターン(不図示)
に半田ペースト5を付着し、チップマウンタで積層部品
7のチップ部品3,4側をプリント基板6のランドパタ
ーン側に対向させて運び、チップ部品3,4の電極3
A,3B,4A,4Bとランドパターンとの位置合わせ
をして配置した後、半田ペースト5を溶融して半田付け
し、固定して実装基板を構成する。
【0017】表面実装用電子部品の実装構造1は、チッ
プ部品3,4とチップIC2を積層して積層部品7とし
たので、積層部品7をプリント基板6に実装すると、チ
ップIC2の実装面積で、チップ部品3,4およびチッ
プIC2を実装することができる。
プ部品3,4とチップIC2を積層して積層部品7とし
たので、積層部品7をプリント基板6に実装すると、チ
ップIC2の実装面積で、チップ部品3,4およびチッ
プIC2を実装することができる。
【0018】このように、この発明に係る表面実装用電
子部品の実装構造1は、2個以上の表面実装用電子部品
2,3,4を半田付けで接着して積層部品7を形成し、
この積層部品7を1個の表面実装用電子部品として扱
い、印刷配線板6に実装するので、実装基板の小型化を
図り、実装基板を搭載する電子機器の小型化を実現する
ことができる。
子部品の実装構造1は、2個以上の表面実装用電子部品
2,3,4を半田付けで接着して積層部品7を形成し、
この積層部品7を1個の表面実装用電子部品として扱
い、印刷配線板6に実装するので、実装基板の小型化を
図り、実装基板を搭載する電子機器の小型化を実現する
ことができる。
【0019】図2はこの発明が適用される回路の回路図
である。(a)図はICが2ピンの回路図、(b)図は
ICが4ピンの回路図を示す。(a)図では、チップI
Cの電源(V+とV−)ピン間にチップ抵抗器Rおよび
チップコンデンサCが並列接続される状態を想定する。
(b)図では、チップICの2ピン間にチップコンデン
サCが接続されるとともに、チップICの電源(V+と
V−)ピン間にチップ部品のダミー素子8が接続される
状態を想定する。
である。(a)図はICが2ピンの回路図、(b)図は
ICが4ピンの回路図を示す。(a)図では、チップI
Cの電源(V+とV−)ピン間にチップ抵抗器Rおよび
チップコンデンサCが並列接続される状態を想定する。
(b)図では、チップICの2ピン間にチップコンデン
サCが接続されるとともに、チップICの電源(V+と
V−)ピン間にチップ部品のダミー素子8が接続される
状態を想定する。
【0020】ダミー素子8は、両端に電極を有する絶縁
材料で構成したチップ部品であり、電極を介して上に積
層される表面実装用電子部品と印刷配線板との導通を取
るだけのチップ部品である。
材料で構成したチップ部品であり、電極を介して上に積
層される表面実装用電子部品と印刷配線板との導通を取
るだけのチップ部品である。
【0021】図3は図2の回路図を積層部品として印刷
配線板に実装する説明図である。図3において、図2の
(a)図の回路図に適用した場合、チップIC2がチッ
プIC、チップ部品4がチップコンデンサCに対応し、
チップ抵抗器Rは、チップ部品4の奥側に実装されてい
るものとする。チップIC2の電極2Bとチップ部品4
の電極4Bが半田ペースト5で半田付け(反対側の電極
同士も同じ)されるので、チップIC2とチップ部品4
とは、積層部品の状態で接続されることになる。
配線板に実装する説明図である。図3において、図2の
(a)図の回路図に適用した場合、チップIC2がチッ
プIC、チップ部品4がチップコンデンサCに対応し、
チップ抵抗器Rは、チップ部品4の奥側に実装されてい
るものとする。チップIC2の電極2Bとチップ部品4
の電極4Bが半田ペースト5で半田付け(反対側の電極
同士も同じ)されるので、チップIC2とチップ部品4
とは、積層部品の状態で接続されることになる。
【0022】また、チップ部品4の電極4Bと印刷配線
板6のランドパターン6Bが半田ペースト5で半田付け
(反対側の電極同士も同じ)されるので、チップIC2
の電極2Bと印刷配線板6のランドパターン6B間に距
離hがあっても、チップ部品4の電極4Bを介して半田
ペースト5で導通を取ることができる。
板6のランドパターン6Bが半田ペースト5で半田付け
(反対側の電極同士も同じ)されるので、チップIC2
の電極2Bと印刷配線板6のランドパターン6B間に距
離hがあっても、チップ部品4の電極4Bを介して半田
ペースト5で導通を取ることができる。
【0023】一方、図2の(b)図の回路図に適用した
場合、チップIC2がチップIC、チップ部品4がダミ
ー素子8に対応し、チップコンデンサCは、ダミー素子
8の奥側に実装されているものとする。チップIC2の
電極2Bとダミー素子8の電極4Bが半田ペースト5で
半田付け(反対側の電極同士も同じ)されるので、チッ
プIC2とダミー素子8とは、積層部品の状態で接続さ
れることになる。
場合、チップIC2がチップIC、チップ部品4がダミ
ー素子8に対応し、チップコンデンサCは、ダミー素子
8の奥側に実装されているものとする。チップIC2の
電極2Bとダミー素子8の電極4Bが半田ペースト5で
半田付け(反対側の電極同士も同じ)されるので、チッ
プIC2とダミー素子8とは、積層部品の状態で接続さ
れることになる。
【0024】また、ダミー素子8の電極4Bと印刷配線
板6のランドパターン6Bが半田ペースト5で半田付け
(反対側の電極同士も同じ)されるので、チップIC2
の電極2Bと印刷配線板6のランドパターン6B間に距
離hがあっても、ダミー素子8の電極4Bを介して半田
ペースト5で導通を取ることができる。
板6のランドパターン6Bが半田ペースト5で半田付け
(反対側の電極同士も同じ)されるので、チップIC2
の電極2Bと印刷配線板6のランドパターン6B間に距
離hがあっても、ダミー素子8の電極4Bを介して半田
ペースト5で導通を取ることができる。
【0025】したがって、ダミー素子8(チップ部品
4)を削除すると、チップIC2の電極2Bと印刷配線
板6のランドパターン6Bの導通が取れず、図2の
(b)図の回路図を実装基板上で動作させることができ
なくなる。
4)を削除すると、チップIC2の電極2Bと印刷配線
板6のランドパターン6Bの導通が取れず、図2の
(b)図の回路図を実装基板上で動作させることができ
なくなる。
【0026】つまり、ダミー素子8を導入することによ
り、チップIC2のピン(電極)数を増加しても、積層
部品を構成することができる。
り、チップIC2のピン(電極)数を増加しても、積層
部品を構成することができる。
【0027】このように、この発明に係る両端に電極を
有する表面実装用電子部品は、チップ抵抗器やチップコ
ンデンサ等の受動素子、チップ発光ダイオードやチップ
フォトダイオード等の能動素子の他に、電極を介して上
に積層される表面実装用電子部品IC2と印刷配線板6
との導通を取るだけのダミー素子8を用いるので、複数
の電極を有するチップIC2と受動素子や能動素子のチ
ップ部品を積層して積層部品を構成する場合、受動素子
や能動素子のチップ部品が積層されないチップIC2の
電極2Bにダミー素子8のチップ部品を積層し、チップ
IC2の電極2Bと印刷配線板6のランドパターン6B
の導通を取ることができ、表面実装用電子部品の実装構
造1の展開を図ることができる。
有する表面実装用電子部品は、チップ抵抗器やチップコ
ンデンサ等の受動素子、チップ発光ダイオードやチップ
フォトダイオード等の能動素子の他に、電極を介して上
に積層される表面実装用電子部品IC2と印刷配線板6
との導通を取るだけのダミー素子8を用いるので、複数
の電極を有するチップIC2と受動素子や能動素子のチ
ップ部品を積層して積層部品を構成する場合、受動素子
や能動素子のチップ部品が積層されないチップIC2の
電極2Bにダミー素子8のチップ部品を積層し、チップ
IC2の電極2Bと印刷配線板6のランドパターン6B
の導通を取ることができ、表面実装用電子部品の実装構
造1の展開を図ることができる。
【0028】次に、表面実装用電子部品の実装方法につ
いて説明する。この発明に係る表面実装用電子部品の実
装方法は、両端に電極を有する表面実装用電子部品に少
なくとも1個の表面実装用電子部品を積層して積層部品
を形成するステップと、積層部品を単体の表面実装用電
子部品として印刷配線板に実装するステップとを備え
る。
いて説明する。この発明に係る表面実装用電子部品の実
装方法は、両端に電極を有する表面実装用電子部品に少
なくとも1個の表面実装用電子部品を積層して積層部品
を形成するステップと、積層部品を単体の表面実装用電
子部品として印刷配線板に実装するステップとを備え
る。
【0029】図4はこの発明に係る表面実装用電子部品
の実装方法を適用した部品実装説明図である。(a)図
は積層部品を形成するステップの実装説明図、(b)は
積層部品を印刷配線板に実装するステップの実装説明図
である。
の実装方法を適用した部品実装説明図である。(a)図
は積層部品を形成するステップの実装説明図、(b)は
積層部品を印刷配線板に実装するステップの実装説明図
である。
【0030】(a)図において、チップIC2の電極に
半田ペースト5を付着し、両端に電極を有するチップ部
品4の電極4A,4Bを半田ペースト5上に配置した
後、半田ペースト5を溶融してチップIC2とチップ部
品4とを積層した積層部品7を形成する。
半田ペースト5を付着し、両端に電極を有するチップ部
品4の電極4A,4Bを半田ペースト5上に配置した
後、半田ペースト5を溶融してチップIC2とチップ部
品4とを積層した積層部品7を形成する。
【0031】続いて、(b)図において、積層部品7を
単体のチップ部品として扱い、印刷配線板6のランドパ
ターンに半田ペースト5を付着し、積層部品7の両端に
電極を有するチップ部品4の電極4A,4Bを半田ペー
スト5上に配置した後、半田ペースト5を溶融して積層
部品7を印刷配線板6に実装する。
単体のチップ部品として扱い、印刷配線板6のランドパ
ターンに半田ペースト5を付着し、積層部品7の両端に
電極を有するチップ部品4の電極4A,4Bを半田ペー
スト5上に配置した後、半田ペースト5を溶融して積層
部品7を印刷配線板6に実装する。
【0032】図5はこの発明に係る表面実装用電子部品
の実装方法を適用した表面実装用電子部品の実装の一実
施の形態工程図である。図5において、工程1では、複
数のチップ部品A(チップIC)を、電極AD側を上に
して配置し、スクリーン印刷マスク11で覆い、スクリ
ーン印刷マスク11を水平方向にスライドさせながらス
キージ10で半田ペースト12を電極ADに付着する。
の実装方法を適用した表面実装用電子部品の実装の一実
施の形態工程図である。図5において、工程1では、複
数のチップ部品A(チップIC)を、電極AD側を上に
して配置し、スクリーン印刷マスク11で覆い、スクリ
ーン印刷マスク11を水平方向にスライドさせながらス
キージ10で半田ペースト12を電極ADに付着する。
【0033】工程2では、半田ペースト12を付着した
電子部品Aの電極ADに、チップマウンタでチップ部品
Bを配する。
電子部品Aの電極ADに、チップマウンタでチップ部品
Bを配する。
【0034】工程3では、熱風により半田ペースト12
を溶融させ、チップ部品Aの電極とチップ部品Bの電極
を半田付けしてチップ部品Aで繋がった複数の積層部品
13を形成する。
を溶融させ、チップ部品Aの電極とチップ部品Bの電極
を半田付けしてチップ部品Aで繋がった複数の積層部品
13を形成する。
【0035】工程4では、分割機を用いてチップ部品B
が積層された複数のチップ部品Aを分割して個々の積層
部品13を得る。
が積層された複数のチップ部品Aを分割して個々の積層
部品13を得る。
【0036】工程5では、積層部品13を1個のチップ
部品として扱い、工程1〜工程3と同様の工程を用いて
積層部品13を印刷配線板14のランドパターン上に付
着させた半田ペースト12に配し、熱風により半田ペー
スト12を溶融させ、積層部品13を印刷配線板14に
実装する。
部品として扱い、工程1〜工程3と同様の工程を用いて
積層部品13を印刷配線板14のランドパターン上に付
着させた半田ペースト12に配し、熱風により半田ペー
スト12を溶融させ、積層部品13を印刷配線板14に
実装する。
【0037】このように、この発明に係る表面実装用電
子部品の実装方法は、両端に電極を有する表面実装用電
子部品に少なくとも1個の表面実装用電子部品を積層し
て積層部品を形成するステップと、積層部品を単体の表
面実装用電子部品として印刷配線板に実装するステップ
とを備えたので、2個以上の表面実装用電子部品(チッ
プ部品)を積層して1個の積層部品とし、積層部品を単
体の表面実装用電子部品として印刷配線板に実装するこ
とができ、実装基板の小型化を図り、実装基板を搭載す
る電子機器の小型化を実現することができる。
子部品の実装方法は、両端に電極を有する表面実装用電
子部品に少なくとも1個の表面実装用電子部品を積層し
て積層部品を形成するステップと、積層部品を単体の表
面実装用電子部品として印刷配線板に実装するステップ
とを備えたので、2個以上の表面実装用電子部品(チッ
プ部品)を積層して1個の積層部品とし、積層部品を単
体の表面実装用電子部品として印刷配線板に実装するこ
とができ、実装基板の小型化を図り、実装基板を搭載す
る電子機器の小型化を実現することができる。
【0038】
【発明の効果】以上説明したように、この発明に係る表
面実装用電子部品の実装構造は、2個以上の表面実装用
電子部品を半田付けで接着して積層部品を形成し、この
積層部品を1個の表面実装用電子部品として扱い、印刷
配線板に実装するので、実装基板の小型化を図り、実装
基板を搭載する電子機器の小型化を実現することができ
る。
面実装用電子部品の実装構造は、2個以上の表面実装用
電子部品を半田付けで接着して積層部品を形成し、この
積層部品を1個の表面実装用電子部品として扱い、印刷
配線板に実装するので、実装基板の小型化を図り、実装
基板を搭載する電子機器の小型化を実現することができ
る。
【0039】また、この発明に係る両端に電極を有する
表面実装用電子部品は、チップ抵抗器やチップコンデン
サ等の受動素子、チップ発光ダイオードやチップフォト
ダイオード等の能動素子の他に、電極を介して上に積層
される表面実装用電子部品と印刷配線板との導通を取る
だけのダミー素子を用いるので、複数の電極を有するチ
ップICと受動素子や能動素子のチップ部品を積層して
積層部品を構成する場合、受動素子や能動素子のチップ
部品が積層されないチップICの電極にダミー素子のチ
ップ部品を積層し、チップICの電極と印刷配線板のラ
ンドパターンの導通を取ることができ、表面実装用電子
部品の実装構造の展開を図ることができる。
表面実装用電子部品は、チップ抵抗器やチップコンデン
サ等の受動素子、チップ発光ダイオードやチップフォト
ダイオード等の能動素子の他に、電極を介して上に積層
される表面実装用電子部品と印刷配線板との導通を取る
だけのダミー素子を用いるので、複数の電極を有するチ
ップICと受動素子や能動素子のチップ部品を積層して
積層部品を構成する場合、受動素子や能動素子のチップ
部品が積層されないチップICの電極にダミー素子のチ
ップ部品を積層し、チップICの電極と印刷配線板のラ
ンドパターンの導通を取ることができ、表面実装用電子
部品の実装構造の展開を図ることができる。
【0040】さらに、この発明に係る表面実装用電子部
品の実装方法は、両端に電極を有する表面実装用電子部
品に少なくとも1個の表面実装用電子部品を積層して積
層部品を形成するステップと、積層部品を単体の表面実
装用電子部品として印刷配線板に実装するステップとを
備えたので、2個以上の表面実装用電子部品(チップ部
品)を積層して1個の積層部品とし、積層部品を単体の
表面実装用電子部品として印刷配線板に実装することが
でき、実装基板の小型化を図り、実装基板を搭載する電
子機器の小型化を実現することができる。
品の実装方法は、両端に電極を有する表面実装用電子部
品に少なくとも1個の表面実装用電子部品を積層して積
層部品を形成するステップと、積層部品を単体の表面実
装用電子部品として印刷配線板に実装するステップとを
備えたので、2個以上の表面実装用電子部品(チップ部
品)を積層して1個の積層部品とし、積層部品を単体の
表面実装用電子部品として印刷配線板に実装することが
でき、実装基板の小型化を図り、実装基板を搭載する電
子機器の小型化を実現することができる。
【図1】この発明に係る表面実装用電子部品の実装構造
の一実施の形態構成図
の一実施の形態構成図
【図2】この発明が適用される回路の回路図
【図3】図2の回路図を積層部品として印刷配線板に実
装する説明図
装する説明図
【図4】この発明に係る表面実装用電子部品の実装方法
を適用した部品実装説明図
を適用した部品実装説明図
【図5】この発明に係る表面実装用電子部品の実装方法
を適用した表面実装用電子部品の実装の一実施の形態工
程図
を適用した表面実装用電子部品の実装の一実施の形態工
程図
【図6】従来の表面実装用電子部品の実装構造の一実装
図
図
1 表面実装用電子部品の実装構造 2 表面実装用電子部品(チップIC) 2A,2B 電極(チップIC) 3,4 表面実装用電子部品(チップ部品) 3A,3B,4A,4B 電極 5,12 導電性(半田)ペースト 6,14 印刷配線板(プリント基板) 6B ランドパターン 7,13 積層部品 8 ダミー素子 10 スキージ 11 スクリーン印刷マスク
Claims (3)
- 【請求項1】 表面実装用電子部品を印刷配線板の表面
または裏面に実装する表面実装用電子部品の実装構造で
あって、 両端に電極を有する表面実装用電子部品に少なくとも1
個の表面実装用電子部品を積層した積層部品を、単体の
表面実装用電子部品として扱うことを特徴とする表面実
装用電子部品の実装構造。 - 【請求項2】 前記両端に電極を有する表面実装用電子
部品は、チップ抵抗器やチップコンデンサ等の受動素
子、チップ発光ダイオードやチップフォトダイオード等
の能動素子、または電極を介して上に積層される表面実
装用電子部品と前記印刷配線板との導通を取るだけのダ
ミー素子であることを特徴とする請求項1記載の表面実
装用電子部品の実装構造。 - 【請求項3】 表面実装用電子部品を印刷配線板に実装
する表面実装用電子部品の実装方法であって、 両端に電極を有する表面実装用電子部品に少なくとも1
個の表面実装用電子部品を積層して積層部品を形成する
ステップと、 前記積層部品を単体の表面実装用電子部品として前記印
刷配線板に実装するステップと、を備えたことを特徴と
する表面実装用電子部品の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001083294A JP2002280704A (ja) | 2001-03-22 | 2001-03-22 | 表面実装用電子部品の実装構造および実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001083294A JP2002280704A (ja) | 2001-03-22 | 2001-03-22 | 表面実装用電子部品の実装構造および実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002280704A true JP2002280704A (ja) | 2002-09-27 |
Family
ID=18939132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001083294A Pending JP2002280704A (ja) | 2001-03-22 | 2001-03-22 | 表面実装用電子部品の実装構造および実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002280704A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010287740A (ja) * | 2009-06-11 | 2010-12-24 | Nec Corp | 半導体集積回路、プリント配線基板、プリント配線基板電源回路設計装置及び方法、およびプログラム |
WO2020250947A1 (ja) * | 2019-06-14 | 2020-12-17 | キヤノン株式会社 | 半導体モジュールの製造方法、電子機器の製造方法、半導体モジュール、及び電子機器 |
-
2001
- 2001-03-22 JP JP2001083294A patent/JP2002280704A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010287740A (ja) * | 2009-06-11 | 2010-12-24 | Nec Corp | 半導体集積回路、プリント配線基板、プリント配線基板電源回路設計装置及び方法、およびプログラム |
WO2020250947A1 (ja) * | 2019-06-14 | 2020-12-17 | キヤノン株式会社 | 半導体モジュールの製造方法、電子機器の製造方法、半導体モジュール、及び電子機器 |
US20220102330A1 (en) * | 2019-06-14 | 2022-03-31 | Canon Kabushiki Kaisha | Semiconductor module manufacturing method, electronic equipment manufacturing method, semiconductor module, and electronic equipment |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080617 |