JP2002270785A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002270785A JP2002270785A JP2001067333A JP2001067333A JP2002270785A JP 2002270785 A JP2002270785 A JP 2002270785A JP 2001067333 A JP2001067333 A JP 2001067333A JP 2001067333 A JP2001067333 A JP 2001067333A JP 2002270785 A JP2002270785 A JP 2002270785A
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Abstract
(57)【要約】
【課題】 微細な加工を可能にし、メモリ構造を高集積
なレベルで実現する。 【解決手段】 強誘電体メモリの電極として金属Ｒｕ、
あるいは、Ｒｕ−Ｐｔ合金およびＲｕ−Ｉｒ合金を用い
る。また、強誘電体材料として、ＢＬＴ、ＰＺＴ、ＳＢ
Ｔ等を用い、結晶化の方法として５００℃以下の温度で
堆積し、６００℃以上の温度で結晶化させるプロセスを
用いる。また、結晶化雰囲気としては、Ｒｕの酸化を抑
制するために１０％以下の低い酸素分圧下で結晶化させ
る。さらに、高集積なＭＦＭＩＳ型の強誘電体メモリを
実現するため、上記電極、強誘電体を用い、酸素を含有
するドライエッチングにより電極を加工し、絶縁膜形成
とＣＭＰによる平坦化プロセスを用いて強誘電体膜の下
地が平坦化された構造とすることにより、スピンコート
法などの強誘電体膜形成法でも微細なメモリ構造を形成
できるようにする。
なレベルで実現する。 【解決手段】 強誘電体メモリの電極として金属Ｒｕ、
あるいは、Ｒｕ−Ｐｔ合金およびＲｕ−Ｉｒ合金を用い
る。また、強誘電体材料として、ＢＬＴ、ＰＺＴ、ＳＢ
Ｔ等を用い、結晶化の方法として５００℃以下の温度で
堆積し、６００℃以上の温度で結晶化させるプロセスを
用いる。また、結晶化雰囲気としては、Ｒｕの酸化を抑
制するために１０％以下の低い酸素分圧下で結晶化させ
る。さらに、高集積なＭＦＭＩＳ型の強誘電体メモリを
実現するため、上記電極、強誘電体を用い、酸素を含有
するドライエッチングにより電極を加工し、絶縁膜形成
とＣＭＰによる平坦化プロセスを用いて強誘電体膜の下
地が平坦化された構造とすることにより、スピンコート
法などの強誘電体膜形成法でも微細なメモリ構造を形成
できるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、強誘電体を利用した不揮発性メ
モリを構成する半導体装置およびその製造方法に関す
る。
製造方法に関し、特に、強誘電体を利用した不揮発性メ
モリを構成する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】強誘電体メモリの構造として、トランジ
スタのゲートに強誘電体を直接形成し、強誘電体の自発
分極を利用して、書き込み及び読み出しを行ういくつか
の構造が提案されている。その一つに導電体／強誘電体
／半導体構造の電界効果型トランジスタ（ＭＦＳ−ＦＥ
Ｔ）もしくは半導体-強誘電体界面に絶縁膜を挿入した
ＭＦＩＳ−ＦＥＴがある。従来より提案されているＭＦ
Ｓ−ＦＥＴ及びＭＦＩＳ−ＦＥＴの膜構成図を図１０に
示す。半導体基板１に形成されたソース領域２とドレイ
ン領域３の間の半導体基板１上に、図１０（ａ）に示す
ように、直接、強誘電体膜４を形成するか、或いは、図
１０（ｂ）に示すように、絶縁体膜６を介して強誘電体
膜４を形成し、その上にゲート電極用の導電体膜５を設
けた構造となっている。この構造は半導体基板あるいは
絶縁体であるバッファー層の上で酸化物系の強誘電体膜
を形成すると、半導体基板と強誘電体の格子定数のミス
マッチや強誘電体形成時や形成後の熱処理で強誘電体中
の酸素が半導体と化合して界面に酸化物（ＳｉＯ2）が
形成され膜質の低下や動作電圧の増大を招くなどの問題
や、界面準位の増大等が生じてしまうという問題点があ
る。
スタのゲートに強誘電体を直接形成し、強誘電体の自発
分極を利用して、書き込み及び読み出しを行ういくつか
の構造が提案されている。その一つに導電体／強誘電体
／半導体構造の電界効果型トランジスタ（ＭＦＳ−ＦＥ
Ｔ）もしくは半導体-強誘電体界面に絶縁膜を挿入した
ＭＦＩＳ−ＦＥＴがある。従来より提案されているＭＦ
Ｓ−ＦＥＴ及びＭＦＩＳ−ＦＥＴの膜構成図を図１０に
示す。半導体基板１に形成されたソース領域２とドレイ
ン領域３の間の半導体基板１上に、図１０（ａ）に示す
ように、直接、強誘電体膜４を形成するか、或いは、図
１０（ｂ）に示すように、絶縁体膜６を介して強誘電体
膜４を形成し、その上にゲート電極用の導電体膜５を設
けた構造となっている。この構造は半導体基板あるいは
絶縁体であるバッファー層の上で酸化物系の強誘電体膜
を形成すると、半導体基板と強誘電体の格子定数のミス
マッチや強誘電体形成時や形成後の熱処理で強誘電体中
の酸素が半導体と化合して界面に酸化物（ＳｉＯ2）が
形成され膜質の低下や動作電圧の増大を招くなどの問題
や、界面準位の増大等が生じてしまうという問題点があ
る。
【０００３】そういったＭＦＳ−ＦＥＴの問題点を解決
する手段として、特開平７−２０２０３５号公報に示さ
れるように、半導体基板の表面に絶縁体膜及びゲート電
極用の導電体膜を形成し、その上に強誘電体膜及び上部
電極用の導電体膜を形成するというＭＦＭＩＳ構造が提
案されている。この構造の膜構成図を図１１に示す。図
１１は図１０（ｂ）のＭＦＩＳ構造における絶縁体膜６
と強誘電体膜４の間にゲート電極５が入る構造となって
いる。この方式の基本的な動作は上記のＭＦＳ−ＦＥＴ
と同じであるが、ゲート電極に強誘電体と整合性のよい
ＰｔやＩｒなどの金属を用いることができるため、トラ
ンジスタの動作が安定して行えるが、ＭＦＳやＭＦＩ
Ｓ、ＭＦＭＩＳ構造のＦＥＴは、書き込み後、電圧を０
とした状態で強誘電体に逆向きの減分極電界が生じるた
め、保持時間が短いなどの問題が生じる。
する手段として、特開平７−２０２０３５号公報に示さ
れるように、半導体基板の表面に絶縁体膜及びゲート電
極用の導電体膜を形成し、その上に強誘電体膜及び上部
電極用の導電体膜を形成するというＭＦＭＩＳ構造が提
案されている。この構造の膜構成図を図１１に示す。図
１１は図１０（ｂ）のＭＦＩＳ構造における絶縁体膜６
と強誘電体膜４の間にゲート電極５が入る構造となって
いる。この方式の基本的な動作は上記のＭＦＳ−ＦＥＴ
と同じであるが、ゲート電極に強誘電体と整合性のよい
ＰｔやＩｒなどの金属を用いることができるため、トラ
ンジスタの動作が安定して行えるが、ＭＦＳやＭＦＩ
Ｓ、ＭＦＭＩＳ構造のＦＥＴは、書き込み後、電圧を０
とした状態で強誘電体に逆向きの減分極電界が生じるた
め、保持時間が短いなどの問題が生じる。
【０００４】構造的にこの問題を解決する手段として、
例えば特開２０００−３３１４８４号公報に示されるよ
うに、１つのトランジスタのゲートに２つの強誘電体キ
ャパシタを接続した１Ｔ２Ｃ構造とすることにより減分
極電界をなくす構造が提案されている。この構造によれ
ば、ゲート電極に接続した２つのキャパシタの分極を逆
方向に保つことにより減分極電界をなくすことができ、
情報の保持時間を長くすることができる。図１２にこの
構造の構造図を示す。この構造は、ソース領域２とドレ
イン領域３の間の基板１上に、絶縁体膜６、ゲート電極
用の導電体膜５、強誘電体膜４、導電体膜７、強誘電体
膜４、導電体膜８の順で形成される。よって、構造的に
はＭＦＭＩＳ構造上に、さらに強誘電体と電極が積層さ
れた構造になっており、ゲート電極５としては上記ＭＦ
ＭＩＳ構造と同様に強誘電体とマッチングのよいＰｔや
Ｉｒなどの電極が使用される。
例えば特開２０００−３３１４８４号公報に示されるよ
うに、１つのトランジスタのゲートに２つの強誘電体キ
ャパシタを接続した１Ｔ２Ｃ構造とすることにより減分
極電界をなくす構造が提案されている。この構造によれ
ば、ゲート電極に接続した２つのキャパシタの分極を逆
方向に保つことにより減分極電界をなくすことができ、
情報の保持時間を長くすることができる。図１２にこの
構造の構造図を示す。この構造は、ソース領域２とドレ
イン領域３の間の基板１上に、絶縁体膜６、ゲート電極
用の導電体膜５、強誘電体膜４、導電体膜７、強誘電体
膜４、導電体膜８の順で形成される。よって、構造的に
はＭＦＭＩＳ構造上に、さらに強誘電体と電極が積層さ
れた構造になっており、ゲート電極５としては上記ＭＦ
ＭＩＳ構造と同様に強誘電体とマッチングのよいＰｔや
Ｉｒなどの電極が使用される。
【０００５】
【発明が解決しようとする課題】これらの構造によれ
ば、高集積及び量産を目指したデバイス作製が可能にな
ると予想される。しかしながら、後述するように強誘電
体とマッチングの良いＰｔやＩｒなどの電極は加工が容
易ではないため、材料、プロセス的な問題から高集積化
に対応できる微細な構造を形成できなかった。
ば、高集積及び量産を目指したデバイス作製が可能にな
ると予想される。しかしながら、後述するように強誘電
体とマッチングの良いＰｔやＩｒなどの電極は加工が容
易ではないため、材料、プロセス的な問題から高集積化
に対応できる微細な構造を形成できなかった。
【０００６】上記のようなメモリ構造を高集積なレベル
で実現しようとする場合、構成材料、形成法及び加工プ
ロセスの最適化が大きな課題となる。特に、薄いゲート
絶縁膜上に形成されるゲート電極５は、強誘電体膜との
マッチングのよいもので、通常強誘電体を形成する高
温、酸素雰囲気にさらされても劣化せず、導電性を保つ
ものである必要がある。材料としては、通常、ＰｔやＩ
ｒなどの導電性金属や、ＩｒＯ2、ＲｕＯ2などの導電性
酸化物が選ばれる。ただし、上記のようにそれらの電極
材料をドライプロセスでエッチングしようとする場合、
選択的にエッチングをすることが困難であるため、通常
はイオンミリング等の非選択性エッチングにより加工さ
れる。そのため、薄いゲート絶縁膜がゲート電極のエッ
チング時にダメージを受けるため、微細な構造には適用
できない。
で実現しようとする場合、構成材料、形成法及び加工プ
ロセスの最適化が大きな課題となる。特に、薄いゲート
絶縁膜上に形成されるゲート電極５は、強誘電体膜との
マッチングのよいもので、通常強誘電体を形成する高
温、酸素雰囲気にさらされても劣化せず、導電性を保つ
ものである必要がある。材料としては、通常、ＰｔやＩ
ｒなどの導電性金属や、ＩｒＯ2、ＲｕＯ2などの導電性
酸化物が選ばれる。ただし、上記のようにそれらの電極
材料をドライプロセスでエッチングしようとする場合、
選択的にエッチングをすることが困難であるため、通常
はイオンミリング等の非選択性エッチングにより加工さ
れる。そのため、薄いゲート絶縁膜がゲート電極のエッ
チング時にダメージを受けるため、微細な構造には適用
できない。
【０００７】また、ＲｕＯ2に対しては、酸素を主体と
するエッチングガスにより選択的にエッチングが可能で
あるが、水素シンタ工程などで還元反応をおこすために
強誘電体膜の特性低下の原因となり、好ましくない。よ
って、高集積なデバイスを形成するためには、強誘電体
とのマッチングが良く、ドライプロセスで選択的にエッ
チングが可能な電極材料、誘電体材料及び加工技術が必
要となるが、従来においてはそのような材料および加工
技術がない。
するエッチングガスにより選択的にエッチングが可能で
あるが、水素シンタ工程などで還元反応をおこすために
強誘電体膜の特性低下の原因となり、好ましくない。よ
って、高集積なデバイスを形成するためには、強誘電体
とのマッチングが良く、ドライプロセスで選択的にエッ
チングが可能な電極材料、誘電体材料及び加工技術が必
要となるが、従来においてはそのような材料および加工
技術がない。
【０００８】また、強誘電体膜の強誘電特性やリーク電
流特性などはその膜厚や結晶性に大きく影響されるた
め、強誘電体膜を均一に形成できるよう、強誘電体膜形
成前の下地が平坦であることが望ましい。上記１Ｔ２Ｃ
型メモリのような積層構造を形成する場合には、凹凸に
よる膜厚、特性バラツキはより顕著となる。さらに強誘
電体膜の形成法がゾルゲル法やＭＯＤ法などの塗布法に
よる場合は凹凸のある下地上への膜形成が困難となるた
め、特に強誘電体膜形成時の下地の平坦化が必要となっ
てくる。
流特性などはその膜厚や結晶性に大きく影響されるた
め、強誘電体膜を均一に形成できるよう、強誘電体膜形
成前の下地が平坦であることが望ましい。上記１Ｔ２Ｃ
型メモリのような積層構造を形成する場合には、凹凸に
よる膜厚、特性バラツキはより顕著となる。さらに強誘
電体膜の形成法がゾルゲル法やＭＯＤ法などの塗布法に
よる場合は凹凸のある下地上への膜形成が困難となるた
め、特に強誘電体膜形成時の下地の平坦化が必要となっ
てくる。
【０００９】また、電極の形成プロセスにおいては、こ
れらの材料はスパッタリング法により容易に形成が可能
であるが、薄いゲート絶縁膜６上に形成した場合、スパ
ッタリングダメージを受け、トランジスタが正常に動作
しないなどの問題点もあるため、電極の形成法も最適化
が必要となる。
れらの材料はスパッタリング法により容易に形成が可能
であるが、薄いゲート絶縁膜６上に形成した場合、スパ
ッタリングダメージを受け、トランジスタが正常に動作
しないなどの問題点もあるため、電極の形成法も最適化
が必要となる。
【００１０】本発明はこのような問題を解決するために
なされたものであり、微細な加工を可能にし、メモリ構
造を高集積なレベルで実現する半導体装置およびその製
造方法を得ることを目的とする。
なされたものであり、微細な加工を可能にし、メモリ構
造を高集積なレベルで実現する半導体装置およびその製
造方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明は、強誘電体キ
ャパシタとトランジスタを組み合わせることによりメモ
リ機能を有する半導体装置であって、強誘電体キャパシ
タの電極として金属Ｒｕ或いはＲｕを含む合金を用いる
半導体装置である。
ャパシタとトランジスタを組み合わせることによりメモ
リ機能を有する半導体装置であって、強誘電体キャパシ
タの電極として金属Ｒｕ或いはＲｕを含む合金を用いる
半導体装置である。
【００１２】また、半導体装置が、ゲート絶縁膜上に強
誘電体キャパシタを形成することによりメモリ機能を有
する電界効果型トランジスタである。
誘電体キャパシタを形成することによりメモリ機能を有
する電界効果型トランジスタである。
【００１３】また、強誘電体キャパシタの下部電極或い
はゲート電極が、ＲｕとＩｒとの合金或いはＲｕとＰｔ
との合金から構成されている。
はゲート電極が、ＲｕとＩｒとの合金或いはＲｕとＰｔ
との合金から構成されている。
【００１４】また、強誘電体として、ビスマス−ランタ
ン−チタン系酸化物、鉛−ジルコニウム−チタン系酸化
物、ストロンチウム−ビスマス−タンタル系酸化物から
構成される酸化物薄膜のいずれかを用いる。
ン−チタン系酸化物、鉛−ジルコニウム−チタン系酸化
物、ストロンチウム−ビスマス−タンタル系酸化物から
構成される酸化物薄膜のいずれかを用いる。
【００１５】また、ゲート電極が絶縁膜中に埋め込まれ
た構造で、上記ゲート電極の上部と上記絶縁膜の上部が
同一平面にある。
た構造で、上記ゲート電極の上部と上記絶縁膜の上部が
同一平面にある。
【００１６】また、この発明は、強誘電体キャパシタと
トランジスタを組み合わせることによりメモリ機能を有
する半導体装置の製造方法であって、強誘電体キャパシ
タの電極として金属Ｒｕ或いはＲｕを含む合金を用いる
半導体装置の製造方法である。
トランジスタを組み合わせることによりメモリ機能を有
する半導体装置の製造方法であって、強誘電体キャパシ
タの電極として金属Ｒｕ或いはＲｕを含む合金を用いる
半導体装置の製造方法である。
【００１７】また、シリコン基板上に、ゲート絶縁膜、
ゲート電極、電極用エッチングマスクの順で堆積するス
テップと、レジストを用いて電極用エッチングマスクを
加工し、それをマスクとしてゲート電極をドライエッチ
ングにより加工するステップと、絶縁膜を形成し、化学
機械ポリッシング法により絶縁膜及び電極用エッチング
マスクを除去してゲート電極を露出させるとともに強誘
電体膜形成下地の平坦化を行うステップと、強誘電体
膜、上部電極の順で膜形成をおこなうステップとを備え
ている。
ゲート電極、電極用エッチングマスクの順で堆積するス
テップと、レジストを用いて電極用エッチングマスクを
加工し、それをマスクとしてゲート電極をドライエッチ
ングにより加工するステップと、絶縁膜を形成し、化学
機械ポリッシング法により絶縁膜及び電極用エッチング
マスクを除去してゲート電極を露出させるとともに強誘
電体膜形成下地の平坦化を行うステップと、強誘電体
膜、上部電極の順で膜形成をおこなうステップとを備え
ている。
【００１８】また、強誘電体膜の形成法として、室温或
いは５００℃以下の温度で膜を堆積し、６００℃以上の
温度で結晶化させる。
いは５００℃以下の温度で膜を堆積し、６００℃以上の
温度で結晶化させる。
【００１９】また、無酸素雰囲気或いは１０％以下の酸
素分圧で上記強誘電体の結晶化を行う。
素分圧で上記強誘電体の結晶化を行う。
【００２０】また、シリコン基板上にゲート絶縁膜を形
成し、その上にダミーゲートを形成した後、ダミーゲー
トを除去し、下部電極或いはゲート電極を形成し、さら
にＣＭＰにより表面を平坦し、強誘電体膜、電極の順で
膜形成を行う。
成し、その上にダミーゲートを形成した後、ダミーゲー
トを除去し、下部電極或いはゲート電極を形成し、さら
にＣＭＰにより表面を平坦し、強誘電体膜、電極の順で
膜形成を行う。
【００２１】また、有機金属化学気相堆積法（ＭＯＣＶ
Ｄ）法によりゲート電極を形成する。
Ｄ）法によりゲート電極を形成する。
【００２２】
【発明の実施の形態】実施の形態１．一般に、ＰｔやＩ
ｒと同じ白金属のＲｕは、Ｉｒと同様に酸化されても導
電性を保ち、さらに加工が容易であるという利点をもっ
ている。しかしＩｒに比べて低温で酸化され、体積膨張
し、表面モフォロジー劣化に伴い強誘電体メモリの特性
を低下させるため、強誘電体メモリの電極としてはあま
り多くの検討がなされてこなかった。しかしながら現在
では、半導体プロセスに適合させるべく、より低温で結
晶化できる強誘電体材料の開発が行われている。Ｒｕが
酸化や反応を起こさない条件で強誘電体を形成できれ
ば、電極としてＲｕを採用することができ、微細化した
構造の形成が可能となる。Ｒｕは通常、酸素を含む雰囲
気下では４００〜５００℃程度で容易に酸化する。しか
し、本発明において、ゾルゲル法やＭＯＤ法などのよう
に、室温、或いは低温で強誘電体膜を堆積してから結晶
化を行う場合は、Ｒｕは直接高温、酸素雰囲気にさらさ
れないため、６５０℃程度でも酸化をかなり抑制できる
ことを確認した。
ｒと同じ白金属のＲｕは、Ｉｒと同様に酸化されても導
電性を保ち、さらに加工が容易であるという利点をもっ
ている。しかしＩｒに比べて低温で酸化され、体積膨張
し、表面モフォロジー劣化に伴い強誘電体メモリの特性
を低下させるため、強誘電体メモリの電極としてはあま
り多くの検討がなされてこなかった。しかしながら現在
では、半導体プロセスに適合させるべく、より低温で結
晶化できる強誘電体材料の開発が行われている。Ｒｕが
酸化や反応を起こさない条件で強誘電体を形成できれ
ば、電極としてＲｕを採用することができ、微細化した
構造の形成が可能となる。Ｒｕは通常、酸素を含む雰囲
気下では４００〜５００℃程度で容易に酸化する。しか
し、本発明において、ゾルゲル法やＭＯＤ法などのよう
に、室温、或いは低温で強誘電体膜を堆積してから結晶
化を行う場合は、Ｒｕは直接高温、酸素雰囲気にさらさ
れないため、６５０℃程度でも酸化をかなり抑制できる
ことを確認した。
【００２３】本実施の形態においては、表面に１００nm
のＳｉＯ2膜を形成したＳｉ基板上にスパッタ法により
約１００nmのＲｕ膜を形成し、その上にゾルゲル−スピ
ンコート法により、強誘電体膜として、ＢＬＴ膜を形成
する。ここで、ＢＬＴ膜とは、ビスマス−ランタン−チ
タン系酸化物（Ｂｉ−Ｌａ−Ｔｉ−Ｏ）から構成された
膜のことである。形成に際しては、比率がＢｉ：Ｌａ：
Ｔｉ＝３.３５：０.７５：３.００のＢＬＴゾルゲル液
を上記基板に塗布し、１８０℃で乾燥後、４００〜５０
０℃酸素雰囲気中で仮焼成を行う。そして塗布から仮焼
成までのプロセスを２回繰り返し、約１５０nmの膜厚と
する。その後、ＢＬＴ膜の結晶化を６５０℃酸素中で１
０分間行い、さらにマスクスパッタにより２００μmφ
のＰｔ上部電極を形成する。上部電極形成後、さらに６
５０℃酸素中で１０分間２次アニールを行い、強誘電体
キャパシタを形成する。形成した膜の断面ＳＥＭ観察、
ＸＲＤによる結晶性評価、強誘電体の電気特性評価を行
った。図１に、形成したキャパシタの断面ＳＥＭ写真の
模写図を示し、また、図２にＸＲＤチャートを示す。図
１においてＲｕは柱状結晶を保っており、６５０℃酸素
中の結晶化ではほとんど酸化を抑制できていることがわ
かる。また、図２において、結晶性のよいＢＬＴ膜が形
成されていることがわかる。図３に形成したキャパシタ
のＰ−Ｖ特性を示す。このように形成したＢＬＴ膜は２
Ｐｒ＝２５μＣ／ｃｍ2（ドライブ電圧５Ｖ）の良好な
特性を得ることができる。下部電極としてＲｕ、強誘電
体膜としてゾルゲル−ＢＬＴ原料を用いることにより、
６５０℃でＢＬＴ膜を結晶化するプロセスで、Ｒｕの酸
化がなく、良好な特性を持つ強誘電体キャパシタを形成
することが可能であることがわかる。
のＳｉＯ2膜を形成したＳｉ基板上にスパッタ法により
約１００nmのＲｕ膜を形成し、その上にゾルゲル−スピ
ンコート法により、強誘電体膜として、ＢＬＴ膜を形成
する。ここで、ＢＬＴ膜とは、ビスマス−ランタン−チ
タン系酸化物（Ｂｉ−Ｌａ−Ｔｉ−Ｏ）から構成された
膜のことである。形成に際しては、比率がＢｉ：Ｌａ：
Ｔｉ＝３.３５：０.７５：３.００のＢＬＴゾルゲル液
を上記基板に塗布し、１８０℃で乾燥後、４００〜５０
０℃酸素雰囲気中で仮焼成を行う。そして塗布から仮焼
成までのプロセスを２回繰り返し、約１５０nmの膜厚と
する。その後、ＢＬＴ膜の結晶化を６５０℃酸素中で１
０分間行い、さらにマスクスパッタにより２００μmφ
のＰｔ上部電極を形成する。上部電極形成後、さらに６
５０℃酸素中で１０分間２次アニールを行い、強誘電体
キャパシタを形成する。形成した膜の断面ＳＥＭ観察、
ＸＲＤによる結晶性評価、強誘電体の電気特性評価を行
った。図１に、形成したキャパシタの断面ＳＥＭ写真の
模写図を示し、また、図２にＸＲＤチャートを示す。図
１においてＲｕは柱状結晶を保っており、６５０℃酸素
中の結晶化ではほとんど酸化を抑制できていることがわ
かる。また、図２において、結晶性のよいＢＬＴ膜が形
成されていることがわかる。図３に形成したキャパシタ
のＰ−Ｖ特性を示す。このように形成したＢＬＴ膜は２
Ｐｒ＝２５μＣ／ｃｍ2（ドライブ電圧５Ｖ）の良好な
特性を得ることができる。下部電極としてＲｕ、強誘電
体膜としてゾルゲル−ＢＬＴ原料を用いることにより、
６５０℃でＢＬＴ膜を結晶化するプロセスで、Ｒｕの酸
化がなく、良好な特性を持つ強誘電体キャパシタを形成
することが可能であることがわかる。
【００２４】なお、強誘電体膜の材料及び形成法として
は、より低温で結晶化する材料及び形成法を用いること
が望ましい。形成法は上述のようなゾルゲル原料、或い
は、ＭＯＤ原料を用いたスピンコート法やＬＳＭＣＤ
法、スパッタ法、ＭＯＣＶＤ法のいずれでも良いが、Ｒ
ｕの酸化を抑制するため、室温或いは５００℃以下の比
較的低い温度で膜を堆積してから、６００℃以上の温度
で結晶化させるのが望ましい。
は、より低温で結晶化する材料及び形成法を用いること
が望ましい。形成法は上述のようなゾルゲル原料、或い
は、ＭＯＤ原料を用いたスピンコート法やＬＳＭＣＤ
法、スパッタ法、ＭＯＣＶＤ法のいずれでも良いが、Ｒ
ｕの酸化を抑制するため、室温或いは５００℃以下の比
較的低い温度で膜を堆積してから、６００℃以上の温度
で結晶化させるのが望ましい。
【００２５】また、強誘電体材料として、ビスマス−チ
タン系酸化物は比較的低温で結晶化し、C軸の配向度に
より分極量を制御することが可能である。特にＬａを添
加したＢｉ−Ｌａ−Ｔｉ−Ｏ（ＢＬＴ）で表記される酸
化物はより低温で結晶化することができ、ゾルゲル−ス
ピンコート法により６５０℃以下の温度でも結晶化が可
能である。さらに、Ｂｉと反応しやすいＰｔなどの電極
にくらべて、Ｒｕ電極上では不要な反応を抑えることが
できるため、ＢＬＴとＲｕ下部電極の組み合わせにより
良好な界面をもつＭＦＭ構造（金属／強誘電体／金属）
を形成することができる。そして、その強誘電特性とし
て良好な角形のＰ−Ｖヒステリシスを得ることができ
る。
タン系酸化物は比較的低温で結晶化し、C軸の配向度に
より分極量を制御することが可能である。特にＬａを添
加したＢｉ−Ｌａ−Ｔｉ−Ｏ（ＢＬＴ）で表記される酸
化物はより低温で結晶化することができ、ゾルゲル−ス
ピンコート法により６５０℃以下の温度でも結晶化が可
能である。さらに、Ｂｉと反応しやすいＰｔなどの電極
にくらべて、Ｒｕ電極上では不要な反応を抑えることが
できるため、ＢＬＴとＲｕ下部電極の組み合わせにより
良好な界面をもつＭＦＭ構造（金属／強誘電体／金属）
を形成することができる。そして、その強誘電特性とし
て良好な角形のＰ−Ｖヒステリシスを得ることができ
る。
【００２６】以上のように、本実施の形態においては、
強誘電体キャパシタの下部電極として金属Ｒｕを用いる
ことにより、強誘電体とマッチングがよく、下部電極の
微細加工に対応した選択性ドライエッチングを採用する
ことができ、微細加工が可能となり、高集積な強誘電体
メモリ形成の実現が可能となるという効果が得られる。
特に、ＭＦＭＩＳ−ＦＥＴ構造の強誘電体メモリにおけ
るゲート電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能である。また、当然のことな
がら、１Ｔ２Ｃ構造の強誘電体メモリにも応用が可能で
ある。
強誘電体キャパシタの下部電極として金属Ｒｕを用いる
ことにより、強誘電体とマッチングがよく、下部電極の
微細加工に対応した選択性ドライエッチングを採用する
ことができ、微細加工が可能となり、高集積な強誘電体
メモリ形成の実現が可能となるという効果が得られる。
特に、ＭＦＭＩＳ−ＦＥＴ構造の強誘電体メモリにおけ
るゲート電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能である。また、当然のことな
がら、１Ｔ２Ｃ構造の強誘電体メモリにも応用が可能で
ある。
【００２７】実施の形態２．本実施の形態においては、
表面に１００nmのＳｉＯ2膜を形成したＳｉ基板上にス
パッタ法により約１００nmのＲｕ膜を形成し、その上に
ゾルゲル−スピンコート法によりＰＺＴ膜を形成する。
ここで、ＰＺＴ膜とは、鉛−ジルコニウム−チタン系酸
化物（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ）から構成された膜のこと
である。形成に際しては、比率がＰｂ：Ｚｒ：Ｔｉ＝
１.１：０.５２：０.４８のＰＺＴゾルゲル液を上記基
板に塗布し、４００〜５００℃酸素雰囲気中で仮焼成を
行う。そして塗布から仮焼成までのプロセスを３回繰り
返し、約２００nmの膜厚とする。その後ＰＺＴ膜の結晶
化を６５０℃酸素中で１０分間行い、さらにマスクスパ
ッタにより２００μmφのＰｔ上部電極を形成する。上
部電極形成後、さらに６５０℃酸素中で１０分間２次ア
ニールを行い、強誘電体キャパシタを形成する。このよ
うにして形成した膜の強誘電体の強誘電特性評価を行っ
た。図４に形成したキャパシタのＰ−Ｖ特性を示す。こ
のように形成したＰＺＴ膜は２Ｐｒ＝２６μＣ/cm2（ド
ライブ電圧１０Ｖ）の強誘電特性を得ることができた。
下部電極としてＲｕ、強誘電体膜としてゾルゲル−ＰＺ
Ｔ原料を用いることにより、６５０℃でＰＺＴ膜を結晶
化するプロセスで、Ｒｕの酸化がなく、良好な特性を持
つ強誘電体キャパシタを形成することが可能であること
がわかる。
表面に１００nmのＳｉＯ2膜を形成したＳｉ基板上にス
パッタ法により約１００nmのＲｕ膜を形成し、その上に
ゾルゲル−スピンコート法によりＰＺＴ膜を形成する。
ここで、ＰＺＴ膜とは、鉛−ジルコニウム−チタン系酸
化物（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ）から構成された膜のこと
である。形成に際しては、比率がＰｂ：Ｚｒ：Ｔｉ＝
１.１：０.５２：０.４８のＰＺＴゾルゲル液を上記基
板に塗布し、４００〜５００℃酸素雰囲気中で仮焼成を
行う。そして塗布から仮焼成までのプロセスを３回繰り
返し、約２００nmの膜厚とする。その後ＰＺＴ膜の結晶
化を６５０℃酸素中で１０分間行い、さらにマスクスパ
ッタにより２００μmφのＰｔ上部電極を形成する。上
部電極形成後、さらに６５０℃酸素中で１０分間２次ア
ニールを行い、強誘電体キャパシタを形成する。このよ
うにして形成した膜の強誘電体の強誘電特性評価を行っ
た。図４に形成したキャパシタのＰ−Ｖ特性を示す。こ
のように形成したＰＺＴ膜は２Ｐｒ＝２６μＣ/cm2（ド
ライブ電圧１０Ｖ）の強誘電特性を得ることができた。
下部電極としてＲｕ、強誘電体膜としてゾルゲル−ＰＺ
Ｔ原料を用いることにより、６５０℃でＰＺＴ膜を結晶
化するプロセスで、Ｒｕの酸化がなく、良好な特性を持
つ強誘電体キャパシタを形成することが可能であること
がわかる。
【００２８】なお、強誘電体材料としてＰＺＴ膜をＲｕ
電極と組み合わせた場合、ＢＬＴほどの良好な角形をも
つＰ−Ｖヒステリシスを得ることはできないが、大きな
分極量をもつ強誘電特性を得ることができる。また、Ｐ
ｔ電極を用いた場合と異なり、良好な疲労特性を得るこ
とができる。
電極と組み合わせた場合、ＢＬＴほどの良好な角形をも
つＰ−Ｖヒステリシスを得ることはできないが、大きな
分極量をもつ強誘電特性を得ることができる。また、Ｐ
ｔ電極を用いた場合と異なり、良好な疲労特性を得るこ
とができる。
【００２９】以上のように、本実施の形態においても、
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極として金属Ｒｕを用いることによ
り、下部電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能となるという効果が得られ
る。
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極として金属Ｒｕを用いることによ
り、下部電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能となるという効果が得られ
る。
【００３０】実施の形態３．本実施の形態においては、
表面に１００nmのＳｉＯ2膜を形成したＳｉ基板上にス
パッタ法により約１００nmのＲｕ膜を形成し、その上に
ゾルゲル−スピンコート法によりＳＢＴ膜を形成する。
ここで、ＳＢＴ膜とは、ストロンチウム−ビスマス−タ
ンタル系酸化物（Ｓｒ−Ｂｉ−Ｔａ−Ｏ）から構成され
た膜のことである。形成に際しては、比率がＳｒ：Ｂ
ｉ：Ｔａ＝０.８：２.４：２.０のＳＢＴゾルゲル液を
上記基板に塗布し、１６０℃で乾燥後、４００〜５００
℃酸素雰囲気中で仮焼成を行う。そして塗布から仮焼成
までのプロセスを４回繰り返し、約１５０nmの膜厚とす
る。その後ＳＢＴ膜の結晶化を７００℃窒素中で３０分
間行い、さらにマスクスパッタにより２００μmφのＰ
ｔ上部電極を形成する。上部電極形成後、さらに７００
℃窒素中で３０分間２次アニールを行い、強誘電体キャ
パシタを形成する。形成した膜の強誘電特性評価を行っ
た。図５に形成したキャパシタのＰ−Ｖ特性を示す。こ
のように形成したＳＢＴ膜は２Ｐｒ＝４.４μＣ/cm2
（ドライブ電圧５Ｖ）の特性を得ることができた。下部
電極としてＲｕ、強誘電体膜としてゾルゲル−ＳＢＴ原
料を用いることにより、７００℃窒素中でＳＢＴ膜を結
晶化するプロセスで、Ｒｕの酸化がなく、良好な特性を
持つ強誘電体キャパシタを形成することが可能であるこ
とがわかる。
表面に１００nmのＳｉＯ2膜を形成したＳｉ基板上にス
パッタ法により約１００nmのＲｕ膜を形成し、その上に
ゾルゲル−スピンコート法によりＳＢＴ膜を形成する。
ここで、ＳＢＴ膜とは、ストロンチウム−ビスマス−タ
ンタル系酸化物（Ｓｒ−Ｂｉ−Ｔａ−Ｏ）から構成され
た膜のことである。形成に際しては、比率がＳｒ：Ｂ
ｉ：Ｔａ＝０.８：２.４：２.０のＳＢＴゾルゲル液を
上記基板に塗布し、１６０℃で乾燥後、４００〜５００
℃酸素雰囲気中で仮焼成を行う。そして塗布から仮焼成
までのプロセスを４回繰り返し、約１５０nmの膜厚とす
る。その後ＳＢＴ膜の結晶化を７００℃窒素中で３０分
間行い、さらにマスクスパッタにより２００μmφのＰ
ｔ上部電極を形成する。上部電極形成後、さらに７００
℃窒素中で３０分間２次アニールを行い、強誘電体キャ
パシタを形成する。形成した膜の強誘電特性評価を行っ
た。図５に形成したキャパシタのＰ−Ｖ特性を示す。こ
のように形成したＳＢＴ膜は２Ｐｒ＝４.４μＣ/cm2
（ドライブ電圧５Ｖ）の特性を得ることができた。下部
電極としてＲｕ、強誘電体膜としてゾルゲル−ＳＢＴ原
料を用いることにより、７００℃窒素中でＳＢＴ膜を結
晶化するプロセスで、Ｒｕの酸化がなく、良好な特性を
持つ強誘電体キャパシタを形成することが可能であるこ
とがわかる。
【００３１】なお、強誘電体材料として、ＳＢＴ膜を用
いた場合は、ＳＢＴの結晶化温度が高いため、酸素中で
の結晶化ではＲｕが酸化されない温度でＳＢＴ膜を結晶
化することは困難である。ただし、窒素雰囲気中など、
無酸素雰囲気で結晶化を行うことにより７００℃程度の
温度までＲｕ電極の酸化、及び、強誘電体と電極との相
互拡散は抑制され、強誘電体膜の結晶化が可能となる。
Ｒｕの酸化を抑制できる酸素濃度は、１０％以下である
ことが望ましい。
いた場合は、ＳＢＴの結晶化温度が高いため、酸素中で
の結晶化ではＲｕが酸化されない温度でＳＢＴ膜を結晶
化することは困難である。ただし、窒素雰囲気中など、
無酸素雰囲気で結晶化を行うことにより７００℃程度の
温度までＲｕ電極の酸化、及び、強誘電体と電極との相
互拡散は抑制され、強誘電体膜の結晶化が可能となる。
Ｒｕの酸化を抑制できる酸素濃度は、１０％以下である
ことが望ましい。
【００３２】以上のように、本実施の形態においても、
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極として金属Ｒｕを用いることによ
り、下部電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能となるという効果が得られ
る。
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極として金属Ｒｕを用いることによ
り、下部電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能となるという効果が得られ
る。
【００３３】実施の形態４．本実施の形態においては、
表面に１００nmのＳｉＯ2膜を形成したＳｉ基板上にス
パッタ法によりＲｕ：Ｐｔ＝１：１のＲｕ−Ｐｔ合金膜
１００nmを形成し、その上にゾルゲル−スピンコート法
によりＢＬＴ膜を形成する。形成に際しては、ＢＬＴゾ
ルゲル液を上記基板に塗布し、１８０℃で乾燥後、４０
０〜５００℃酸素雰囲気中で仮焼成を行う。そして塗布
から仮焼成までのプロセスを２回繰り返し、約１５０nm
の膜厚とする。その後ＢＬＴ膜の結晶化を６５０℃酸素
中で１０分間行い、さらにマスクスパッタにより２００
μmφのＰｔ上部電極を形成する。上部電極形成後、さ
らに６５０℃酸素中で１０分間２次アニールを行い、強
誘電体キャパシタを形成する。形成した膜の強誘電体の
電気特性評価を行った。図６に形成したキャパシタのＰ
−Ｖ特性を示す。このように形成したＢＬＴ膜は２Ｐｒ
＝２０μＣ/cm2（ドライブ電圧５Ｖ）の良好な特性を得
ることができた。下部電極としてＲｕとＰｔの合金、強
誘電体膜としてゾルゲル−ＢＬＴ原料を用いることによ
り、６５０℃でＢＬＴ膜を結晶化するプロセスで、Ｒｕ
−Ｐｔ合金電極の酸化がなく、良好な特性を持つ強誘電
体キャパシタを形成することが可能であることがわか
る。
表面に１００nmのＳｉＯ2膜を形成したＳｉ基板上にス
パッタ法によりＲｕ：Ｐｔ＝１：１のＲｕ−Ｐｔ合金膜
１００nmを形成し、その上にゾルゲル−スピンコート法
によりＢＬＴ膜を形成する。形成に際しては、ＢＬＴゾ
ルゲル液を上記基板に塗布し、１８０℃で乾燥後、４０
０〜５００℃酸素雰囲気中で仮焼成を行う。そして塗布
から仮焼成までのプロセスを２回繰り返し、約１５０nm
の膜厚とする。その後ＢＬＴ膜の結晶化を６５０℃酸素
中で１０分間行い、さらにマスクスパッタにより２００
μmφのＰｔ上部電極を形成する。上部電極形成後、さ
らに６５０℃酸素中で１０分間２次アニールを行い、強
誘電体キャパシタを形成する。形成した膜の強誘電体の
電気特性評価を行った。図６に形成したキャパシタのＰ
−Ｖ特性を示す。このように形成したＢＬＴ膜は２Ｐｒ
＝２０μＣ/cm2（ドライブ電圧５Ｖ）の良好な特性を得
ることができた。下部電極としてＲｕとＰｔの合金、強
誘電体膜としてゾルゲル−ＢＬＴ原料を用いることによ
り、６５０℃でＢＬＴ膜を結晶化するプロセスで、Ｒｕ
−Ｐｔ合金電極の酸化がなく、良好な特性を持つ強誘電
体キャパシタを形成することが可能であることがわか
る。
【００３４】以上のように、本実施の形態においても、
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極としてＲｕ−Ｐｔ合金を用いること
により、下部電極の微細加工が可能となり、高集積な誘
電体メモリ形成の実現が可能となるという効果が得られ
る。さらに、合金Ｒｕ−Ｐｔを下部電極とし、金属Ｐｔ
を上部電極として用いる本実施の形態における強誘電体
キャパシタは、電極／強誘電体／電極構成を有するいず
れの強誘電体メモリにも適用することができる。また、
Ｒｕの純金属でなくても、ＲｕとＰｔの合金であった場
合、エッチングレートが低下するなどの効果はあるが、
エッチングは可能であり、同様の効果を得ることができ
る。
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極としてＲｕ−Ｐｔ合金を用いること
により、下部電極の微細加工が可能となり、高集積な誘
電体メモリ形成の実現が可能となるという効果が得られ
る。さらに、合金Ｒｕ−Ｐｔを下部電極とし、金属Ｐｔ
を上部電極として用いる本実施の形態における強誘電体
キャパシタは、電極／強誘電体／電極構成を有するいず
れの強誘電体メモリにも適用することができる。また、
Ｒｕの純金属でなくても、ＲｕとＰｔの合金であった場
合、エッチングレートが低下するなどの効果はあるが、
エッチングは可能であり、同様の効果を得ることができ
る。
【００３５】実施の形態５．表面に１００nmのＳｉＯ2
膜を形成したＳｉ基板上にスパッタ法によりＲｕ：Ｉｒ
＝１：１のＲｕ−Ｉｒ合金膜１００nmを形成し、その上
にゾルゲル−スピンコート法によりＢＬＴ膜を形成す
る。形成に際しては、ＢＬＴゾルゲル液を上記基板に塗
布し、１８０℃で乾燥後、４００〜５００℃酸素雰囲気
中で仮焼成を行う。そして塗布から仮焼成までのプロセ
スを２回繰り返し、約１５０nmの膜厚とする。その後Ｂ
ＬＴ膜の結晶化を６５０℃酸素中で１０分間行い、さら
にマスクスパッタにより２００μmφのＰｔ上部電極を
形成する。上部電極形成後、さらに６５０℃酸素中で１
０分間２次アニールを行い、強誘電体キャパシタを形成
する。形成した膜の強誘電体の電気特性評価を行った。
図７に形成したキャパシタのＰ−Ｖ特性を示す。このよ
うに形成したＢＬＴ膜は２Ｐｒ＝２２μＣ/cm2（ドライ
ブ電圧５Ｖ）の良好な特性を得ることができた。下部電
極としてＲｕとＰｔの合金、強誘電体膜としてゾルゲル
−ＢＬＴ原料を用いることにより、６５０℃でＢＬＴ膜
を結晶化するプロセスで、Ｒｕ−Ｉｒ合金電極の酸化が
なく、良好な特性を持つ強誘電体キャパシタを形成する
ことが可能であることがわかる。
膜を形成したＳｉ基板上にスパッタ法によりＲｕ：Ｉｒ
＝１：１のＲｕ−Ｉｒ合金膜１００nmを形成し、その上
にゾルゲル−スピンコート法によりＢＬＴ膜を形成す
る。形成に際しては、ＢＬＴゾルゲル液を上記基板に塗
布し、１８０℃で乾燥後、４００〜５００℃酸素雰囲気
中で仮焼成を行う。そして塗布から仮焼成までのプロセ
スを２回繰り返し、約１５０nmの膜厚とする。その後Ｂ
ＬＴ膜の結晶化を６５０℃酸素中で１０分間行い、さら
にマスクスパッタにより２００μmφのＰｔ上部電極を
形成する。上部電極形成後、さらに６５０℃酸素中で１
０分間２次アニールを行い、強誘電体キャパシタを形成
する。形成した膜の強誘電体の電気特性評価を行った。
図７に形成したキャパシタのＰ−Ｖ特性を示す。このよ
うに形成したＢＬＴ膜は２Ｐｒ＝２２μＣ/cm2（ドライ
ブ電圧５Ｖ）の良好な特性を得ることができた。下部電
極としてＲｕとＰｔの合金、強誘電体膜としてゾルゲル
−ＢＬＴ原料を用いることにより、６５０℃でＢＬＴ膜
を結晶化するプロセスで、Ｒｕ−Ｉｒ合金電極の酸化が
なく、良好な特性を持つ強誘電体キャパシタを形成する
ことが可能であることがわかる。
【００３６】以上のように、本実施の形態においても、
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極としてＲｕ−Ｉｒ合金を用いること
により、下部電極の微細加工が可能となり、高集積な誘
電体メモリ形成の実現が可能となるという効果が得られ
る。さらに、合金Ｒｕ−Ｉｒを下部電極とし、金属Ｐｔ
を上部電極として用いる本実施の形態における強誘電体
キャパシタは、電極／強誘電体／電極構成を有するいず
れの強誘電体メモリにも適用することができる。また、
Ｒｕの純金属でなくても、ＲｕとＩｒの合金であった場
合、エッチングレートが低下するなどの効果はあるが、
エッチングは可能であり、同様の効果を得ることができ
る。
上述の実施の形態１と同様の効果が得られ、強誘電体キ
ャパシタの下部電極としてＲｕ−Ｉｒ合金を用いること
により、下部電極の微細加工が可能となり、高集積な誘
電体メモリ形成の実現が可能となるという効果が得られ
る。さらに、合金Ｒｕ−Ｉｒを下部電極とし、金属Ｐｔ
を上部電極として用いる本実施の形態における強誘電体
キャパシタは、電極／強誘電体／電極構成を有するいず
れの強誘電体メモリにも適用することができる。また、
Ｒｕの純金属でなくても、ＲｕとＩｒの合金であった場
合、エッチングレートが低下するなどの効果はあるが、
エッチングは可能であり、同様の効果を得ることができ
る。
【００３７】実施の形態６．以下のように、チャンネル
長５μｍ、チャンネル幅５０μｍのＭＦＭＩＳ構造を形
成し、特性を評価する。図８に本実施の形態におけるＭ
ＦＭＩＳ−ＦＥＴの製造方法を示す。まず、図８（ａ）
に示すように、シリコン基板１上に、ＳｉＯ 2ゲート絶
縁膜６を形成する。その後、ゲート電極として、ＣＶＤ
法によりＲｕ電極５を形成した。さらにＳｉＯ2膜を形
成し、フォトレジストを用いて加工して電極用エッチン
グマスク９とする。そして、図８（ｂ）に示すように、
それをマスクとして、Ｏ2＋Ｃｌ2をエッチングガスとし
たドライエッチングによりゲートＲｕ電極５を電極形状
に加工する。さらにイオン注入を行い、ソース領域２、
ドレイン領域３を形成する。その後、図８（ｃ）に示す
ように、ゲートＲｕ電極５を完全に覆うようにＳｉＯ2
膜１０を形成し、図８（ｄ）に示すように、化学機械ポ
リッシング法（ＣＭＰ）によりＳｉＯ2除去、ゲートＲ
ｕ電極上部の露出、及び、表面の平坦化を行う。そし
て、図８（ｅ）に示すように、平坦化された下地上にＢ
ＬＴ−ゾルゲル液をスピンコート法により塗布し、６５
０℃酸素中で結晶化を行い、強誘電体膜４とする。そし
てＲｕの上部電極７を形成してＭＦＭＩＳ構造とする。
さらにＳｉＯ2膜を形成し、フォトレジストを用いて加
工し、電極用エッチングマスク１１とする。そして、そ
れをマスクとしてＯ2＋Ｃｌ2をエッチングガスとしたド
ライエッチングにより、図８（ｆ）に示すように、上部
Ｒｕ電極７を電極形状に加工する。エッチングマスク１
１の除去はゲート電極の場合と同様に、ＳｉＯ2膜１２
を形成してＣＭＰにより電極７上部を露出させる。最後
にＡｌにより配線及びパッド（図示せず）を形成する。
形成したＭＦＭＩＳトランジスタをゲートに電圧を印加
しながら強誘電体にＯＮ、ＯＦＦを書き込み、最適なゲ
ート電圧に保ってドレイン電流を測定したところ、ＯＮ
−ＯＦＦ比として約２×１０4のドレイン電流比が得ら
れた。
長５μｍ、チャンネル幅５０μｍのＭＦＭＩＳ構造を形
成し、特性を評価する。図８に本実施の形態におけるＭ
ＦＭＩＳ−ＦＥＴの製造方法を示す。まず、図８（ａ）
に示すように、シリコン基板１上に、ＳｉＯ 2ゲート絶
縁膜６を形成する。その後、ゲート電極として、ＣＶＤ
法によりＲｕ電極５を形成した。さらにＳｉＯ2膜を形
成し、フォトレジストを用いて加工して電極用エッチン
グマスク９とする。そして、図８（ｂ）に示すように、
それをマスクとして、Ｏ2＋Ｃｌ2をエッチングガスとし
たドライエッチングによりゲートＲｕ電極５を電極形状
に加工する。さらにイオン注入を行い、ソース領域２、
ドレイン領域３を形成する。その後、図８（ｃ）に示す
ように、ゲートＲｕ電極５を完全に覆うようにＳｉＯ2
膜１０を形成し、図８（ｄ）に示すように、化学機械ポ
リッシング法（ＣＭＰ）によりＳｉＯ2除去、ゲートＲ
ｕ電極上部の露出、及び、表面の平坦化を行う。そし
て、図８（ｅ）に示すように、平坦化された下地上にＢ
ＬＴ−ゾルゲル液をスピンコート法により塗布し、６５
０℃酸素中で結晶化を行い、強誘電体膜４とする。そし
てＲｕの上部電極７を形成してＭＦＭＩＳ構造とする。
さらにＳｉＯ2膜を形成し、フォトレジストを用いて加
工し、電極用エッチングマスク１１とする。そして、そ
れをマスクとしてＯ2＋Ｃｌ2をエッチングガスとしたド
ライエッチングにより、図８（ｆ）に示すように、上部
Ｒｕ電極７を電極形状に加工する。エッチングマスク１
１の除去はゲート電極の場合と同様に、ＳｉＯ2膜１２
を形成してＣＭＰにより電極７上部を露出させる。最後
にＡｌにより配線及びパッド（図示せず）を形成する。
形成したＭＦＭＩＳトランジスタをゲートに電圧を印加
しながら強誘電体にＯＮ、ＯＦＦを書き込み、最適なゲ
ート電圧に保ってドレイン電流を測定したところ、ＯＮ
−ＯＦＦ比として約２×１０4のドレイン電流比が得ら
れた。
【００３８】なお、強誘電体膜の膜厚バラツキが強誘電
特性やリーク電流特性に大きく影響するため、ゾルゲル
法やＭＯＤ法を用いて強誘電体を形成する場合や、１Ｔ
２Ｃ構造のような積層構造により下地の凹凸が生じやす
い場合にはその下地を平坦化する必要がある。よって、
ゲート電極が絶縁膜中に埋め込まれた構造で、ゲート電
極の上部と絶縁膜の上部が同一平面にあることが必要と
なる。
特性やリーク電流特性に大きく影響するため、ゾルゲル
法やＭＯＤ法を用いて強誘電体を形成する場合や、１Ｔ
２Ｃ構造のような積層構造により下地の凹凸が生じやす
い場合にはその下地を平坦化する必要がある。よって、
ゲート電極が絶縁膜中に埋め込まれた構造で、ゲート電
極の上部と絶縁膜の上部が同一平面にあることが必要と
なる。
【００３９】上記ゲート電極を埋め込む絶縁膜として、
従来の半導体プロセスで用いられるＳｉＯ2，ＳｉＮ，
Ｔａ2Ｏ5のいずれかを用いることにより、新規のプロセ
スを導入することなく上記構造を実現することができ
る。
従来の半導体プロセスで用いられるＳｉＯ2，ＳｉＮ，
Ｔａ2Ｏ5のいずれかを用いることにより、新規のプロセ
スを導入することなく上記構造を実現することができ
る。
【００４０】また、強誘電体膜としてストロンチウム−
ビスマス−タンタル系酸化物（ＳＢＴ），鉛−ジルコニ
ウム−チタン系酸化物（ＰＺＴ），ビスマス−チタン系
酸化物（ＢＩＴ），ビスマス−ランタン−チタン系酸化
物（ＢＬＴ）等を使用する場合、ゲート電極を埋め込む
絶縁膜としてそれらの強誘電体と同じ材料、或いは、そ
れらの構成元素：Ｓｒ、Ｂｉ、Ｔａ、Ｐｂ、Ｚｒ、Ｔｉ
などを含む材料を用いることにより、その上に形成する
強誘電体膜とマッチングが良好な絶縁膜とし、強誘電特
性を向上、或いは安定化させることができる。
ビスマス−タンタル系酸化物（ＳＢＴ），鉛−ジルコニ
ウム−チタン系酸化物（ＰＺＴ），ビスマス−チタン系
酸化物（ＢＩＴ），ビスマス−ランタン−チタン系酸化
物（ＢＬＴ）等を使用する場合、ゲート電極を埋め込む
絶縁膜としてそれらの強誘電体と同じ材料、或いは、そ
れらの構成元素：Ｓｒ、Ｂｉ、Ｔａ、Ｐｂ、Ｚｒ、Ｔｉ
などを含む材料を用いることにより、その上に形成する
強誘電体膜とマッチングが良好な絶縁膜とし、強誘電特
性を向上、或いは安定化させることができる。
【００４１】なお、上述の１Ｔ２Ｃ型メモリのような強
誘電体の積層構造を形成する場合には、１層目の導電体
膜（上部電極）形成・加工後、１層目の強誘電体膜形成
前と同様に、絶縁膜を形成してＣＭＰで平坦化すること
により、平坦化された下地上に２層目の強誘電体膜を形
成する事が可能となる。また、電極の加工にＳｉＯ2エ
ッチングマスクを用いたが、Ｒｕが薄く、集積度が比較
的低い場合には、レジストをマスクとして電極を加工す
ることが可能である。その場合には工程は大幅に短縮で
きる。
誘電体の積層構造を形成する場合には、１層目の導電体
膜（上部電極）形成・加工後、１層目の強誘電体膜形成
前と同様に、絶縁膜を形成してＣＭＰで平坦化すること
により、平坦化された下地上に２層目の強誘電体膜を形
成する事が可能となる。また、電極の加工にＳｉＯ2エ
ッチングマスクを用いたが、Ｒｕが薄く、集積度が比較
的低い場合には、レジストをマスクとして電極を加工す
ることが可能である。その場合には工程は大幅に短縮で
きる。
【００４２】また、上述の説明においては、純金属のＲ
ｕを用いてゲート電極を形成する例について説明した
が、ゲート電極のエッチングガスとして上述のＯ2Ｃｌ2
等のＯ 2含有ガスを用いることにより、ゲート電極とし
て用いる純金属Ｒｕの他に、ＲｕとＰｔ或いはＲｕとＩ
ｒの合金等のエッチングを容易に行うことができ、しか
もゲート酸化膜をエッチストップ層とすることが可能と
なる。
ｕを用いてゲート電極を形成する例について説明した
が、ゲート電極のエッチングガスとして上述のＯ2Ｃｌ2
等のＯ 2含有ガスを用いることにより、ゲート電極とし
て用いる純金属Ｒｕの他に、ＲｕとＰｔ或いはＲｕとＩ
ｒの合金等のエッチングを容易に行うことができ、しか
もゲート酸化膜をエッチストップ層とすることが可能と
なる。
【００４３】上記ゲート電極用エッチングマスクとして
ＳｉＯ2等、酸素でエッチングされない絶縁膜を用いる
ことにより、Ｏ2中でのゲート電極のエッチングを可能
とすることができる。
ＳｉＯ2等、酸素でエッチングされない絶縁膜を用いる
ことにより、Ｏ2中でのゲート電極のエッチングを可能
とすることができる。
【００４４】また、ゲート電極をスパッタリング法等の
プラズマを利用した成膜法によって形成した場合、ゲー
ト絶縁膜及びトランジスタにプラズマダメージを与える
おそれがある。ゲート電極の形成法としてＣＶＤ法を用
いることにより、ゲート絶縁膜及びトランジスタにダメ
ージを与えないゲート電極を形成することができる。
プラズマを利用した成膜法によって形成した場合、ゲー
ト絶縁膜及びトランジスタにプラズマダメージを与える
おそれがある。ゲート電極の形成法としてＣＶＤ法を用
いることにより、ゲート絶縁膜及びトランジスタにダメ
ージを与えないゲート電極を形成することができる。
【００４５】以上のように、本実施の形態においては、
強誘電体キャパシタの下部電極として金属Ｒｕを用いる
ことにより、強誘電体とマッチングがよく、下部電極の
微細加工に対応した選択性ドライエッチングを採用する
ことができ、微細加工が可能となり、高集積な強誘電体
メモリを構成する半導体装置を製造することが可能とな
るという効果が得られる。
強誘電体キャパシタの下部電極として金属Ｒｕを用いる
ことにより、強誘電体とマッチングがよく、下部電極の
微細加工に対応した選択性ドライエッチングを採用する
ことができ、微細加工が可能となり、高集積な強誘電体
メモリを構成する半導体装置を製造することが可能とな
るという効果が得られる。
【００４６】実施の形態７．図９のようにチャンネル長
５μｍ、チャンネル幅５０μｍのＭＦＭＩＳ構造を形成
し、特性を評価する。まずはじめに、図９（ａ）に示す
ように、シリコン基板１上に、ゲート絶縁膜６、ポリシ
リコンを形成し、パターニングしてダミーゲート電極１
３を形成した。そしてイオン注入を行い、トランジスタ
のソース領域２およびドレイン電極３を形成する。その
後、図９（ｂ）に示すように、ダミーゲート電極１３を
完全に覆うようにＳｉＯ2膜１０を形成し、化学機械ポ
リッシング法（ＣＭＰ）により、図９（ｃ）に示すよう
に、ＳｉＯ2除去、ダミーゲート電極１３上部の露出、
及び、表面の平坦化を行う。そして、図９（ｄ）に示す
ように、ダミーゲート電極１３を除去し、図９（ｅ）に
示すように、ＣＶＤ法によりＲｕのゲート電極５を形成
する。再度ＣＭＰを行うことにより、図９（ｆ）に示す
ように、ゲートＲｕ電極５上部の露出、表面の平坦化を
行う。そして平坦化された下地上にＢＬＴ−ゾルゲル液
をスピンコート法により塗布し、６５０℃酸素中で結晶
化を行い、強誘電体膜４とする。そしてＲｕの上部電極
７を形成してＭＦＭＩＳ構造とする。さらにＳｉＯ2膜
を形成し、フォトレジストを用いて加工し、電極用エッ
チングマスクとした。それをマスクとしてＯ2＋Ｃｌ2を
エッチングガスとしたドライエッチングにより上部Ｒｕ
電極７を電極形状に加工した。エッチングマスクの除去
は、ゲート電極の場合と同様に、ＳｉＯ2膜を形成して
ＣＭＰにより電極上部を露出させる。以上の行程により
ＭＦＭＩＳ構造を形成する。形成したＭＦＭＩＳトラン
ジスタをゲートに電圧を印加しながら強誘電体にＯＮ、
ＯＦＦを書き込み、最適なゲート電圧に保ってドレイン
電流を測定したところ、ＯＮ−ＯＦＦ比として約１×１
０4のドレイン電流比が得られた。
５μｍ、チャンネル幅５０μｍのＭＦＭＩＳ構造を形成
し、特性を評価する。まずはじめに、図９（ａ）に示す
ように、シリコン基板１上に、ゲート絶縁膜６、ポリシ
リコンを形成し、パターニングしてダミーゲート電極１
３を形成した。そしてイオン注入を行い、トランジスタ
のソース領域２およびドレイン電極３を形成する。その
後、図９（ｂ）に示すように、ダミーゲート電極１３を
完全に覆うようにＳｉＯ2膜１０を形成し、化学機械ポ
リッシング法（ＣＭＰ）により、図９（ｃ）に示すよう
に、ＳｉＯ2除去、ダミーゲート電極１３上部の露出、
及び、表面の平坦化を行う。そして、図９（ｄ）に示す
ように、ダミーゲート電極１３を除去し、図９（ｅ）に
示すように、ＣＶＤ法によりＲｕのゲート電極５を形成
する。再度ＣＭＰを行うことにより、図９（ｆ）に示す
ように、ゲートＲｕ電極５上部の露出、表面の平坦化を
行う。そして平坦化された下地上にＢＬＴ−ゾルゲル液
をスピンコート法により塗布し、６５０℃酸素中で結晶
化を行い、強誘電体膜４とする。そしてＲｕの上部電極
７を形成してＭＦＭＩＳ構造とする。さらにＳｉＯ2膜
を形成し、フォトレジストを用いて加工し、電極用エッ
チングマスクとした。それをマスクとしてＯ2＋Ｃｌ2を
エッチングガスとしたドライエッチングにより上部Ｒｕ
電極７を電極形状に加工した。エッチングマスクの除去
は、ゲート電極の場合と同様に、ＳｉＯ2膜を形成して
ＣＭＰにより電極上部を露出させる。以上の行程により
ＭＦＭＩＳ構造を形成する。形成したＭＦＭＩＳトラン
ジスタをゲートに電圧を印加しながら強誘電体にＯＮ、
ＯＦＦを書き込み、最適なゲート電圧に保ってドレイン
電流を測定したところ、ＯＮ−ＯＦＦ比として約１×１
０4のドレイン電流比が得られた。
【００４７】以上のように、本実施の形態においても、
上述の実施の形態６と同様に、強誘電体キャパシタの下
部電極として金属Ｒｕを用いることにより、強誘電体と
マッチングがよく、下部電極の微細加工に対応した選択
性ドライエッチングを採用することができて微細加工が
可能となり、高集積な強誘電体メモリを構成する半導体
装置を製造することが可能となるという効果が得られ
る。
上述の実施の形態６と同様に、強誘電体キャパシタの下
部電極として金属Ｒｕを用いることにより、強誘電体と
マッチングがよく、下部電極の微細加工に対応した選択
性ドライエッチングを採用することができて微細加工が
可能となり、高集積な強誘電体メモリを構成する半導体
装置を製造することが可能となるという効果が得られ
る。
【００４８】
【発明の効果】この発明は、強誘電体キャパシタとトラ
ンジスタを組み合わせることによりメモリ機能を有する
半導体装置であって、強誘電体キャパシタの電極として
金属Ｒｕ或いはＲｕを含む合金を用いる半導体装置であ
るので、電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能となるという効果が得られ
る。
ンジスタを組み合わせることによりメモリ機能を有する
半導体装置であって、強誘電体キャパシタの電極として
金属Ｒｕ或いはＲｕを含む合金を用いる半導体装置であ
るので、電極の微細加工が可能となり、高集積な強誘電
体メモリ形成の実現が可能となるという効果が得られ
る。
【００４９】また、半導体装置が、ゲート絶縁膜上に強
誘電体キャパシタを形成することによりメモリ機能を有
する電界効果型トランジスタであるので、ゲート電極の
微細加工が可能となり、高集積な強誘電体メモリ形成の
実現が可能となるという効果が得られる。
誘電体キャパシタを形成することによりメモリ機能を有
する電界効果型トランジスタであるので、ゲート電極の
微細加工が可能となり、高集積な強誘電体メモリ形成の
実現が可能となるという効果が得られる。
【００５０】また、強誘電体キャパシタの下部電極或い
はゲート電極が、ＲｕとＩｒとの合金或いはＲｕとＰｔ
との合金から構成されているので、電極の微細加工が可
能となり、高集積な強誘電体メモリ形成の実現が可能と
なるという効果が得られる。
はゲート電極が、ＲｕとＩｒとの合金或いはＲｕとＰｔ
との合金から構成されているので、電極の微細加工が可
能となり、高集積な強誘電体メモリ形成の実現が可能と
なるという効果が得られる。
【００５１】また、強誘電体として、ビスマス−ランタ
ン−チタン系酸化物、鉛−ジルコニウム−チタン系酸化
物、ストロンチウム−ビスマス−タンタル系酸化物から
構成される酸化物薄膜のいずれかを用いるようにしたの
で、Ｒｕ電極と組み合わせて、おおきな分極量をもつ強
誘電特性を得ることができる。
ン−チタン系酸化物、鉛−ジルコニウム−チタン系酸化
物、ストロンチウム−ビスマス−タンタル系酸化物から
構成される酸化物薄膜のいずれかを用いるようにしたの
で、Ｒｕ電極と組み合わせて、おおきな分極量をもつ強
誘電特性を得ることができる。
【００５２】また、ゲート電極が絶縁膜中に埋め込まれ
た構造で、上記ゲート電極の上部と上記絶縁膜の上部が
同一平面にあるので、強誘電特性やリーク電流特性にお
おきな影響を及ぼす強誘電体膜の膜厚バラツキの発生を
抑えることができる。
た構造で、上記ゲート電極の上部と上記絶縁膜の上部が
同一平面にあるので、強誘電特性やリーク電流特性にお
おきな影響を及ぼす強誘電体膜の膜厚バラツキの発生を
抑えることができる。
【００５３】また、この発明は、強誘電体キャパシタと
トランジスタを組み合わせることによりメモリ機能を有
する半導体装置の製造方法であって、強誘電体キャパシ
タの電極として金属Ｒｕ或いはＲｕを含む合金を用いる
半導体装置の製造方法であるので、電極の微細加工が可
能となり、高集積な強誘電体メモリ形成の実現が可能と
なるという効果が得られる。
トランジスタを組み合わせることによりメモリ機能を有
する半導体装置の製造方法であって、強誘電体キャパシ
タの電極として金属Ｒｕ或いはＲｕを含む合金を用いる
半導体装置の製造方法であるので、電極の微細加工が可
能となり、高集積な強誘電体メモリ形成の実現が可能と
なるという効果が得られる。
【００５４】また、シリコン基板上に、ゲート絶縁膜、
ゲート電極、電極用エッチングマスクの順で堆積するス
テップと、レジストを用いて電極用エッチングマスクを
加工し、それをマスクとしてゲート電極をドライエッチ
ングにより加工するステップと、絶縁膜を形成し、化学
機械ポリッシング法により絶縁膜及び電極用エッチング
マスクを除去してゲート電極を露出させるとともに強誘
電体膜形成下地の平坦化を行うステップと、強誘電体
膜、上部電極の順で膜形成をおこなうステップとを備え
ているので、電極の微細加工が可能となり、高集積な強
誘電体メモリ形成の実現が可能となるという効果が得ら
れる。
ゲート電極、電極用エッチングマスクの順で堆積するス
テップと、レジストを用いて電極用エッチングマスクを
加工し、それをマスクとしてゲート電極をドライエッチ
ングにより加工するステップと、絶縁膜を形成し、化学
機械ポリッシング法により絶縁膜及び電極用エッチング
マスクを除去してゲート電極を露出させるとともに強誘
電体膜形成下地の平坦化を行うステップと、強誘電体
膜、上部電極の順で膜形成をおこなうステップとを備え
ているので、電極の微細加工が可能となり、高集積な強
誘電体メモリ形成の実現が可能となるという効果が得ら
れる。
【００５５】また、強誘電体膜の形成法として、室温或
いは５００℃以下の温度で膜を堆積し、６００℃以上の
温度で結晶化させるので、Ｒｕ電極の酸化を抑制するこ
とができる。
いは５００℃以下の温度で膜を堆積し、６００℃以上の
温度で結晶化させるので、Ｒｕ電極の酸化を抑制するこ
とができる。
【００５６】また、無酸素雰囲気或いは１０％以下の酸
素分圧で上記強誘電体の結晶化を行うようにしたので、
Ｒｕの酸化を抑制できる。
素分圧で上記強誘電体の結晶化を行うようにしたので、
Ｒｕの酸化を抑制できる。
【００５７】また、シリコン基板上にゲート絶縁膜を形
成し、その上にダミーゲートを形成した後、ダミーゲー
トを除去し、下部電極或いはゲート電極を形成し、さら
にＣＭＰにより表面を平坦し、強誘電体膜、電極の順で
膜形成を行うようにしたので、電極の微細加工が可能と
なり、高集積な強誘電体メモリ形成の実現が可能となる
という効果が得られる。
成し、その上にダミーゲートを形成した後、ダミーゲー
トを除去し、下部電極或いはゲート電極を形成し、さら
にＣＭＰにより表面を平坦し、強誘電体膜、電極の順で
膜形成を行うようにしたので、電極の微細加工が可能と
なり、高集積な強誘電体メモリ形成の実現が可能となる
という効果が得られる。
【００５８】また、有機金属化学気相堆積法（ＭＯＣＶ
Ｄ）法によりゲート電極を形成するので、トランジスタ
の動作が安定し、高信頼性の強誘電体メモリ形成の実現
が可能となるという効果が得られる。
Ｄ）法によりゲート電極を形成するので、トランジスタ
の動作が安定し、高信頼性の強誘電体メモリ形成の実現
が可能となるという効果が得られる。
【図１】 本発明の実施の形態１による半導体装置にお
けるＲｕ電極上に形成したＢＬＴ膜のＳＥＭ観察の説明
図である。
けるＲｕ電極上に形成したＢＬＴ膜のＳＥＭ観察の説明
図である。
【図２】 本発明の実施の形態１による半導体装置にお
けるＲｕ電極上に形成したＢＬＴ膜のＸＲＤチャートを
示した説明図である。
けるＲｕ電極上に形成したＢＬＴ膜のＸＲＤチャートを
示した説明図である。
【図３】 本発明の実施の形態１による半導体装置にお
けるＲｕ電極上に形成したＢＬＴ膜の強誘電特性を示し
た説明図である。
けるＲｕ電極上に形成したＢＬＴ膜の強誘電特性を示し
た説明図である。
【図４】 本発明の実施の形態２による半導体装置にお
けるＲｕ電極上に形成したＰＺＴ膜の強誘電特性を示し
た説明図である。
けるＲｕ電極上に形成したＰＺＴ膜の強誘電特性を示し
た説明図である。
【図５】 本発明の実施の形態３による半導体装置にお
けるＲｕ電極上に形成したＳＢＴ膜の強誘電特性を示し
た説明図である。
けるＲｕ電極上に形成したＳＢＴ膜の強誘電特性を示し
た説明図である。
【図６】 本発明の実施の形態４による半導体装置にお
けるＲｕ／Ｐｔ電極上に形成したＢＬＴ膜の強誘電特性
を示した説明図である。
けるＲｕ／Ｐｔ電極上に形成したＢＬＴ膜の強誘電特性
を示した説明図である。
【図７】 本発明の実施の形態５による半導体装置にお
けるＲｕ／Ｉｒ電極上に形成したＢＬＴ膜の強誘電特性
を示した説明図である。
けるＲｕ／Ｉｒ電極上に形成したＢＬＴ膜の強誘電特性
を示した説明図である。
【図８】 本発明の実施の形態６による半導体装置の製
造方法によるＲｕ電極を用いたＭＦＭＩＳ−ＦＥＴの形
成工程を示した説明図である。
造方法によるＲｕ電極を用いたＭＦＭＩＳ−ＦＥＴの形
成工程を示した説明図である。
【図９】 本発明の実施の形態７による半導体装置の製
造方法によるＲｕ電極を用いたＭＦＭＩＳ−ＦＥＴの形
成工程を示した説明図である。
造方法によるＲｕ電極を用いたＭＦＭＩＳ−ＦＥＴの形
成工程を示した説明図である。
【図１０】 従来のＭＦＳ−ＦＥＴ構造を示した断面図
である。
である。
【図１１】 従来のＭＦＭＩＳ−ＦＥＴ構造を示した断
面図である。
面図である。
【図１２】 従来の１Ｔ２Ｃ型メモリ構造を示した斜視
図である。
図である。
１ 半導体基板、２ ソース領域、３ ドレイン領域、
４ 強誘電体膜、５導電体膜、６ 絶縁体膜、７ 導電
体膜、８ 導電体膜、９ 電極用エッチングマスク、１
０ 絶縁膜（ＳｉＯ2膜）、１１ 電極用エッチングマ
スク、１２絶縁膜（ＳｉＯ2膜）、１３ ダミーゲート
電極。
４ 強誘電体膜、５導電体膜、６ 絶縁体膜、７ 導電
体膜、８ 導電体膜、９ 電極用エッチングマスク、１
０ 絶縁膜（ＳｉＯ2膜）、１１ 電極用エッチングマ
スク、１２絶縁膜（ＳｉＯ2膜）、１３ ダミーゲート
電極。
フロントページの続き (72)発明者 須賀原 和之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 石原 宏 東京都目黒区大岡山２丁目12番１号 東京 工業大学内 Ｆターム(参考） 5F083 FR07 GA06 GA09 JA14 JA15 JA17 JA38 PR03 PR23 PR33 PR40 5F101 BA42 BA62 BH01 BH16
Claims (11)
- 【請求項１】 強誘電体キャパシタとトランジスタを組
み合わせることによりメモリ機能を有する半導体装置で
あって、 強誘電体キャパシタの電極として金属Ｒｕ或いはＲｕを
含む合金を用いることを特徴とする半導体装置。 - 【請求項２】 上記半導体装置が、ゲート絶縁膜上に強
誘電体キャパシタを形成することによりメモリ機能を有
する電界効果型トランジスタであることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 上記強誘電体キャパシタの下部電極或い
は上記ゲート電極が、ＲｕとＩｒとの合金或いはＲｕと
Ｐｔとの合金から構成されていることを特徴とする請求
項１または２に記載の半導体装置。 - 【請求項４】 上記強誘電体として、ビスマス−ランタ
ン−チタン系酸化物、鉛−ジルコニウム−チタン系酸化
物、ストロンチウム−ビスマス−タンタル系酸化物のい
ずれかから構成される酸化物薄膜を用いることを特徴と
する請求項１ないし３のいずれかに記載の半導体装置。 - 【請求項５】 上記ゲート電極が絶縁膜中に埋め込まれ
た構造で、上記ゲート電極の上部と上記絶縁膜の上部が
同一平面にあることを特徴とする請求項２ないし４のい
ずれかに記載の半導体装置。 - 【請求項６】 強誘電体キャパシタとトランジスタを組
み合わせることによりメモリ機能を有する半導体装置の
製造方法であって、 強誘電体キャパシタの電極として金属Ｒｕ或いはＲｕを
含む合金を用いることを特徴とする半導体装置の製造方
法。 - 【請求項７】 シリコン基板上に、ゲート絶縁膜、ゲー
ト電極、電極用エッチングマスクの順で堆積するステッ
プと、 レジストを用いて電極用エッチングマスクを加工し、そ
れをマスクとしてゲート電極をドライエッチングにより
加工するステップと、 絶縁膜を形成し、化学機械ポリッシング法により絶縁膜
及び電極用エッチングマスクを除去してゲート電極を露
出させるとともに強誘電体膜形成下地の平坦化を行うス
テップと、 強誘電体膜、上部電極の順で膜形成をおこなうステップ
とを備えたことを特徴とする請求項６記載の半導体装置
の製造方法。 - 【請求項８】 上記強誘電体膜の形成法として、室温或
いは５００℃以下の温度で膜を堆積し、６００℃以上の
温度で結晶化させることを特徴とする請求項６または７
に記載の半導体装置の製造方法。 - 【請求項９】 無酸素雰囲気或いは１０％以下の酸素分
圧で上記強誘電体の結晶化を行うことを特徴とする請求
項６ないし８のいずれかに記載の半導体装置の製造方
法。 - 【請求項１０】 上記シリコン基板上にゲート絶縁膜を
形成し、その上にダミーゲートを形成した後、ダミーゲ
ートを除去し、下部電極或いはゲート電極を形成し、さ
らにＣＭＰにより表面を平坦し、強誘電体膜、上部電極
の順で膜形成を行うことを特徴とする請求項６ないし９
のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 有機金属化学気相堆積法（ＭＯＣＶ
Ｄ）法によりゲート電極を形成することを特徴とする請
求項６ないし１０のいずれかに記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001067333A JP2002270785A (ja) | 2001-03-09 | 2001-03-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001067333A JP2002270785A (ja) | 2001-03-09 | 2001-03-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002270785A true JP2002270785A (ja) | 2002-09-20 |
Family
ID=18925702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001067333A Pending JP2002270785A (ja) | 2001-03-09 | 2001-03-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002270785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207304A (ja) * | 2002-12-24 | 2004-07-22 | Seiko Epson Corp | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 |
| US7459736B2 (en) * | 2004-07-28 | 2008-12-02 | Samsung Electronics Co., Ltd. | Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same |
-
2001
- 2001-03-09 JP JP2001067333A patent/JP2002270785A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207304A (ja) * | 2002-12-24 | 2004-07-22 | Seiko Epson Corp | セラミックス膜の製造方法および強誘電体キャパシタの製造方法、ならびにセラミックス膜、強誘電体キャパシタおよび半導体装置 |
| JP4609621B2 (ja) * | 2002-12-24 | 2011-01-12 | セイコーエプソン株式会社 | 強誘電体キャパシタの製造方法 |
| US7459736B2 (en) * | 2004-07-28 | 2008-12-02 | Samsung Electronics Co., Ltd. | Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same |
| US7745233B2 (en) | 2004-07-28 | 2010-06-29 | Samsung Electronics Co., Ltd. | Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same |
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