JP2002257905A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002257905A JP2002257905A JP2001062033A JP2001062033A JP2002257905A JP 2002257905 A JP2002257905 A JP 2002257905A JP 2001062033 A JP2001062033 A JP 2001062033A JP 2001062033 A JP2001062033 A JP 2001062033A JP 2002257905 A JP2002257905 A JP 2002257905A
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Abstract
(57)【要約】
【課題】ロジックLSI のバーンインテストに際して、活
性化率を高めることが可能なバーンインテストパターン
を短時間で設定でき、バーンインテストのコストアップ
ひいてはチップ単価の高騰を抑制する。 【解決手段】バーンインテストに際して、LSI チップ上
のバーンインテストパターン発生回路20で複数のバーン
インテストパターンを選択的に発生し、スキャンパスを
形成するスキャン用フリップフロップ回路15に並列に入
力する。
性化率を高めることが可能なバーンインテストパターン
を短時間で設定でき、バーンインテストのコストアップ
ひいてはチップ単価の高騰を抑制する。 【解決手段】バーンインテストに際して、LSI チップ上
のバーンインテストパターン発生回路20で複数のバーン
インテストパターンを選択的に発生し、スキャンパスを
形成するスキャン用フリップフロップ回路15に並列に入
力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（LSI ）に係り、特にスキャンテストの対象となるロジ
ック回路部を有するLSI のバーンインテスト用パターン
発生回路に関するもので、例えば１チップマイクロコン
ピュータ、ロジックLSI などに使用されるものである。
（LSI ）に係り、特にスキャンテストの対象となるロジ
ック回路部を有するLSI のバーンインテスト用パターン
発生回路に関するもので、例えば１チップマイクロコン
ピュータ、ロジックLSI などに使用されるものである。
【０００２】
【従来の技術】従来、例えばシーケンス回路などのロジ
ック回路部を搭載しているロジックLSI の高速化、高集
積化に伴い、ロジックLSI の機能テスト用パターンが長
大化する。これに伴い、機能テスト用のLSI テスタのメ
モリの拡張や、ロジックLSI の機能テストの回数の増加
などが必要となり、テストコストの上昇を招いている。
ック回路部を搭載しているロジックLSI の高速化、高集
積化に伴い、ロジックLSI の機能テスト用パターンが長
大化する。これに伴い、機能テスト用のLSI テスタのメ
モリの拡張や、ロジックLSI の機能テストの回数の増加
などが必要となり、テストコストの上昇を招いている。
【０００３】これを回避し、ロジックLSI の機能テスト
を容易化するために、ロジックLSIに機能テスト用のス
キャン回路を内蔵しておき、スキャンテストを行う手法
が採用されている。
を容易化するために、ロジックLSIに機能テスト用のス
キャン回路を内蔵しておき、スキャンテストを行う手法
が採用されている。
【０００４】従来のロジックLSI のスキャンテストを行
う際には、複数のロジック回路部にそれぞれ設けられて
いるフリップフロップ回路を全体が１つのスキャンパス
を構築するようにシリアルに接続し、スキャンパスにス
キャンデータを入力し、スキャンデータ出力を取り出し
ている。
う際には、複数のロジック回路部にそれぞれ設けられて
いるフリップフロップ回路を全体が１つのスキャンパス
を構築するようにシリアルに接続し、スキャンパスにス
キャンデータを入力し、スキャンデータ出力を取り出し
ている。
【０００５】一方、半導体装置の製造工程では、通常
は、ウェーハ製造プロセスを終了してからダイソートテ
ストによって良品を選別し、不良品をマークし、その
後、良品をパッケージに収納して最終製品の形態に仕上
げている。そして、半導体装置の信頼性を確保するため
に、良品デバイスを劣化させたり不良品としないように
デバイスの潜在的な不良を露呈させて欠陥デバイスを除
去（不良のスクリ−ニング）を行っている。
は、ウェーハ製造プロセスを終了してからダイソートテ
ストによって良品を選別し、不良品をマークし、その
後、良品をパッケージに収納して最終製品の形態に仕上
げている。そして、半導体装置の信頼性を確保するため
に、良品デバイスを劣化させたり不良品としないように
デバイスの潜在的な不良を露呈させて欠陥デバイスを除
去（不良のスクリ−ニング）を行っている。
【０００６】不良のスクリ−ニングを行う際、電界加速
（例えば高電圧の印加）と温度加速を同時に実現できる
バーンインテストが多用されている。このバーンインテ
ストは、半導体ウェハからLSI チップに分離されていな
い状態（ウェハ状態）で行う場合と、最終製品の形態に
仕上げられたパッケージ完了後の半導体装置を対象とし
て行う場合がある。
（例えば高電圧の印加）と温度加速を同時に実現できる
バーンインテストが多用されている。このバーンインテ
ストは、半導体ウェハからLSI チップに分離されていな
い状態（ウェハ状態）で行う場合と、最終製品の形態に
仕上げられたパッケージ完了後の半導体装置を対象とし
て行う場合がある。
【０００７】従来、前記したようなロジックLSI のバー
ンインテストを行う際、LSI 外部のバーンインテスタか
らロジックLSI にバーンインテスト用のデータを供給し
ている。また、通常は、バーンインテストは機能テスト
よりもLSI 当りのテスト時間が長くなるので、バーンイ
ンテスタの使用数を多く確保することにより、スループ
ットを高めている。
ンインテストを行う際、LSI 外部のバーンインテスタか
らロジックLSI にバーンインテスト用のデータを供給し
ている。また、通常は、バーンインテストは機能テスト
よりもLSI 当りのテスト時間が長くなるので、バーンイ
ンテスタの使用数を多く確保することにより、スループ
ットを高めている。
【０００８】したがって、ロジックLSI の高速化、高集
積化に伴い、ロジックLSI のバーンイン時の活性化率を
高めるためにバーンインテスト用パターンが長大化する
と、バーンインテスタのメモリの拡張や、テスタの改造
による対応が必要となり、それに伴う投資は、LSI テス
タのそれに比べて増えることになり、テストコストの上
昇を招くことになる。このようなバーンインテスト用パ
ターンの長大化を避けようとすると、バーンイン時の活
性化率が低下する。つまり、バーンイン時の活性化率を
高めることとバーンインテスト用パターンの長大化を避
けることはトレードオフの関係にあった。
積化に伴い、ロジックLSI のバーンイン時の活性化率を
高めるためにバーンインテスト用パターンが長大化する
と、バーンインテスタのメモリの拡張や、テスタの改造
による対応が必要となり、それに伴う投資は、LSI テス
タのそれに比べて増えることになり、テストコストの上
昇を招くことになる。このようなバーンインテスト用パ
ターンの長大化を避けようとすると、バーンイン時の活
性化率が低下する。つまり、バーンイン時の活性化率を
高めることとバーンインテスト用パターンの長大化を避
けることはトレードオフの関係にあった。
【０００９】また、ロジックLSI のバーンイン時の活性
化率を高めるためにバーンインテスト用のスキャンシフ
トデータを供給してスキャンシフトを行う場合、スキャ
ンシフトに要する時間は、スキャンパスのフリップフロ
ップ回路数の総和に、シフトクロックの周期を乗じた時
間となり、スキャンパスのフリップフロップ回路数に依
存してテスト時間が増大し、バーンインテストのコスト
アップひいてはロジックLSI のチップ単価の高騰を招く
ことになる。
化率を高めるためにバーンインテスト用のスキャンシフ
トデータを供給してスキャンシフトを行う場合、スキャ
ンシフトに要する時間は、スキャンパスのフリップフロ
ップ回路数の総和に、シフトクロックの周期を乗じた時
間となり、スキャンパスのフリップフロップ回路数に依
存してテスト時間が増大し、バーンインテストのコスト
アップひいてはロジックLSI のチップ単価の高騰を招く
ことになる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
ロジックLSI は、高速化、高集積化に伴い、バーンイン
時の活性化率を高めるためにバーンインテスト用のスキ
ャンシフトデータを供給してスキャンシフトを行うと、
テスト時間が増大し、バーンインテストのコストアップ
ひいてはロジックLSI のチップ単価の高騰を招くという
問題があった。
ロジックLSI は、高速化、高集積化に伴い、バーンイン
時の活性化率を高めるためにバーンインテスト用のスキ
ャンシフトデータを供給してスキャンシフトを行うと、
テスト時間が増大し、バーンインテストのコストアップ
ひいてはロジックLSI のチップ単価の高騰を招くという
問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、バーンインテストに際して、活性化率を高め
ることが可能なバーンインテストパターンを短時間で設
定でき、バーンインテストのコストアップひいてはチッ
プ単価の高騰を抑制し得る半導体集積回路を提供するこ
とを目的とする。
たもので、バーンインテストに際して、活性化率を高め
ることが可能なバーンインテストパターンを短時間で設
定でき、バーンインテストのコストアップひいてはチッ
プ単価の高騰を抑制し得る半導体集積回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
は、複数のロジック回路部と、機能テスト時に外部から
スキャンシフトデータが入力する入力端子と、前記ロジ
ック回路部に接続されるとともに、全体がシリアルに接
続されてスキャンパスを形成する複数のフリップフロッ
プ回路と、バーンインテスト時に、前記各ロジック回路
部に印加するための複数のバーンインテストパターンを
選択的に出力するバーンインテストパターン発生回路
と、前記スキャンパスに接続され、機能テスト時には前
記スキャンシフトデータ入力を選択して前記スキャンパ
スの初段のフリップフロップ回路にシリアルに入力し、
バーンインテスト時には前記バーンインテストパターン
発生回路から出力されるバーンインテストパターンを選
択して前記スキャンパスの各フリップフロップ回路に並
列に入力するテストデータセレクト回路と、機能テスト
時に前記スキャンパスを経たデータ出力をスキャン出力
データとして外部に出力するスキャンデータ出力端子と
を具備することを特徴とする。
は、複数のロジック回路部と、機能テスト時に外部から
スキャンシフトデータが入力する入力端子と、前記ロジ
ック回路部に接続されるとともに、全体がシリアルに接
続されてスキャンパスを形成する複数のフリップフロッ
プ回路と、バーンインテスト時に、前記各ロジック回路
部に印加するための複数のバーンインテストパターンを
選択的に出力するバーンインテストパターン発生回路
と、前記スキャンパスに接続され、機能テスト時には前
記スキャンシフトデータ入力を選択して前記スキャンパ
スの初段のフリップフロップ回路にシリアルに入力し、
バーンインテスト時には前記バーンインテストパターン
発生回路から出力されるバーンインテストパターンを選
択して前記スキャンパスの各フリップフロップ回路に並
列に入力するテストデータセレクト回路と、機能テスト
時に前記スキャンパスを経たデータ出力をスキャン出力
データとして外部に出力するスキャンデータ出力端子と
を具備することを特徴とする。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１４】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係るロジックLSI の一部を示している。
の実施形態に係るロジックLSI の一部を示している。
【００１５】このロジックLSI において、11は外部から
データが入力する複数個のデータ入力端子のうちの１つ
であり、本例では機能テスト時にスキャンシフトデータ
が入力する。
データが入力する複数個のデータ入力端子のうちの１つ
であり、本例では機能テスト時にスキャンシフトデータ
が入力する。
【００１６】複数のロジック回路部12は、それぞれ例え
ばシーケンス回路からなり、通常動作時には通常データ
が入力し、機能テスト時およびバーンインテスト時に
は、後述するようにテストデータが入力する。
ばシーケンス回路からなり、通常動作時には通常データ
が入力し、機能テスト時およびバーンインテスト時に
は、後述するようにテストデータが入力する。
【００１７】複数のスキャン用フリップフロップ（SCAN
F/F）回路15は、データ入力端子D、クロック入力端子C
K、データ出力端子Q 、データ反転出力端子/Qを有し、
前記ロジック回路部12に接続されている。さらに、シフ
トインデータ入力端子SHIFTIN、シフトアウトデータ出
力端子SHIFT OUT 、シフトインクロック入力端子SHIFT
IN CLK、シフトアウトクロック入力端子SHIFT OUT CLK
を有し、全体がシリアルに接続されてスキャンパスを形
成する。
F/F）回路15は、データ入力端子D、クロック入力端子C
K、データ出力端子Q 、データ反転出力端子/Qを有し、
前記ロジック回路部12に接続されている。さらに、シフ
トインデータ入力端子SHIFTIN、シフトアウトデータ出
力端子SHIFT OUT 、シフトインクロック入力端子SHIFT
IN CLK、シフトアウトクロック入力端子SHIFT OUT CLK
を有し、全体がシリアルに接続されてスキャンパスを形
成する。
【００１８】上記SCAN F/F回路15は、通常動作時におい
ては、一般的なF/F 回路と同様に、クロック入力端子CK
の入力を受けてデータ入力端子D のデータ入力を取り込
み、データ出力端子Q およびデータ反転出力端子/Qにデ
ータを出力する。スキャン動作時（機能テスト時および
バーンインテスト時）には、シフトインクロックSHIFT
INの入力を受けてシフトインデータ入力端子SHIFT INの
データ入力を取り込む。この後、クロック入力端子CKの
入力に基づいてデータ出力端子Q およびデータ反転出力
端子/Qにデータを出力すると同時に、前段のSCAN F/F回
路15のデータ出力が前段のロジック回路部12を経由した
データを取り込む。この後、シフトアウトクロックSHIF
T OUT の入力を受けてシフトアウトデータ出力端子SHIF
T OUT からシフトアウトデータを出力する。
ては、一般的なF/F 回路と同様に、クロック入力端子CK
の入力を受けてデータ入力端子D のデータ入力を取り込
み、データ出力端子Q およびデータ反転出力端子/Qにデ
ータを出力する。スキャン動作時（機能テスト時および
バーンインテスト時）には、シフトインクロックSHIFT
INの入力を受けてシフトインデータ入力端子SHIFT INの
データ入力を取り込む。この後、クロック入力端子CKの
入力に基づいてデータ出力端子Q およびデータ反転出力
端子/Qにデータを出力すると同時に、前段のSCAN F/F回
路15のデータ出力が前段のロジック回路部12を経由した
データを取り込む。この後、シフトアウトクロックSHIF
T OUT の入力を受けてシフトアウトデータ出力端子SHIF
T OUT からシフトアウトデータを出力する。
【００１９】テストデータセレクト回路14は、前記スキ
ャンパスに接続されており、選択信号SELECTにより制御
される。そして、機能テスト時には、前記入力端子11か
ら入力するスキャンシフトデータを選択して前記スキャ
ンパスの初段のSCAN F/F回路15にシリアルに入力し、バ
ーンインテスト時には、後述するバーンインテストパタ
ーン発生回路20から出力されるバーンインテストパター
ンを選択して前記スキャンパスの各SCAN F/F回路15に並
列に入力する。
ャンパスに接続されており、選択信号SELECTにより制御
される。そして、機能テスト時には、前記入力端子11か
ら入力するスキャンシフトデータを選択して前記スキャ
ンパスの初段のSCAN F/F回路15にシリアルに入力し、バ
ーンインテスト時には、後述するバーンインテストパタ
ーン発生回路20から出力されるバーンインテストパター
ンを選択して前記スキャンパスの各SCAN F/F回路15に並
列に入力する。
【００２０】16は、前記スキャンパスを経たスキャン出
力データが出力バッファ回路（図示せず）を経て外部に
出力するスキャンデータ出力端子である。
力データが出力バッファ回路（図示せず）を経て外部に
出力するスキャンデータ出力端子である。
【００２１】前記バーンインテストパターン発生回路20
は、バーンインテスト時に、ロジック回路部12の活性化
率が高くなるような多数（例えば数百）のパターン（バ
ーンインテストパターン）を選択的に発生するものであ
る。
は、バーンインテスト時に、ロジック回路部12の活性化
率が高くなるような多数（例えば数百）のパターン（バ
ーンインテストパターン）を選択的に発生するものであ
る。
【００２２】このバーンインテストパターン発生回路20
の一例として、LSI 外部からの制御により複数のアドレ
スを選択的に指定可能なアドレス指定回路と、このアド
レス指定回路により選択的に指定される複数のアドレス
にそれぞれ対応する複数のパターンデータ回路22を設け
ておくことが可能である。
の一例として、LSI 外部からの制御により複数のアドレ
スを選択的に指定可能なアドレス指定回路と、このアド
レス指定回路により選択的に指定される複数のアドレス
にそれぞれ対応する複数のパターンデータ回路22を設け
ておくことが可能である。
【００２３】本例では、前記アドレス指定回路として
は、LSI 外部から制御端子23を介して入力するクロック
をカウントするカウンタ24でカウントし、そのカウント
出力をアドレスデコーダ25でデコードすることにより前
記複数のパターンデータ回路22のアドレスを順次指定す
るように構成されている。この場合、上記制御端子23
は、専用の外部端子を設けてもよいが、他の外部端子を
流用してもよい。
は、LSI 外部から制御端子23を介して入力するクロック
をカウントするカウンタ24でカウントし、そのカウント
出力をアドレスデコーダ25でデコードすることにより前
記複数のパターンデータ回路22のアドレスを順次指定す
るように構成されている。この場合、上記制御端子23
は、専用の外部端子を設けてもよいが、他の外部端子を
流用してもよい。
【００２４】前記複数のパターンデータ回路22は、前記
スキャンパスのF/F 回路15と同数のデータ幅を有する複
数のバーンインテストパターンデータを格納しておき、
アドレスが指定されることによって活性化され、複数の
バーンインテストパターンを選択的に出力するものであ
る。
スキャンパスのF/F 回路15と同数のデータ幅を有する複
数のバーンインテストパターンデータを格納しておき、
アドレスが指定されることによって活性化され、複数の
バーンインテストパターンを選択的に出力するものであ
る。
【００２５】次に、図１のロジックLSI の動作を説明す
る。
る。
【００２６】ウェハ状態あるいはパッケージ完了後に行
う機能テスト時には、前記テストデータセレクト回路14
で選択されたスキャンシフトデータがスキャンパスの初
段のF/F 回路15からシリアルに入力することによってス
キャンパスにテストデータが設定される。そして、この
テストデータにより各ロジック回路部12のテストが行わ
れた後に、各ロジック回路部12のデータ出力がスキャン
パスを経て出力する。
う機能テスト時には、前記テストデータセレクト回路14
で選択されたスキャンシフトデータがスキャンパスの初
段のF/F 回路15からシリアルに入力することによってス
キャンパスにテストデータが設定される。そして、この
テストデータにより各ロジック回路部12のテストが行わ
れた後に、各ロジック回路部12のデータ出力がスキャン
パスを経て出力する。
【００２７】ウェハ状態あるいはパッケージ完了後に行
うバーンインテスト時には、バーンインテストパターン
発生回路20から選択的に出力する複数のバーンインテス
トパターンがテストデータセレクト回路14で選択され、
スキャンパスの各段のF/F 回路15に並列に入力すること
によってバーンインテストパターンが設定される。そし
て、このバーンインテストパターンにより各ロジック回
路部12の活性化制御（バーンイン）が効率良く行われ
る。この後に、再び前記したような機能テストが行われ
る。
うバーンインテスト時には、バーンインテストパターン
発生回路20から選択的に出力する複数のバーンインテス
トパターンがテストデータセレクト回路14で選択され、
スキャンパスの各段のF/F 回路15に並列に入力すること
によってバーンインテストパターンが設定される。そし
て、このバーンインテストパターンにより各ロジック回
路部12の活性化制御（バーンイン）が効率良く行われ
る。この後に、再び前記したような機能テストが行われ
る。
【００２８】上記したようにバーンインテストを行う際
には、アドレス指定回路のカウンタ24を歩進させて複数
のパターンデータ回路22を順次選択することにより複数
のバーンインテストパターンを選択的に出力させ、スキ
ャンパスの各段のF/F 回路15に並列に複数のバーンイン
テストパターンを選択的に入力する。
には、アドレス指定回路のカウンタ24を歩進させて複数
のパターンデータ回路22を順次選択することにより複数
のバーンインテストパターンを選択的に出力させ、スキ
ャンパスの各段のF/F 回路15に並列に複数のバーンイン
テストパターンを選択的に入力する。
【００２９】したがって、スキャンパスに複数のバーン
インテストパターンを選択的に短時間で設定することが
できる。つまり、バーンインテスト時に、バーンインテ
ストパターンをデータシフト方式でスキャンさせる必要
がなくなり、ロジックLSI に搭載するF/F 回路数に依存
してテスト時間が増大することを抑制し、F/F 回路数に
依存してバーンインテストのコストの上昇ひいてはロジ
ックLSI のチップ単価の高騰を招くことを抑制すること
が可能になる。
インテストパターンを選択的に短時間で設定することが
できる。つまり、バーンインテスト時に、バーンインテ
ストパターンをデータシフト方式でスキャンさせる必要
がなくなり、ロジックLSI に搭載するF/F 回路数に依存
してテスト時間が増大することを抑制し、F/F 回路数に
依存してバーンインテストのコストの上昇ひいてはロジ
ックLSI のチップ単価の高騰を招くことを抑制すること
が可能になる。
【００３０】しかも、各ロジック回路部12の活性化率が
高くなるような多数のバーンインテストパターン（例え
ば繰り返しが単純な、かつ、短いパターン）を選択的に
出力させるので、スキャンパスが持つ本来持っている活
性化率を損なうことがないように回路を動作させること
ができる。これに伴い、LSI 外部のバーンインテスタの
パターンループ機能などを併用することにより、テスト
パターン数を極小化し、小容量のパターンメモリにテス
トパターンを格納することができる。
高くなるような多数のバーンインテストパターン（例え
ば繰り返しが単純な、かつ、短いパターン）を選択的に
出力させるので、スキャンパスが持つ本来持っている活
性化率を損なうことがないように回路を動作させること
ができる。これに伴い、LSI 外部のバーンインテスタの
パターンループ機能などを併用することにより、テスト
パターン数を極小化し、小容量のパターンメモリにテス
トパターンを格納することができる。
【００３１】なお、バーンインテストパターン発生回路
20の他の例として、図２に示すように、LSI 外部から制
御端子23を介して入力するクロック信号を受けてシフト
動作するシフトレジスタ26を設けておき、そのシフト出
力により複数のパターンデータ回路22をシーケンシャル
に選択指定することが可能である。
20の他の例として、図２に示すように、LSI 外部から制
御端子23を介して入力するクロック信号を受けてシフト
動作するシフトレジスタ26を設けておき、そのシフト出
力により複数のパターンデータ回路22をシーケンシャル
に選択指定することが可能である。
【００３２】さらに、バーンインテストパターン発生回
路20の他の例として、図３に示すように、LSI 外部から
入力されるアドレス信号Address によりメモリセルアレ
イのアドレスが指定され、複数のバーンインテストパタ
ーンを選択的に出力する半導体メモリ（例えば読み出し
専用メモリ）を設けておき、LSI 外部からアドレスを所
定の順序で指定してバーンインテストパターンを順次発
生することが可能である。
路20の他の例として、図３に示すように、LSI 外部から
入力されるアドレス信号Address によりメモリセルアレ
イのアドレスが指定され、複数のバーンインテストパタ
ーンを選択的に出力する半導体メモリ（例えば読み出し
専用メモリ）を設けておき、LSI 外部からアドレスを所
定の順序で指定してバーンインテストパターンを順次発
生することが可能である。
【００３３】
【発明の効果】上述したように本発明の半導体集積回路
によれば、バーンインテストに際して、活性化率を高め
ることが可能なバーンインテストパターンを短時間で設
定でき、バーンインテストのコストアップひいてはチッ
プ単価の高騰を抑制することができる。
によれば、バーンインテストに際して、活性化率を高め
ることが可能なバーンインテストパターンを短時間で設
定でき、バーンインテストのコストアップひいてはチッ
プ単価の高騰を抑制することができる。
【図１】本発明の第１の実施形態に係るロジックLSI の
一部を示す回路図。
一部を示す回路図。
【図２】図１中のバーンインテストパターン発生回路の
他の例を示す回路図。
他の例を示す回路図。
【図３】図１中のバーンインテストパターン発生回路の
さらに他の例を示す回路図。
さらに他の例を示す回路図。
11〜1n…入力端子、 12…ロジック回路部、 14…テストデータセレクト回路、 15…スキャン用フリップフロップ（SCAN F/F）回路、 16…スキャンデータ出力端子、 20…バーンインテストパターン発生回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/66 Ｇ０１Ｒ 31/28 Ｗ 27/04 Ｑ 21/822 Ｈ０１Ｌ 27/04 Ｔ Ｆターム(参考） 2G132 AA01 AB01 AB03 AC14 AG02 AK15 AK24 AL09 4M106 AA01 AA04 AC07 CA60 5F038 BE05 DT02 DT04 DT06 DT08 DT15 EZ20
Claims (5)
- 【請求項１】 複数のロジック回路部と、 機能テスト時に外部からスキャンシフトデータが入力す
る入力端子と、 前記ロジック回路部に接続されるとともに、全体がシリ
アルに接続されてスキャンパスを形成する複数のフリッ
プフロップ回路と、 バーンインテスト時に、前記各ロジック回路部に印加す
るための複数のバーンインテストパターンを選択的に出
力するバーンインテストパターン発生回路と、 前記スキャンパスに接続され、機能テスト時には前記ス
キャンシフトデータ入力を選択して前記スキャンパスの
初段のフリップフロップ回路にシリアルに入力し、バー
ンインテスト時には前記バーンインテストパターン発生
回路から出力されるバーンインテストパターンを選択し
て前記スキャンパスの各フリップフロップ回路に並列に
入力するテストデータセレクト回路と、 機能テスト時に前記スキャンパスを経たデータ出力をス
キャン出力データとして外部に出力するスキャンデータ
出力端子とを具備することを特徴とする半導体集積回
路。 - 【請求項２】 前記バーンインテストパターン発生回路
は、 集積回路外部からの制御により前記複数のアドレスを選
択的に指定可能なアドレス指定回路と、 前記アドレス指定回路により選択的に指定される複数の
アドレスにそれぞれ対応して設けられ、前記スキャンパ
スのフリップフロップ回路と同数のデータ幅を有する複
数のバーンインテストパターンを格納し、アドレスが指
定されることによって前記複数のバーンインテストパタ
ーンを選択的に出力する複数のパターンデータ回路とを
具備することを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 前記アドレス指定回路は、 集積回路外部から入力されるクロック信号を受けてカウ
ンタ回路でカウント動作し、カウント出力をデコーダに
よりデコードして前記複数のアドレスを選択的に指定す
ることを特徴とする請求項２記載の半導体集積回路。 - 【請求項４】 前記アドレス指定回路は、 集積回路外部から入力されるクロック信号を受けてシフ
ト動作し、シフト出力により前記複数のアドレスをシー
ケンシャルに指定するシフトレジスタ回路であることを
特徴とする請求項２記載の半導体集積回路。 - 【請求項５】 前記バーンインテストパターン発生回路
は、 前記スキャンパスのフリップフロップ回路と同数のデー
タ幅を有する複数のバーンインテストパターンを格納
し、集積回路外部から入力されるアドレス信号によって
アドレスが指定されることによって前記複数のバーンイ
ンテストパターンを選択的に出力する読み出し専用メモ
リであることを特徴とする請求項１記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062033A JP2002257905A (ja) | 2001-03-06 | 2001-03-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001062033A JP2002257905A (ja) | 2001-03-06 | 2001-03-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002257905A true JP2002257905A (ja) | 2002-09-11 |
Family
ID=18921239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001062033A Withdrawn JP2002257905A (ja) | 2001-03-06 | 2001-03-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002257905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6342028B1 (ja) * | 2017-03-13 | 2018-06-13 | 三菱電機株式会社 | 車両用交流発電機の発電制御装置 |
-
2001
- 2001-03-06 JP JP2001062033A patent/JP2002257905A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6342028B1 (ja) * | 2017-03-13 | 2018-06-13 | 三菱電機株式会社 | 車両用交流発電機の発電制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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