JP2002246548A - 半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置。 - Google Patents
半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置。Info
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Abstract
(57)【要約】
【課題】ノイズ放射の低減、外部から侵入するノイズに
よる誤動作の低減を実現する。 【解決手段】 バイパスコンデンサ形状の変更、インダ
クタンスセルの挿入、また動作周波数特性に応じてバイ
パスコンデンサの使い分けを行うことにより、電源ノイ
ズを吸収することで回路の安定動作を実現する。
よる誤動作の低減を実現する。 【解決手段】 バイパスコンデンサ形状の変更、インダ
クタンスセルの挿入、また動作周波数特性に応じてバイ
パスコンデンサの使い分けを行うことにより、電源ノイ
ズを吸収することで回路の安定動作を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、半導
体装置の生成方法、半導体装置の製造方法および半導体
装置の生成装置に係り、特に半導体装置のノイズ対策の
ためのバイパスコンデンサを具備した半導体装置および
そのパターン生成のための方法に関するものである。
体装置の生成方法、半導体装置の製造方法および半導体
装置の生成装置に係り、特に半導体装置のノイズ対策の
ためのバイパスコンデンサを具備した半導体装置および
そのパターン生成のための方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの微細化及び、動作周波数の高速
化に伴い、ラッチアップ対策、ノイズ対策が大きな問題
となってきている。一般にセルベースの設計手法におい
ては、基板セル内に拡散領域とスルーホールを形成して
おくことで、コンタクトを形成し、当該コンタクトを介
して、基板もしくはウェルを電源電位に固定している。
化に伴い、ラッチアップ対策、ノイズ対策が大きな問題
となってきている。一般にセルベースの設計手法におい
ては、基板セル内に拡散領域とスルーホールを形成して
おくことで、コンタクトを形成し、当該コンタクトを介
して、基板もしくはウェルを電源電位に固定している。
【０００３】しかしながら、半導体装置の微細化に伴い
ラッチアップ耐圧低下が顕在化しつつある。また、ラッ
チアップ対策として基本セル内に基板コンタクトを追加
したのでは、チップ面積は増大の一途をたどる。
ラッチアップ耐圧低下が顕在化しつつある。また、ラッ
チアップ対策として基本セル内に基板コンタクトを追加
したのでは、チップ面積は増大の一途をたどる。
【０００４】そこで、本発明者らは、チップ面積の増大
の防止をはかるべく、電源配線下に基板コンタクトを配
置し、電源配線とグランド配線との間にセルをバイパス
したコンデンサを配置することにより、半導体装置の面
積増大を抑制しつつも、ラッチアップ耐圧の向上を実現
し、ノイズ放射の低減、外部から侵入するノイズによる
誤動作の低減を実現する方法を提案している（特開２０
００−２０８６３４）。
の防止をはかるべく、電源配線下に基板コンタクトを配
置し、電源配線とグランド配線との間にセルをバイパス
したコンデンサを配置することにより、半導体装置の面
積増大を抑制しつつも、ラッチアップ耐圧の向上を実現
し、ノイズ放射の低減、外部から侵入するノイズによる
誤動作の低減を実現する方法を提案している（特開２０
００−２０８６３４）。
【０００５】上記方法では、自動的に半導体装置のパタ
ーンを生成する方法であって、半導体基板にＭＩＳ構造
を有するセルと電源配線およびグランド配線のパターン
とを含むレイアウトを生成するステップと、半導体基板
にＭＩＳ構造を有するセルと電源配線およびグランド配
線のパターンとを含むレイアウトを生成するステップ
と、半導体基板、容量絶縁膜および電極により構成され
るＭＩＳ構造のバイパスコンデンサのパターンを上記電
源配線のパターンに重なり合うように自動的に生成する
ステップとを備えたことを特徴とするものである。この
方法によれば、このような拡散層とスルーホールとから
なるバイパスコンデンサを形成する前に、電源配線パタ
ーンは既に形成されているため、その電源配線パターン
を利用して形成することができ、容易に高集積化された
半導体装置の形成が可能となる。
ーンを生成する方法であって、半導体基板にＭＩＳ構造
を有するセルと電源配線およびグランド配線のパターン
とを含むレイアウトを生成するステップと、半導体基板
にＭＩＳ構造を有するセルと電源配線およびグランド配
線のパターンとを含むレイアウトを生成するステップ
と、半導体基板、容量絶縁膜および電極により構成され
るＭＩＳ構造のバイパスコンデンサのパターンを上記電
源配線のパターンに重なり合うように自動的に生成する
ステップとを備えたことを特徴とするものである。この
方法によれば、このような拡散層とスルーホールとから
なるバイパスコンデンサを形成する前に、電源配線パタ
ーンは既に形成されているため、その電源配線パターン
を利用して形成することができ、容易に高集積化された
半導体装置の形成が可能となる。
【０００６】具体例としては、図１４にそのバイパスコ
ンデンサの一例を示すように、ポリシリコン電極（ゲー
ト電極）71と基板と、この間に介在する容量絶縁膜（ゲ
ート絶縁膜：図示せず）との間にバイパスコンデンサを
形成すると共に、ゲート電極の外周に相当する領域にリ
ング状をなすように拡散領域を形成し、この拡散領域で
基板側の電位の取り出しおよび接続を行っている1種類
のバイパスコンデンサアレイを用い、本来の電源配線パ
ターンに代えて、横方向の仮想電源配線パターンと縦方
向の仮想電源配線パターンとを抽出し、これらを包含す
るバイパスコンデンサ枠70を形成する。また、ポリシリ
コン電極71の表面にはポリシリコン電極側の電位取り出
しのためスルーホール７２が形成されている。これによ
り、電源配線の下にリング状のポリシリコン電極71を有
するバイパスコンデンサを配置してなる半導体装置のパ
ターンを生成するというものである。
ンデンサの一例を示すように、ポリシリコン電極（ゲー
ト電極）71と基板と、この間に介在する容量絶縁膜（ゲ
ート絶縁膜：図示せず）との間にバイパスコンデンサを
形成すると共に、ゲート電極の外周に相当する領域にリ
ング状をなすように拡散領域を形成し、この拡散領域で
基板側の電位の取り出しおよび接続を行っている1種類
のバイパスコンデンサアレイを用い、本来の電源配線パ
ターンに代えて、横方向の仮想電源配線パターンと縦方
向の仮想電源配線パターンとを抽出し、これらを包含す
るバイパスコンデンサ枠70を形成する。また、ポリシリ
コン電極71の表面にはポリシリコン電極側の電位取り出
しのためスルーホール７２が形成されている。これによ
り、電源配線の下にリング状のポリシリコン電極71を有
するバイパスコンデンサを配置してなる半導体装置のパ
ターンを生成するというものである。
【０００７】
【発明が解決しようとする課題】この方法によれば、半
導体装置の微細化や動作周波数の高速化に伴って、深刻
化する電源ノイズを低減させることは可能であるが、十
分な電源ノイズの低減効果を発揮し得るものではなかっ
た。そこでさらに確実なる電源ノイズの低減を求めて占
有面積を増大することなく、より大容量のバイパスコン
デンサを形成することがもとめられていた。また、上記
方法は、動作周波数を考慮したものではなく、特定の動
作周波数で駆動される半導体装置においては、十分な電
源ノイズの低減効果を発揮し得るものではなかった。
導体装置の微細化や動作周波数の高速化に伴って、深刻
化する電源ノイズを低減させることは可能であるが、十
分な電源ノイズの低減効果を発揮し得るものではなかっ
た。そこでさらに確実なる電源ノイズの低減を求めて占
有面積を増大することなく、より大容量のバイパスコン
デンサを形成することがもとめられていた。また、上記
方法は、動作周波数を考慮したものではなく、特定の動
作周波数で駆動される半導体装置においては、十分な電
源ノイズの低減効果を発揮し得るものではなかった。
【０００８】このように、ゲート電極を構成するポリシ
リコンと、ポリシリコンの外方にリング状をなすように
設けられるバイパスコンデンサ拡散とポリシリコンの上
に設けられるバイパスコンデンサコンタクトとを備えた
バイパスコンデンサの使用だけでは、周波数特性別に電
源ノイズを吸収するという対策を取ることは不可能であ
った。
リコンと、ポリシリコンの外方にリング状をなすように
設けられるバイパスコンデンサ拡散とポリシリコンの上
に設けられるバイパスコンデンサコンタクトとを備えた
バイパスコンデンサの使用だけでは、周波数特性別に電
源ノイズを吸収するという対策を取ることは不可能であ
った。
【０００９】本発明は、前記実情に鑑みてなされたもの
で、電源ノイズの更なる吸収をはかり、回路の安定動作
を実現することを目的とする。また動作周波数特性に応
じてのパスコンの使い分けを行うことにより、電源ノイ
ズを吸収することで回路の安定動作を実現することを目
的とする。
で、電源ノイズの更なる吸収をはかり、回路の安定動作
を実現することを目的とする。また動作周波数特性に応
じてのパスコンの使い分けを行うことにより、電源ノイ
ズを吸収することで回路の安定動作を実現することを目
的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、バイパスコンデンサの形状
の変更、インダクタンスセルの挿入、また動作周波数特
性に応じてのバイパスコンデンサの使い分けを行うよう
にしたものである。
に、本発明の半導体装置は、バイパスコンデンサの形状
の変更、インダクタンスセルの挿入、また動作周波数特
性に応じてのバイパスコンデンサの使い分けを行うよう
にしたものである。
【００１１】すなわち、本発明では、前述したようなバ
イパスコンデンサで用いたドーナツ（リング状）形状の
拡散領域あるいは、両側にバイパスコンデンサ拡散を形
成したライン状の拡散領域によって基板電位の取り出し
を行うようにしたバイパスコンデンサー（以下第2のバ
イパスコンデンサ）のみならず、四角形形状などのゲー
ト電極の下に拡散領域を形成したＭＯＳトランジスタ構
造のバイパスコンデンサ具備し、単位面積あたりの容量
増大を可能とする。
イパスコンデンサで用いたドーナツ（リング状）形状の
拡散領域あるいは、両側にバイパスコンデンサ拡散を形
成したライン状の拡散領域によって基板電位の取り出し
を行うようにしたバイパスコンデンサー（以下第2のバ
イパスコンデンサ）のみならず、四角形形状などのゲー
ト電極の下に拡散領域を形成したＭＯＳトランジスタ構
造のバイパスコンデンサ具備し、単位面積あたりの容量
増大を可能とする。
【００１２】望ましくはゲート電極を四角形状とするこ
とにより、自動配置を容易にする。また望ましくは、電
源配線とゲート電極との間に複数のコンタクトを形成す
る。
とにより、自動配置を容易にする。また望ましくは、電
源配線とゲート電極との間に複数のコンタクトを形成す
る。
【００１３】また、レイアウトパターンから自動的にパ
ターン形成を行なうことができるようにしている。さら
にまた、電源配線下にインダクタンスセルの挿入を行
う。
ターン形成を行なうことができるようにしている。さら
にまた、電源配線下にインダクタンスセルの挿入を行
う。
【００１４】すなわち、本発明の半導体装置では、電源
配線領域下に形成された一導電型の拡散領域上に、容量
絶縁膜を介して形成されたゲート電極を有するＭＯＳ構
造のバイパスコンデンサと、グランド配線領域下に基板
電位を固定する基板コンタクトを配置し、前記バイパス
コンデンサが、前記ゲート電極表面に前記電源配線にコ
ンタクトするコンタクトを有するとともに、前記拡散領
域と、基板コンタクトの拡散領域とが接続されているこ
とを特徴とする。
配線領域下に形成された一導電型の拡散領域上に、容量
絶縁膜を介して形成されたゲート電極を有するＭＯＳ構
造のバイパスコンデンサと、グランド配線領域下に基板
電位を固定する基板コンタクトを配置し、前記バイパス
コンデンサが、前記ゲート電極表面に前記電源配線にコ
ンタクトするコンタクトを有するとともに、前記拡散領
域と、基板コンタクトの拡散領域とが接続されているこ
とを特徴とする。
【００１５】かかる構成によれば、拡散領域と、この上
層に形成されたゲート電極との相対向する領域全てがコ
ンデンサとして働き、究めて有効な面積利用が可能とな
る。また、基板側電位の取り出しもこの拡散領域を介し
てなされるため、電位取り出しのための抵抗が小さいた
め、大面積にわたって一体的に形成することが可能であ
る。また、かかる構成によれば、電源配線とグランド配
線との間に低抵抗の拡散層を介して大容量のコンデンサ
を接続することができる。したがって、高周波動作によ
る不要輻射ノイズを低減する機能の高い半導体装置を提
供することが可能となる。さらにはこのゲート電極とこ
の上層の電源配線との電位を変えるように、ゲート電極
に独立してコンタクトを形成するようにすれば、ゲート
電極と電源配線との間に容量を形成することも可能とな
り、２層構造のコンデンサを形成することができ、容量
の増大を図ることが可能となる。
層に形成されたゲート電極との相対向する領域全てがコ
ンデンサとして働き、究めて有効な面積利用が可能とな
る。また、基板側電位の取り出しもこの拡散領域を介し
てなされるため、電位取り出しのための抵抗が小さいた
め、大面積にわたって一体的に形成することが可能であ
る。また、かかる構成によれば、電源配線とグランド配
線との間に低抵抗の拡散層を介して大容量のコンデンサ
を接続することができる。したがって、高周波動作によ
る不要輻射ノイズを低減する機能の高い半導体装置を提
供することが可能となる。さらにはこのゲート電極とこ
の上層の電源配線との電位を変えるように、ゲート電極
に独立してコンタクトを形成するようにすれば、ゲート
電極と電源配線との間に容量を形成することも可能とな
り、２層構造のコンデンサを形成することができ、容量
の増大を図ることが可能となる。
【００１６】また、本発明の第２では、請求項１に記載
の半導体装置において、前記一導電型の拡散領域は、前
記基板コンタクトの拡散領域と同一導電型であることを
特徴とする。
の半導体装置において、前記一導電型の拡散領域は、前
記基板コンタクトの拡散領域と同一導電型であることを
特徴とする。
【００１７】かかる構成によれば、基板コンタクトとの
接続が容易であり、接続抵抗を小さくすることが可能と
なる。
接続が容易であり、接続抵抗を小さくすることが可能と
なる。
【００１８】また本発明の第３では、請求項１に記載の
半導体装置において、前記一導電型の拡散領域は、前記
基板コンタクトの拡散領域と異なる導電型であり、前記
基板コンタクトの拡散領域表面に形成されたシリサイド
層を介して前記基板コンタクトと前記第1導電型の拡散
領域とが接続されていることを特徴とする。
半導体装置において、前記一導電型の拡散領域は、前記
基板コンタクトの拡散領域と異なる導電型であり、前記
基板コンタクトの拡散領域表面に形成されたシリサイド
層を介して前記基板コンタクトと前記第1導電型の拡散
領域とが接続されていることを特徴とする。
【００１９】かかる構成によれば、基板コンタクトとの
接続部分において、拡散層で接続しようとすると、逆導
電型であるため、界面でキャリアの少ない領域が形成さ
れ、接続抵抗が増大すると言う問題があるが、これはシ
リサイド化を行なうことにより拡散領域表面のシリサイ
ド層を介してゲート電極の下地の拡散領域が接続される
ため、接続抵抗が改善され、良好なバイパスコンデンサ
を得ることが可能となる。
接続部分において、拡散層で接続しようとすると、逆導
電型であるため、界面でキャリアの少ない領域が形成さ
れ、接続抵抗が増大すると言う問題があるが、これはシ
リサイド化を行なうことにより拡散領域表面のシリサイ
ド層を介してゲート電極の下地の拡散領域が接続される
ため、接続抵抗が改善され、良好なバイパスコンデンサ
を得ることが可能となる。
【００２０】さらにまた、本発明の第４では、請求項１
乃至３のいずれかに記載の半導体装置において、前記バ
イパスコンデンサは、一体的に形成された四角形形状の
ゲート電極とゲート絶縁膜とゲート電極下に形成された
拡散領域とからなるコンデンサ領域（ゲート領域）を有
し、前記ゲート領域（ゲート電極）の外周に拡散領域を
具備するとともに、表面に複数のコンタクトを介して上
層の電源配線と接続されていることを特徴とする。
乃至３のいずれかに記載の半導体装置において、前記バ
イパスコンデンサは、一体的に形成された四角形形状の
ゲート電極とゲート絶縁膜とゲート電極下に形成された
拡散領域とからなるコンデンサ領域（ゲート領域）を有
し、前記ゲート領域（ゲート電極）の外周に拡散領域を
具備するとともに、表面に複数のコンタクトを介して上
層の電源配線と接続されていることを特徴とする。
【００２１】かかる構成によれば、上記効果に加え、ゲ
ート領域の外周に拡散領域を具備しているため、電源配
線の伸びる方向と関係なくいかなる方向にも接続用の拡
散領域を接続することが可能であり、レイアウトの自由
度も増大する。さらにまた、四角形状を形成しているた
め、配列が自在であり、多数個を配列する場合には効率
良く配列することができ、配列の自由度も増大する。
ート領域の外周に拡散領域を具備しているため、電源配
線の伸びる方向と関係なくいかなる方向にも接続用の拡
散領域を接続することが可能であり、レイアウトの自由
度も増大する。さらにまた、四角形状を形成しているた
め、配列が自在であり、多数個を配列する場合には効率
良く配列することができ、配列の自由度も増大する。
【００２２】さらには複数のコンタクトを介して電源配
線とゲート電極を接続しているため、接続抵抗が小さ
く、大容量のコンデンサを得ることができる。
線とゲート電極を接続しているため、接続抵抗が小さ
く、大容量のコンデンサを得ることができる。
【００２３】さらにまた、本発明の第５では、請求項１
乃至４のいずれかに記載の半導体装置において、 前記
バイパスコンデンサは半導体製造上の配線パターンルー
ルの最小図形寸法で生成されていることを特徴とする。
乃至４のいずれかに記載の半導体装置において、 前記
バイパスコンデンサは半導体製造上の配線パターンルー
ルの最小図形寸法で生成されていることを特徴とする。
【００２４】かかる構成によれば、自動的にパターン設
計を行なうことが可能となる。
計を行なうことが可能となる。
【００２５】さらにまた、本発明の第６では、請求項１
乃至５のいずれかに記載の半導体装置において、前記バ
イパスコンデンサが前記電源配線下に複数個アレイ状に
存在することを特徴とする。
乃至５のいずれかに記載の半導体装置において、前記バ
イパスコンデンサが前記電源配線下に複数個アレイ状に
存在することを特徴とする。
【００２６】かかる構成によれば、上記効果に加え、よ
り効率良く、大容量のコンデンサを得ることが可能とな
る。
り効率良く、大容量のコンデンサを得ることが可能とな
る。
【００２７】さらにまた、本発明の第７では、請求項１
乃至６のいずれかに記載の半導体装置において、さらに
半導体基板表面に容量絶縁膜を介して形成された複数の
ゲート電極と、前記ゲート電極の外周を囲むように、前
記半導体基板表面に形成された拡散領域と、前記拡散領
域の一部と接続された基板コンタクトとを備えた第２の
バイパスコンデンサを具備し、前記第２のバイパスコン
デンサと前記バイパスコンデンサとは、周波数特性別に
選択的に使用可能なように接続されていることを特徴と
する。
乃至６のいずれかに記載の半導体装置において、さらに
半導体基板表面に容量絶縁膜を介して形成された複数の
ゲート電極と、前記ゲート電極の外周を囲むように、前
記半導体基板表面に形成された拡散領域と、前記拡散領
域の一部と接続された基板コンタクトとを備えた第２の
バイパスコンデンサを具備し、前記第２のバイパスコン
デンサと前記バイパスコンデンサとは、周波数特性別に
選択的に使用可能なように接続されていることを特徴と
する。
【００２８】かかる構成によれば、基板側の電位取り出
しのための拡散領域がゲート電極のまわりにリング状に
形成され第２のバイパスコンデンサを、必要な場所に並
存させることにより、電源配線の伸びる方向に関係な
く、同じ形状のバイパスコンデンサを配列することが可
能となり、周波数特性別に選択可能なように形成するこ
とことにより、広い周波数帯域においてノイズの低い半
導体装置を提供することが可能となる。
しのための拡散領域がゲート電極のまわりにリング状に
形成され第２のバイパスコンデンサを、必要な場所に並
存させることにより、電源配線の伸びる方向に関係な
く、同じ形状のバイパスコンデンサを配列することが可
能となり、周波数特性別に選択可能なように形成するこ
とことにより、広い周波数帯域においてノイズの低い半
導体装置を提供することが可能となる。
【００２９】本発明の第８では、多層構造配線層を有す
る半導体装置において、配線層を多層に乗りかえるイン
ダクタンスセルを配設してなることを特徴とする。
る半導体装置において、配線層を多層に乗りかえるイン
ダクタンスセルを配設してなることを特徴とする。
【００３０】かかる構成によれば、インダクタンスを形
成することにより、ノイズの低減を図ることが可能とな
る。また、多層配線をそのまま利用することができるた
め、自動設計が容易である。
成することにより、ノイズの低減を図ることが可能とな
る。また、多層配線をそのまま利用することができるた
め、自動設計が容易である。
【００３１】本発明の第９では、バイパスコンデンサの
形成パターンを自動的に配置するためバイパスコンデン
サの枠をチップ全面に配置するバイパスコンデンサ枠の
生成工程と、電源配線下領域と前記バイパスコンデンサ
枠との積の論理演算をするバイパスコンデンサ配置論理
演算工程と、前記電源配線下領域とバイパスコンデンサ
枠との積の論理演算したデータに対して縮小と拡大を行
い微小パターンを消滅させるバイパスコンデンサ配置リ
サイズ工程と、前記電源配線下の前記バイパスコンデン
サ領域拡散と、グランド配線下の基板コンタクト領域拡
散とをつなぐ拡散を生成する接続用拡散層の論理演算工
程および接続用拡散層のリサイズ工程とを含むことを特
徴とする。
形成パターンを自動的に配置するためバイパスコンデン
サの枠をチップ全面に配置するバイパスコンデンサ枠の
生成工程と、電源配線下領域と前記バイパスコンデンサ
枠との積の論理演算をするバイパスコンデンサ配置論理
演算工程と、前記電源配線下領域とバイパスコンデンサ
枠との積の論理演算したデータに対して縮小と拡大を行
い微小パターンを消滅させるバイパスコンデンサ配置リ
サイズ工程と、前記電源配線下の前記バイパスコンデン
サ領域拡散と、グランド配線下の基板コンタクト領域拡
散とをつなぐ拡散を生成する接続用拡散層の論理演算工
程および接続用拡散層のリサイズ工程とを含むことを特
徴とする。
【００３２】かかる方法によれば、バイパスコンデンサ
のパターンの生成に先立ち、電源配線のパターンが既に
生成されているため、その電源配線のパターンに含まれ
るバイパスコンデンサのパターンを自動的に生成するこ
とが可能となる。すなわち、高集積化されかつ電源ノイ
ズの小さい半導体装置を自動的に形成されたパターンに
基づいて形成することが可能となる。
のパターンの生成に先立ち、電源配線のパターンが既に
生成されているため、その電源配線のパターンに含まれ
るバイパスコンデンサのパターンを自動的に生成するこ
とが可能となる。すなわち、高集積化されかつ電源ノイ
ズの小さい半導体装置を自動的に形成されたパターンに
基づいて形成することが可能となる。
【００３３】また、本発明の第１０では、請求項９記載
の半導体装置の生成方法において、前記バイパスコンデ
ンサ配置リサイズ工程は、バイパスコンデンサを配置し
バイパスコンデンサの間隔半分の数値を拡大、縮小して
電極形成のためのポリシリコンデータを調整することに
より容量値を増減させる工程であることを特徴とする。
の半導体装置の生成方法において、前記バイパスコンデ
ンサ配置リサイズ工程は、バイパスコンデンサを配置し
バイパスコンデンサの間隔半分の数値を拡大、縮小して
電極形成のためのポリシリコンデータを調整することに
より容量値を増減させる工程であることを特徴とする。
【００３４】かかる方法によれば、容易に効率良くパタ
ーンデータを得ることが可能となる。
ーンデータを得ることが可能となる。
【００３５】さらにまた、本発明の第１１では、インダ
クタンスの形成パターンを自動的に配置するためインダ
クタンスセル枠をチップ全面に配置するインダクタンス
セルの生成工程と、電源配線下領域と前記インダクタン
スセル枠との積の論理演算する周波数特性別レイヤー内
のバイパスコンデンサ、インダクタンス配置論理演算工
程と、前記電源配線下領域と前記インダクタンスセル枠
との積の論理演算したデータに対して縮小と拡大を行い
微小パターンを消滅させる周波数特性別レイヤー内のバ
イパスコンデンサ、インダクタンス配置リサイズ工程と
を含むことを特徴とする。
クタンスの形成パターンを自動的に配置するためインダ
クタンスセル枠をチップ全面に配置するインダクタンス
セルの生成工程と、電源配線下領域と前記インダクタン
スセル枠との積の論理演算する周波数特性別レイヤー内
のバイパスコンデンサ、インダクタンス配置論理演算工
程と、前記電源配線下領域と前記インダクタンスセル枠
との積の論理演算したデータに対して縮小と拡大を行い
微小パターンを消滅させる周波数特性別レイヤー内のバ
イパスコンデンサ、インダクタンス配置リサイズ工程と
を含むことを特徴とする。
【００３６】かかる構成によれば、インダクタンスの生
成に先立ち、電源配線のパターンが既に生成されている
ため、その電源配線のパターンに含まれるインダクタン
スのパターンを自動的に生成することが可能となる。す
なわち、高集積化されかつ電源ノイズの小さい半導体装
置を自動的に形成されたパターンに基づいて形成するこ
とが可能となる。
成に先立ち、電源配線のパターンが既に生成されている
ため、その電源配線のパターンに含まれるインダクタン
スのパターンを自動的に生成することが可能となる。す
なわち、高集積化されかつ電源ノイズの小さい半導体装
置を自動的に形成されたパターンに基づいて形成するこ
とが可能となる。
【００３７】本発明の第12では、請求項9乃至11のいず
れかに記載の半導体装置のパターン生成方法を用いた半
導体装置の製造方法において、さらに、得られたバイパ
スコンデンサの形成パターンに基いて半導体装置および
バイパスコンデンサを形成する工程とを含むことを特徴
とする。
れかに記載の半導体装置のパターン生成方法を用いた半
導体装置の製造方法において、さらに、得られたバイパ
スコンデンサの形成パターンに基いて半導体装置および
バイパスコンデンサを形成する工程とを含むことを特徴
とする。
【００３８】かかる構成によれば、自動的に半導体装置
を形成することが可能となる。
を形成することが可能となる。
【００３９】本発明の第１３では、請求項７記載の半導
体装置において、さらに、少なくとも２層の配線層が並
行して走行する領域において、配線層を多層に乗りかえ
るインダクタンスセルを含み、前記バイパスコンデンサ
と前記第２のバイパスコンデンサを周波数特性別に選択
使用可能なように形成したことを特徴とする。
体装置において、さらに、少なくとも２層の配線層が並
行して走行する領域において、配線層を多層に乗りかえ
るインダクタンスセルを含み、前記バイパスコンデンサ
と前記第２のバイパスコンデンサを周波数特性別に選択
使用可能なように形成したことを特徴とする。
【００４０】かかる構成によれば、周波数特性に応じて
インダクタンス成分をノイズ対策として付加することが
でき、容易に信頼性が高く、かつ自動的にパターン形成
を行なうことのできる半導体装置を提供することが可能
となる。
インダクタンス成分をノイズ対策として付加することが
でき、容易に信頼性が高く、かつ自動的にパターン形成
を行なうことのできる半導体装置を提供することが可能
となる。
【００４１】本発明の第１４では、バイパスコンデンサ
の形成パターンを自動的に配置するためバイパスコンデ
ンサの枠をチップ全面に配置するバイパスコンデンサ枠
の生成手段と、電源配線下領域と前記バイパスコンデン
サ枠との積の論理演算をするバイパスコンデンサ配置論
理演算手段と、前記電源配線下領域とバイパスコンデン
サ枠との積の論理演算したデータに対して縮小と拡大を
行い微小パターンを消滅させるバイパスコンデンサ配置
リサイズ手段と、前記電源配線下の前記バイパスコンデ
ンサ領域拡散と、グランド配線下の基板コンタクト領域
拡散とをつなぐ拡散を生成する接続用拡散層の論理演算
手段および接続用拡散層のリサイズ手段とを具備したこ
とを特徴とする。
の形成パターンを自動的に配置するためバイパスコンデ
ンサの枠をチップ全面に配置するバイパスコンデンサ枠
の生成手段と、電源配線下領域と前記バイパスコンデン
サ枠との積の論理演算をするバイパスコンデンサ配置論
理演算手段と、前記電源配線下領域とバイパスコンデン
サ枠との積の論理演算したデータに対して縮小と拡大を
行い微小パターンを消滅させるバイパスコンデンサ配置
リサイズ手段と、前記電源配線下の前記バイパスコンデ
ンサ領域拡散と、グランド配線下の基板コンタクト領域
拡散とをつなぐ拡散を生成する接続用拡散層の論理演算
手段および接続用拡散層のリサイズ手段とを具備したこ
とを特徴とする。
【００４２】かかる半導体装置の生成装置によれば、バ
イパスコンデンサの生成前に電源配線のパターンが既に
生成された半導体装置のパターンに自動的に形成するこ
とができ、高集積化されかつ電源ノイズの小さい半導体
装置を自動的に生成されたパターンに基づいて生成する
ことができる。
イパスコンデンサの生成前に電源配線のパターンが既に
生成された半導体装置のパターンに自動的に形成するこ
とができ、高集積化されかつ電源ノイズの小さい半導体
装置を自動的に生成されたパターンに基づいて生成する
ことができる。
【００４３】本発明の第１５では、請求項１３記載の半
導体装置の生成装置において、前記バイパスコンデンサ
配置リサイズ手段は、バイパスコンデンサを配置しバイ
パスコンデンサの間隔半分の数値を拡大、縮小してポリ
シリコンデータを調整することにより容量値を増減させ
る。
導体装置の生成装置において、前記バイパスコンデンサ
配置リサイズ手段は、バイパスコンデンサを配置しバイ
パスコンデンサの間隔半分の数値を拡大、縮小してポリ
シリコンデータを調整することにより容量値を増減させ
る。
【００４４】本発明の第１６では、インダクタンスの形
成パターンを自動的に配置するためインダクタンスセル
枠をチップ全面に配置するインダクタンスセルの生成手
段と、電源配線下領域と前記インダクタンスセル枠との
積の論理演算する周波数特性別レイヤー内のバイパスコ
ンデンサ、インダクタンス配置論理演算手段と、前記電
源配線下領域と前記インダクタンスセル枠との積の論理
演算したデータに対して縮小と拡大を行い微小パターン
を消滅させる周波数特性別レイヤー内のバイパスコンデ
ンサ、インダクタンス配置リサイズ手段とを含むことを
特徴とする。
成パターンを自動的に配置するためインダクタンスセル
枠をチップ全面に配置するインダクタンスセルの生成手
段と、電源配線下領域と前記インダクタンスセル枠との
積の論理演算する周波数特性別レイヤー内のバイパスコ
ンデンサ、インダクタンス配置論理演算手段と、前記電
源配線下領域と前記インダクタンスセル枠との積の論理
演算したデータに対して縮小と拡大を行い微小パターン
を消滅させる周波数特性別レイヤー内のバイパスコンデ
ンサ、インダクタンス配置リサイズ手段とを含むことを
特徴とする。
【００４５】かかる半導体装置の生成装置によれば、イ
ンダクタンスの生成前に電源配線のパターンが既に生成
された半導体装置のパターンに自動的に形成することが
でき、容易に高集積化されかつ電源ノイズの小さい半導
体装置を得ることが可能となる。
ンダクタンスの生成前に電源配線のパターンが既に生成
された半導体装置のパターンに自動的に形成することが
でき、容易に高集積化されかつ電源ノイズの小さい半導
体装置を得ることが可能となる。
【００４６】
【発明を実施すべき最良の形態】以下、本発明の一実施
例について、図面を参照しながら説明する。図１は、本
発明の実施の形態における図形パターン生成装置を示す
図であるこの装置では半導体装置のレイアウトパターン
から、半導体基板、容量絶縁膜、電極から構成されるＭ
ＩＳ構造のバイパスコンデンサパターンを備えた半導体
装置のレイアウトパターンを生成する。すなわち、グラ
ンド配線下に基板コンタクトのある半導体装置のデータ
から、デザインルール１０４に基いてバイパスコンデン
サを形成する拡散層枠を形成すると共に、デザインルー
ルより算出したテクノロジに応じて、半導体パターンを
形成し、論理演算を行うと共に、リサイズ処理をおこな
い、電源配線下にバイパスコンデンサ、グランド配線下
に基板コンタクトがそれぞれ存在し拡散で接続された半
導体装置のレイアウトデータを得る（１０３）。
例について、図面を参照しながら説明する。図１は、本
発明の実施の形態における図形パターン生成装置を示す
図であるこの装置では半導体装置のレイアウトパターン
から、半導体基板、容量絶縁膜、電極から構成されるＭ
ＩＳ構造のバイパスコンデンサパターンを備えた半導体
装置のレイアウトパターンを生成する。すなわち、グラ
ンド配線下に基板コンタクトのある半導体装置のデータ
から、デザインルール１０４に基いてバイパスコンデン
サを形成する拡散層枠を形成すると共に、デザインルー
ルより算出したテクノロジに応じて、半導体パターンを
形成し、論理演算を行うと共に、リサイズ処理をおこな
い、電源配線下にバイパスコンデンサ、グランド配線下
に基板コンタクトがそれぞれ存在し拡散で接続された半
導体装置のレイアウトデータを得る（１０３）。
【００４７】図形パターン生成装置１０２では以下に示
すように、グランド配線下に基板コンタクトのある半導
体装置のレイアウトデータ１０１から、デザインルール
１０４に基づいてバイパスコンデンサ枠を形成するとと
もに、デザインルールにより算出したテクノロジ１０５
に応じてバイパスコンデンサ配置のための論理演算およ
びリサイズ工程を実行し、さらに電源配線下にバイパス
コンデンサを付加してなる半導体装置のレイアウトデー
タを生成し、さらには接続用拡散層の論理演算およびリ
サイズを行ない、バイパスコンデンサおよび基板コンタ
クトが拡散層で接続されている半導体装置のレイアウト
データ１０３を自動的に得ることができるものである。
すように、グランド配線下に基板コンタクトのある半導
体装置のレイアウトデータ１０１から、デザインルール
１０４に基づいてバイパスコンデンサ枠を形成するとと
もに、デザインルールにより算出したテクノロジ１０５
に応じてバイパスコンデンサ配置のための論理演算およ
びリサイズ工程を実行し、さらに電源配線下にバイパス
コンデンサを付加してなる半導体装置のレイアウトデー
タを生成し、さらには接続用拡散層の論理演算およびリ
サイズを行ない、バイパスコンデンサおよび基板コンタ
クトが拡散層で接続されている半導体装置のレイアウト
データ１０３を自動的に得ることができるものである。
【００４８】すなわち、この図形パターン生成装置は、
グランド配線下に基板コンタクトのある半導体装置のレ
イアウトデータ１０１から、デザインルール１０４に基
づいて自動的に全面にバイパスコンデンサ枠を形成する
バイパスコンデンサ枠生成工程１００１と、前記敷き詰
められたバイパスコンデンサ枠とグランド配線とで論理
演算を行なうバイパスコンデンサ配置論理演算工程１０
０３と、デザインルールにより算出したテクノロジ１０
５に基づいて最適のサイズとなるようにリサイズするバ
イパスコンデンサ配置リサイズ工程１００４とを経て電
源配線下にバイパスコンデンサ、グランド配線下に基板
コンタクトが配置された半導体装置のレイアウトデータ
１００５を得、さらにこのレイアウトデータから自動的
に接続用拡散層を配置し、論理演算を行なう接続用拡散
層論理演算工程１００６と、さらにデザインルールによ
り算出したテクノロジ１０５に基づいて接続用拡散層が
最適のサイズとなるようにリサイズする接続用拡散層の
リサイズ工程１００７で構成されている。
グランド配線下に基板コンタクトのある半導体装置のレ
イアウトデータ１０１から、デザインルール１０４に基
づいて自動的に全面にバイパスコンデンサ枠を形成する
バイパスコンデンサ枠生成工程１００１と、前記敷き詰
められたバイパスコンデンサ枠とグランド配線とで論理
演算を行なうバイパスコンデンサ配置論理演算工程１０
０３と、デザインルールにより算出したテクノロジ１０
５に基づいて最適のサイズとなるようにリサイズするバ
イパスコンデンサ配置リサイズ工程１００４とを経て電
源配線下にバイパスコンデンサ、グランド配線下に基板
コンタクトが配置された半導体装置のレイアウトデータ
１００５を得、さらにこのレイアウトデータから自動的
に接続用拡散層を配置し、論理演算を行なう接続用拡散
層論理演算工程１００６と、さらにデザインルールによ
り算出したテクノロジ１０５に基づいて接続用拡散層が
最適のサイズとなるようにリサイズする接続用拡散層の
リサイズ工程１００７で構成されている。
【００４９】このデザインルールにより算出したテクノ
ロジとは、セル、バイパスコンデンサ、配線などの部材
の大きさを、拡散、スパッタリング、エッチングなどの
各プロセスのデザインルールによって定義したものをい
う。
ロジとは、セル、バイパスコンデンサ、配線などの部材
の大きさを、拡散、スパッタリング、エッチングなどの
各プロセスのデザインルールによって定義したものをい
う。
【００５０】まず、グランド配線下に基板コンタクトの
ある半導体装置１０１のレイアウトパターンとデザイン
ルール１０４がバイパスコンデンサ枠生成工程１００１
に入力され、バイパスコンデンサ枠生成工程１００１か
らバイパスコンデンサ枠を敷き詰めた半導体装置１００
２が出力される。バイパスコンデンサ枠生成工程１００
１においては、チップサイズを計測し、その中に配置可
能な配列数をデザインルール１０４に従って算出すると
ともに、その配列のバイパスコンデンサ枠をグランド配
線下に基板コンタクトのある半導体装置１０１上に配置
し、バイパスコンデンサ枠を敷き詰めたグランド配線下
に基板コンタクトがある半導体装置１００２が出力され
る。
ある半導体装置１０１のレイアウトパターンとデザイン
ルール１０４がバイパスコンデンサ枠生成工程１００１
に入力され、バイパスコンデンサ枠生成工程１００１か
らバイパスコンデンサ枠を敷き詰めた半導体装置１００
２が出力される。バイパスコンデンサ枠生成工程１００
１においては、チップサイズを計測し、その中に配置可
能な配列数をデザインルール１０４に従って算出すると
ともに、その配列のバイパスコンデンサ枠をグランド配
線下に基板コンタクトのある半導体装置１０１上に配置
し、バイパスコンデンサ枠を敷き詰めたグランド配線下
に基板コンタクトがある半導体装置１００２が出力され
る。
【００５１】次に、バイパスコンデンサ枠を敷き詰めた
グランド配線下に基板コンタクトがある半導体装置とデ
ザインルールより算出したテクノロジ１０５がバイパス
コンデンサ配置論理演算工程１００３およびバイパスコ
ンデンサ配置リサイズ工程１００４に入力され、バイパ
スコンデンサ配置論理演算工程１００３およびバイパス
コンデンサ配置リサイズ工程１００４から電源配線下に
バイパスコンデンサ、グランド配線下に基板コンタクト
がそれぞれある半導体装置１００５が出力される。バイ
パスコンデンサ配置論理演算工程１００３およびバイパ
スコンデンサ配置リサイズ工程１００４においては、電
源配線下領域とバイパスコンデンサアレイとの積の論理
演算を行い、そのデータに対して縮小と拡大を行い微小
パターンを消滅させる。その領域にバイパスコンデンサ
生成をデザインルールより算出したテクノロジ１０５に
従って算出し、電源配線下にバイパスコンデンサ、グラ
ンド配線下に基板コンタクトがそれぞれある半導体装置
１００５が出力される。
グランド配線下に基板コンタクトがある半導体装置とデ
ザインルールより算出したテクノロジ１０５がバイパス
コンデンサ配置論理演算工程１００３およびバイパスコ
ンデンサ配置リサイズ工程１００４に入力され、バイパ
スコンデンサ配置論理演算工程１００３およびバイパス
コンデンサ配置リサイズ工程１００４から電源配線下に
バイパスコンデンサ、グランド配線下に基板コンタクト
がそれぞれある半導体装置１００５が出力される。バイ
パスコンデンサ配置論理演算工程１００３およびバイパ
スコンデンサ配置リサイズ工程１００４においては、電
源配線下領域とバイパスコンデンサアレイとの積の論理
演算を行い、そのデータに対して縮小と拡大を行い微小
パターンを消滅させる。その領域にバイパスコンデンサ
生成をデザインルールより算出したテクノロジ１０５に
従って算出し、電源配線下にバイパスコンデンサ、グラ
ンド配線下に基板コンタクトがそれぞれある半導体装置
１００５が出力される。
【００５２】次に、配線配線下にバイパスコンデンサ、
グランド配線下に基板コンタクトがある半導体装置１０
０５とデザインルールより算出したテクノロジ１０５が
接続用拡散層の論理演算工程１００６および接続用拡散
層のリサイズ工程１００７に入力され、接続用拡散層の
論理演算工程１００６および接続用拡散層のリサイズ工
程１００７から電源配線下にバイパスコンデンサ、グラ
ンド配線下に基板コンタクトがそれぞれあり、かつ拡散
でつながれている半導体装置１０３が出力される。接続
用拡散層の論理演算工程１００６および接続用拡散層の
リサイズ工程１００７においては、電源配線下のバイパ
スコンデンサ領域拡散と、グランド配線下の基板コンタ
クト領域拡散とをつなぐための拡散領域の生成をデザイ
ンルールより算出したテクノロジ１０５に従って算出
し、電源配線下にバイパスコンデンサ、グランド配線下
に基板コンタクトがあり、かつ拡散領域で、イパスコン
デンサとグランド配線とがつながっている半導体装置１
０３が出力される。この半導体装置のレイアウトパター
ンをを用いて実際に半導体装置を形成する。
グランド配線下に基板コンタクトがある半導体装置１０
０５とデザインルールより算出したテクノロジ１０５が
接続用拡散層の論理演算工程１００６および接続用拡散
層のリサイズ工程１００７に入力され、接続用拡散層の
論理演算工程１００６および接続用拡散層のリサイズ工
程１００７から電源配線下にバイパスコンデンサ、グラ
ンド配線下に基板コンタクトがそれぞれあり、かつ拡散
でつながれている半導体装置１０３が出力される。接続
用拡散層の論理演算工程１００６および接続用拡散層の
リサイズ工程１００７においては、電源配線下のバイパ
スコンデンサ領域拡散と、グランド配線下の基板コンタ
クト領域拡散とをつなぐための拡散領域の生成をデザイ
ンルールより算出したテクノロジ１０５に従って算出
し、電源配線下にバイパスコンデンサ、グランド配線下
に基板コンタクトがあり、かつ拡散領域で、イパスコン
デンサとグランド配線とがつながっている半導体装置１
０３が出力される。この半導体装置のレイアウトパター
ンをを用いて実際に半導体装置を形成する。
【００５３】図２は、本発明実施の形態における図形パ
ターン生成工程のＬＳＩチップの一部を示す平面図と全
面にバイパスコンデンサ枠を生成した平面図である。バ
イパスコンデンサ枠９が敷き詰められた半導体装置１０
０２とデザインルールより算出したテクノロジ１０５
は、バイパスコンデンサ配置論理演算工程１００３およ
びバイパスコンデンサ配置リサイズ工程１００４に入力
される。バイパスコンデンサ枠を敷き詰めた半導体装置
１００２の電源配線１から線間接続のための配線乗り換
えスルーホール２をバイパスコンデンサ配置論理演算工
程１００３でとり除き、電源配線から障害物を除いた図
形パターン３を生成する。
ターン生成工程のＬＳＩチップの一部を示す平面図と全
面にバイパスコンデンサ枠を生成した平面図である。バ
イパスコンデンサ枠９が敷き詰められた半導体装置１０
０２とデザインルールより算出したテクノロジ１０５
は、バイパスコンデンサ配置論理演算工程１００３およ
びバイパスコンデンサ配置リサイズ工程１００４に入力
される。バイパスコンデンサ枠を敷き詰めた半導体装置
１００２の電源配線１から線間接続のための配線乗り換
えスルーホール２をバイパスコンデンサ配置論理演算工
程１００３でとり除き、電源配線から障害物を除いた図
形パターン３を生成する。
【００５４】図３は、前項目で電源配線から障害物を除
いた図形パターン３とバイパスコンデンサ枠９と積の論
理演算を行った平面図である。
いた図形パターン３とバイパスコンデンサ枠９と積の論
理演算を行った平面図である。
【００５５】さらに積の論理式をとったバイパスコンデ
ンサ枠１０の最小幅の半分の値をテクノロジ１０５に定
義しておき、縮小と拡大を行うことでバイパスコンデン
サ配置リサイズ工程１００４で微小パターンとなった図
形パターンを消去する。
ンサ枠１０の最小幅の半分の値をテクノロジ１０５に定
義しておき、縮小と拡大を行うことでバイパスコンデン
サ配置リサイズ工程１００４で微小パターンとなった図
形パターンを消去する。
【００５６】図４は前項目でのバイパスコンデンサ枠１
０を使用しバイパスコンデンサを生成した平面図であ
る。バイパスコンデンサ枠からバイパスコンデンサ枠間
隔の半分の数値をテクノロジ１０５に定義しておき、拡
大と縮小を行うことで拡散データ１１を生成する。バイ
パスコンデンサ枠からある数値分の値をテクノロジ１０
５に定義しておき、縮小を行うことでポリシリコンデー
タ１２を生成する。前記で生成したポリシリコンからあ
る数値分の値をテクノロジ１０５に定義しておき、縮小
を行うことでスルーホール１３を生成する。
０を使用しバイパスコンデンサを生成した平面図であ
る。バイパスコンデンサ枠からバイパスコンデンサ枠間
隔の半分の数値をテクノロジ１０５に定義しておき、拡
大と縮小を行うことで拡散データ１１を生成する。バイ
パスコンデンサ枠からある数値分の値をテクノロジ１０
５に定義しておき、縮小を行うことでポリシリコンデー
タ１２を生成する。前記で生成したポリシリコンからあ
る数値分の値をテクノロジ１０５に定義しておき、縮小
を行うことでスルーホール１３を生成する。
【００５７】このように、図４に示すような、個別に周
りを拡散領域１１で囲まれたリング状の第２のポリシリ
コン電極１２からなる第２のバイパスコンデンサと、基
板表面に形成されたＰ＋拡散層１１上にゲート絶縁膜１
４ｇを介して形成された正方形状のゲート電極１４と、
このゲート電極上にアレイ状に形成された多数のスルー
ホール１３を介してその上層を覆う電源配１１とからな
る第１のバイパスコンデンサとを含む半導体装置のレイ
アウトパターンが形成される。これら第１および第２の
ポリシリコン電極１４、１２はそれぞれこの上にスルー
ホール１３を介して電源配線１に接続されるように形成
される。
りを拡散領域１１で囲まれたリング状の第２のポリシリ
コン電極１２からなる第２のバイパスコンデンサと、基
板表面に形成されたＰ＋拡散層１１上にゲート絶縁膜１
４ｇを介して形成された正方形状のゲート電極１４と、
このゲート電極上にアレイ状に形成された多数のスルー
ホール１３を介してその上層を覆う電源配１１とからな
る第１のバイパスコンデンサとを含む半導体装置のレイ
アウトパターンが形成される。これら第１および第２の
ポリシリコン電極１４、１２はそれぞれこの上にスルー
ホール１３を介して電源配線１に接続されるように形成
される。
【００５８】このように、第１のバイパスコンデンサで
は、Ｐ＋拡散層１１と、この上層に形成されたゲート電
極１４との相対向する領域全てがコンデンサとして働
き、究めて有効な面積利用が可能となる。さらにはゲー
ト電極１４と電源配線１との間にも同様に大面積のコン
デンサを形成することができるため、２層構造のコンデ
ンサを形成することができ、容量の増大を図ることが可
能となる。また、かかる構成によれば、電源配線とグラ
ンド配線との間に低抵抗の拡散層を介して大容量のコン
デンサを接続することができる。したがって、高周波動
作による不要輻射ノイズを低減する機能の高い半導体装
置を提供することが可能となる。
は、Ｐ＋拡散層１１と、この上層に形成されたゲート電
極１４との相対向する領域全てがコンデンサとして働
き、究めて有効な面積利用が可能となる。さらにはゲー
ト電極１４と電源配線１との間にも同様に大面積のコン
デンサを形成することができるため、２層構造のコンデ
ンサを形成することができ、容量の増大を図ることが可
能となる。また、かかる構成によれば、電源配線とグラ
ンド配線との間に低抵抗の拡散層を介して大容量のコン
デンサを接続することができる。したがって、高周波動
作による不要輻射ノイズを低減する機能の高い半導体装
置を提供することが可能となる。
【００５９】このように第１のバイパスコンデンサの構
造では、リング状あるいは両側に拡散領域を形成した長
方形状のゲート電極の場合に比べて、ゲート面積の増大
をはかることができ、キャパシタ面積の大幅な増大を図
ることが可能となる。
造では、リング状あるいは両側に拡散領域を形成した長
方形状のゲート電極の場合に比べて、ゲート面積の増大
をはかることができ、キャパシタ面積の大幅な増大を図
ることが可能となる。
【００６０】このように、電極の形状を変化させた新し
い形状のバイパスコンデンサ形状を使用することによ
り、前述した第２のバイパスコンデンサよりも容量値を
増大することができる。電源配線下のバイパスコンデン
サ領域に複数のバイパスコンデンサ枠がある場合、前記
のポリシリコン間隔の半分の数値をテクノロジ１０５に
定義しておき、拡大と縮小を行いポリシリコンデータ１
４を生成する。このようなポリシリコン形状にすること
でゲート面積がさらに大きくなり容量値が上がる。
い形状のバイパスコンデンサ形状を使用することによ
り、前述した第２のバイパスコンデンサよりも容量値を
増大することができる。電源配線下のバイパスコンデン
サ領域に複数のバイパスコンデンサ枠がある場合、前記
のポリシリコン間隔の半分の数値をテクノロジ１０５に
定義しておき、拡大と縮小を行いポリシリコンデータ１
４を生成する。このようなポリシリコン形状にすること
でゲート面積がさらに大きくなり容量値が上がる。
【００６１】図５は本発明実施の形態における図形パタ
ーンでグランド配線下に基板コンタクト、電源配線下に
基板と同じ導電型の拡散領域を用いたＭＯＳ構造のバイ
パスコンデンサをバイパスコンデンサとして自動配置
し、グランド配線下の基板コンタクトと電源配線下のバ
イパスコンデンサとを拡散でつないだ平面図である。本
実施の形態によれば、電源配線下にバイパスコンデンサ
を自動配置することで、チップの面積をさせることなく
電源ノイズを低減させる容量値を設けることができる。
さらにグランド配線５下に構成される基板コンタクト形
成拡散１６を伸長せしめ、電源配線１下のバイパスコン
デンサ形成拡散１５と接続することで、高抵抗な基板よ
りも低い抵抗で電源配線とバイパスコンデンサ、グラン
ド配線５とバイパスコンデンサを接続することができ
る。
ーンでグランド配線下に基板コンタクト、電源配線下に
基板と同じ導電型の拡散領域を用いたＭＯＳ構造のバイ
パスコンデンサをバイパスコンデンサとして自動配置
し、グランド配線下の基板コンタクトと電源配線下のバ
イパスコンデンサとを拡散でつないだ平面図である。本
実施の形態によれば、電源配線下にバイパスコンデンサ
を自動配置することで、チップの面積をさせることなく
電源ノイズを低減させる容量値を設けることができる。
さらにグランド配線５下に構成される基板コンタクト形
成拡散１６を伸長せしめ、電源配線１下のバイパスコン
デンサ形成拡散１５と接続することで、高抵抗な基板よ
りも低い抵抗で電源配線とバイパスコンデンサ、グラン
ド配線５とバイパスコンデンサを接続することができ
る。
【００６２】図６は本発明実施の形態における図形パタ
ーンでグランド配線５下に基板コンタクト、電源配線１
下に基板と異なる導電型導電型の拡散領域を用いたＭＯ
Ｓ構造のバイパスコンデンサをバイパスコンデンサとし
て自動配置し、グランド配線下の基板コンタクトと電源
配線下のバイパスコンデンサとを拡散でつないだ平面図
である。バイパスコンデンサ形成のための拡散領域１７
と基板コンタクト用拡散１６の極性が反対であるが、シ
リサイドプロセスによって拡散領域表面１６に金属シリ
サイド層１４Ｓを形成することにより、バイパスコンデ
ンサの拡散領域17と基板コンタクト用拡散領域１６とを
低抵抗で接続することが可能である。
ーンでグランド配線５下に基板コンタクト、電源配線１
下に基板と異なる導電型導電型の拡散領域を用いたＭＯ
Ｓ構造のバイパスコンデンサをバイパスコンデンサとし
て自動配置し、グランド配線下の基板コンタクトと電源
配線下のバイパスコンデンサとを拡散でつないだ平面図
である。バイパスコンデンサ形成のための拡散領域１７
と基板コンタクト用拡散１６の極性が反対であるが、シ
リサイドプロセスによって拡散領域表面１６に金属シリ
サイド層１４Ｓを形成することにより、バイパスコンデ
ンサの拡散領域17と基板コンタクト用拡散領域１６とを
低抵抗で接続することが可能である。
【００６３】本実施の形態によれば、電源配線１下にバ
イパスコンデンサを自動配置することで、チップの面積
をさせることなく電源ノイズを低減させる容量値を設け
ることができる。さらに電源配線５下のバイパスコンデ
ンサ形成のための拡散領域１７とグランド配線下に構成
される基板コンタクト形成のための拡散領域１６を接続
することで、高抵抗な基板よりも低い抵抗で電源配線と
バイパスコンデンサ、グランド配線５とバイパスコンデ
ンサを接続することができる。
イパスコンデンサを自動配置することで、チップの面積
をさせることなく電源ノイズを低減させる容量値を設け
ることができる。さらに電源配線５下のバイパスコンデ
ンサ形成のための拡散領域１７とグランド配線下に構成
される基板コンタクト形成のための拡散領域１６を接続
することで、高抵抗な基板よりも低い抵抗で電源配線と
バイパスコンデンサ、グランド配線５とバイパスコンデ
ンサを接続することができる。
【００６４】なお、この金属シリサイド層１４Ｓはゲー
ト絶縁膜の形成に先立ち、他の領域のシリサイド工程と
同一工程で形成することも可能である。また、このバイ
パスコンデンサのゲート電極を構成するポリシリコン層
をシリサイド化する際、ポリシリコンのパターニングと
同時にゲート絶縁膜もパターニングし、メタル層を形成
しシリサイド化を行った後、シリサイド化しなかった部
分すなわち、ゲート絶縁膜側面のメタル層を選択エッチ
ングによりエッチング除去することにより、ゲート電極
下をのぞく基板表面にシリサイド層を形成することがで
きる。この場合もPN接合を経ることなく電流の取り出し
を行うことができ、良好なバイパスコンデンサを得るこ
とが可能となる。
ト絶縁膜の形成に先立ち、他の領域のシリサイド工程と
同一工程で形成することも可能である。また、このバイ
パスコンデンサのゲート電極を構成するポリシリコン層
をシリサイド化する際、ポリシリコンのパターニングと
同時にゲート絶縁膜もパターニングし、メタル層を形成
しシリサイド化を行った後、シリサイド化しなかった部
分すなわち、ゲート絶縁膜側面のメタル層を選択エッチ
ングによりエッチング除去することにより、ゲート電極
下をのぞく基板表面にシリサイド層を形成することがで
きる。この場合もPN接合を経ることなく電流の取り出し
を行うことができ、良好なバイパスコンデンサを得るこ
とが可能となる。
【００６５】図７は本発明のバイパスコンデンサと第二
バイパスコンデンサを周波数特性別に使用する為の図形
パターン生成装置である。この装置は、バイパスコンデ
ンサ枠生成工程１０１０、周波数特性別レイヤー内のバ
イパスコンデンサ配置倫理演算工程１０１２、周波数特
性別レイヤー内のバイパスコンデンサ配置リサイズ工程
１０１３、接続用拡散層の論理演算工程１０１５、接続
用拡散層のリサイズ工程１０１６で構成されている。
バイパスコンデンサを周波数特性別に使用する為の図形
パターン生成装置である。この装置は、バイパスコンデ
ンサ枠生成工程１０１０、周波数特性別レイヤー内のバ
イパスコンデンサ配置倫理演算工程１０１２、周波数特
性別レイヤー内のバイパスコンデンサ配置リサイズ工程
１０１３、接続用拡散層の論理演算工程１０１５、接続
用拡散層のリサイズ工程１０１６で構成されている。
【００６６】この装置では、周波数特性別にレイヤーを
用いている半導体装置１１０とデザインルール１１３が
バイパスコンデンサ枠生成工程１０１０に入力され、バ
イパスコンデンサ枠生成工程１０１０からバイパスコン
デンサ枠を敷き詰めた半導体装置１０１１が出力され
る。
用いている半導体装置１１０とデザインルール１１３が
バイパスコンデンサ枠生成工程１０１０に入力され、バ
イパスコンデンサ枠生成工程１０１０からバイパスコン
デンサ枠を敷き詰めた半導体装置１０１１が出力され
る。
【００６７】バイパスコンデンサ枠生成工程１０１０に
おいては、チップサイズを計測し、その中に配置可能な
配列数をデザインルール１１３に従って算出するととも
に、その配列のバイパスコンデンサ枠をグランド配線下
に基板コンタクトのある半導体装置。周波数特性別にレ
イヤーを用いている半導体装置１１０上に配置し、バイ
パスコンデンサ枠を敷き詰めたグランド配線下に基板コ
ンタクトがある半導体装置１０１１が出力される。
おいては、チップサイズを計測し、その中に配置可能な
配列数をデザインルール１１３に従って算出するととも
に、その配列のバイパスコンデンサ枠をグランド配線下
に基板コンタクトのある半導体装置。周波数特性別にレ
イヤーを用いている半導体装置１１０上に配置し、バイ
パスコンデンサ枠を敷き詰めたグランド配線下に基板コ
ンタクトがある半導体装置１０１１が出力される。
【００６８】次に、バイパスコンデンサ枠を敷き詰めた
グランド配線下に基板コンタクトがある半導体装置とデ
ザインルールより算出したテクノロジ１１４が周波数特
性別レイヤー内のバイパスコンデンサ配置論理演算工程
１０１２および周波数特性別レイヤー内のバイパスコン
デンサ配置リサイズ工程１０１３に入力され、周波数特
性別レイヤー内のバイパスコンデンサ配置論理演算工程
１０１２および周波数特性別レイヤー内のバイパスコン
デンサ配置リサイズ工程１０１３から電源配線下にバイ
パスコンデンサ、グランド配線下に基板コンタクトがそ
れぞれある半導体装置１０１４が出力される。周波数特
性別レイヤー内のバイパスコンデンサ配置論理演算工程
１０１２および周波数特性別レイヤー内のバイパスコン
デンサ配置リサイズ工程１０１３においては、電源配線
下領域とバイパスコンデンサアレイとの積の論理演算を
行い、そのデータに対して縮小と拡大を行い微小パター
ンを消滅させる。その領域にバイパスコンデンサ生成を
デザインルールより算出したテクノロジ１１４に従って
算出し、電源配線下に周波数特性別のバイパスコンデン
サ、グランド配線下に基板コンタクトがそれぞれある半
導体装置１０１４が出力される。
グランド配線下に基板コンタクトがある半導体装置とデ
ザインルールより算出したテクノロジ１１４が周波数特
性別レイヤー内のバイパスコンデンサ配置論理演算工程
１０１２および周波数特性別レイヤー内のバイパスコン
デンサ配置リサイズ工程１０１３に入力され、周波数特
性別レイヤー内のバイパスコンデンサ配置論理演算工程
１０１２および周波数特性別レイヤー内のバイパスコン
デンサ配置リサイズ工程１０１３から電源配線下にバイ
パスコンデンサ、グランド配線下に基板コンタクトがそ
れぞれある半導体装置１０１４が出力される。周波数特
性別レイヤー内のバイパスコンデンサ配置論理演算工程
１０１２および周波数特性別レイヤー内のバイパスコン
デンサ配置リサイズ工程１０１３においては、電源配線
下領域とバイパスコンデンサアレイとの積の論理演算を
行い、そのデータに対して縮小と拡大を行い微小パター
ンを消滅させる。その領域にバイパスコンデンサ生成を
デザインルールより算出したテクノロジ１１４に従って
算出し、電源配線下に周波数特性別のバイパスコンデン
サ、グランド配線下に基板コンタクトがそれぞれある半
導体装置１０１４が出力される。
【００６９】次に、配線配線下に周波数特性別のバイパ
スコンデンサ、グランド配線下に基板コンタクトがある
半導体装置１０１４とデザインルールより算出したテク
ノロジ１１４が接続用拡散層の論理演算工程１０１５お
よび接続用拡散層のリサイズ工程１０１６に入力され、
接続用拡散層の論理演算工程１０１５および接続用拡散
層のリサイズ工程１０１６から電源配線下に周波数特性
別のバイパスコンデンサ、グランド配線下に基板コンタ
クトがそれぞれあり、かつ拡散でつながれている半導体
装置１１２が出力される。接続用拡散層の論理演算工程
１０１５および接続用拡散層のリサイズ工程１０１６に
おいては、電源配線下のバイパスコンデンサ領域拡散
と、グランド配線下の基板コンタクト領域拡散とのつな
ぐ拡散生成をデザインルールより算出したテクノロジ１
１４に従って算出し、電源配線下に周波数特性別のバイ
パスコンデンサ、グランド配線下に基板コンタクトがあ
り、かつ拡散でつながっている半導体装置１１２が出力
される。
スコンデンサ、グランド配線下に基板コンタクトがある
半導体装置１０１４とデザインルールより算出したテク
ノロジ１１４が接続用拡散層の論理演算工程１０１５お
よび接続用拡散層のリサイズ工程１０１６に入力され、
接続用拡散層の論理演算工程１０１５および接続用拡散
層のリサイズ工程１０１６から電源配線下に周波数特性
別のバイパスコンデンサ、グランド配線下に基板コンタ
クトがそれぞれあり、かつ拡散でつながれている半導体
装置１１２が出力される。接続用拡散層の論理演算工程
１０１５および接続用拡散層のリサイズ工程１０１６に
おいては、電源配線下のバイパスコンデンサ領域拡散
と、グランド配線下の基板コンタクト領域拡散とのつな
ぐ拡散生成をデザインルールより算出したテクノロジ１
１４に従って算出し、電源配線下に周波数特性別のバイ
パスコンデンサ、グランド配線下に基板コンタクトがあ
り、かつ拡散でつながっている半導体装置１１２が出力
される。
【００７０】図８は本発明のバイパスコンデンサと第二
バイパスコンデンサを周波数特性別に使用した平面図で
ある。本発明のバイパスコンデンサは第二バイパスコン
デンサよりも容量値が上がる。しかし第二バイパスコン
デンサよりも周波数特性が良くないため高い周波数のノ
イズを吸収できない。この特徴を利用し、周波数特性が
良く高い周波数のノイズを吸収できるバイパスコンデン
サはブロックセル付近に配置し、容量値をより多く増や
したい箇所には本発明のバイパスコンデンサを配置する
ことで、高性能の半導体装置を自動生成することができ
る。
バイパスコンデンサを周波数特性別に使用した平面図で
ある。本発明のバイパスコンデンサは第二バイパスコン
デンサよりも容量値が上がる。しかし第二バイパスコン
デンサよりも周波数特性が良くないため高い周波数のノ
イズを吸収できない。この特徴を利用し、周波数特性が
良く高い周波数のノイズを吸収できるバイパスコンデン
サはブロックセル付近に配置し、容量値をより多く増や
したい箇所には本発明のバイパスコンデンサを配置する
ことで、高性能の半導体装置を自動生成することができ
る。
【００７１】図９は本発明のインダクタンスセルの平面
図と断面図である。ここでは、４層アルミ配線用のイン
ダクタンスセルを用いての説明を行う。このような４層
アルミ電源配線、３層アルミ電源配線、２層アルミ電源
配線、１層電源配線、スルーホール、データ削除領域を
有したインダクタンスセルとして、下位に何も配線層が
ない最上位配線層を抽出し、最上位配線層領域３５に配
置する。
図と断面図である。ここでは、４層アルミ配線用のイン
ダクタンスセルを用いての説明を行う。このような４層
アルミ電源配線、３層アルミ電源配線、２層アルミ電源
配線、１層電源配線、スルーホール、データ削除領域を
有したインダクタンスセルとして、下位に何も配線層が
ない最上位配線層を抽出し、最上位配線層領域３５に配
置する。
【００７２】図１０では最上位電源配線領域に配置した
インダクタンスセルのデータ削除領域３６を拡大した平
面図である。元の最上位電源配線とデータ削除領域を拡
大したデータに対して積の論理演算を行いデータ３７を
作成する。元の最上位電源配線からデータ３７をＮＯＴ
の論理演算を行いデータ３８を生成する。データ３８と
インダクタンスセルの最上位配線とのＯＲの論理演算を
行ったデータ３９を最上位電源配線とする。
インダクタンスセルのデータ削除領域３６を拡大した平
面図である。元の最上位電源配線とデータ削除領域を拡
大したデータに対して積の論理演算を行いデータ３７を
作成する。元の最上位電源配線からデータ３７をＮＯＴ
の論理演算を行いデータ３８を生成する。データ３８と
インダクタンスセルの最上位配線とのＯＲの論理演算を
行ったデータ３９を最上位電源配線とする。
【００７３】図１１では前項目で生成した最上位電源配
線と４層配線層用のインダクタンスセルを自動配置した
平面図と断面図である。ここでは、４層配線４０と３層
配線４１を４層と３層とを接続するスルーホール４２で
接続し、３層配線４１と２層配線４３を３層と２層とを
接続するスルーホール４４で接続し、２層配線４３と１
層配線４５を２層と１層とを接続するスルーホール４６
で接続する。なおこの３層配線４１と２層配線４３を３
層と２層とを接続するスルーホール４４と２層配線４３
と１層配線４５を２層と１層とを接続するスルーホール
４６とは縦方向に一列に並ぶように配列されており、か
かる構成によれば、最大限に大きなインダクタンスを形
成することが可能となる。
線と４層配線層用のインダクタンスセルを自動配置した
平面図と断面図である。ここでは、４層配線４０と３層
配線４１を４層と３層とを接続するスルーホール４２で
接続し、３層配線４１と２層配線４３を３層と２層とを
接続するスルーホール４４で接続し、２層配線４３と１
層配線４５を２層と１層とを接続するスルーホール４６
で接続する。なおこの３層配線４１と２層配線４３を３
層と２層とを接続するスルーホール４４と２層配線４３
と１層配線４５を２層と１層とを接続するスルーホール
４６とは縦方向に一列に並ぶように配列されており、か
かる構成によれば、最大限に大きなインダクタンスを形
成することが可能となる。
【００７４】このようなインダクタンスセルを各配線層
別に用意しておき自動配置することで、ノイズを吸収で
きる。図１２は本発明のバイパスコンデンサと本発明の
インダクタンスと第二バイパスコンデンサを周波数特性
別に使用する為の図形パターン生成装置である。この装
置は、バイパスコンデンサ枠生成工程、インダクタンス
セル生成工程１０２０、周波数特性別レイヤー内のバイ
パスコンデンサ、インダクタンス配置倫理演算工程１０
２２、周波数特性別レイヤー内のバイパスコンデンサ、
インダクタンス配置リサイズ工程１０２３、接続用拡散
層の論理演算工程１０２５、接続用拡散層のリサイズ工
程１０２６で構成されている。
別に用意しておき自動配置することで、ノイズを吸収で
きる。図１２は本発明のバイパスコンデンサと本発明の
インダクタンスと第二バイパスコンデンサを周波数特性
別に使用する為の図形パターン生成装置である。この装
置は、バイパスコンデンサ枠生成工程、インダクタンス
セル生成工程１０２０、周波数特性別レイヤー内のバイ
パスコンデンサ、インダクタンス配置倫理演算工程１０
２２、周波数特性別レイヤー内のバイパスコンデンサ、
インダクタンス配置リサイズ工程１０２３、接続用拡散
層の論理演算工程１０２５、接続用拡散層のリサイズ工
程１０２６で構成されている。
【００７５】グランド配線下の基板コンタクトのある半
導体装置。周波数特性別にレイヤーを用いている半導体
装置１２０とデザインルール１２３がバイパスコンデン
サ枠生成工程、インダクタンスセル生成工程１０２０に
入力され、バイパスコンデンサ枠生成工程、インダクタ
ンスセル生成工程１０２０からバイパスコンデンサ枠を
敷き詰めた半導体装置１０２１が出力される。
導体装置。周波数特性別にレイヤーを用いている半導体
装置１２０とデザインルール１２３がバイパスコンデン
サ枠生成工程、インダクタンスセル生成工程１０２０に
入力され、バイパスコンデンサ枠生成工程、インダクタ
ンスセル生成工程１０２０からバイパスコンデンサ枠を
敷き詰めた半導体装置１０２１が出力される。
【００７６】バイパスコンデンサ枠生成工程、インダク
タンスセル生成工程１０２０においては、チップサイズ
を計測し、その中に配置可能な配列数をデザインルール
１２３に従って算出するとともに、その配列のバイパス
コンデンサ枠をグランド配線下に基板コンタクトのある
半導体装置、周波数特性別にレイヤーを用いている半導
体装置１２０上に配置する。
タンスセル生成工程１０２０においては、チップサイズ
を計測し、その中に配置可能な配列数をデザインルール
１２３に従って算出するとともに、その配列のバイパス
コンデンサ枠をグランド配線下に基板コンタクトのある
半導体装置、周波数特性別にレイヤーを用いている半導
体装置１２０上に配置する。
【００７７】また、インダクタンスセルの配置が可能な
配列数をデザインルール１２３に従って算出するととも
に、その配列のインダクタンスセルを周波数特性別にレ
イヤーを用いている半導体装置１２０上に配置する。イ
ンダクタンスセル、バイパスコンデンサ枠を敷き詰めた
グランド配線下に基板コンタクトがある半導体装置１０
２１が出力される。
配列数をデザインルール１２３に従って算出するととも
に、その配列のインダクタンスセルを周波数特性別にレ
イヤーを用いている半導体装置１２０上に配置する。イ
ンダクタンスセル、バイパスコンデンサ枠を敷き詰めた
グランド配線下に基板コンタクトがある半導体装置１０
２１が出力される。
【００７８】次に、インダクタンスセル、バイパスコン
デンサ枠を敷き詰めたグランド配線下に基板コンタクト
がある半導体装置とデザインルールより算出したテクノ
ロジ１２４が周波数特性別レイヤー内のバイパスコンデ
ンサ、インダクタンス配置論理演算工程１０２２および
周波数特性別レイヤー内のバイパスコンデンサ、インダ
クタンス配置リサイズ工程１０２３に入力され、周波数
特性別レイヤー内のバイパスコンデンサ、インダクタン
ス配置論理演算工程１０２２および周波数特性別レイヤ
ー内のバイパスコンデンサ、インダクタンス配置リサイ
ズ工程１０２３から電源配線下にバイパスコンデンサ、
インダクタンス、グランド配線下に基板コンタクトがそ
れぞれある半導体装置１０２４が出力される。周波数特
性別レイヤー内のバイパスコンデンサ、インダクタンス
配置論理演算工程１０２２および周波数特性別レイヤー
内のバイパスコンデンサ、インダクタンス配置リサイズ
工程１０２３においては、電源配線下領域とバイパスコ
ンデンサアレイとの積の論理演算を行い、そのデータに
対して縮小と拡大を行い微小パターンを消滅させる。そ
の領域にバイパスコンデンサ生成をデザインルールより
算出したテクノロジ１１４に従って算出し、電源配線下
に周波数特性別のバイパスコンデンサ、グランド配線下
に基板コンタクトがそれぞれある半導体装置１０２４が
出力される。
デンサ枠を敷き詰めたグランド配線下に基板コンタクト
がある半導体装置とデザインルールより算出したテクノ
ロジ１２４が周波数特性別レイヤー内のバイパスコンデ
ンサ、インダクタンス配置論理演算工程１０２２および
周波数特性別レイヤー内のバイパスコンデンサ、インダ
クタンス配置リサイズ工程１０２３に入力され、周波数
特性別レイヤー内のバイパスコンデンサ、インダクタン
ス配置論理演算工程１０２２および周波数特性別レイヤ
ー内のバイパスコンデンサ、インダクタンス配置リサイ
ズ工程１０２３から電源配線下にバイパスコンデンサ、
インダクタンス、グランド配線下に基板コンタクトがそ
れぞれある半導体装置１０２４が出力される。周波数特
性別レイヤー内のバイパスコンデンサ、インダクタンス
配置論理演算工程１０２２および周波数特性別レイヤー
内のバイパスコンデンサ、インダクタンス配置リサイズ
工程１０２３においては、電源配線下領域とバイパスコ
ンデンサアレイとの積の論理演算を行い、そのデータに
対して縮小と拡大を行い微小パターンを消滅させる。そ
の領域にバイパスコンデンサ生成をデザインルールより
算出したテクノロジ１１４に従って算出し、電源配線下
に周波数特性別のバイパスコンデンサ、グランド配線下
に基板コンタクトがそれぞれある半導体装置１０２４が
出力される。
【００７９】インダクタンスについては、前項目である
第９図、第１０図、第１１図で説明した内容でインダク
タンスがある半導体装置１０２４が出力される。
第９図、第１０図、第１１図で説明した内容でインダク
タンスがある半導体装置１０２４が出力される。
【００８０】次に、配線配線下に周波数特性別のバイパ
スコンデンサ、インダクタンス、グランド配線下に基板
コンタクトがある半導体装置１０２４とデザインルール
より算出したテクノロジ１２４が接続用拡散層の論理演
算工程１０２５および接続用拡散層のリサイズ工程１０
２６に入力され、接続用拡散層の論理演算工程１０２５
および接続用拡散層のリサイズ工程１０２６から電源配
線下に周波数特性別のバイパスコンデンサ、インダクタ
ンス、グランド配線下に基板コンタクトがそれぞれあ
り、かつバイパスコンデンサについては拡散でつながれ
ている半導体装置１２２が出力される。接続用拡散層の
論理演算工程１０２５および接続用拡散層のリサイズ工
程１０２６においては、電源配線下のバイパスコンデン
サ領域拡散と、グランド配線下の基板コンタクト領域拡
散とのつなぐ拡散生成をデザインルールより算出したテ
クノロジ１２４に従って算出し、電源配線下に周波数特
性別のバイパスコンデンサ、インダクタンス、グランド
配線下に基板コンタクトがあり、かつバイパスコンデン
サについては拡散でつながっている半導体装置１２２が
出力される。
スコンデンサ、インダクタンス、グランド配線下に基板
コンタクトがある半導体装置１０２４とデザインルール
より算出したテクノロジ１２４が接続用拡散層の論理演
算工程１０２５および接続用拡散層のリサイズ工程１０
２６に入力され、接続用拡散層の論理演算工程１０２５
および接続用拡散層のリサイズ工程１０２６から電源配
線下に周波数特性別のバイパスコンデンサ、インダクタ
ンス、グランド配線下に基板コンタクトがそれぞれあ
り、かつバイパスコンデンサについては拡散でつながれ
ている半導体装置１２２が出力される。接続用拡散層の
論理演算工程１０２５および接続用拡散層のリサイズ工
程１０２６においては、電源配線下のバイパスコンデン
サ領域拡散と、グランド配線下の基板コンタクト領域拡
散とのつなぐ拡散生成をデザインルールより算出したテ
クノロジ１２４に従って算出し、電源配線下に周波数特
性別のバイパスコンデンサ、インダクタンス、グランド
配線下に基板コンタクトがあり、かつバイパスコンデン
サについては拡散でつながっている半導体装置１２２が
出力される。
【００８１】図１３は本発明のバイパスコンデンサと、
本発明のインダクタンスと、第二バイパスコンデンサを
周波数特性別に使用した平面図である。
本発明のインダクタンスと、第二バイパスコンデンサを
周波数特性別に使用した平面図である。
【００８２】拡散領域上に形成した本発明のバイパスコ
ンデンサは、基板表面に形成しまわりにコンタクト用の
拡散領域を形成する第二バイパスコンデンサよりも容量
値が上がる。しかし第二バイパスコンデンサよりも周波
数特性が良くないため高い周波数のノイズを吸収できな
い。
ンデンサは、基板表面に形成しまわりにコンタクト用の
拡散領域を形成する第二バイパスコンデンサよりも容量
値が上がる。しかし第二バイパスコンデンサよりも周波
数特性が良くないため高い周波数のノイズを吸収できな
い。
【００８３】この特徴を利用し、周波数特性が良く高い
周波数のノイズを吸収できる第二バイパスコンデンサは
ブロックセル付近に配置し、容量値をより多く増やした
い箇所には本発明のバイパスコンデンサを配置し、さら
に容量値をより多く増やしたい箇所には本発明のインダ
クタンスをＰＡＤ付近に配置することで、高性能の半導
体を自動生成することも可能となる。
周波数のノイズを吸収できる第二バイパスコンデンサは
ブロックセル付近に配置し、容量値をより多く増やした
い箇所には本発明のバイパスコンデンサを配置し、さら
に容量値をより多く増やしたい箇所には本発明のインダ
クタンスをＰＡＤ付近に配置することで、高性能の半導
体を自動生成することも可能となる。
【００８４】
【発明の効果】本発明は、電源配線領域下に形成された
拡散領域上に、容量絶縁膜を介して形成されたゲート電
極を有するＭＯＳ構造のバイパスコンデンサを形成し、
グランド配線領域下に基板電位を固定する基板コンタク
トを配置し、前記ゲート電極表面に前記電源配線にコン
タクトするコンタクトを有するとともに、前記拡散領域
と、基板コンタクトの拡散領域とを接続しているため、
拡散領域と、この上層に形成されたゲート電極との相対
向する領域全てがコンデンサとして働き、究めて有効な
面積利用が可能となる。さらにはゲート電極と電源配線
との間にも同様に大面積のコンデンサを形成することが
できるため、２層構造のコンデンサを形成することがで
き、容量の増大を図ることが可能となる。また、かかる
構成によれば、電源配線とグランド配線との間に低抵抗
の拡散層を介して大容量のコンデンサを接続することが
でき、高周波動作による不要輻射ノイズを低減する機能
の高い半導体装置を提供することが可能となる。
拡散領域上に、容量絶縁膜を介して形成されたゲート電
極を有するＭＯＳ構造のバイパスコンデンサを形成し、
グランド配線領域下に基板電位を固定する基板コンタク
トを配置し、前記ゲート電極表面に前記電源配線にコン
タクトするコンタクトを有するとともに、前記拡散領域
と、基板コンタクトの拡散領域とを接続しているため、
拡散領域と、この上層に形成されたゲート電極との相対
向する領域全てがコンデンサとして働き、究めて有効な
面積利用が可能となる。さらにはゲート電極と電源配線
との間にも同様に大面積のコンデンサを形成することが
できるため、２層構造のコンデンサを形成することがで
き、容量の増大を図ることが可能となる。また、かかる
構成によれば、電源配線とグランド配線との間に低抵抗
の拡散層を介して大容量のコンデンサを接続することが
でき、高周波動作による不要輻射ノイズを低減する機能
の高い半導体装置を提供することが可能となる。
【００８５】また、本発明のバイパスコンデンサでは容
量値は増大する反面、拡散部分が減少し抵抗が増大する
という問題があるが、シリサイド化で金属膜を使用する
ことで問題は回避できる。
量値は増大する反面、拡散部分が減少し抵抗が増大する
という問題があるが、シリサイド化で金属膜を使用する
ことで問題は回避できる。
【００８６】また、電源配線、グランド配線にインダク
タンスセルを挿入することによっても同じ効果がある。
これにより、高周波動作時時の不要輻射ノイズをさらに
低減することができる。
タンスセルを挿入することによっても同じ効果がある。
これにより、高周波動作時時の不要輻射ノイズをさらに
低減することができる。
【００８７】また動作周波数特性に応じて数種類のバイ
パスコンデンサ、インダクタンスセルを使いわければ電
源ノイズの吸収を効果的に実施でき、回路の安定動作を
実現することが可能となる。
パスコンデンサ、インダクタンスセルを使いわければ電
源ノイズの吸収を効果的に実施でき、回路の安定動作を
実現することが可能となる。
【図１】本発明の各実施形態における半導体装置の設計
工程の一部をバイパスコンデンサパターン生成手順の詳
細と共に示すフローチャートである。
工程の一部をバイパスコンデンサパターン生成手順の詳
細と共に示すフローチャートである。
【図２】本発明実施の形態における半導体装置のチップ
平面図とチップ全面にバイパスコンデンサ枠を生成した
平面図である。
平面図とチップ全面にバイパスコンデンサ枠を生成した
平面図である。
【図３】電源配線から障害物を除いた図形パターンとバ
イパスコンデンサ枠の平面図である。
イパスコンデンサ枠の平面図である。
【図４】バイパスコンデンサ枠を使用し、バイパスコン
デンサを生成した平面図である。
デンサを生成した平面図である。
【図５】電源配線下に基板と同じ極性をもつＭＯＳトラ
ンジスタをバイパスコンデンサとして自動配置した平面
図である。
ンジスタをバイパスコンデンサとして自動配置した平面
図である。
【図６】電源配線下に基板と異なった極性をもつＭＯＳ
トランジスタをバイパスコンデンサとして自動配置した
平面図である。
トランジスタをバイパスコンデンサとして自動配置した
平面図である。
【図７】周波数特性別にバイパスコンデンサを生成する
手順の詳細と共に示すフローチャートである。
手順の詳細と共に示すフローチャートである。
【図８】本発明のバイパスコンデンサと第二バイパスコ
ンデンサを用途別に使用した平面図である。
ンデンサを用途別に使用した平面図である。
【図９】本発明の一例である４層アルミ配線用インダク
タンスの平面図と断面図である。
タンスの平面図と断面図である。
【図１０】インダクタンスセルのデータ削除領域を拡大
し最上位配線を生成した平面図である。
し最上位配線を生成した平面図である。
【図１１】４層配線にインダクタンスを挿入した平面図
と断面図である。
と断面図である。
【図１２】周波数特性別にバイパスコンデンサ、インダ
クタンスを生成する手順の詳細と共に示すフローチャー
トである。
クタンスを生成する手順の詳細と共に示すフローチャー
トである。
【図１３】本発明のバイパスコンデンサと、本発明のイ
ンダクタンスと、第二バイパスコンデンサを用途別に使
用した平面図である。
ンダクタンスと、第二バイパスコンデンサを用途別に使
用した平面図である。
【図１４】従来のバイパスコンデンサ
【符号の説明】 １１ 拡散 １２ ポリシリコン１ １３ スルーホール １４ ポリシリコン２ １４Ｓ 金属シリサイド層 ４０ ４層アルミ電源配線 ４１ ３層アルミ電源配線 ４２ ４層３層接続用スルーホール ４３ ２層アルミ電源配線 ４４ ３層２層接続用スルーホール ４５ １層アルミ電源配線 ４６ ２層１層接続用スルーホール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年７月３１日（２００１．７．３
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】さらにまた、本発明の第１１では、インダ
クタンスの形成パターンを自動的に配置するためインダ
クタンスセル枠をチップ全面に配置するインダクタンス
セルの生成工程と、電源配線下領域と前記インダクタン
スセル枠との積の論理演算をする周波数特性別レイヤー
内のバイパスコンデンサ、インダクタンス配置論理演算
工程と、前記電源配線下領域と前記インダクタンスセル
枠との積の論理演算したデータに対して縮小と拡大を行
い微小パターンを消滅させる周波数特性別レイヤー内の
バイパスコンデンサ、インダクタンス配置リサイズ工程
とを含むことを特徴とする。
クタンスの形成パターンを自動的に配置するためインダ
クタンスセル枠をチップ全面に配置するインダクタンス
セルの生成工程と、電源配線下領域と前記インダクタン
スセル枠との積の論理演算をする周波数特性別レイヤー
内のバイパスコンデンサ、インダクタンス配置論理演算
工程と、前記電源配線下領域と前記インダクタンスセル
枠との積の論理演算したデータに対して縮小と拡大を行
い微小パターンを消滅させる周波数特性別レイヤー内の
バイパスコンデンサ、インダクタンス配置リサイズ工程
とを含むことを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】本発明の第１６では、インダクタンスの形
成パターンを自動的に配置するためインダクタンスセル
枠をチップ全面に配置するインダクタンスセルの生成手
段と、電源配線下領域と前記インダクタンスセル枠との
積の論理演算をする周波数特性別レイヤー内のバイパス
コンデンサ、インダクタンス配置論理演算手段と、前記
電源配線下領域と前記インダクタンスセル枠との積の論
理演算したデータに対して縮小と拡大を行い微小パター
ンを消滅させる周波数特性別レイヤー内のバイパスコン
デンサ、インダクタンス配置リサイズ手段とを含むこと
を特徴とする。
成パターンを自動的に配置するためインダクタンスセル
枠をチップ全面に配置するインダクタンスセルの生成手
段と、電源配線下領域と前記インダクタンスセル枠との
積の論理演算をする周波数特性別レイヤー内のバイパス
コンデンサ、インダクタンス配置論理演算手段と、前記
電源配線下領域と前記インダクタンスセル枠との積の論
理演算したデータに対して縮小と拡大を行い微小パター
ンを消滅させる周波数特性別レイヤー内のバイパスコン
デンサ、インダクタンス配置リサイズ手段とを含むこと
を特徴とする。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 光実 大阪府門真市大字門真1006番地 松下電器 産業株式会社 Ｆターム(参考） 5F038 AC03 AC05 AC17 AZ04 BH03 BH19 CA17 CD02 CD03 CD14 EZ09 EZ20 5F064 CC23 CC30 DD02 DD07 DD08 DD14 EE23 EE27 EE33 EE43 EE52 HH06
Claims (16)
- 【請求項１】電源配線領域下に形成され、一導電型の拡
散領域上に、容量絶縁膜を介して形成されたゲート電極
を有するＭＯＳ構造のバイパスコンデンサと、 グランド配線領域下に形成され、基板電位を固定する基
板コンタクトとを有し、 前記バイパスコンデンサは、前記ゲート電極表面に前記
電源配線にコンタクトするコンタクトを有するととも
に、前記一導電型の拡散領域と、基板コンタクトの拡散
領域とが接続されていることを特徴とする半導体装置。 - 【請求項２】前記一導電型の拡散領域は、前記基板コン
タクトの拡散領域と同一導電型であることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】前記一導電型の拡散領域は、前記基板コン
タクトの拡散領域と異なる導電型であり、前記基板コン
タクトの拡散領域表面に形成されたシリサイド層を介し
て前記基板コンタクトと前記第1導電型の拡散領域とが
接続されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】前記バイパスコンデンサは、一導電型の拡
散領域とこの一導電型の拡散領域表面に容量絶縁膜を介
して一体的に形成された四角形形状のゲート電極とから
なるゲート領域を含み、前記ゲート領域の外周を囲むよ
うに拡散領域を具備し、この拡散領域を介して基板コン
タクトとの拡散領域が接続されるとともに、前記ゲート
電極表面に複数のコンタクトを介して上層の電源配線と
接続されていることを特徴とする請求項１乃至３のいず
れかに記載の半導体装置。 - 【請求項５】前記バイパスコンデンサは半導体製造上の
配線パターンルールの最小図形寸法で生成されているこ
とを特徴とする請求項１乃至４のいずれかに記載の半導
体装置。 - 【請求項６】前記バイパスコンデンサが前記電源配線下
に複数個アレイ状に存在することを特徴とする請求項１
乃至５のいずれかに記載の半導体装置。 - 【請求項７】さらに半導体基板表面に容量絶縁膜を介し
て形成された複数のゲート電極と、前記ゲート電極の外
周を囲むように、前記半導体基板表面に形成された拡散
領域と、前記拡散領域の一部と接続された基板コンタク
トとをを備えた第２のバイパスコンデンサを具備し、前
記第２のバイパスコンデンサと前記バイパスコンデンサ
とは、周波数特性別に選択的に使用可能なように接続さ
れていることを特徴とする請求項１乃至６のいずれかに
記載の半導体装置。 - 【請求項８】多層構造配線層を有する半導体装置におい
て、配線層を多層に乗りかえることによって形成したイ
ンダクタンスセルを具備してなることを特徴とする半導
体装置。 - 【請求項９】バイパスコンデンサの形成パターンを自動
的に配置するためバイパスコンデンサの枠をチップ全面
に配置するバイパスコンデンサ枠の生成工程と、 電源配線下領域と前記バイパスコンデンサ枠との積の論
理演算をするバイパスコンデンサ配置論理演算工程と、 前記電源配線下領域とバイパスコンデンサ枠との積の論
理演算したデータに対して縮小と拡大を行い微小パター
ンを消滅させるバイパスコンデンサ配置リサイズ工程
と、 前記電源配線下の前記バイパスコンデンサ領域拡散と、
グランド配線下の基板コンタクト領域拡散とをつなぐ拡
散を生成する接続用拡散層の論理演算工程および接続用
拡散層のリサイズ工程とを含むことを特徴とする半導体
装置の生成方法。 - 【請求項１０】前記バイパスコンデンサ配置リサイズ工
程は、バイパスコンデンサを配置しバイパスコンデンサ
の間隔半分の数値を拡大、縮小してゲート電極形成のた
めのポリシリコンデータを調整することにより容量値を
増減させる工程であることを特徴とする請求項９記載の
半導体装置の生成方法。 - 【請求項１１】インダクタンスの形成パターンを自動的
に配置するためインダクタンスセル枠をチップ全面に配
置するインダクタンスセルの生成工程と、 電源配線下領域と前記インダクタンスセル枠との積の論
理演算する周波数特性別レイヤー内のバイパスコンデン
サ、インダクタンス配置論理演算工程と、 前記電源配線下領域と前記インダクタンスセル枠との積
の論理演算したデータに対して縮小と拡大を行い微小パ
ターンを消滅させる周波数特性別レイヤー内のバイパス
コンデンサ、インダクタンス配置リサイズ工程とを含む
ことを特徴とする半導体装置の生成方法。 - 【請求項１２】さらに、得られたバイパスコンデンサの
形成パターンに基いて半導体装置およびバイパスコンデ
ンサを形成する工程とを含むことを特徴とする請求項9
乃至11のいずれかに記載の半導体装置のパターン生成方
法を用いた半導体装置の製造方法。 - 【請求項１３】さらに、少なくとも２層の配線層が並行
して走行する領域において、配線層を多層に乗りかえる
インダクタンスセルを含み、前記バイパスコンデンサと
前記第２のバイパスコンデンサを周波数特性別に選択使
用可能なように形成したことを特徴とする請求項７記載
の半導体装置。 - 【請求項１４】バイパスコンデンサの形成パターンを自
動的に配置するためバイパスコンデンサの枠をチップ全
面に配置するバイパスコンデンサ枠の生成手段と、 電源配線下領域と前記バイパスコンデンサ枠との積の論
理演算をするバイパスコンデンサ配置論理演算手段と、 前記電源配線下領域とバイパスコンデンサ枠との積の論
理演算したデータに対して縮小と拡大を行い微小パター
ンを消滅させるバイパスコンデンサ配置リサイズ手段
と、 前記電源配線下の前記バイパスコンデンサ領域拡散と、 グランド配線下の基板コンタクト領域拡散とをつなぐ拡
散を生成する接続用拡散層の論理演算手段および接続用
拡散層のリサイズ手段とを具備したことを特徴とする半
導体装置の生成装置。 - 【請求項１５】前記バイパスコンデンサ配置リサイズ手
段は、バイパスコンデンサを配置しバイパスコンデンサ
の間隔半分の数値を拡大、縮小してポリシリコンデータ
を調整することにより容量値を増減させる請求項１４記
載の半導体装置の生成装置。 - 【請求項１６】インダクタンスの形成パターンを自動的
に配置するためインダクタンスセル枠をチップ全面に配
置するインダクタンスセルの生成手段と、 電源配線下領域と前記インダクタンスセル枠との積の論
理演算する周波数特性別レイヤー内のバイパスコンデン
サ、インダクタンス配置論理演算手段と、 前記電源配線下領域と前記インダクタンスセル枠との積
の論理演算したデータに対して縮小と拡大を行い微小パ
ターンを消滅させる周波数特性別レイヤー内のバイパス
コンデンサ、インダクタンス配置リサイズ手段とを含む
ことを特徴とする半導体装置の生成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035564A JP3461494B2 (ja) | 2001-02-13 | 2001-02-13 | 半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置。 |
| US10/066,583 US20020109205A1 (en) | 2001-02-13 | 2002-02-06 | Semiconductor device, method of creating pattern of the same, method of manufacturing the same, and apparatus for creating pattern of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035564A JP3461494B2 (ja) | 2001-02-13 | 2001-02-13 | 半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置。 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246548A true JP2002246548A (ja) | 2002-08-30 |
| JP3461494B2 JP3461494B2 (ja) | 2003-10-27 |
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ID=18898991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001035564A Expired - Fee Related JP3461494B2 (ja) | 2001-02-13 | 2001-02-13 | 半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置。 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020109205A1 (ja) |
| JP (1) | JP3461494B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006303377A (ja) * | 2005-04-25 | 2006-11-02 | Renesas Technology Corp | 半導体装置 |
| US7733164B2 (en) | 2006-09-01 | 2010-06-08 | Nec Electronics Corporation | Semiconductor device with decoupling capacitance controlled and control method for the same |
| US8122418B2 (en) | 2008-10-09 | 2012-02-21 | Nec Corporation | Capacitor arrangement method and layout apparatus |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4090313B2 (ja) * | 2002-09-11 | 2008-05-28 | 大日本スクリーン製造株式会社 | 基板保持装置および基板処理装置 |
| US20050085028A1 (en) * | 2003-10-21 | 2005-04-21 | International Business Machines Corporation | Method and structure to suppress external latch-up |
| CN102236728B (zh) | 2010-04-30 | 2013-08-07 | 国际商业机器公司 | 一种集成电路设计方法和设计仿真系统 |
| CN104617092B (zh) * | 2014-11-06 | 2018-06-22 | 苏州捷芯威半导体有限公司 | 一种半导体器件及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
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