JP2002217038A - セラミック電子部品 - Google Patents
セラミック電子部品Info
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- JP2002217038A JP2002217038A JP2001014147A JP2001014147A JP2002217038A JP 2002217038 A JP2002217038 A JP 2002217038A JP 2001014147 A JP2001014147 A JP 2001014147A JP 2001014147 A JP2001014147 A JP 2001014147A JP 2002217038 A JP2002217038 A JP 2002217038A
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- ceramic
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- electronic component
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Abstract
(57)【要約】
【課題】 プリント基板実装時に電極とプリント基板と
の接続不良が発生しないセラミック電子部品を提供する
ことを目的とする。 【解決手段】 内部導体１を備えたセラミック素体２を
焼結して得られるセラミック電子部品において、焼結前
のセラミック素体２の空隙率を３．５％〜１０％にした
ものである。
の接続不良が発生しないセラミック電子部品を提供する
ことを目的とする。 【解決手段】 内部導体１を備えたセラミック素体２を
焼結して得られるセラミック電子部品において、焼結前
のセラミック素体２の空隙率を３．５％〜１０％にした
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、積層チップインダ
クタや積層セラミックコンデンサなどのセラミック電子
部品に関するものである。
クタや積層セラミックコンデンサなどのセラミック電子
部品に関するものである。
【０００２】
【従来の技術】以下、従来のセラミック電子部品につい
て積層チップインダクタを一例にし、図面を参照しなが
ら説明する。
て積層チップインダクタを一例にし、図面を参照しなが
ら説明する。
【０００３】従来の積層チップインダクタは、特開平１
−１５１２１１号公報に記載されたものが知られてい
る。
−１５１２１１号公報に記載されたものが知られてい
る。
【０００４】図４は従来の積層チップインダクタの分解
斜視図、図５は同断面図である。
斜視図、図５は同断面図である。
【０００５】図４、図５において、所定の形状を有する
インダクタンス成分である内部導体１を備えたセラミッ
クシート２ａの上面に、同様に内部導体１を備えたセラ
ミックシート２ｂが備えられ、セラミックシート２ａ，
２ｂに、必要に応じて内部導体１を備えていないセラミ
ックシート２ｃが上下に積層されて、内部導体１を備え
たセラミックシート２ａ，２ｂ，２ｃからなるセラミッ
ク素体２が設けられている。
インダクタンス成分である内部導体１を備えたセラミッ
クシート２ａの上面に、同様に内部導体１を備えたセラ
ミックシート２ｂが備えられ、セラミックシート２ａ，
２ｂに、必要に応じて内部導体１を備えていないセラミ
ックシート２ｃが上下に積層されて、内部導体１を備え
たセラミックシート２ａ，２ｂ，２ｃからなるセラミッ
ク素体２が設けられている。
【０００６】このとき、内部導体１同士はセラミックシ
ート２ｂに備えられた導体スルーホール３によって接続
する。
ート２ｂに備えられた導体スルーホール３によって接続
する。
【０００７】なお、この従来の積層チップインダクタは
生産上、複数の内部導体１を１つの大きなセラミック素
体内に設けた後、所定形状になるように切断刃によって
切断して所定数の内部導体１を備えたセラミック素体２
を設ける。この後、このセラミック素体２を焼結し、両
端面に電極４ａ，４ｂを塗布形成して従来の積層チップ
インダクタを作製していた。
生産上、複数の内部導体１を１つの大きなセラミック素
体内に設けた後、所定形状になるように切断刃によって
切断して所定数の内部導体１を備えたセラミック素体２
を設ける。この後、このセラミック素体２を焼結し、両
端面に電極４ａ，４ｂを塗布形成して従来の積層チップ
インダクタを作製していた。
【０００８】このとき、焼結時の条件によってセラミッ
ク素体２の空隙率は変動していた。
ク素体２の空隙率は変動していた。
【０００９】ここで、上記した空隙率は以下のように定
義する。
義する。
【００１０】まず、理論密度として、積層されたセラミ
ック素体２に空隙が全くない場合の密度と定義し、（数
１）に示す。
ック素体２に空隙が全くない場合の密度と定義し、（数
１）に示す。
【００１１】
【数１】
【００１２】次に、実際に積層されたセラミック素体２
の実測した質量と体積から（数２）を用いて実測密度を
求める。
の実測した質量と体積から（数２）を用いて実測密度を
求める。
【００１３】
【数２】
【００１４】そして最後に、理論密度と実測密度より
（数３）を用いて空隙率を求める。
（数３）を用いて空隙率を求める。
【００１５】
【数３】
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来の積層チップインダクタは、セラミック素体２すなわ
ちセラミックシート２ａ，２ｂの空隙率の低い場合、セ
ラミックシート２ａ，２ｂは固くて脆いため、切断刃に
よって焼結前のセラミック素体２を切断しようとする
と、切断刃によって切断するよりも先にこの空隙部に亀
裂が入り破断された状態になってしまい、これにより、
焼結した後のセラミック素体２の切断面が荒れて凹凸が
大きくなる。この結果、セラミック素体２の両端面に電
極４ａ，４ｂを塗布するとき塗布ムラができ、電極形成
不良が生じてプリント基板実装時に電極とプリント基板
との接続不良が発生するという課題を有していた。
来の積層チップインダクタは、セラミック素体２すなわ
ちセラミックシート２ａ，２ｂの空隙率の低い場合、セ
ラミックシート２ａ，２ｂは固くて脆いため、切断刃に
よって焼結前のセラミック素体２を切断しようとする
と、切断刃によって切断するよりも先にこの空隙部に亀
裂が入り破断された状態になってしまい、これにより、
焼結した後のセラミック素体２の切断面が荒れて凹凸が
大きくなる。この結果、セラミック素体２の両端面に電
極４ａ，４ｂを塗布するとき塗布ムラができ、電極形成
不良が生じてプリント基板実装時に電極とプリント基板
との接続不良が発生するという課題を有していた。
【００１７】本発明は上記従来の課題を解決するもの
で、プリント基板実装時に電極とプリント基板との接続
不良が発生しないセラミック電子部品を提供するもので
ある。
で、プリント基板実装時に電極とプリント基板との接続
不良が発生しないセラミック電子部品を提供するもので
ある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は以下の構成を有する。
に、本発明は以下の構成を有する。
【００１９】本発明の請求項１に記載の発明は、特に、
焼結前のセラミック素体の空隙率を３．５％〜１０％に
したという構成を有しており、これにより、切断刃によ
って焼結前のセラミック素体を切断しても、切断刃によ
って切断するよりも先にセラミック素体に亀裂が入るこ
とはないため、焼結後のセラミック素体の切断面が荒れ
ることはない。この結果、セラミック素体の両端面に電
極を塗布しても塗布ムラができないという作用効果が得
られる。
焼結前のセラミック素体の空隙率を３．５％〜１０％に
したという構成を有しており、これにより、切断刃によ
って焼結前のセラミック素体を切断しても、切断刃によ
って切断するよりも先にセラミック素体に亀裂が入るこ
とはないため、焼結後のセラミック素体の切断面が荒れ
ることはない。この結果、セラミック素体の両端面に電
極を塗布しても塗布ムラができないという作用効果が得
られる。
【００２０】本発明の請求項２に記載の発明は、特に、
焼結前の内部導体およびセラミック素体の空隙率を３．
５％〜１０％にしたという構成を有しており、これによ
り、焼結前のセラミック素体だけでなく内部導体につい
ても切断刃によって切断しても、切断刃によって切断す
るよりも先に内部導体およびセラミック素体に亀裂が入
ることはないため、これにより、焼結後のセラミック素
体の切断面が荒れることはない。この結果、セラミック
素体の両端面に電極を塗布しても塗布ムラができないと
いう作用効果が得られる。
焼結前の内部導体およびセラミック素体の空隙率を３．
５％〜１０％にしたという構成を有しており、これによ
り、焼結前のセラミック素体だけでなく内部導体につい
ても切断刃によって切断しても、切断刃によって切断す
るよりも先に内部導体およびセラミック素体に亀裂が入
ることはないため、これにより、焼結後のセラミック素
体の切断面が荒れることはない。この結果、セラミック
素体の両端面に電極を塗布しても塗布ムラができないと
いう作用効果が得られる。
【００２１】本発明の請求項３に記載の発明は、特に、
焼結前のセラミック素体の理論密度Ｄ１に対し、焼結後
のセラミック素体の実測密度Ｄ２が、Ｄ２／Ｄ１＝０．
９０〜０．９３とした構成を有しており、これにより、
セラミック素体の空隙率が３．５％〜１０％となり、こ
の結果、セラミック素体の両端面に電極を塗布しても塗
布ムラができないという作用効果が得られる。
焼結前のセラミック素体の理論密度Ｄ１に対し、焼結後
のセラミック素体の実測密度Ｄ２が、Ｄ２／Ｄ１＝０．
９０〜０．９３とした構成を有しており、これにより、
セラミック素体の空隙率が３．５％〜１０％となり、こ
の結果、セラミック素体の両端面に電極を塗布しても塗
布ムラができないという作用効果が得られる。
【００２２】
【発明の実施の形態】（実施の形態１）以下、実施の形
態１を用いて本発明の請求項１，３に記載の発明につい
て説明する。
態１を用いて本発明の請求項１，３に記載の発明につい
て説明する。
【００２３】なお、構造は図４、図５で説明したものと
同じなのでその説明は省略し、同じ符号を付す。
同じなのでその説明は省略し、同じ符号を付す。
【００２４】以下、本発明の実施の形態１におけるセラ
ミック電子部品の製造方法を説明する。本実施の形態で
は、セラミック電子部品の一例として、積層チップイン
ダクタを用いて説明する。
ミック電子部品の製造方法を説明する。本実施の形態で
は、セラミック電子部品の一例として、積層チップイン
ダクタを用いて説明する。
【００２５】まず、ブチラール等の樹脂とフタール酸系
の可塑剤と酢酸ブチル等の溶剤を溶融させたビークル
と、Ｎｉ，Ｚｎ，Ｃｕのうち少なくとも１つ以上含まれ
たフェライト粉末とを混練してなる磁性体スラリーをＰ
ＥＴ（ポリエチレンテレフタレート）等の支持体の上面
にドクターブレード法等のシート成形方法により塗布
し、図１（ａ）に示すようなセラミックシート２ｃを複
数設ける。
の可塑剤と酢酸ブチル等の溶剤を溶融させたビークル
と、Ｎｉ，Ｚｎ，Ｃｕのうち少なくとも１つ以上含まれ
たフェライト粉末とを混練してなる磁性体スラリーをＰ
ＥＴ（ポリエチレンテレフタレート）等の支持体の上面
にドクターブレード法等のシート成形方法により塗布
し、図１（ａ）に示すようなセラミックシート２ｃを複
数設ける。
【００２６】次に、図１（ｂ）に示すように、所定枚数
のセラミックシート２ｃ上面に、銀または銀パラジウム
等の導電材料をスクリーン印刷、めっき等により、イン
ダクタンス成分である渦巻き状の内部導体１を複数形成
し、この内部導体１を備えたセラミックシート２ｂを複
数設ける。なお、内部導体１の形状は渦巻き状でなく、
螺旋状、蛇行状であっても構わない。
のセラミックシート２ｃ上面に、銀または銀パラジウム
等の導電材料をスクリーン印刷、めっき等により、イン
ダクタンス成分である渦巻き状の内部導体１を複数形成
し、この内部導体１を備えたセラミックシート２ｂを複
数設ける。なお、内部導体１の形状は渦巻き状でなく、
螺旋状、蛇行状であっても構わない。
【００２７】次に、図１（ｃ）に示すように、所定枚数
のセラミックシート２ａにパンチング等により複数の貫
通孔を形成し、この貫通孔に銀または銀パラジウム等の
導電材料をスクリーン印刷によって充填して導体スルー
ホール３を複数形成する。
のセラミックシート２ａにパンチング等により複数の貫
通孔を形成し、この貫通孔に銀または銀パラジウム等の
導電材料をスクリーン印刷によって充填して導体スルー
ホール３を複数形成する。
【００２８】次に、導体スルーホール３を介して内部導
体１同士が接続されるように、セラミックシート２ａ、
セラミックシート２ｂを加熱加圧によって積層するとと
もに、この積層されたものの上下面に所定枚数のセラミ
ックシート２ｃを加熱加圧しながら設け、図２（ａ）に
示すように一体セラミック素体物５を形成する。
体１同士が接続されるように、セラミックシート２ａ、
セラミックシート２ｂを加熱加圧によって積層するとと
もに、この積層されたものの上下面に所定枚数のセラミ
ックシート２ｃを加熱加圧しながら設け、図２（ａ）に
示すように一体セラミック素体物５を形成する。
【００２９】このとき、セラミック素体２、つまりセラ
ミックシート２ａ、セラミックシート２ｂ、セラミック
シート２ｃの空隙率は３．５％〜１０％となっている。
セラミック素体２の空隙率は、各セラミックシート２
ａ，２ｂ，２ｃの積層時の加圧力、あるいは各セラミッ
クシート２ａ，２ｂ，２ｃ自体の空隙率を調節すること
によって決めることができる。
ミックシート２ａ、セラミックシート２ｂ、セラミック
シート２ｃの空隙率は３．５％〜１０％となっている。
セラミック素体２の空隙率は、各セラミックシート２
ａ，２ｂ，２ｃの積層時の加圧力、あるいは各セラミッ
クシート２ａ，２ｂ，２ｃ自体の空隙率を調節すること
によって決めることができる。
【００３０】そして、１つの積層チップインダクタに１
つの内部導体が含まれるように一体セラミック素体物５
を切断刃によって切断面６に沿って切断し、図２（ｂ）
に示すように個片状のセラミック素体２に分割する。こ
のとき、個片状のセラミック素体２には内部導体１の端
面である引出電極７が露出している。なお、個片状のセ
ラミック素体２内に複数の内部導体１を設けても良い。
つの内部導体が含まれるように一体セラミック素体物５
を切断刃によって切断面６に沿って切断し、図２（ｂ）
に示すように個片状のセラミック素体２に分割する。こ
のとき、個片状のセラミック素体２には内部導体１の端
面である引出電極７が露出している。なお、個片状のセ
ラミック素体２内に複数の内部導体１を設けても良い。
【００３１】次に、この個片状のセラミック素体２を約
９００℃で２時間焼結する。
９００℃で２時間焼結する。
【００３２】最後に、図２（ｃ）に示すように、この焼
結後のセラミック素体２の両端面に引出電極７と接続さ
れるように電極４ａ，４ｂを設け、本発明の一実施の形
態における積層チップインダクタを作製する。
結後のセラミック素体２の両端面に引出電極７と接続さ
れるように電極４ａ，４ｂを設け、本発明の一実施の形
態における積層チップインダクタを作製する。
【００３３】以下、本発明の積層チップインダクタと、
従来の積層チップインダクタの電極を塗布したときの不
良率について説明する。
従来の積層チップインダクタの電極を塗布したときの不
良率について説明する。
【００３４】試料は、セラミック素体２として、Ｎｉ，
Ｚｎ，Ｃｕからなるフェライト粉体を、樹脂としてブチ
ラール、可塑剤としてフタール酸エステルを酢酸ブチル
等の溶剤を溶融させたビークルに混練させたものを用
い、一定の理論密度３．６４３ｇ／ｃｍ3のものを積層
時の加圧力を調整して各実測密度、空隙率に変化させた
ものを５００個作製した。
Ｚｎ，Ｃｕからなるフェライト粉体を、樹脂としてブチ
ラール、可塑剤としてフタール酸エステルを酢酸ブチル
等の溶剤を溶融させたビークルに混練させたものを用
い、一定の理論密度３．６４３ｇ／ｃｍ3のものを積層
時の加圧力を調整して各実測密度、空隙率に変化させた
ものを５００個作製した。
【００３５】また、セラミック素体２の電極４ａ，４ｂ
を形成する面に２０μｍ以上の凹凸が発生したものを不
良とした。
を形成する面に２０μｍ以上の凹凸が発生したものを不
良とした。
【００３６】この結果を（表１）に示す。
【００３７】
【表１】
【００３８】（表１）から明らかなように、空隙率が
３．５％以上のときは不良率を１％以下に抑えることが
できる。
３．５％以上のときは不良率を１％以下に抑えることが
できる。
【００３９】（表２）は、上記（表１）と同じ試料を用
いて、セラミック素体２を９００℃で３０分間焼結した
後のセラミック素体２の透磁率を示したものである。
いて、セラミック素体２を９００℃で３０分間焼結した
後のセラミック素体２の透磁率を示したものである。
【００４０】
【表２】
【００４１】（表２）から明らかなように、空隙率が１
０．０７％を越えると透磁率が、空隙が無いときの透磁
率に対して８０％以下になってしまう。これは、空隙が
ありすぎてセラミック粉体の焼成が妨げられているため
である。
０．０７％を越えると透磁率が、空隙が無いときの透磁
率に対して８０％以下になってしまう。これは、空隙が
ありすぎてセラミック粉体の焼成が妨げられているため
である。
【００４２】すなわち、少なくともセラミック素体２が
磁性体である積層チップインダクタにおいては、空隙率
を１０％以下にする必要がある。
磁性体である積層チップインダクタにおいては、空隙率
を１０％以下にする必要がある。
【００４３】さらに、（表１）、（表２）から、焼結前
のセラミック素体２の空隙率を３．５％〜１０％とする
には、焼結前のセラミック素体２の理論密度Ｄ１に対
し、焼結後のセラミック素体２の実測密度Ｄ２が、Ｄ２
／Ｄ１＝０．９０〜０．９３にすればよいこともわか
る。
のセラミック素体２の空隙率を３．５％〜１０％とする
には、焼結前のセラミック素体２の理論密度Ｄ１に対
し、焼結後のセラミック素体２の実測密度Ｄ２が、Ｄ２
／Ｄ１＝０．９０〜０．９３にすればよいこともわか
る。
【００４４】図３は一体セラミック素体物５を切断面６
に沿って個片状のセラミック素体２に分割する時の断面
図である。
に沿って個片状のセラミック素体２に分割する時の断面
図である。
【００４５】このときセラミック素体２の空隙率が高け
れば、従来のように空隙率が低く、固くて脆いものに比
べて、セラミック素体２はある程度弾力を有するため、
切断刃８によって焼結前のセラミック素体２を切断する
と、切断刃８によって切断するよりも先に空隙部に亀裂
９が入って破断された状態になることはない。
れば、従来のように空隙率が低く、固くて脆いものに比
べて、セラミック素体２はある程度弾力を有するため、
切断刃８によって焼結前のセラミック素体２を切断する
と、切断刃８によって切断するよりも先に空隙部に亀裂
９が入って破断された状態になることはない。
【００４６】上記した本発明の実施の形態１における積
層チップインダクタは、焼結前のセラミック素体２の空
隙率を３．５％以上にしたという構成を有しているた
め、切断刃８によって焼結前のセラミック素体２を切断
しても、切断刃８によって切断するよりも先に空隙部に
亀裂９が入ることはなく、これにより、焼結後のセラミ
ック素体２の切断面が荒れることはない。この結果、セ
ラミック素体２の両端面に電極４ａ，４ｂを塗布しても
塗布ムラが生じないため、電極形成不良を抑えることが
でき、プリント基板実装時に電極４ａ，４ｂとプリント
基板との接続不良が発生しないという効果が得られる。
層チップインダクタは、焼結前のセラミック素体２の空
隙率を３．５％以上にしたという構成を有しているた
め、切断刃８によって焼結前のセラミック素体２を切断
しても、切断刃８によって切断するよりも先に空隙部に
亀裂９が入ることはなく、これにより、焼結後のセラミ
ック素体２の切断面が荒れることはない。この結果、セ
ラミック素体２の両端面に電極４ａ，４ｂを塗布しても
塗布ムラが生じないため、電極形成不良を抑えることが
でき、プリント基板実装時に電極４ａ，４ｂとプリント
基板との接続不良が発生しないという効果が得られる。
【００４７】また、焼結前のセラミック素体２の空隙率
を１０％以下にしたため、透磁率を安定にすることがで
きる。
を１０％以下にしたため、透磁率を安定にすることがで
きる。
【００４８】（実施の形態２）以下、実施の形態２を用
いて本発明の請求項２記載の発明について説明する。
いて本発明の請求項２記載の発明について説明する。
【００４９】なお、実施の形態１と同様の構成を有する
ものについては同一符号を付し、その説明は省略する。
ものについては同一符号を付し、その説明は省略する。
【００５０】実施の形態２が実施の形態１と異なる点
は、セラミック素体２だけでなく、内部導体１も含めて
空隙率を３．５％〜１０％にした点である。
は、セラミック素体２だけでなく、内部導体１も含めて
空隙率を３．５％〜１０％にした点である。
【００５１】このようにすれば、セラミック素体２だけ
でなく内部導体１についても同様に、切断刃８によって
切断するよりも先にこの空隙部に亀裂９が入ることはな
く、これにより、焼結後のセラミック素体２の切断面が
荒れることはない。この結果、セラミック素体２の両端
面に電極４ａ，４ｂを塗布しても塗布ムラができず、電
極形成不良が発生しない。また、透磁率も安定にするこ
とができる。
でなく内部導体１についても同様に、切断刃８によって
切断するよりも先にこの空隙部に亀裂９が入ることはな
く、これにより、焼結後のセラミック素体２の切断面が
荒れることはない。この結果、セラミック素体２の両端
面に電極４ａ，４ｂを塗布しても塗布ムラができず、電
極形成不良が発生しない。また、透磁率も安定にするこ
とができる。
【００５２】なお、上記本発明の実施の形態１，２では
積層チップインダクタを例にして説明したが、セラミッ
ク素体としてフェライトなどのセラミック材料を用いる
積層セラミックコンデンサなどのセラミック電子部品に
ついても同様の効果が得られる。
積層チップインダクタを例にして説明したが、セラミッ
ク素体としてフェライトなどのセラミック材料を用いる
積層セラミックコンデンサなどのセラミック電子部品に
ついても同様の効果が得られる。
【００５３】
【発明の効果】以上のように本発明は、焼結前のセラミ
ック素体の空隙率を３．５％〜１０％にしたため、切断
刃によって焼結前のセラミック素体を切断しても、切断
刃によって切断するよりも先にセラミック素体に亀裂が
入ることはなく、これにより、焼結後のセラミック素体
の切断面が荒れることはない。この結果、セラミック素
体の両端面に電極を塗布しても塗布ムラが生じないた
め、電極形成不良を抑えることができ、プリント基板実
装時に電極とプリント基板との接続不良が発生せず、さ
らに、透磁率を安定にすることができるという効果を奏
するものである。
ック素体の空隙率を３．５％〜１０％にしたため、切断
刃によって焼結前のセラミック素体を切断しても、切断
刃によって切断するよりも先にセラミック素体に亀裂が
入ることはなく、これにより、焼結後のセラミック素体
の切断面が荒れることはない。この結果、セラミック素
体の両端面に電極を塗布しても塗布ムラが生じないた
め、電極形成不良を抑えることができ、プリント基板実
装時に電極とプリント基板との接続不良が発生せず、さ
らに、透磁率を安定にすることができるという効果を奏
するものである。
【図１】（ａ）〜（ｃ）本発明の実施の形態１における
積層チップインダクタの製造方法を示す斜視図
積層チップインダクタの製造方法を示す斜視図
【図２】（ａ）〜（ｃ）同製造方法を示す斜視図
【図３】一体セラミック素体物を切断面に沿って個片状
のセラミック素体に分割する時の断面図
のセラミック素体に分割する時の断面図
【図４】従来のセラミック電子部品の分解斜視図
【図５】同断面図
１ 内部導体 ２ セラミック素体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 元満 弘法 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5E001 AB03 AD00 AH09 AJ01 AJ02 5E070 AA01 AB10 CB03 CB13 DB02
Claims (3)
- 【請求項１】 内部導体を備えたセラミック素体を焼結
して得られるセラミック電子部品において、焼結前のセ
ラミック素体の空隙率を３．５％〜１０％にしたセラミ
ック電子部品。 - 【請求項２】 内部導体を備えたセラミック素体を焼結
して得られるセラミック電子部品において、焼結前の内
部導体およびセラミック素体の空隙率を３．５％〜１０
％にしたセラミック電子部品。 - 【請求項３】 焼結前のセラミック素体の理論密度Ｄ１
に対し、焼結後のセラミック素体の実測密度Ｄ２が、Ｄ
２／Ｄ１＝０．９０〜０．９３とした請求項１記載のセ
ラミック電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001014147A JP2002217038A (ja) | 2001-01-23 | 2001-01-23 | セラミック電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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