JP2002215120A - フリッカが低減された液晶表示装置及びフリッカ低減方法 - Google Patents
フリッカが低減された液晶表示装置及びフリッカ低減方法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】
【課題】 フリッカが低減された液晶表示装置及びフリ
ッカ低減方法を提供する。 【解決手段】 色信号ＲＧＢを構成するビットのトグリ
ングをトグリング検出器６１で検出し、トグリングされ
たビット数を加算器６２により計算する。第１比較器６
３は計算結果とＲｅｆ１の比較結果を第１カウンタ６５
に出力する。第１カウンタ６５は１ラインでのフリッカ
の個数をカウントし、第２比較器６６はカウント結果と
Ｒｅｆ２の比較結果を第２カウンタ６７に出力する。第
２カウンタ６７は１フレームでのフリッカの個数をカウ
ントし、第３比較器６８はカウント結果とＲｅｆ３の比
較結果をバックライトの制御信号Ｄｉｍとして出力す
る。以上のような構成により、１つのフレームで所定比
率以上のフリッカが発生する時、バックライトの明るさ
を調節して、液晶表示装置で視覚的に感知されるフリッ
カを減少させる。
ッカ低減方法を提供する。 【解決手段】 色信号ＲＧＢを構成するビットのトグリ
ングをトグリング検出器６１で検出し、トグリングされ
たビット数を加算器６２により計算する。第１比較器６
３は計算結果とＲｅｆ１の比較結果を第１カウンタ６５
に出力する。第１カウンタ６５は１ラインでのフリッカ
の個数をカウントし、第２比較器６６はカウント結果と
Ｒｅｆ２の比較結果を第２カウンタ６７に出力する。第
２カウンタ６７は１フレームでのフリッカの個数をカウ
ントし、第３比較器６８はカウント結果とＲｅｆ３の比
較結果をバックライトの制御信号Ｄｉｍとして出力す
る。以上のような構成により、１つのフレームで所定比
率以上のフリッカが発生する時、バックライトの明るさ
を調節して、液晶表示装置で視覚的に感知されるフリッ
カを減少させる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置（ｌｉ
ｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ：ＬＣＤ）
に関し、さらには薄膜トランジスタ（ｔｈｉｎ ｆｉｌ
ｍ ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）をスイッチング素
子として使用するアクティブマトリックス液晶表示装置
の残像又はフリッカを低減できる装置及び方法に関す
る。
ｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ：ＬＣＤ）
に関し、さらには薄膜トランジスタ（ｔｈｉｎ ｆｉｌ
ｍ ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）をスイッチング素
子として使用するアクティブマトリックス液晶表示装置
の残像又はフリッカを低減できる装置及び方法に関す
る。
【０００２】
【従来の技術】アクティブマトリックスＬＣＤの駆動方
式はマトリックス状に配列された各画素に非線形特性を
有するアクティブ素子を付加して各画素をスイッチング
することであり、アクティブ素子としては、通常、薄膜
トランジスタを使用する。
式はマトリックス状に配列された各画素に非線形特性を
有するアクティブ素子を付加して各画素をスイッチング
することであり、アクティブ素子としては、通常、薄膜
トランジスタを使用する。
【０００３】このようなＴＦＴＬＣＤの光学的な表示特
性は、ＴＦＴ素子、液晶材料、配向膜材料、セル間隔、
カラーフィルタ等の影響を受け、長時間使用することに
よって表示特性を低下させるフリッカ又は残像が現れる
ことである。
性は、ＴＦＴ素子、液晶材料、配向膜材料、セル間隔、
カラーフィルタ等の影響を受け、長時間使用することに
よって表示特性を低下させるフリッカ又は残像が現れる
ことである。
【０００４】このようなフリッカを低減する方法は、１
９９３年１０月、Ｋｉｍｕｒａ等による米国特許第５，
２５３，０９１号の“ＬＩＱＵＩＤ ＣＲＹＳＴＡＬ
ＤＩＳＰＬＡＹ ＨＡＶＩＮＧ ＲＥＤＵＣＥＤ ＦＬ
ＩＣＫＥＲＳ”と、１９９５年７月、Ｓｕｚｕｋｉ等に
よる米国特許第５，４３６，７４７号の“ＲＥＤＵＣＥ
Ｄ ＦＬＩＣＫＥＲ ＬＩＱＵＩＤ ＣＲＹＳＴＡＬ
ＤＩＳＰＬＡＹ”に開示されている。
９９３年１０月、Ｋｉｍｕｒａ等による米国特許第５，
２５３，０９１号の“ＬＩＱＵＩＤ ＣＲＹＳＴＡＬ
ＤＩＳＰＬＡＹ ＨＡＶＩＮＧ ＲＥＤＵＣＥＤ ＦＬ
ＩＣＫＥＲＳ”と、１９９５年７月、Ｓｕｚｕｋｉ等に
よる米国特許第５，４３６，７４７号の“ＲＥＤＵＣＥ
Ｄ ＦＬＩＣＫＥＲ ＬＩＱＵＩＤ ＣＲＹＳＴＡＬ
ＤＩＳＰＬＡＹ”に開示されている。
【０００５】一般に、液晶表示装置は画素電極及びＴＦ
Ｔが形成されたＴＦＴ基板と、共通電極及びカラーフィ
ルタが形成されたカラーフィルタと、その間に注入され
ている液晶物質とで構成される。
Ｔが形成されたＴＦＴ基板と、共通電極及びカラーフィ
ルタが形成されたカラーフィルタと、その間に注入され
ている液晶物質とで構成される。
【０００６】このような液晶表示装置では、カラーフィ
ルタ基板に形成された共通電極とＴＦＴ基板に形成され
た画素電極に電圧を印加して２つの電極の間に電位差を
与えて液晶分子を駆動させる。通常、２つの電極の間に
印加される電界の方向を周期的に変える。
ルタ基板に形成された共通電極とＴＦＴ基板に形成され
た画素電極に電圧を印加して２つの電極の間に電位差を
与えて液晶分子を駆動させる。通常、２つの電極の間に
印加される電界の方向を周期的に変える。
【０００７】例えば、共通電極に加える共通電極電圧を
Ｖｃｏｍにすると、ＴＦＴを通じて画素電極に印加され
る信号電圧は共通電極電圧Ｖｃｏｍに対して周期的に反
転される。この時、共通電極電圧に対してプラスである
電圧の実効値とマイナスである電圧の実効値が同一であ
ると、残像もフリッカも発生しない。しかし、２つの電
圧の実効値が異なると、２つの電極の間には直流成分を
有する電界が印加され、この直流成分によって残像が発
生する。即ち、同一の階調に対するプラス電圧とマイナ
ス電圧のデータ電圧が共通電極電圧を中心にして対称に
印加されないと、プラス電圧及びマイナス電圧各々に従
って画素の明るさが異なり、このような明るさの差がフ
リッカとして現れる。又、２つの基板の間に直流成分の
電圧が印加されて残像又は焼付き（ｉｍａｇｅ ｓｔｉ
ｃｋｉｎｇ）が生じる。最初は共通電極電圧が正確に調
節されて直流成分がなくても、液晶表示装置を使用する
に従ってパネルの薄膜トランジスタ又は配向膜又は保護
膜に物理的な変化が生じるので、共通電極電圧が最適条
件から外れて、フリッカが増加する。さらに、液晶表示
装置の大型化と高輝度化に従って、目によって認識され
るフリッカの量は増加する。
Ｖｃｏｍにすると、ＴＦＴを通じて画素電極に印加され
る信号電圧は共通電極電圧Ｖｃｏｍに対して周期的に反
転される。この時、共通電極電圧に対してプラスである
電圧の実効値とマイナスである電圧の実効値が同一であ
ると、残像もフリッカも発生しない。しかし、２つの電
圧の実効値が異なると、２つの電極の間には直流成分を
有する電界が印加され、この直流成分によって残像が発
生する。即ち、同一の階調に対するプラス電圧とマイナ
ス電圧のデータ電圧が共通電極電圧を中心にして対称に
印加されないと、プラス電圧及びマイナス電圧各々に従
って画素の明るさが異なり、このような明るさの差がフ
リッカとして現れる。又、２つの基板の間に直流成分の
電圧が印加されて残像又は焼付き（ｉｍａｇｅ ｓｔｉ
ｃｋｉｎｇ）が生じる。最初は共通電極電圧が正確に調
節されて直流成分がなくても、液晶表示装置を使用する
に従ってパネルの薄膜トランジスタ又は配向膜又は保護
膜に物理的な変化が生じるので、共通電極電圧が最適条
件から外れて、フリッカが増加する。さらに、液晶表示
装置の大型化と高輝度化に従って、目によって認識され
るフリッカの量は増加する。
【０００８】
【発明が解決しようとする課題】本発明は、前述した問
題点を解決するためのものであり、視覚的に認識される
フリッカの量を減少させ得る装置及び方法を提供するこ
とを目的とする。
題点を解決するためのものであり、視覚的に認識される
フリッカの量を減少させ得る装置及び方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】前述の目的を達成するた
めの本発明の特徴によると、液晶表示装置は複数の画素
を備える液晶パネルと、液晶パネルに均一な明るさの平
面光を提供するためのバックライトと、ゲートクロック
信号及び複数の制御信号を発生するタイミング制御回
路、ゲートクロック信号に応じて液晶パネルに表示され
るデータに対応する複数の階調電圧を発生するための階
調電圧発生回路と、ゲートクロック信号に応じて液晶パ
ネルの画素を１列ずつ順次にスキャンニングするための
ゲート駆動回路と、階調電圧及び制御信号に応じて液晶
パネルに表示されるデータに対応する液晶駆動電圧を発
生し、発生された液晶駆動電圧を毎スキャンニングごと
に液晶パネルに印加するためのソース駆動回路とを含
む。タイミング制御回路は液晶パネルに表示されるデー
タがトグリングされるかを感知し、感知結果に従ってバ
ックライトの明るさを調節するための制御信号を発生す
る。
めの本発明の特徴によると、液晶表示装置は複数の画素
を備える液晶パネルと、液晶パネルに均一な明るさの平
面光を提供するためのバックライトと、ゲートクロック
信号及び複数の制御信号を発生するタイミング制御回
路、ゲートクロック信号に応じて液晶パネルに表示され
るデータに対応する複数の階調電圧を発生するための階
調電圧発生回路と、ゲートクロック信号に応じて液晶パ
ネルの画素を１列ずつ順次にスキャンニングするための
ゲート駆動回路と、階調電圧及び制御信号に応じて液晶
パネルに表示されるデータに対応する液晶駆動電圧を発
生し、発生された液晶駆動電圧を毎スキャンニングごと
に液晶パネルに印加するためのソース駆動回路とを含
む。タイミング制御回路は液晶パネルに表示されるデー
タがトグリングされるかを感知し、感知結果に従ってバ
ックライトの明るさを調節するための制御信号を発生す
る。
【００１０】前述の目的を達成するための本発明の他の
特徴によると、液晶表示装置のフリッカ低減方法は、デ
ータが液晶表示装置の時差制御器に入力される段階と、
入力されたデータがトグリングデータであるかを判別す
る段階と、液晶表示装置に表示される１つのラインのデ
ータのうち、トグリングされたデータの個数をカウント
する段階と、液晶表示装置に表示される１つのフレーム
のデータのうち、トグリングされたラインの個数をカウ
ントする段階と、トグリングされたラインの個数に応じ
て液晶表示装置の明るさを調節する段階とを含む。
特徴によると、液晶表示装置のフリッカ低減方法は、デ
ータが液晶表示装置の時差制御器に入力される段階と、
入力されたデータがトグリングデータであるかを判別す
る段階と、液晶表示装置に表示される１つのラインのデ
ータのうち、トグリングされたデータの個数をカウント
する段階と、液晶表示装置に表示される１つのフレーム
のデータのうち、トグリングされたラインの個数をカウ
ントする段階と、トグリングされたラインの個数に応じ
て液晶表示装置の明るさを調節する段階とを含む。
【００１１】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００１２】本発明の液晶表示装置は、液晶パネルに表
示される１つのフレーム全体のフリッカの量を感知し、
感知されたフリッカの量に従って液晶パネルの明るさを
調節する制御信号を発生するフリッカ低減部を備えるタ
イミング制御回路を含む。タイミング制御回路は１つの
フレームで所定比率以上のフリッカが発生すると、バッ
クライトの明るさが暗くなるように調節する制御信号を
発生して、液晶表示装置において視覚的に感知されるフ
リッカの量を減少させる。
示される１つのフレーム全体のフリッカの量を感知し、
感知されたフリッカの量に従って液晶パネルの明るさを
調節する制御信号を発生するフリッカ低減部を備えるタ
イミング制御回路を含む。タイミング制御回路は１つの
フレームで所定比率以上のフリッカが発生すると、バッ
クライトの明るさが暗くなるように調節する制御信号を
発生して、液晶表示装置において視覚的に感知されるフ
リッカの量を減少させる。
【００１３】図１は本発明による液晶表示装置１００の
構成を示す構成図である。図を参照すると、液晶表示装
置１００は液晶パネル１０と、液晶パネル１０に連結さ
れたゲート駆動回路２０と、ソース駆動回路３０と、フ
リッカ低減部６０を備えるタイミング制御回路４０と、
階調電圧発生回路５０と、バックライト７０とを含む。
構成を示す構成図である。図を参照すると、液晶表示装
置１００は液晶パネル１０と、液晶パネル１０に連結さ
れたゲート駆動回路２０と、ソース駆動回路３０と、フ
リッカ低減部６０を備えるタイミング制御回路４０と、
階調電圧発生回路５０と、バックライト７０とを含む。
【００１４】液晶パネル１０は、複数のゲートラインＧ
０〜Ｇｎと、ゲートラインＧ０〜Ｇｎ各々に垂直に交差
する複数のデータライＤ１〜Ｄｍで構成される。各々の
ゲートラインＧ０〜Ｇｎにはゲート駆動回路２０が連結
され、各々のデータラインＤ１〜Ｄｍにはソース駆動回
路３０が連結される。液晶パネル１０を通じて表示され
る画像は赤（ｒｅｄ：Ｒ）、緑（ｇｒｅｅｎ：Ｇ）、青
（ｂｌｕｅ：Ｂ）、３種類のカラーフィルタの組合せに
よって得られ、液晶表示装置１００はこれらの組合せに
よってカラー画像だけでなく純粋な赤、緑、青の階調値
を示す。バックライト７０は液晶パネル１０に連結さ
れ、液晶パネル１０に明るさが均一な平面光を提供す
る。階調電圧発生回路５０はソース駆動回路３０に連結
され、液晶駆動電圧を発生するのに基準になる電圧Ｖｇ
ｒａｙを発生する。ゲート駆動回路２０が液晶パネル１
０の画素を１列ずつ順次にスキャンニングすると、ソー
ス駆動回路３０は階調電圧発生回路５０から出力される
基準電圧Ｖｇｒａｙに応じてタイミング制御回路４０を
通じて入力される色信号ＲＧＢによる液晶駆動電圧を発
生し、発生された液晶駆動電圧を毎スキャンニングごと
に液晶パネル１０に印加する。
０〜Ｇｎと、ゲートラインＧ０〜Ｇｎ各々に垂直に交差
する複数のデータライＤ１〜Ｄｍで構成される。各々の
ゲートラインＧ０〜Ｇｎにはゲート駆動回路２０が連結
され、各々のデータラインＤ１〜Ｄｍにはソース駆動回
路３０が連結される。液晶パネル１０を通じて表示され
る画像は赤（ｒｅｄ：Ｒ）、緑（ｇｒｅｅｎ：Ｇ）、青
（ｂｌｕｅ：Ｂ）、３種類のカラーフィルタの組合せに
よって得られ、液晶表示装置１００はこれらの組合せに
よってカラー画像だけでなく純粋な赤、緑、青の階調値
を示す。バックライト７０は液晶パネル１０に連結さ
れ、液晶パネル１０に明るさが均一な平面光を提供す
る。階調電圧発生回路５０はソース駆動回路３０に連結
され、液晶駆動電圧を発生するのに基準になる電圧Ｖｇ
ｒａｙを発生する。ゲート駆動回路２０が液晶パネル１
０の画素を１列ずつ順次にスキャンニングすると、ソー
ス駆動回路３０は階調電圧発生回路５０から出力される
基準電圧Ｖｇｒａｙに応じてタイミング制御回路４０を
通じて入力される色信号ＲＧＢによる液晶駆動電圧を発
生し、発生された液晶駆動電圧を毎スキャンニングごと
に液晶パネル１０に印加する。
【００１５】一方、タイミング制御回路４０は色信号Ｒ
ＧＢ、ライン区別信号Ｈ＿Ｓｙｎｃ、フレーム区別信号
Ｖ＿Ｓｙｎｃ及びクロック信号ＭＣＬＫに応じてゲート
駆動回路２０及びソース駆動回路３０で必要な制御信号
を発生する。そして、タイミング制御回路４０はその内
部に備えられたフリッカ低減部６０によって色信号ＲＧ
Ｂに含まれたフリッカを検出し、検出されたフリッカの
量に従って液晶パネル１０の明るさを調節することによ
って、液晶パネル１０を通じて表示されるフリッカの量
を視覚的に減少させる。
ＧＢ、ライン区別信号Ｈ＿Ｓｙｎｃ、フレーム区別信号
Ｖ＿Ｓｙｎｃ及びクロック信号ＭＣＬＫに応じてゲート
駆動回路２０及びソース駆動回路３０で必要な制御信号
を発生する。そして、タイミング制御回路４０はその内
部に備えられたフリッカ低減部６０によって色信号ＲＧ
Ｂに含まれたフリッカを検出し、検出されたフリッカの
量に従って液晶パネル１０の明るさを調節することによ
って、液晶パネル１０を通じて表示されるフリッカの量
を視覚的に減少させる。
【００１６】通常、フリッカに対する実際的な認識は個
人差があり、又、個人の状態等によっても変化する。従
って、表示技術分野ではフリッカを精神生理学的な方法
によって測定することを論議している。例えば、フリッ
カに対する敏感性は年を取るほど減少し、疲労度に従っ
て減少する。このように、フリッカは視覚的な感度に従
って異なって感じられ、照度が高い時に容易に感知され
るのに対して、照度が低くなるほど感知しにくい特徴が
ある。従って、本発明によるタイミング制御回路４０は
このような特徴を利用してフリッカが所定レベル以上発
生する場合、画面の明るさを暗くしてフリッカが視覚的
によく感知されないようにし、フリッカが所定レベル以
下発生する場合、画面の明るさを元の状態に復元する。
このような動作を実行するタイミング制御回路４０の構
成は次のとおりである。
人差があり、又、個人の状態等によっても変化する。従
って、表示技術分野ではフリッカを精神生理学的な方法
によって測定することを論議している。例えば、フリッ
カに対する敏感性は年を取るほど減少し、疲労度に従っ
て減少する。このように、フリッカは視覚的な感度に従
って異なって感じられ、照度が高い時に容易に感知され
るのに対して、照度が低くなるほど感知しにくい特徴が
ある。従って、本発明によるタイミング制御回路４０は
このような特徴を利用してフリッカが所定レベル以上発
生する場合、画面の明るさを暗くしてフリッカが視覚的
によく感知されないようにし、フリッカが所定レベル以
下発生する場合、画面の明るさを元の状態に復元する。
このような動作を実行するタイミング制御回路４０の構
成は次のとおりである。
【００１７】図２は図１に示すタイミング制御回路４０
の構成を示す構成図である。図２を参照すると、タイミ
ング制御回路４０の構成は設計方法により異なるが、入
力処理部４１と、データ処理部４２と、クロック処理部
４３と、信号処理部４４とで構成される。そして、信号
処理部４４の内部にはフリッカの量に従って液晶パネル
１０の明るさを調節するフリッカ低減部６０を含む。
の構成を示す構成図である。図２を参照すると、タイミ
ング制御回路４０の構成は設計方法により異なるが、入
力処理部４１と、データ処理部４２と、クロック処理部
４３と、信号処理部４４とで構成される。そして、信号
処理部４４の内部にはフリッカの量に従って液晶パネル
１０の明るさを調節するフリッカ低減部６０を含む。
【００１８】データ処理部４２は色信号ＲＧＢのタイミ
ングを調節し、クロック処理部４３はクロック信号ＭＣ
ＬＫのタイミングを調節する。信号処理部４４は、グラ
フィックコントローラから入力されるライン区別信号Ｈ
＿Ｓｙｎｃ及びフレーム区別信号Ｖ＿Ｓｙｎｃ、色信号
ＲＧＢが出力される間だけにハイレベルを示すＤＥ信
号、そして、クロック信号ＭＣＬＫに応じて、ゲート駆
動回路２０とソース駆動回路３０で必要な制御信号（例
えば、ＳＴＨ（ｓｔａｒｔ ｈｏｒｉｚｏｎｔａｌ ｓ
ｉｇｎａｌ）、ＳＴＶ（ｓｔａｒｔ ｖｅｒｔｉｃａｌ
ｓｉｇｎａｌ）、ロード信号（ｌｏａｄ ｓｉｇｎａ
ｌ：ＴＰ）、ゲートクロック信号（ｇａｔｅ ｃｌｏｃ
ｋ）、ゲートオンイネーブル信号（ＯＥ）等）を発生す
る。これら制御信号の内、ゲートクロック信号は階調電
圧を発生するための階調電圧発生回路や、液晶パネルの
画素を１列ずつ順次にスキャンニングするためのゲート
駆動回路を制御している。入力処理部４１はグラフィッ
クコントローラ（図示しない）から入力される可変的な
信号を一定した信号に変換し、データ処理部４２と信号
処理部４４での作業を容易にする。そして、タイミング
制御回路４０に備えられたフリッカ低減部６０は液晶パ
ネル１０に表示される１つのフレーム全体のフリッカの
量を感知し、感知されたフリッカの量に従って液晶パネ
ル１０の明るさを調節する制御信号Ｄｉｍをバックライ
ト７０に供給する。バックライト７０にはディミング回
路（ｄｉｍｍｉｎｇ ｃｉｒｃｕｉｔ）（図示しない）
が備えられ、タイミング制御回路４０から発生される制
御信号Ｄｉｍに応じてバックライト７０の明るさを調節
する。このようなバックライト７０のディミング回路
は、１９９９年８月、Ｐｒａｉｓｗａｔｅｒによる米国
特許第５，９３９，８３０号“ＭＥＴＨＯＤ ＡＮＤ
ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＩＭＭＩＮＧ ＡＬＡ
ＭＰ ＩＮ Ａ ＢＡＣＫＬＩＧＨＴ ＯＦ Ａ ＬＩ
ＱＵＩＤ ＣＲＹＳＴＡＬ ＤＩＳＰＬＡＹ”に開示さ
れている。
ングを調節し、クロック処理部４３はクロック信号ＭＣ
ＬＫのタイミングを調節する。信号処理部４４は、グラ
フィックコントローラから入力されるライン区別信号Ｈ
＿Ｓｙｎｃ及びフレーム区別信号Ｖ＿Ｓｙｎｃ、色信号
ＲＧＢが出力される間だけにハイレベルを示すＤＥ信
号、そして、クロック信号ＭＣＬＫに応じて、ゲート駆
動回路２０とソース駆動回路３０で必要な制御信号（例
えば、ＳＴＨ（ｓｔａｒｔ ｈｏｒｉｚｏｎｔａｌ ｓ
ｉｇｎａｌ）、ＳＴＶ（ｓｔａｒｔ ｖｅｒｔｉｃａｌ
ｓｉｇｎａｌ）、ロード信号（ｌｏａｄ ｓｉｇｎａ
ｌ：ＴＰ）、ゲートクロック信号（ｇａｔｅ ｃｌｏｃ
ｋ）、ゲートオンイネーブル信号（ＯＥ）等）を発生す
る。これら制御信号の内、ゲートクロック信号は階調電
圧を発生するための階調電圧発生回路や、液晶パネルの
画素を１列ずつ順次にスキャンニングするためのゲート
駆動回路を制御している。入力処理部４１はグラフィッ
クコントローラ（図示しない）から入力される可変的な
信号を一定した信号に変換し、データ処理部４２と信号
処理部４４での作業を容易にする。そして、タイミング
制御回路４０に備えられたフリッカ低減部６０は液晶パ
ネル１０に表示される１つのフレーム全体のフリッカの
量を感知し、感知されたフリッカの量に従って液晶パネ
ル１０の明るさを調節する制御信号Ｄｉｍをバックライ
ト７０に供給する。バックライト７０にはディミング回
路（ｄｉｍｍｉｎｇ ｃｉｒｃｕｉｔ）（図示しない）
が備えられ、タイミング制御回路４０から発生される制
御信号Ｄｉｍに応じてバックライト７０の明るさを調節
する。このようなバックライト７０のディミング回路
は、１９９９年８月、Ｐｒａｉｓｗａｔｅｒによる米国
特許第５，９３９，８３０号“ＭＥＴＨＯＤ ＡＮＤ
ＡＰＰＡＲＡＴＵＳ ＦＯＲ ＤＩＭＭＩＮＧ ＡＬＡ
ＭＰ ＩＮ Ａ ＢＡＣＫＬＩＧＨＴ ＯＦ Ａ ＬＩ
ＱＵＩＤ ＣＲＹＳＴＡＬ ＤＩＳＰＬＡＹ”に開示さ
れている。
【００１９】図３は本発明の望ましい実施形態によるフ
リッカ低減部６０の構成を示す回路図である。図３を参
照すると、本発明によるフリッカ低減部６０はトグリン
グ検出器６１と、加算器６２及び第１比較器６３を備え
るフリッカ感知部６４と、第１カウンタ６５と、第２比
較器６６と、第２カウンタ６７と、第３比較器６８とを
含む。第１乃至第３比較器６３，６６，６８に入力され
る第１乃至第３基準値Ｒｅｆ１〜Ｒｅｆ３は液晶表示装
置１００の解像度及び液晶表示装置１００の駆動方法に
従って異なるが、本発明では１２８０×１０２４の解像
度を有するＳＸＧＡ（ｓｕｐｅｒ ｅｘｔｅｎｄｅｄ
ｇｒａｐｈｉｃｓ ａｒｒａｙｓ）と、奇数番目の画素
と偶数番目の画素を同時に入力できるデュアルポート駆
動を例にして説明する。
リッカ低減部６０の構成を示す回路図である。図３を参
照すると、本発明によるフリッカ低減部６０はトグリン
グ検出器６１と、加算器６２及び第１比較器６３を備え
るフリッカ感知部６４と、第１カウンタ６５と、第２比
較器６６と、第２カウンタ６７と、第３比較器６８とを
含む。第１乃至第３比較器６３，６６，６８に入力され
る第１乃至第３基準値Ｒｅｆ１〜Ｒｅｆ３は液晶表示装
置１００の解像度及び液晶表示装置１００の駆動方法に
従って異なるが、本発明では１２８０×１０２４の解像
度を有するＳＸＧＡ（ｓｕｐｅｒ ｅｘｔｅｎｄｅｄ
ｇｒａｐｈｉｃｓ ａｒｒａｙｓ）と、奇数番目の画素
と偶数番目の画素を同時に入力できるデュアルポート駆
動を例にして説明する。
【００２０】フリッカ感知部６４に備えられたトグリン
グ検出器６１は、入力される色信号ＲＧＢがフリッカさ
れることを感知するために、色信号ＲＧＢを構成する各
々のビットがトグリングされるかを検出する。このため
に、トグリング検出器６１は色信号ＲＧＢを各々のビッ
ト別Ｄ０〜Ｄ４７に区分して取り込み、入力されたビッ
トＤ０〜Ｄ４７をディレイＤｅｌａｙ０〜Ｄｅｌａｙ４
７を通じて所定時間遅延させた後、遅延されない元のビ
ットＤ０〜Ｄ４７と所定時間遅延されたビット各々に対
するＸＯＲ演算を実行する。入力されたビットがトグリ
ングされる場合、ＸＯＲ演算結果は１になり、入力され
たビットがトグリングされない場合、ＸＯＲ演算結果は
０になる。このようなトグリング検出器６１のＸＯＲ演
算結果は加算器６２に入力されて加算され、入力された
色信号ＲＧＢのうち、トグリングされたビットの個数が
計算される。加算器６２によって得られたトグリングさ
れたビットの個数は第１比較器６３によって第１基準値
Ｒｅｆ１と比較され、０又は１の値を有する比較結果が
第１カウンタ６５に入力される。ここで、第１基準値Ｒ
ｅｆ１は一度に入力されるデータのビットの個数を基準
にする。例えば、８ビットで構成された色信号ＲＧＢが
入力される場合、赤、緑、青の色信号ごとに各々８ビッ
トのデータが要求されるので、１つの画素を示すのに要
求されるビットの数は８×３＝２４である。近年、幅広
く使用されるデュアルポート駆動の時は奇数番目の画素
と偶数番目の画素が同時に入力されるので、一度に入力
されるデータのビットの数は８×３×２＝４８である。
グ検出器６１は、入力される色信号ＲＧＢがフリッカさ
れることを感知するために、色信号ＲＧＢを構成する各
々のビットがトグリングされるかを検出する。このため
に、トグリング検出器６１は色信号ＲＧＢを各々のビッ
ト別Ｄ０〜Ｄ４７に区分して取り込み、入力されたビッ
トＤ０〜Ｄ４７をディレイＤｅｌａｙ０〜Ｄｅｌａｙ４
７を通じて所定時間遅延させた後、遅延されない元のビ
ットＤ０〜Ｄ４７と所定時間遅延されたビット各々に対
するＸＯＲ演算を実行する。入力されたビットがトグリ
ングされる場合、ＸＯＲ演算結果は１になり、入力され
たビットがトグリングされない場合、ＸＯＲ演算結果は
０になる。このようなトグリング検出器６１のＸＯＲ演
算結果は加算器６２に入力されて加算され、入力された
色信号ＲＧＢのうち、トグリングされたビットの個数が
計算される。加算器６２によって得られたトグリングさ
れたビットの個数は第１比較器６３によって第１基準値
Ｒｅｆ１と比較され、０又は１の値を有する比較結果が
第１カウンタ６５に入力される。ここで、第１基準値Ｒ
ｅｆ１は一度に入力されるデータのビットの個数を基準
にする。例えば、８ビットで構成された色信号ＲＧＢが
入力される場合、赤、緑、青の色信号ごとに各々８ビッ
トのデータが要求されるので、１つの画素を示すのに要
求されるビットの数は８×３＝２４である。近年、幅広
く使用されるデュアルポート駆動の時は奇数番目の画素
と偶数番目の画素が同時に入力されるので、一度に入力
されるデータのビットの数は８×３×２＝４８である。
【００２１】フリッカ感知部６４は入力されるデータを
構成する各々のビットＤ０〜Ｄ４７に対してトグリング
されるかを検出して、入力されるデータがフリッカされ
るかを感知する。なぜならば、フリッカはトグリングデ
ータとして発生されるためである。又、フリッカ感知部
６４は入力されるデータを構成する各々のビットＤ０〜
Ｄ４７が全部トグリングされる場合、入力データがフリ
ッカされることを意味する１を出力し、そうではない場
合、０を出力する。
構成する各々のビットＤ０〜Ｄ４７に対してトグリング
されるかを検出して、入力されるデータがフリッカされ
るかを感知する。なぜならば、フリッカはトグリングデ
ータとして発生されるためである。又、フリッカ感知部
６４は入力されるデータを構成する各々のビットＤ０〜
Ｄ４７が全部トグリングされる場合、入力データがフリ
ッカされることを意味する１を出力し、そうではない場
合、０を出力する。
【００２２】フリッカ感知部６４によって入力データが
フリッカされるかが感知されると、１又は０の値を有す
る感知結果が第１カウンタ６５に入力される。第１カウ
ンタ６５は１０ビットカウンタで構成されたトグリング
された画素格納庫として、感知結果の他にＡＮＤゲート
を通じてリセット信号Ｒｅｓｅｔ及びライン区別信号Ｈ
＿Ｓｙｎｃを取り込む。即ち、第１カウンタ６５はフリ
ッカ感知部６４から伝送される感知結果に応じてフリッ
カが発生された入力データの個数を画素単位でカウント
し、ライン区別信号Ｈ＿Ｓｙｎｃが入力されるとリセッ
トされて、１つのラインで発生したフリッカの数を示
す。このような動作によって、１つのライン内でフリッ
カが発生した画素の個数が分かる。
フリッカされるかが感知されると、１又は０の値を有す
る感知結果が第１カウンタ６５に入力される。第１カウ
ンタ６５は１０ビットカウンタで構成されたトグリング
された画素格納庫として、感知結果の他にＡＮＤゲート
を通じてリセット信号Ｒｅｓｅｔ及びライン区別信号Ｈ
＿Ｓｙｎｃを取り込む。即ち、第１カウンタ６５はフリ
ッカ感知部６４から伝送される感知結果に応じてフリッ
カが発生された入力データの個数を画素単位でカウント
し、ライン区別信号Ｈ＿Ｓｙｎｃが入力されるとリセッ
トされて、１つのラインで発生したフリッカの数を示
す。このような動作によって、１つのライン内でフリッ
カが発生した画素の個数が分かる。
【００２３】第１カウンタ６５によって１つのラインで
発生したフリッカの個数がカウントされると、カウント
された結果（即ち、第１カウント値）は第２比較器６６
によって第２基準値Ｒｅｆ２と比較される。ここで、第
２基準値Ｒｅｆ２は１つのラインを構成する画素の個数
を意味し、液晶表示装置１００が２つの画素に対応する
データが同時に入力されるデュアルポート駆動であり、
ＳＸＧＡのように１２８０×１０２４の解像度を有する
場合、第２基準値Ｒｅｆ２は６４０になる。第２比較器
６６は第１カウンタ６５のカウント結果（即ち、第１カ
ウント値）が第２基準値Ｒｅｆ２と同一であるかを判別
して、カウント結果が第２基準値Ｒｅｆ２と同一である
と１を出力し、同一ではないと０を出力する。即ち、第
２比較器６６は前述した比較動作によってライン全体で
フリッカが発生するかを検出する。
発生したフリッカの個数がカウントされると、カウント
された結果（即ち、第１カウント値）は第２比較器６６
によって第２基準値Ｒｅｆ２と比較される。ここで、第
２基準値Ｒｅｆ２は１つのラインを構成する画素の個数
を意味し、液晶表示装置１００が２つの画素に対応する
データが同時に入力されるデュアルポート駆動であり、
ＳＸＧＡのように１２８０×１０２４の解像度を有する
場合、第２基準値Ｒｅｆ２は６４０になる。第２比較器
６６は第１カウンタ６５のカウント結果（即ち、第１カ
ウント値）が第２基準値Ｒｅｆ２と同一であるかを判別
して、カウント結果が第２基準値Ｒｅｆ２と同一である
と１を出力し、同一ではないと０を出力する。即ち、第
２比較器６６は前述した比較動作によってライン全体で
フリッカが発生するかを検出する。
【００２４】第１カウンタ６５及び第２比較器６６によ
ってライン全体でフリッカが発生するかが検出される
と、１又は０の値を有する各ラインに対するフリッカ検
出結果は第２カウンタ６７に入力される。第２カウンタ
６７は１０ビットカウンタで構成されたトグリングされ
た画素格納庫として、フリッカが発生したラインの個数
の他にリセット信号Ｒｅｓｅｔ及びフレーム区別信号Ｖ
＿ＳｙｎｃをＡＮＤゲートを通じて取り込む。即ち、第
２カウンタ６７は第２比較器６６から出力される各ライ
ンに対するフリッカ検出結果をカウントし、フレーム区
別信号Ｖ＿Ｓｙｎｃが入力されるとリセットされて、１
つのフレームに対するフリッカ発生ラインの個数だけを
カウントする。このような動作によって、１つのフレー
ム内でフリッカが発生したラインの個数が分かる。
ってライン全体でフリッカが発生するかが検出される
と、１又は０の値を有する各ラインに対するフリッカ検
出結果は第２カウンタ６７に入力される。第２カウンタ
６７は１０ビットカウンタで構成されたトグリングされ
た画素格納庫として、フリッカが発生したラインの個数
の他にリセット信号Ｒｅｓｅｔ及びフレーム区別信号Ｖ
＿ＳｙｎｃをＡＮＤゲートを通じて取り込む。即ち、第
２カウンタ６７は第２比較器６６から出力される各ライ
ンに対するフリッカ検出結果をカウントし、フレーム区
別信号Ｖ＿Ｓｙｎｃが入力されるとリセットされて、１
つのフレームに対するフリッカ発生ラインの個数だけを
カウントする。このような動作によって、１つのフレー
ム内でフリッカが発生したラインの個数が分かる。
【００２５】第２カウンタ６７によって１つのフレーム
に対するフリッカ発生ラインの個数がカウントされる
と、カウントされた結果（即ち、第２カウント値）は第
３比較器６８によって第３基準値Ｒｅｆ３と比較され
る。ここで、第３基準値Ｒｅｆ３は１つのフレームを構
成するラインの個数に所定比率を掛け算した値として、
１２８０×１０２４の解像度を有するＳＸＧＡの場合、
第３基準値Ｒｅｆ３は１０２４の約９０％レベルに該当
する値の９２１になる。これは１つのフレームを構成す
る画素の９０％以上でフリッカが発生する場合、バック
ライト７０の明るさを暗く調節して視覚的に認識される
フリッカの量を低減するためである。そのため、第３比
較器６８は第２カウンタ６７のカウント結果（即ち、第
２カウント値）を第３基準値Ｒｅｆ３と比較して、カウ
ント結果が第３基準値Ｒｅｆ３より大きいか、同一であ
る場合は、１の値を有する制御信号Ｄｉｍをバックライ
ト７０に供給してバックライト７０の明るさを暗く調節
し、小さい場合は、０の値を有する制御信号Ｄｉｍをバ
ックライト７０に供給する。
に対するフリッカ発生ラインの個数がカウントされる
と、カウントされた結果（即ち、第２カウント値）は第
３比較器６８によって第３基準値Ｒｅｆ３と比較され
る。ここで、第３基準値Ｒｅｆ３は１つのフレームを構
成するラインの個数に所定比率を掛け算した値として、
１２８０×１０２４の解像度を有するＳＸＧＡの場合、
第３基準値Ｒｅｆ３は１０２４の約９０％レベルに該当
する値の９２１になる。これは１つのフレームを構成す
る画素の９０％以上でフリッカが発生する場合、バック
ライト７０の明るさを暗く調節して視覚的に認識される
フリッカの量を低減するためである。そのため、第３比
較器６８は第２カウンタ６７のカウント結果（即ち、第
２カウント値）を第３基準値Ｒｅｆ３と比較して、カウ
ント結果が第３基準値Ｒｅｆ３より大きいか、同一であ
る場合は、１の値を有する制御信号Ｄｉｍをバックライ
ト７０に供給してバックライト７０の明るさを暗く調節
し、小さい場合は、０の値を有する制御信号Ｄｉｍをバ
ックライト７０に供給する。
【００２６】このような動作を実行する本発明によるフ
リッカ低減部６０は、図に示すように別途のメモリは不
要であり、カウンタ及び比較器のような簡単な回路構成
であるので、少量の回路面積を必要とするのみであり、
回路の単価も減少する。
リッカ低減部６０は、図に示すように別途のメモリは不
要であり、カウンタ及び比較器のような簡単な回路構成
であるので、少量の回路面積を必要とするのみであり、
回路の単価も減少する。
【００２７】前述のように、本発明によるタイミング制
御回路４０は１つのフレームを構成する各々の画素に対
してフリッカが発生するかを感知し、フリッカが所定レ
ベル以上発生する場合、バックライト７０の明るさが暗
くなるように調節する制御信号Ｄｉｍを発生する。これ
に対して、タイミング制御回路４０の制御によってバッ
クライト７０の明るさが暗くなり、１つのフレームの間
に発生したフリッカの量が所定レベル以下に減少される
と、タイミング制御回路４０はバックライト７０の明る
さを元のように明るくなるように調節する制御信号Ｄｉ
ｍをバックライト７０に供給して、視覚的に感知される
フリッカの量を低減する。この時、バックライト７０に
対する明るさ調節基準は基準値Ｒｅｆ１，Ｒｅｆ２，Ｒ
ｅｆ３によって適切に調節される。基準値Ｒｅｆ１，Ｒ
ｅｆ２，Ｒｅｆ３を適切に調節することによって、バッ
クライト７０に対する明るさの段階も調節可能である。
御回路４０は１つのフレームを構成する各々の画素に対
してフリッカが発生するかを感知し、フリッカが所定レ
ベル以上発生する場合、バックライト７０の明るさが暗
くなるように調節する制御信号Ｄｉｍを発生する。これ
に対して、タイミング制御回路４０の制御によってバッ
クライト７０の明るさが暗くなり、１つのフレームの間
に発生したフリッカの量が所定レベル以下に減少される
と、タイミング制御回路４０はバックライト７０の明る
さを元のように明るくなるように調節する制御信号Ｄｉ
ｍをバックライト７０に供給して、視覚的に感知される
フリッカの量を低減する。この時、バックライト７０に
対する明るさ調節基準は基準値Ｒｅｆ１，Ｒｅｆ２，Ｒ
ｅｆ３によって適切に調節される。基準値Ｒｅｆ１，Ｒ
ｅｆ２，Ｒｅｆ３を適切に調節することによって、バッ
クライト７０に対する明るさの段階も調節可能である。
【００２８】図４は本発明の望ましい実施形態による液
晶表示装置のフリッカ低減方法を示すフローチャートで
あり、図３に示すフリッカ低減部６０で実行される動作
手順を示す。図４を参照すると、段階Ｓ１０では液晶表
示装置の各画素に対応する色信号ＲＧＢが入力され、段
階Ｓ１２では入力された色信号ＲＧＢを構成する各々の
ビットに対してトグリングされるかが判別される。続い
て、段階Ｓ１４ではトグリングされたビットの個数がカ
ウントされ、段階Ｓ１６ではカウントされたビットの個
数が第１基準値Ｒｅｆ１と同一であるかが判別される。
ここで、第１基準値Ｒｅｆ１は一度に入力される色信号
ＲＧＢの全体ビットの個数を意味し、デュアルポート駆
動方式であり、ＳＸＧＡのように１２８０×１０２４の
解像度を有する液晶表示装置の場合、第１基準値Ｒｅｆ
１は４８になる。
晶表示装置のフリッカ低減方法を示すフローチャートで
あり、図３に示すフリッカ低減部６０で実行される動作
手順を示す。図４を参照すると、段階Ｓ１０では液晶表
示装置の各画素に対応する色信号ＲＧＢが入力され、段
階Ｓ１２では入力された色信号ＲＧＢを構成する各々の
ビットに対してトグリングされるかが判別される。続い
て、段階Ｓ１４ではトグリングされたビットの個数がカ
ウントされ、段階Ｓ１６ではカウントされたビットの個
数が第１基準値Ｒｅｆ１と同一であるかが判別される。
ここで、第１基準値Ｒｅｆ１は一度に入力される色信号
ＲＧＢの全体ビットの個数を意味し、デュアルポート駆
動方式であり、ＳＸＧＡのように１２８０×１０２４の
解像度を有する液晶表示装置の場合、第１基準値Ｒｅｆ
１は４８になる。
【００２９】段階Ｓ１６の判別結果、カウントされたビ
ットの個数が第１基準値Ｒｅｆ１と同一であると、手順
は段階Ｓ１８に進行して第１カウント値を増加させ、カ
ウントされたビットの個数が第１基準値Ｒｅｆ１と同一
ではないと、手順は段階Ｓ１０に戻って前述のような手
順を繰り返す。カウントされたビットの個数が第１基準
値Ｒｅｆ１と同一であるということは入力された色信号
ＲＧＢの全てのビットがトグリングされてフリッカが発
生することを意味し、第１カウント値は１つのラインの
うち、トグリングされた画素の個数（即ち、フリッカが
発生した画素の個数）を意味する。
ットの個数が第１基準値Ｒｅｆ１と同一であると、手順
は段階Ｓ１８に進行して第１カウント値を増加させ、カ
ウントされたビットの個数が第１基準値Ｒｅｆ１と同一
ではないと、手順は段階Ｓ１０に戻って前述のような手
順を繰り返す。カウントされたビットの個数が第１基準
値Ｒｅｆ１と同一であるということは入力された色信号
ＲＧＢの全てのビットがトグリングされてフリッカが発
生することを意味し、第１カウント値は１つのラインの
うち、トグリングされた画素の個数（即ち、フリッカが
発生した画素の個数）を意味する。
【００３０】段階Ｓ２０では、第１カウント値が第２基
準値Ｒｅｆ２と同一であるかを判別する。第２基準値Ｒ
ｅｆ２は１つのラインを構成する画素の個数を意味し、
デュアルポート駆動方式であり、ＳＸＧＡのように１２
８０×１０２４の解像度を有する液晶表示装置の場合、
第２基準値Ｒｅｆ２は６４０になる。段階Ｓ２０の判別
結果、第１カウント値が第２基準値Ｒｅｆ２と同一であ
ると、即ち、１つのライン全体でフリッカが発生する
と、手順は段階Ｓ２２に進行して第２カウント値を増加
さる。一方、第１カウント値が第２基準値Ｒｅｆ２と同
一ではないと、即ち、１つのライン全体でフリッカが発
生しないと、手順は段階Ｓ１０に戻って前述のような手
順を繰り返す。第２カウント値は１つのフレームのう
ち、トグリングされたラインの個数（即ち、フリッカが
発生したラインの個数）を意味する。
準値Ｒｅｆ２と同一であるかを判別する。第２基準値Ｒ
ｅｆ２は１つのラインを構成する画素の個数を意味し、
デュアルポート駆動方式であり、ＳＸＧＡのように１２
８０×１０２４の解像度を有する液晶表示装置の場合、
第２基準値Ｒｅｆ２は６４０になる。段階Ｓ２０の判別
結果、第１カウント値が第２基準値Ｒｅｆ２と同一であ
ると、即ち、１つのライン全体でフリッカが発生する
と、手順は段階Ｓ２２に進行して第２カウント値を増加
さる。一方、第１カウント値が第２基準値Ｒｅｆ２と同
一ではないと、即ち、１つのライン全体でフリッカが発
生しないと、手順は段階Ｓ１０に戻って前述のような手
順を繰り返す。第２カウント値は１つのフレームのう
ち、トグリングされたラインの個数（即ち、フリッカが
発生したラインの個数）を意味する。
【００３１】続いて、段階Ｓ２４では第２カウント値が
第３基準値Ｒｅｆ３と同一であるかを判別する。第３基
準値Ｒｅｆ３は１つのフレームを構成するラインの個数
に所定比率（例えば、９０％）を掛け算した値を意味
し、デュアルポート駆動方式であり、ＳＸＧＡのように
１２８０×１０２４の解像度を有する液晶表示装置の場
合、第３基準値Ｒｅｆ３は比率が９０％である時、約９
２１になる。段階Ｓ２４の判別結果、第２カウント値が
第３基準値Ｒｅｆ３と大きいか、同一である場合、即
ち、１つのフレーム全体で所定比率（例えば、９０％）
以上のフリッカが発生すると、手順は段階Ｓ２６に進行
してバックライト７０の明るさが暗くなるように調節す
る制御信号Ｄｉｍを発生する。一方、第２カウント値が
第３基準値Ｒｅｆ３より小さい場合、即ち、１つのフレ
ーム全体で所定比率以下のフリッカが発生すると、手順
は段階Ｓ１０に戻って前述のような手順を繰り返す。
第３基準値Ｒｅｆ３と同一であるかを判別する。第３基
準値Ｒｅｆ３は１つのフレームを構成するラインの個数
に所定比率（例えば、９０％）を掛け算した値を意味
し、デュアルポート駆動方式であり、ＳＸＧＡのように
１２８０×１０２４の解像度を有する液晶表示装置の場
合、第３基準値Ｒｅｆ３は比率が９０％である時、約９
２１になる。段階Ｓ２４の判別結果、第２カウント値が
第３基準値Ｒｅｆ３と大きいか、同一である場合、即
ち、１つのフレーム全体で所定比率（例えば、９０％）
以上のフリッカが発生すると、手順は段階Ｓ２６に進行
してバックライト７０の明るさが暗くなるように調節す
る制御信号Ｄｉｍを発生する。一方、第２カウント値が
第３基準値Ｒｅｆ３より小さい場合、即ち、１つのフレ
ーム全体で所定比率以下のフリッカが発生すると、手順
は段階Ｓ１０に戻って前述のような手順を繰り返す。
【００３２】図４では１つのフレーム全体で所定比率以
上のフリッカが発生する時、バックライト７０の明るさ
が暗くなるように調節する制御信号Ｄｉｍの発生に対し
て示している。一方、バックライト７０の明るさが暗く
なるように調節されている間、１つのフレーム全体でフ
リッカが所定比率以下になると、本発明によるタイミン
グ制御回路４０はバックライト７０の明るさが明るくな
るように調節する制御信号Ｄｉｍを発生してバックライ
ト７０の明るさを調節する。前記方法において、バック
ライト７０の明るさを調節する明るさ調節基準は、基準
値を調節することによって適切に変更可能である。バッ
クライトの明るさの段階は１段階以上の調節が可能であ
る。
上のフリッカが発生する時、バックライト７０の明るさ
が暗くなるように調節する制御信号Ｄｉｍの発生に対し
て示している。一方、バックライト７０の明るさが暗く
なるように調節されている間、１つのフレーム全体でフ
リッカが所定比率以下になると、本発明によるタイミン
グ制御回路４０はバックライト７０の明るさが明るくな
るように調節する制御信号Ｄｉｍを発生してバックライ
ト７０の明るさを調節する。前記方法において、バック
ライト７０の明るさを調節する明るさ調節基準は、基準
値を調節することによって適切に変更可能である。バッ
クライトの明るさの段階は１段階以上の調節が可能であ
る。
【００３３】本発明による回路の構成及び動作を説明し
たが、これは一例に過ぎない。本発明の思想から逸脱し
ない範囲で様々に変化及び変更できる。
たが、これは一例に過ぎない。本発明の思想から逸脱し
ない範囲で様々に変化及び変更できる。
【００３４】
【発明の効果】前述のような本発明によると、簡単な回
路構成によって液晶表示装置で視覚的に感知されるフリ
ッカの量を減少させ得る。
路構成によって液晶表示装置で視覚的に感知されるフリ
ッカの量を減少させ得る。
【図１】本発明による液晶表示装置の構成を示す構成図
である。
である。
【図２】図１に示すタイミング制御回路の構成を示す構
成図である。
成図である。
【図３】図２に示すフリッカ低減部の構成を示す回路図
である。
である。
【図４】本発明による液晶表示装置のフリッカ低減方法
を示すフローチャートである。
を示すフローチャートである。
１０ 液晶パネル ２０ ゲート駆動回路 ３０ ソース駆動回路 ４０ タイミング制御回路 ４１ 入力処理部 ４２ データ処理部 ４３ クロック処理部 ４４ 信号処理部 ５０ 階調電圧発生回路 ６０ フリッカ低減部 ７０ バックライト １００ 液晶表示装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１２ Ｇ０９Ｇ 3/20 ６１２Ｊ ６４１ ６４１Ｃ 3/34 3/34 Ｊ Ｈ０４Ｎ 5/66 １０２ Ｈ０４Ｎ 5/66 １０２Ａ (72)発明者 羅 根 植 大韓民国仁川光域市南洞区万寿４洞住公ア パート215洞1205号 Ｆターム(参考） 2H093 NC16 NC27 NC34 NC42 ND06 ND10 ND34 5C006 AA16 AF44 AF46 AF51 AF52 AF53 AF54 AF61 BB16 BB29 BC03 BC12 BC16 BF07 BF14 BF22 BF28 EA01 FA23 5C058 AA06 AB03 BA01 BA09 BA29 BB21 5C080 AA10 BB05 DD06 EE29 FF11 JJ02 JJ07
Claims (13)
- 【請求項１】液晶表示装置において、 複数の画素を備える液晶パネルと、 前記液晶パネルに均一な明るさの平面光を提供するため
のバックライトと、 ゲートクロック信号及び複数の制御信号を発生し、前記
液晶パネルに表示されるデータがトグリングされるかを
判別し、感知結果に従って前記バックライトの明るさを
調節するための制御信号を発生するタイミング制御回路
と、 前記ゲートクロック信号に応じて前記液晶パネルに表示
されるデータに対応する複数の階調電圧を発生するため
の階調電圧発生回路と、 前記ゲートクロック信号に応じて前記液晶パネルの前記
画素を１列ずつ順次にスキャンニングするためのゲート
駆動回路と、 前記階調電圧及び前記複数の制御信号に応じて前記液晶
パネルに表示されるデータに対応する液晶駆動電圧を発
生し、発生した前記液晶駆動電圧を毎スキャンニングご
とに前記液晶パネルに印加するためのソース駆動回路
と、を含むフリッカが減少された液晶表示装置。 - 【請求項２】前記タイミング制御回路は、 前記ゲートクロック信号及び前記複数の制御信号を発生
するための信号発生手段と、 前記液晶パネルに表示される１つのフレームのデータに
含まれるトグリングデータの量を検出し、検出された前
記トグリングデータの量に従って前記バックライトの明
るさを調節することによって、視覚的に認識されるフリ
ッカの量を減少させるためのフリッカ低減手段と、を含
む請求項１に記載のフリッカが減少された液晶表示装
置。 - 【請求項３】前記フリッカ低減手段は、 前記データがトグリングされるかを検出して、前記デー
タがフリッカされるかを画素単位で感知するためのフリ
ッカ感知部と、 前記フリッカ感知部によって感知された結果に応じて前
記液晶パネルの１つのラインに表示されるデータのう
ち、トグリングされたデータの個数をカウントするため
の第１カウンタと、 前記第１カウンタでカウンティングされた結果を第１基
準値と比較して、前記ラインを構成するデータ全体がト
グリングされるかを検出するための第１比較器と、 前記第１比較器から検出された結果に応じて前記ライン
を構成するデータ全体がトグリングされた場合、前記ラ
インの個数をカウントするための第２カウンタと、 前記第２カウンタでカウンティングされた結果を第２基
準値と比較して、前記カウンティングされた結果が前記
第２基準値より大きいか、同一である場合、前記バック
ライトの明るさを暗くする制御信号を発生するための第
２比較器と、を含む請求項２に記載のフリッカが減少さ
れた液晶表示装置。 - 【請求項４】前記フリッカ感知部は、 前記データを構成する各々のビットを取り込み、入力さ
れた前記ビットを所定時間遅延した後、遅延されない前
記ビットと所定時間遅延された前記ビット各々に対する
ＸＯＲ演算を実行し、前記ビット各々に対してトグリン
グされるかを検出するためのトグリング検出器と、 前記トグリング検出器から発生した前記ビットに対する
各々のＸＯＲ演算結果に応じて、前記データを構成する
前記ビットのうち、トグリングされたビットの個数をカ
ウントするための加算器と、 前記トグリングされたビットの個数を第３基準値と比較
して前記データがトグリングされるかを検出するための
第３比較器と、を含む請求項３に記載のフリッカが減少
された液晶表示装置。 - 【請求項５】前記フリッカ低減手段は、前記フリッカ低
減手段から前記明るさを暗くする制御信号が発生された
後、前記液晶パネルに表示される１つのフレームのデー
タに含まれたトグリングデータの量が前記第２基準値未
満である時、前記バックライトの明るさを明るく調節す
るための制御信号を発生する請求項３に記載のフリッカ
が減少された液晶表示装置。 - 【請求項６】前記フリッカ低減手段は、前記バックライ
トの明るさを少なくとも１段階以上調節できる請求項５
に記載のフリッカが減少された液晶表示装置。 - 【請求項７】液晶表示装置のフリッカ低減方法におい
て、 データが前記液晶表示装置の時差制御器に入力される段
階と、 入力された前記データがトグリングデータであるかを判
別する段階と、 前記液晶表示装置に表示される１つのラインのデータの
うち、トグリングされたデータの個数をカウントする段
階と、 前記液晶表示装置に表示される１つのフレームのデータ
のうち、トグリングされたラインの個数をカウントする
段階と、 前記トグリングされたラインの個数に応じて前記液晶表
示装置の明るさを調節する段階と、を含む液晶表示装置
のフリッカ低減方法。 - 【請求項８】前記データがトグリングデータであるかを
判別する段階は、 前記データを構成する各々のビット及び前記ビットを所
定時間遅延させた各々の前記ビットに対するＸＯＲ演算
を実行して前記ビット各々に対してトグリングされるか
を検出する段階と、 前記ＸＯＲ演算結果に応じてトグリングされたビットの
個数をカウントする段階と、 カウントされた前記ビットの個数を第１基準値と比較す
る段階と、を含む請求項７に記載の液晶表示装置のフリ
ッカ低減方法。 - 【請求項９】前記液晶表示装置に表示される１つのライ
ンのデータのうち、トグリングされたデータの個数をカ
ウントする段階は、 カウントされた前記ビットの個数が前記第１基準値と同
一である場合、第１カウント値を増加させる段階と、 カウントされた前記第１カウント値を第２基準値と比較
する段階と、を含む請求項８に記載の液晶表示装置のフ
リッカ低減方法。 - 【請求項１０】前記液晶表示装置に表示される１つのフ
レームのデータのうち、トグリングされたラインの個数
をカウントする段階は、 前記第１カウント値が前記第２基準値と同一である場
合、第２カウント値を増加させる段階と、を含む請求項
９に記載の液晶表示装置のフリッカ低減方法。 - 【請求項１１】前記トグリングされたラインの個数に応
じて前記液晶表示装置の明るさを調節する段階は、 前記第２カウント値を第３基準値と比較する段階と、 前記第２カウント値が前記第３基準値より大きいか、同
一である場合、バックライトの明るさを暗くなるように
調節して前記液晶表示装置に表示されるフリッカの量を
視覚的に減少させる段階と、を含む請求項１０に記載の
液晶表示装置のフリッカ低減方法。 - 【請求項１２】前記カウントされたトグリングされたラ
インの個数に応じて前記液晶表示装置の明るさを調節す
る段階は、 前記バックライトの明るさが暗く調節された後、前記第
２カウント値が前記第３基準値未満であると、前記バッ
クライトの明るさを明るく調節する段階を含む請求項１
１に記載の液晶表示装置のフリッカ低減方法。 - 【請求項１３】前記バックライトの明るさは少なくとも
１以上の段階で調節される請求項１２に記載の液晶表示
装置のフリッカ低減方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000-82004 | 2000-12-26 | ||
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