TWI402810B

TWI402810B - 輸出級電路與使用其之閘極驅動模組以及掃描線之控制方法

Info

Publication number: TWI402810B
Application number: TW97125138A
Authority: TW
Inventors: Yu Chieh Fang
Original assignee: Chunghwa Picture Tubes Ltd
Priority date: 2008-07-03
Filing date: 2008-07-03
Publication date: 2013-07-21
Also published as: TW201003613A

Description

輸出級電路與使用其之閘極驅動模組以及掃描線之控制方法

本發明是有關於一種輸出級電路、閘極驅動模組以及掃描線之控制方法，且特別是有關於一種可調變掃描線之掃描訊號波形的輸出級電路與使用其之閘極驅動模組以及掃描線之控制方法。

隨著半導體技術的改良，使得液晶顯示器(Liquid Crystal Display,LCD)具有低功率消耗、薄型量輕、解析度高、色彩飽和度高、壽命長...等優點。因此，液晶顯示器近年來已被廣泛地使用，並且取代陰極射線管顯示器(Cathode Ray Tube,CRT)成為下一代顯示器的主流之一。

圖1繪示為習知薄膜電晶體液晶顯示器之畫素架構圖。請參照圖1，畫素架構100包括薄膜電晶體101、液晶電容C_LC、儲存電容Cs、共用電極CE，以及寄生電容C_gd。其中，由圖1之畫素架構100的電性連接關可明顯看出，儲存電容Cs為在共用電極CE上(Cs on Common)的設計。圖2繪示為習知薄膜電晶體液晶顯示器之另一畫素架構圖。請同時參照圖1及圖2，畫素架構200和畫素架構100之最大不同處在於畫素架構200之儲存電容Cs為在閘極上(Cs on Gate)的設計。

而無論採用上述哪一種畫素架構，當閘極驅動器(gate driver，未繪示)所輸出之掃描電壓(V_G)由高準位電壓(HV_G)迅速地降至低準位電壓(LV_G)，而致使薄膜電晶體101關閉時，因寄生電容C_gd所造成的耦合效應(coupling effect)，所以薄膜電晶體101之汲極端d電壓同時間也會下降一電壓準位(ΔV_D)，其值可表示為：其中，公式(1)之ΔV_G為高準位掃描電壓HV_G減去低準位掃描電壓LV_G，亦即ΔV_G=HV_G-LV_G。此變動的電壓準位(ΔV_D)稱為饋通電壓(feed-through voltage)，且並不是一個常數。

然而，因液晶分子的物理特性，故造成液晶電容C_LC會隨著不同灰階(gray level)跨壓而有不同的電容值。由此可知，每一個不同灰階之畫素(pixel)，其饋通電壓(ΔV_D)值亦會不同。此外，顯示面板(未繪示)內的每一條掃描線上會有寄生電容(parasitic capacitance)和寄生電阻(parasitic resistance)的存在，故上述ΔV_G會受掃描線上寄生電容和寄生電阻之影響，亦即所謂的RC延遲(RC delay)，而導致ΔV_G在顯示面板離掃描電壓輸入端越遠的位置，其值會越小。另外，顯示面板內每一條掃描線的RC延遲又不盡相同，故顯示面板內同一行(column)畫素的饋通電壓(ΔV_D)值亦有可能會不同。

由上述所提及造成饋通電壓(ΔV_D)值不同的兩因素，其無論哪一因素皆會提升顯示面板的閃爍雜訊(flicker noise)，而導致TFT-LCD所呈現之畫面閃爍。為了要減輕上述饋通電壓(ΔV_D)和閃爍雜訊的問題，亦對應的發展出解決之相關技術，如下所示：

1.根據饋通電壓(ΔV_D)值，而調整顯示面板內畫素的共用電壓(common voltage,V_com)。

2.使用3階或4階的掃描電壓之驅動技術。

上述的技術1適用於上述所揭露的畫素架構100和畫素架構200，其藉由設計者利用光學的量測，觀察並調整顯示面板內畫素的共用電壓V_com，以使顯示面板中央部份的閃爍雜訊降至最低。接著，將上述的共用電壓V_com固定後，再微調源極驅動器(source driver)外部之伽瑪(gamma)修正電壓，以補償因為不同灰階跨壓造成液晶電容C_LC值改變以及饋通電壓(ΔV_D)的漂移。而值得一提的是，上述的技術1雖已使顯示面板中央部份的閃爍雜訊降至最低，但顯示面板之兩側的閃爍雜訊並未完全得到解決。

圖3繪示為上述技術1之模擬波形圖。請同時參照圖1~圖3，圖3的模擬波形圖包括掃描電壓V_G之波形、資料電壓V_S之波形(亦即薄膜電晶體101之源極端s接收源極驅動器所提供的資料電壓)、顯示電壓V_D之波形(亦即薄膜電晶體101之汲極端d的顯示電壓)和共用電壓V_com之波形。其中，由顯示電壓V_D的波形中可明顯看出寄生電容C_gd所造成之耦合效應，而產生的饋通電壓ΔV_D。

如上所述，應用上述的技術1來減輕饋通電壓ΔV_D之問題時，必須進行繁複的手動量測，以找到最佳提供至顯示面板內畫素的共用電壓V_com。此外，每一片顯示面板之特性不盡相同，故上述所決定的最佳共用電壓V_com和微調源極驅動器外部之伽瑪修正電壓，並不一定完全符合每一片顯示面板。

除此之外，在上述的技術2僅適用於上述畫素架構200。圖4繪示為上述技術2之模擬波形圖(採用3階掃描電壓之驅動技術)。請同時參照圖2及圖4，技術2藉由在前一條掃描線G_m-1之掃描電壓V_G為低準位，亦即為低準位掃描電壓LV_G1(m-1)，且在掃描線G_m之掃描電壓V_G發生饋通電壓ΔV_D後，在掃描線G_m-1之低準位掃描電壓LV_G1(m-1)提升一電壓準位V_p至低準位掃描電壓LV_G2(m-1)。此外，透過儲存電容C_S的電壓耦合效應，再加上掃描線G_m本身在低準位掃描電壓LV_G1(m)所提升的一電壓準位V_p至低準位掃描電壓LV_G2(m)，並且透過寄生電容C_gd的電壓耦合效應來同時進行補償饋通電壓ΔV_D的漂移問題。

關於上述的技術2所提及之提升一電壓準位V_p，理論上可依據公式來計算產生，其公式如下所示：

然而，設計者欲想設計上述技術2會產生以下的問題：

1.當設計者欲想設計上述技術2之多階(例如為3階或4階)掃描電壓之驅動技術時，可想而知的是，閘極驅動器之設計複雜度將會增加。

2.當閘極驅動器不能準確的產生上述所提升的電壓準位V_p時，則饋通電壓ΔV_D將會被不足補償或過度補償，如此更增加了設計和量測上的不確定性。

3.上述的技術2亦須配合微調源極驅動器外部之伽瑪修正電壓，以補償因為不同灰階跨壓造成液晶電容C_LC值的改變，所造成饋通電壓(ΔV_D)的漂移。

4.上述的技術2中，並未將掃描線上因為寄生電容和寄生電阻的RC延遲造成的饋通電壓(ΔV_D)飄移納入考量。

本發明提供一種輸出級電路與使用其之閘極驅動模組以及掃描線之控制方法，藉由調變掃描線之掃描訊號的波形，來降低整體畫面的閃爍雜訊，進而提升液晶顯示器所呈現之畫面的品質。

本發明提出一種輸出級電路，其具有一輸出端，而此輸出級電路包括第一電晶體、第二電晶體、第三電晶體和第四電晶體。第一電晶體之第一源/汲極端耦接第一電壓，其第二源/汲極端耦接輸出級電路之輸出端，而其閘極端接收時脈訊號。第二電晶體的第一源/汲極端耦接輸出級電路的輸出端，其閘極端接收時脈訊號。第三電晶體之第一源/汲極端耦接第一電壓，其閘極端接收時脈訊號，而第二源/汲極端耦接至第二電晶體之第二源/汲極端。第四電晶體之第一源/汲極端耦接第二電晶體之第二源/汲極端，而第四電晶體之閘極端和第二源/汲極端則分別接收電流控制訊號和耦接第二電壓，其中第二電壓小於第一電壓。

本發明另提出一種閘極驅動模組，適用於產生掃描訊號至掃描線上，以致能耦接在掃描線上多數個畫素。此閘極驅動模組包括輸出級電路和比較回授單元。輸出級電路耦接該掃描線之輸入端，並依據時脈訊號而產生掃描訊號至掃描線。比較回授單元耦接掃描線之輸出端，以依據掃描訊號在掃描線之輸出端的波形，而產生一電流控制訊號至輸出級電路，以調變掃描訊號之波形，使得每一畫素從致能到禁能所經過的時間大致上相同。

本發明再提出一種掃描線之控制方法，適用於控制掃描線上所耦接之多數個畫素。此控制方法包括：從掃描線之輸入端輸入掃描訊號，以分別致能多個畫素；偵測掃描訊號在掃描線之輸出端的波形；依據掃描訊號在掃描線之輸出端的波形來調變掃描訊號，使得每一畫素從致能到禁能所經過的時間大致上相同。

本發明藉由閘極驅動模組，來調整掃描線之掃描訊號的波形，使得掃描線輸入端與輸出端的電壓波形大致上相同，以降低因為RC延遲所產生的閃爍雜訊。再藉由掃描致能單元以產生新的致能訊號，以避免相鄰掃描線之間有資料重複(overlapping)寫入的問題。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

圖5繪示為本發明實施例之液晶顯示器之方塊圖。請參照圖5，本發明提供的液晶顯示器500包括多數個閘極驅動模組510_1~510_n和面板520，而面板520尚包括多條掃描線530_1~530_n。其中，每一閘極驅動模組分別產生掃描訊號至對應之掃描線上，以致能耦接在掃描線上的多數個畫素。

而為了方便說明，在本實施例中以閘極驅動模組510_1和掃描線530_1為例，如圖6所示。圖6繪示為依據本發明實施例說明圖5液晶顯示器之電路圖。請參照圖6，此電路包括閘極驅動模組510_1和掃描線530_1(未繪示其耦接之畫素電路)。

請繼續參照圖6，閘極驅動模組510_1包括輸出級電路630和比較回授單元650。輸出級電路630包括第一電晶體M1、第二電晶體M2、第三電晶體M3和第四電晶體M4，並依據時脈信號V_TC1而產生掃描訊號至掃描線530_1。在本實施例中，第一電晶體M1和第三電晶體M3例如是PMOS電晶體，而第二電晶體M2和第四電晶體M4則可以是NMOS電晶體。

另外，第一電晶體M1之第一源/汲極端耦接第一電壓V_DD，其第二源/汲極端耦接掃描線530_1之輸入端，而其閘極端接收時脈訊號V_TC1。第二電晶體M2之第一源/汲極端耦接掃描線530_1之輸入端，其閘極端接收時脈訊號V_TC1。第三電晶體M3之第一源/汲極端耦接第一電壓V_DD，其閘極端接收時脈訊號V_TC1，而其第二源/汲極端耦接至第二電晶體M2之第二源/汲極端。第四電晶體M4之第一源/汲極端耦接第二電晶體M2之第二源/汲極端，其閘極端接收電流控制訊號，而其第二源/汲極端耦接第二電壓V_EE。其中，第二電壓V_EE的電壓值小於第一電壓V_DD的電壓值。

在本實施例中，比較回授單元650包括第一比較器651、第五電晶體M5、第六電晶體M6、第七電晶體M7、第一電容C1、第一單增益放大器652、第八電晶體M8、第二電容C2和高增益放大器655。其中，第一比較器651之正輸入端接收參考訊號V_ref，其負輸入端則接收畫素之臨界電壓V_th。而第五電晶體M5之第一源/汲極端耦接第一電流源I1，其閘極端耦接第一比較器651之輸出端。第六電晶體M6之第一源/汲極端耦接第三電壓V3，其第二源/汲極端耦接第一電流源I1，而其閘極端則耦接第一比較器651之輸出端。

另外，第七電晶體M7之第一源/汲極端耦接第三電壓V3，其閘極端耦接第一比較器651之輸出端。第一電容C1用以將第五電晶體M5和第七電晶體M7之第二源/汲極端接地。第一單增益放大器652之正輸入端耦接第七電晶體M7之第二源/汲極端，而負輸入端和輸出端彼此耦接，以作為一緩衝器(buffer)。

而第八電晶體M8之第一源/汲極端和閘極端分別耦接第一單增益放大器652和第一比較器651之輸出端。第二電容C2用以將第八電晶體M8之第二源/汲極端接地。高增益放大器655之負輸入端耦接第八電晶體M8之第二源/汲極端。

請繼續參照圖6，比較回授單元650尚包括第二比較器653、第九電晶體M9、第十電晶體M10、第十一電晶體 M11、第三電容C3、第二單增益放大器654、第十二電晶體M12和第四電容C4。其中，第二比較器653之正輸入端耦接至掃描線530_1之輸出端，其負輸入端則耦接臨界電壓V_th。第九電晶體M9之第一源/汲極端耦接第二電流源I2，其閘極端耦接第二比較器653之輸出端。

另外，第十電晶體M10之第一源/汲極端耦接第三電壓V3，其第二源/汲極端耦接第二電流源I2，而其閘極端耦收第二比較器653之輸出端。第十一電晶體M11之第一源/汲極端耦接第三電壓V3，其閘極端耦接第二比較器653之輸出端。第三電容C3用以將第九電晶體M9和第十一電晶體之M11第二源/汲極端接地。第二單增益放大器654之正輸入端耦接第十一電晶體M11之第二源/汲極端，而負輸入端與輸出端則彼此耦接，以作為一緩衝器。

而第十二電晶體M12之第一源/汲極端和閘極端分別耦接至第二單增益放大器654和第二比較器653之輸入端。第四電容C4之一端接地，另一端耦接至第十二電晶體M12之第二源/汲極端和高增益放大器655之正輸入端。在本實施例中，第五電晶體M5、第八電晶體M8、第九電晶體M9和第十二電晶體M12例如是NMOS電晶體，而第六電晶體M6、第七電晶體M7、第十電晶體M10和第十一電晶體M11則可以是PMOS電晶體，並且第一電流源I1和第二電流源I2之電流值大小相同。

接著，設定參考電壓V_ref之電壓波形如圖7A所示，為掃描線530_1之輸出端失真的方波波形。其中，時間T1為參考電壓V_ref之電位大於臨界電壓V_th的時間，亦即畫素致能到禁能所經過的時間。而第二比較器653正輸入端接收之電壓波形如圖7B所示，為掃描訊號經由閘極驅動模組510_1調變後傳遞到掃描線530_1末端時的波形。其中，時間T2為掃描訊號之電位大於臨界電壓V_th的時間，亦即畫素致能到禁能時間。而第一比較器651和第二比較器653的輸出結果將分別控制第五電晶體M5和第九電晶體M9的導通或截止。

此外，當第一比較器651和第二比較器653輸出為低準位電壓時，則第五電晶體M5、第八電晶體M8、第九電晶體M9和第十二電晶體M12皆處於關閉狀態，而第六電晶體M6、第七電晶體M7、第十電晶體M10和第十一電晶體M11皆為導通狀態。此時第六電晶體M6和第十電晶體M10上的電流分別為第一電流源I1和第二電流源I2所提供之電流。第七電晶體M7和第十一電晶體M11則分別把第一電容C1和第三電容C3皆充電至第三電壓V3的電壓準位。

然而，當第一比較器651和第二比較器653輸出為高準位電壓時，則第五電晶體M5、第八電晶體M8、第九電晶體M9和第十二電晶體M12皆為導通狀態，而第六電晶體M6、第七電晶體M7、第十電晶體M10和第十一電晶體M11皆為關閉狀態。此時第一電容C1和第三電容C3將分別以第一電流源I1和第二電流源I2進行充電，而增加的電壓分別為I1*T1/C1和I2*T2/C3，並且以線性充電的形式上升，則如圖8A和圖8B所示。由於第八電晶體 M8和第十二電晶體M12導通，因此第一電容C1和第三電容C3上的壓降，將分別經由第一和第二單增益放大器652、654傳送至第二電容C2和第四電容C4，其電壓波形分別如圖9A及9B所示。

另外，當第一和第二比較器651、653的輸出又回到低準位電壓時，則第一和第三電容C1、C3上的壓降將回到第三電壓V3之電壓準位。而第二和第四電容C2、C4上的電壓則分別被維持為V3+(I1*T1/C1)和V3+(I2*T2/C3)，並且分別輸入高增益放大器655的負輸入端和正輸入端。由於高增益放大器655的增益非常大，因此高增益放大器655的正、負輸入端會有虛短路效應，導致正、負輸入端的電壓大致上相同。藉此，圖7B中畫素致能到禁能的時間T2將和圖7A中畫素致能到禁能的時間T1大致上相同。

而高增益放大器655輸出電流控制信號至輸出級電路630的第四電晶體M4之閘極端，以控制第四電晶體M4成為一個定電流源，使得掃描線530_1放電時為一線性關係。因此，掃描線530_1放電時各點放電的波形之斜率皆相同，如此將可抑制饋通電壓(ΔV_D)不一致的情形發生，以降低整體畫面的閃爍雜訊。

圖10繪示為本發明實施例之輸出級電路之時序圖。請同時參照圖6和圖10，在時間TC中，當時脈訊號V_TC1為低準位電壓時，則第一電晶體M1和第三電晶體M3導通，使得掃描線530_1上的電壓被充電至第一電壓V_DD。而第二電晶體M2關閉，第四電晶體M4導通，則一電流經由第一電壓V_DD流經第三電晶體M3、第四電晶體M4到第二電壓V_EE。當時脈訊號V_TC1轉換為高準位電壓時，則第一電晶體M1和第三電晶體M3關閉，而第二電晶體M2和第四電晶體M4導通，掃描線530_1放電則經由第二電晶體M2、第四電晶體M4至第二電壓V_EE，其中，第四電晶體M4為一定電流源。

在本實施例中，為了避免相鄰兩掃描線，在掃描線530_1之電壓線性下降並使其關閉時，掃描線530_2之電壓就上升到第一電壓V_DD，而發生重複(overlapping)寫入的情形。因此，閘極驅動模組510_1~510_n還包括掃描致能單元1100，如圖11所示，以產生新的致能訊號來避免重複寫入的問題。

圖11繪示為本發明實施例之掃描致能單元之電路圖。請參照圖11，此掃描致能單元1100包括第三比較器1110、第四比較器1120、反相器1130和及閘1140，用以比較掃描線530_2之輸入端和掃描線530_1之輸出端之掃描訊號的波形而產生致能訊號，以決定掃描訊號被致能的時間。其中，第三比較器1110之正輸入端耦接至掃描線530_1之輸出端，而負輸入端耦接畫素之臨界電壓V_th。第四比較器1120之正輸入端耦接至掃描線530_2之輸入端，而負輸入端耦接臨界電壓V_th。反相器1130接收第四比較器1120之輸出。及閘1140接收第三比較器1110和反相器1130之輸出，以產生致能訊號OE。

請繼續參照圖11，首先，將掃描線530_1上最後一個畫素致能時間的電壓波形VS1輸入至第三比較器1110之正輸入端，而在和其負輸入端接收之臨界電壓V_th比較後，以獲得第一時間值訊號X1。再將掃描線530_2上第一個畫素致能時間電壓波形VS2輸入至第四比較器1120之正輸入端，而在和其負輸入端接收之臨界電壓V_th比較後，以獲得第二時間值訊號X2。

另外，將電壓波形VS1、VS2切割為四個區間I、II、III、IV(如圖11所示)，並且第一和第二時間值訊號X1、X2也同樣分為相同的四個區間。接著，分析VS1和VS2的電壓波形，可看出在第III區必須插入致能訊號OE，否則將會有重複寫入的情形。因此，將第二時間值訊號X2經由反相器1130之後得到之訊號和第一時間值訊號X1同時輸入至及閘1140中進行“及”的運算後，即可產生在第III區所出現的致能訊號OE。而此致能訊號OE將可控制輸出級電路之時脈訊號，以決定是否致能掃描線之掃描訊號。

由上面的敘述中，可整理出本實施例之較佳的運作流程，其描述如下。圖12繪示為本發明實施例之掃描線之控制方法之流程圖。請參照圖12，在步驟S1201中，從掃描線之輸入端輸入掃描訊號，以分別致能畫素。在步驟S1202中，偵測掃描訊號在掃描線之輸出端的波形。在步驟S1203中，依據掃描訊號在掃描線之輸出端的波形來調變掃描訊號，使得每一畫素從致能到禁能所經過的時間大致上相同。

承上述，在步驟S1204中，偵測掃描線上最後一個畫素致能的時間，並獲得第一時間值訊號。在步驟S1205中，偵測掃描線上第一個畫素致能的時間，並獲得第二時間值訊號。在步驟S1206中，將第二時間值訊號反相。在步驟S1207中，將第一時間值訊號與反相之第二時間值訊號進行邏輯“及”的運算，以產生致能訊號。在步驟S1208中，依據致能訊號而決定是否致能掃描訊號。

接著，本技術領域具有通常知識者，可藉由上述流程圖和對應的電路，即可解決顯示器中因為RC延遲所造成饋通電壓的不一致而產生的閃爍雜訊和重複寫入的問題，進而提升液晶顯示器所呈現之畫面的品質。

綜上所述，本發明藉由閘級驅動模組，並適當地調整掃描線之掃描訊號的波形，以降低因為RC延遲所造成饋通電壓不一致的情形以及消除閃爍雜訊的問題。再藉由致能掃描單元來產生新的致能訊號，以避免掃描線之間發生重複寫入的情形。因此，可有效地提升顯示器整體畫面的品質。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200‧‧‧畫素架構

101‧‧‧薄膜電晶體

C_LC‧‧‧液晶電容

C_S‧‧‧儲存電容

C_gd‧‧‧寄生電容

CE‧‧‧共用電極

G_m、G_m-1、530_1~530_n‧‧‧掃描線

500‧‧‧液晶顯示器

510_1~510_n‧‧‧閘級驅動模組

520‧‧‧面板

630‧‧‧輸出級電路

650‧‧‧比較回授單元

M1~M12‧‧‧第一~第十二電晶體

C1~C4‧‧‧第一~第四電容

651‧‧‧第一比較器

653‧‧‧第二比較器

652‧‧‧第一單增益放大器

654‧‧‧第二單增益放大器

655‧‧‧高增益放大器

I1‧‧‧第一電流源

I2‧‧‧第二電流源

V_DD‧‧‧第一電壓

V_EE‧‧‧第二電壓

V3‧‧‧第三電壓

V_ref‧‧‧參考訊號

V_th‧‧‧臨界電壓

V_TC1、V_TC2、V_TC3‧‧‧時脈訊號

TC‧‧‧時脈訊號為低準位電壓的時間

1100‧‧‧掃描致能單元

1110‧‧‧第三比較器

1120‧‧‧第四比較器

1130‧‧‧反相器

1140‧‧‧及閘

OE‧‧‧致能訊號

VS1、VS2‧‧‧電壓波形

X1‧‧‧第一時間值訊號

X2‧‧‧第二時間值訊號

S1201~S1208‧‧‧本發明實施例之掃描線控制方法之各步驟

圖1繪示為習知薄膜電晶體液晶顯示器之畫素架構圖。

圖2繪示為習知薄膜電晶體液晶顯示器之另一畫素架構圖。

圖3繪示為上述技術1之模擬波形圖。

圖4繪示為上述技術2之模擬波形圖(採用3階掃描電壓之驅動技術)。

圖5繪示為本發明實施例之液晶顯示器之方塊圖。

圖6繪示為依據本發明實施例說明圖5液晶顯示器之電路圖。

圖7A本發明實施例之參考電壓之波形圖。

圖7B本發明實施例之掃描線上電壓調變後之波形圖。

圖8A本發明實施例之第一電容之電壓波形圖。

圖8B本發明實施例之第三電容之電壓波形圖。

圖9A本發明實施例之第二電容之電壓波形圖。

圖9B本發明實施例之第四電容之電壓波形圖。

圖10繪示為本發明實施例之輸出級電路之時序圖。

圖11繪示為本發明實施例之掃描致能單元之電路圖。

圖12繪示為本發明實施例之掃描線之控制方法之流程圖。

S1201~S1208‧‧‧本發明實施例之掃描線控制方法之各步驟

Claims

一種輸出級電路，具有一輸出端，而該輸出級電路包括：一第一電晶體，其第一源/汲極端耦接一第一電壓，其第二源/汲極端耦接該輸出端，而其閘極端接收一時脈訊號；一第二電晶體，其第一源/汲極端耦接該輸出端，其閘極端接收該時脈訊號；一第三電晶體，其第一源/汲極端耦接該第一電壓，其閘極端接收該時脈訊號，而該第二源/汲極端耦接至該第二電晶體之第二源/汲極端；以及一第四電晶體，其第一源/汲極端耦接該第二電晶體之第二源/汲極端，而該第四電晶體之閘極端和第二源/汲極端則分別接收一電流控制訊號和耦接一第二電壓，其中該第二電壓小於該第一電壓。
如申請專利範圍第1項所述之輸出級電路，其中該第一電晶體和該第三電晶體為PMOS電晶體。
如申請專利範圍第1項所述之輸出級電路，其中該第二電晶體和該第四電晶體為NMOS電晶體。
一種閘極驅動模組，適於產生一掃描訊號至一掃描線上，以致能耦接在該掃描線上多數個畫素，而該閘極驅動模組包括：一輸出級電路，耦接該掃描線之輸入端，並依據一時脈訊號而產生一掃描訊號至該掃描線之輸入端；以及一比較回授單元，耦接該掃描線之輸出端，以依據該掃描訊號在該掃描線之輸出端之波形，而產生一電流控制訊號至該輸出級電路，以調變該掃描訊號之波形，使得每一該些畫素從致能到禁能所經過的時間大致上相同。
如申請專利範圍第4項所述之閘極驅動模組，其中該輸出級電路包括：一第一電晶體，其第一源/汲極端耦接一第一電壓，其第二源/汲極端耦接該掃描線之輸入端，而其閘極端接收該時脈訊號；一第二電晶體，其第一源/汲極端耦接該掃描線之輸入端，其閘極端接收該時脈訊號；一第三電晶體，其第一源/汲極端耦接該第一電壓，其閘極端接收該時脈訊號，而該第二源/汲極端耦接至該第二電晶體之第二源/汲極端；以及一第四電晶體，其第一源/汲極端耦接該第二電晶體之第二源/汲極端，而該第四電晶體之閘極端和第二源/汲極端則分別接收該電流控制訊號以及耦接一第二電壓，其中該第二電壓小於該第一電壓。
如申請專利範圍第5項所述之閘極驅動模組，其中該第一電晶體和該第三電晶體為PMOS電晶體。
如申請專利範圍第5項所述之閘極驅動模組，其中該第二電晶體和該第四電晶體為NMOS電晶體。
如申請專利範圍第4項所述之閘極驅動模組，其中該比較回授單元包括：一第一比較器，其正輸入端接收一參考訊號，而其負輸入端則接收該些畫素之臨界電壓；一第五電晶體，其第一源/汲極端耦接一第一電流源，其閘極端接收該第一比較器之輸出；一第六電晶體，其第一源/汲極端耦接一第三電壓，其第二源/汲極端耦接該第一電流源，而其閘極端則耦接該第一比較器之輸出；一第七電晶體，其第一源/汲極端耦接該第三電壓，其閘極端接收該第一比較器之輸出；一第一電容，用以將該第五電晶體和該第七電晶體之第二源/汲極端接地；一第一單增益放大器，其正輸入端耦接該第七電晶體之第二源/汲極端，其負輸入端和輸出端彼此耦接；一第八電晶體，其第一源/汲極端和閘極端分別接收該第一單增益放大器和該第一比較器之輸出；一第二電容，用以將該第八電晶體之第二源/汲極端接地；以及一高增益放大器，其負輸入端耦接該第八電晶體之第二源/汲極端。
如申請專利範圍第8項所述之閘極驅動模組，其中該比較回授單元更包括：一第二比較器，其正輸入端耦接至該掃描線之輸出端，而其負輸入端則耦接該臨界電壓；一第九電晶體，其第一源/汲極端耦接一第二電流源，其閘極端接收該第二比較器之輸出；一第十電晶體，其第一源/汲極端耦接該第三電壓，其第二源/汲極端耦接該第二電流源，而其閘極端接收該第二比較器之輸出；一第十一電晶體，其第一源/汲極端耦接該第三電壓，其閘極端接收該第二比較器之輸出；一第三電容，用以將該第九電晶體和該第十一電晶體之第二源/汲極端接地；一第二單增益放大器，其正輸入端耦接該第十一電晶體之第二源/汲極端，而其負輸入端與輸出端則彼此耦接；一第十二電晶體，其第一源/汲極端和閘極端分別耦接至該第二單增益放大器和該第二比較器之輸入端；以及一第四電容，其中一端接地，另一端耦接至該第十二電晶體之第二源/汲極端和該高增益放大器之正輸入端。
如申請專利範圍第9項所述之閘極驅動模組，其中該第五電晶體、該第八電晶體、該第九電晶體和該第十二電晶體都為NMOS電晶體。
如申請專利範圍第9項所述之閘極驅動模組，其中該第六電晶體、該第七電晶體、該第十電晶體和該第十一電晶體都為PMOS電晶體。
如申請專利範圍第4項所述之閘極驅動模組，更包括一掃描致能單元，用以比較該掃描線之輸入端和輸出端之掃描訊號的波形而產生一致能訊號，以決定該掃描訊號被致能的時間。
如申請專利範圍第12項所述之閘極驅動模組，其中該掃描致能單元包括：一第三比較器，其正輸入端耦接至該掃描線之輸出端，其負輸入端耦接該些畫素之臨界電壓；一第四比較器，其正輸入端耦接至該掃描線之輸入端，其負輸入端耦接該臨界電壓；一反相器，耦接該第四比較器之輸出端；以及一及閘，耦接該第三比較器和該反相器之輸出端，以產生該致能訊號。
一種掃描線之控制方法，適於控制該掃描線上所耦接之多數個畫素，而該控制方法包括：從該掃描線之輸入端輸入一掃描訊號，以分別致能該些畫素；偵測該掃描訊號在該掃描線之輸出端的波形；以及依據該掃描訊號在該掃描線之輸出端的波形來調變該掃描訊號，使得每一該些畫素從致能到禁能所經過的時間大致上相同。
如申請專利範圍第14項所述之掃描線之控制方法，更包括：產生一致能訊號；以及依據該致能訊號而決定是否致能該掃描訊號。
如申請專利範圍第15項所述之掃描線之控制方法，其中產生該致能訊號之步驟包括：偵測該掃描線上最後一個畫素致能的時間，並獲得一第一時間值訊號；偵測該掃描線上第一個畫素致能的時間，並獲得一第二時間值訊號；將該第二時間值訊號反相；以及將該第一時間值訊號與反相之第二時間值訊號進行邏輯“及”的運算，以產生該致能訊號。