JP2002190591A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ドレイン電極にサージ電圧が印加された場
合、基板の表面近傍に大電流が流れるため、トランジス
タが破壊される虞を有している。 【解決手段】 リサーフ領域１４の下方にリサーフ領域
１４より不純物濃度が高い拡散層３１を形成するととも
に、拡散層２０及びソース領域１６の下方に、拡散層２
０に接して拡散層２０より不純物濃度が高い拡散層３２
を形成している。ドレイン領域１５にサージ電圧が印加
された場合、拡散層３１と３２の相互間でブレークダウ
ンが発生する。したがって、エピタキシャル層１３の表
面領域から深い部分に電流が流れるため、トランジスタ
の破壊を防止できる。
合、基板の表面近傍に大電流が流れるため、トランジス
タが破壊される虞を有している。 【解決手段】 リサーフ領域１４の下方にリサーフ領域
１４より不純物濃度が高い拡散層３１を形成するととも
に、拡散層２０及びソース領域１６の下方に、拡散層２
０に接して拡散層２０より不純物濃度が高い拡散層３２
を形成している。ドレイン領域１５にサージ電圧が印加
された場合、拡散層３１と３２の相互間でブレークダウ
ンが発生する。したがって、エピタキシャル層１３の表
面領域から深い部分に電流が流れるため、トランジスタ
の破壊を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、例え
ば高耐圧横型パワーＭＯＳトランジスタに関する。
ば高耐圧横型パワーＭＯＳトランジスタに関する。
【０００２】
【従来の技術】図５は、従来の横型ＰチャネルパワーＭ
ＯＳトランジスタを示している。
ＯＳトランジスタを示している。
【０００３】図５において、このＭＯＳトランジスタ
は、Ｐ型半導体基板１１の表面領域に形成されたＮ型の
埋め込み層（ＮＢＬ）１２と、この埋め込み層１２の上
に形成されたＮ型のエピタキシャル層１３と、このエピ
タキシャル層１３の表面領域に選択的に形成されたＰ−
型のリサーフ領域１４と、このリサーフ領域１４に選択
的に形成されたＰ＋型のドレイン領域１５と、前記リサ
ーフ領域１４に近接して前記エピタキシャル層１３内に
形成されたＰ＋型のソース領域１６と、このソース領域
１６とリサーフ領域１４の相互間に位置するエピタキシ
ャル層１３上に形成されたゲート酸化膜１７と、このゲ
ート酸化膜１７及びフィールド酸化膜１８上に設けられ
たポリシリコンからなるゲート１９と、エピタキシャル
層１３の表面領域に、前記ソース領域１６に接して形成
され、エピタキシャル層１３に所定の電位を供給するＮ
＋型の拡散層２０と、エピタキシャル層１３内に前記埋
め込み層１２に接して形成され、埋め込み層１２に所定
の電位を供給するＮ型の拡散層２１、この拡散層２１内
に形成されたＮ＋型の拡散層２２と、この拡散層２２に
接続された電極２３と、前記拡散層２０及びソース領域
１６に接続されたソース電極２４と、前記ドレイン領域
１５に接続されたドレイン電極２５と、前記ゲート１９
に接続された図示せぬゲート電極とを有している。
は、Ｐ型半導体基板１１の表面領域に形成されたＮ型の
埋め込み層（ＮＢＬ）１２と、この埋め込み層１２の上
に形成されたＮ型のエピタキシャル層１３と、このエピ
タキシャル層１３の表面領域に選択的に形成されたＰ−
型のリサーフ領域１４と、このリサーフ領域１４に選択
的に形成されたＰ＋型のドレイン領域１５と、前記リサ
ーフ領域１４に近接して前記エピタキシャル層１３内に
形成されたＰ＋型のソース領域１６と、このソース領域
１６とリサーフ領域１４の相互間に位置するエピタキシ
ャル層１３上に形成されたゲート酸化膜１７と、このゲ
ート酸化膜１７及びフィールド酸化膜１８上に設けられ
たポリシリコンからなるゲート１９と、エピタキシャル
層１３の表面領域に、前記ソース領域１６に接して形成
され、エピタキシャル層１３に所定の電位を供給するＮ
＋型の拡散層２０と、エピタキシャル層１３内に前記埋
め込み層１２に接して形成され、埋め込み層１２に所定
の電位を供給するＮ型の拡散層２１、この拡散層２１内
に形成されたＮ＋型の拡散層２２と、この拡散層２２に
接続された電極２３と、前記拡散層２０及びソース領域
１６に接続されたソース電極２４と、前記ドレイン領域
１５に接続されたドレイン電極２５と、前記ゲート１９
に接続された図示せぬゲート電極とを有している。
【０００４】
【発明が解決しようとする課題】上記構成のＭＯＳトラ
ンジスタにおいて、ゲート電極をオープンとした状態に
おいて、ソース電極２４、及びドレイン電極２５間に順
方向でサージ電圧が印加された場合、リサーフ領域１４
とソース領域１６の相互間に電界が集中し、リサーフ領
域１４とソース領域１６の相互間でブレークダウンが発
生する。このため、ドレイン領域１５、リサーフ領域１
４、ソース領域１６、ソース電極２４の経路で大電流が
流れ、リサーフ領域１４のゲート１９直下近傍付近が高
温となる。
ンジスタにおいて、ゲート電極をオープンとした状態に
おいて、ソース電極２４、及びドレイン電極２５間に順
方向でサージ電圧が印加された場合、リサーフ領域１４
とソース領域１６の相互間に電界が集中し、リサーフ領
域１４とソース領域１６の相互間でブレークダウンが発
生する。このため、ドレイン領域１５、リサーフ領域１
４、ソース領域１６、ソース電極２４の経路で大電流が
流れ、リサーフ領域１４のゲート１９直下近傍付近が高
温となる。
【０００５】このように、サージ電圧が印加された場
合、エピタキシャル層１３の表面近傍に大電流が流れ、
熱を発生するため、この熱により、ゲート酸化膜１７が
破壊され、トランジスタが破壊される虞がある。
合、エピタキシャル層１３の表面近傍に大電流が流れ、
熱を発生するため、この熱により、ゲート酸化膜１７が
破壊され、トランジスタが破壊される虞がある。
【０００６】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、サージ電圧
が印加された場合においてもトランジスタの破壊を防止
することが可能な半導体装置を提供しようとするもので
ある。
れたものであり、その目的とするところは、サージ電圧
が印加された場合においてもトランジスタの破壊を防止
することが可能な半導体装置を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、第１導電型の第１の半導体層
と、前記第１の半導体層の表面領域に設けられた第２導
電型のリサーフ領域と、前記リサーフ領域の表面領域に
設けられた第２導電型のドレイン領域と、前記第１の半
導体層の表面領域に前記リサーフ領域から離間して形成
された第２導電型のソース領域と、前記ソース領域とリ
サーフ領域の相互間に位置する前記第１の半導体層の表
面領域にゲート絶縁膜を介して形成されたゲートと、前
記ソース領域に隣接して形成され、前記第１の半導体層
に電位を供給する第１導電型の第２の半導体層と、前記
リサーフ領域の下方に位置する前記第１の半導体層内
で、前記第２の半導体層から所定距離離間して形成さ
れ、前記リサーフ領域より不純物濃度が高い第２導電型
の第３の半導体層とを具備している。
上記課題を解決するため、第１導電型の第１の半導体層
と、前記第１の半導体層の表面領域に設けられた第２導
電型のリサーフ領域と、前記リサーフ領域の表面領域に
設けられた第２導電型のドレイン領域と、前記第１の半
導体層の表面領域に前記リサーフ領域から離間して形成
された第２導電型のソース領域と、前記ソース領域とリ
サーフ領域の相互間に位置する前記第１の半導体層の表
面領域にゲート絶縁膜を介して形成されたゲートと、前
記ソース領域に隣接して形成され、前記第１の半導体層
に電位を供給する第１導電型の第２の半導体層と、前記
リサーフ領域の下方に位置する前記第１の半導体層内
で、前記第２の半導体層から所定距離離間して形成さ
れ、前記リサーフ領域より不純物濃度が高い第２導電型
の第３の半導体層とを具備している。
【０００８】さらに、本発明は、第１導電型の第１の半
導体層と、前記第１の半導体層の底部に形成された第１
導電型の埋め込み層と、前記第１の半導体層の表面領域
に設けられた第２導電型のリサーフ領域と、前記リサー
フ領域の表面領域に設けられた第２導電型のドレイン領
域と、前記第１の半導体層の表面領域に前記リサーフ領
域から離間して形成された第２導電型のソース領域と、
前記ソース領域とリサーフ領域の相互間に位置する前記
第１の半導体層の表面領域にゲート絶縁膜を介して形成
されたゲートと、前記ソース領域に隣接されるとともに
前記埋め込み層に接して形成され、前記第１の半導体層
及び前記埋め込み層に電位を供給する第１導電型の第２
の半導体層とを具備している。
導体層と、前記第１の半導体層の底部に形成された第１
導電型の埋め込み層と、前記第１の半導体層の表面領域
に設けられた第２導電型のリサーフ領域と、前記リサー
フ領域の表面領域に設けられた第２導電型のドレイン領
域と、前記第１の半導体層の表面領域に前記リサーフ領
域から離間して形成された第２導電型のソース領域と、
前記ソース領域とリサーフ領域の相互間に位置する前記
第１の半導体層の表面領域にゲート絶縁膜を介して形成
されたゲートと、前記ソース領域に隣接されるとともに
前記埋め込み層に接して形成され、前記第１の半導体層
及び前記埋め込み層に電位を供給する第１導電型の第２
の半導体層とを具備している。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は、本発明の第１の実施形態に係る横
型ＰチャネルパワーＭＯＳトランジスタを示すものであ
る。図１（ａ）に示すように、半導体基板内には、同一
構成の複数のセルトランジスタが形成され、これらセル
トランジスタのゲートが共通接続されている。図１
（ｂ）は図１（ａ）に示すＩＢ−ＩＢ線に沿った断面図
を示している。
型ＰチャネルパワーＭＯＳトランジスタを示すものであ
る。図１（ａ）に示すように、半導体基板内には、同一
構成の複数のセルトランジスタが形成され、これらセル
トランジスタのゲートが共通接続されている。図１
（ｂ）は図１（ａ）に示すＩＢ−ＩＢ線に沿った断面図
を示している。
【００１１】図１（ａ）（ｂ）において、Ｐ型半導体基
板（Ｐ−ｓｕｂ）１１の表面領域には、Ｎ型の埋め込み
層（ＮＢＬ）１２が形成されている。この埋め込み層１
２の上にＮ型のエピタキシャル層（Ｎｅｐｉ）１３が形
成されている。このエピタキシャル層１３の表面領域に
は選択的にＰ−型のリサーフ領域１４が形成されてい
る。このリサーフ領域１４及びエピタキシャル層１３の
表面領域には、フィールド酸化膜１８が選択的に形成さ
れている。リサーフ領域１４内の前記フィールド酸化膜
１８相互間には、選択的にＰ＋型のドレイン領域１５が
形成されている。
板（Ｐ−ｓｕｂ）１１の表面領域には、Ｎ型の埋め込み
層（ＮＢＬ）１２が形成されている。この埋め込み層１
２の上にＮ型のエピタキシャル層（Ｎｅｐｉ）１３が形
成されている。このエピタキシャル層１３の表面領域に
は選択的にＰ−型のリサーフ領域１４が形成されてい
る。このリサーフ領域１４及びエピタキシャル層１３の
表面領域には、フィールド酸化膜１８が選択的に形成さ
れている。リサーフ領域１４内の前記フィールド酸化膜
１８相互間には、選択的にＰ＋型のドレイン領域１５が
形成されている。
【００１２】前記リサーフ領域１４に近接する前記エピ
タキシャル層１３内には、Ｐ＋型のソース領域１６が形
成されている。前記ソース領域１６とリサーフ領域１４
の相互間に位置するエピタキシャル層１３上には、ゲー
ト酸化膜１７が形成されている。このゲート酸化膜１７
及びフィールド酸化膜１８の上には、例えばポリシリコ
ンからなるゲート１９が形成されている。
タキシャル層１３内には、Ｐ＋型のソース領域１６が形
成されている。前記ソース領域１６とリサーフ領域１４
の相互間に位置するエピタキシャル層１３上には、ゲー
ト酸化膜１７が形成されている。このゲート酸化膜１７
及びフィールド酸化膜１８の上には、例えばポリシリコ
ンからなるゲート１９が形成されている。
【００１３】また、エピタキシャル層１３の表面領域に
は、前記ソース領域１６に接して、エピタキシャル層１
３に所定の電位を供給するＮ＋型の拡散層２０が形成さ
れている。
は、前記ソース領域１６に接して、エピタキシャル層１
３に所定の電位を供給するＮ＋型の拡散層２０が形成さ
れている。
【００１４】さらに、エピタキシャル層１３内には、前
記埋め込み層１２に接してＮ型の拡散層２１が形成され
ている。この拡散層２１内には、Ｎ＋型の拡散層２２が
形成されている。
記埋め込み層１２に接してＮ型の拡散層２１が形成され
ている。この拡散層２１内には、Ｎ＋型の拡散層２２が
形成されている。
【００１５】また、前記リサーフ領域１４の下方には、
リサーフ領域１４に接して、例えばＰ＋型の拡散層３１
が形成されている。この拡散層３１はＰ型の不純物イオ
ンを注入して形成される。この拡散層３１の不純物濃度
は、例えば１×１０１３〜１×１０１４ｃｍ−２とさ
れ、リサーフ領域の不純物濃度より高く設定されてい
る。
リサーフ領域１４に接して、例えばＰ＋型の拡散層３１
が形成されている。この拡散層３１はＰ型の不純物イオ
ンを注入して形成される。この拡散層３１の不純物濃度
は、例えば１×１０１３〜１×１０１４ｃｍ−２とさ
れ、リサーフ領域の不純物濃度より高く設定されてい
る。
【００１６】さらに、前記拡散層２０及びソース領域１
６の下方には、例えば拡散層２０に接してＮ＋型の拡散
層３２が形成されている。この拡散層３２は、拡散層２
０と同一の不純物イオンを注入して形成される。この拡
散層３２の不純物濃度は、例えば１×１０１３〜１×１
０１４ｃｍ−２とされ、前記拡散層２０の不純物濃度よ
り高く設定されている。
６の下方には、例えば拡散層２０に接してＮ＋型の拡散
層３２が形成されている。この拡散層３２は、拡散層２
０と同一の不純物イオンを注入して形成される。この拡
散層３２の不純物濃度は、例えば１×１０１３〜１×１
０１４ｃｍ−２とされ、前記拡散層２０の不純物濃度よ
り高く設定されている。
【００１７】半導体基板１１及びエピタキシャル層１３
からなる基板の全面には、絶縁膜３０が形成されてい
る。この絶縁膜３０に設けられた複数の開口には、前記
拡散層２２に接続される電極２３、前記拡散層２０及び
ソース領域１６に接続されるソース電極２４、前記ドレ
イン領域１５に接続されるドレイン電極２５、前記ゲー
ト１９に接続されるゲート電極２６がそれぞれ形成され
ている。
からなる基板の全面には、絶縁膜３０が形成されてい
る。この絶縁膜３０に設けられた複数の開口には、前記
拡散層２２に接続される電極２３、前記拡散層２０及び
ソース領域１６に接続されるソース電極２４、前記ドレ
イン領域１５に接続されるドレイン電極２５、前記ゲー
ト１９に接続されるゲート電極２６がそれぞれ形成され
ている。
【００１８】前記埋め込み層１２には、前記電極２３、
拡散層２２、２１を介して所定の電位が供給される。前
記ソース領域１６には、ソース電極２４を介して電位が
供給され、エピタキシャル層１３には、ソース電極２
４、拡散層２０、及び３２を介してソース領域１６と同
電位が供給される。前記ドレイン領域１５には、ドレイ
ン電極２５を介して所定の電位が供給される。
拡散層２２、２１を介して所定の電位が供給される。前
記ソース領域１６には、ソース電極２４を介して電位が
供給され、エピタキシャル層１３には、ソース電極２
４、拡散層２０、及び３２を介してソース領域１６と同
電位が供給される。前記ドレイン領域１５には、ドレイ
ン電極２５を介して所定の電位が供給される。
【００１９】上記構成において、ゲート電極２６をオー
プンとして、ドレイン電極２５とソース電極２４及び電
極２３に、順方向にサージ電圧を印加すると、高不純物
濃度の拡散層３１と拡散層３２の相互間が高電界とな
る。このため、図示矢印で示す位置でブレークダウンが
発生し、拡散層３１と拡散層３２の相互間に電流が流れ
る。この電流が流れる位置は、従来のリサーフ領域１４
とソース領域１６に比べるとエピタキシャル層１３の表
面から深い領域であり、ゲート酸化膜１７から離れてい
る。したがって、拡散層３１と拡散層３２及びこれらの
相互間が高温となった場合においても、ゲート酸化膜１
７の破壊を防止することができ、トランジスタの破壊を
防止できる。
プンとして、ドレイン電極２５とソース電極２４及び電
極２３に、順方向にサージ電圧を印加すると、高不純物
濃度の拡散層３１と拡散層３２の相互間が高電界とな
る。このため、図示矢印で示す位置でブレークダウンが
発生し、拡散層３１と拡散層３２の相互間に電流が流れ
る。この電流が流れる位置は、従来のリサーフ領域１４
とソース領域１６に比べるとエピタキシャル層１３の表
面から深い領域であり、ゲート酸化膜１７から離れてい
る。したがって、拡散層３１と拡散層３２及びこれらの
相互間が高温となった場合においても、ゲート酸化膜１
７の破壊を防止することができ、トランジスタの破壊を
防止できる。
【００２０】尚、第１の実施形態において、拡散層２０
より不純物濃度が高い拡散層３２を拡散層２０の下方だ
けに形成するか、或いは単に拡散層２０をリサーフ領域
１４より深く形成することもできる。ただし、上記構成
のように、拡散層２０より不純物濃度が高い拡散層３２
を拡散層２０及びソース領域１６の下方に形成すれば、
サージ電圧が印加された際、極めて効率よく電流を拡散
層３１と拡散層３２の相互間に流すことができる。
より不純物濃度が高い拡散層３２を拡散層２０の下方だ
けに形成するか、或いは単に拡散層２０をリサーフ領域
１４より深く形成することもできる。ただし、上記構成
のように、拡散層２０より不純物濃度が高い拡散層３２
を拡散層２０及びソース領域１６の下方に形成すれば、
サージ電圧が印加された際、極めて効率よく電流を拡散
層３１と拡散層３２の相互間に流すことができる。
【００２１】上記第１の実施形態によれば、リサーフ領
域１４の下方にリサーフ領域１４より不純物濃度が高い
拡散層３１を形成するとともに、拡散層２０及びソース
領域１６の下方に、拡散層２０に接して拡散層２０より
不純物濃度が高い拡散層３２を形成している。このた
め、ドレイン領域１５にサージ電圧が印加された場合、
拡散層３１と３２の相互間におけるエピタキシャル層１
３の表面領域から深い部分でブレークダウンが発生す
る。したがって、ゲート酸化膜１７の破壊を防止するこ
とができ、トランジスタの破壊を防止できる。
域１４の下方にリサーフ領域１４より不純物濃度が高い
拡散層３１を形成するとともに、拡散層２０及びソース
領域１６の下方に、拡散層２０に接して拡散層２０より
不純物濃度が高い拡散層３２を形成している。このた
め、ドレイン領域１５にサージ電圧が印加された場合、
拡散層３１と３２の相互間におけるエピタキシャル層１
３の表面領域から深い部分でブレークダウンが発生す
る。したがって、ゲート酸化膜１７の破壊を防止するこ
とができ、トランジスタの破壊を防止できる。
【００２２】（第２の実施形態）図２は、本発明の第２
の実施形態を示すものである。図２において、図１と同
一部分には同一符号を付し、異なる部分についてのみ説
明する。
の実施形態を示すものである。図２において、図１と同
一部分には同一符号を付し、異なる部分についてのみ説
明する。
【００２３】図２において、前記拡散層３１は、ドレイ
ン領域１５の直下の部分で隣接する図示せぬセルトラン
ジスタ分毎に分割されている。すなわち、拡散層３１ａ
は図２に示すゲート１９を含むセルトランジスタに対応
して形成され、拡散層３１ｂは、ドレイン領域１５より
右側に位置する図示せぬセルトランジスタに対応して形
成されている。
ン領域１５の直下の部分で隣接する図示せぬセルトラン
ジスタ分毎に分割されている。すなわち、拡散層３１ａ
は図２に示すゲート１９を含むセルトランジスタに対応
して形成され、拡散層３１ｂは、ドレイン領域１５より
右側に位置する図示せぬセルトランジスタに対応して形
成されている。
【００２４】上記構成において、ドレイン領域にサージ
電圧が印加された場合、拡散層３１ａ、３１ｂを介して
各セルトランジスタの拡散層３２に電流が流れる。
電圧が印加された場合、拡散層３１ａ、３１ｂを介して
各セルトランジスタの拡散層３２に電流が流れる。
【００２５】上記構成によっても、第１の実施形態と同
一の効果を得ることができる。
一の効果を得ることができる。
【００２６】（第３の実施形態）図３は、本発明の第３
の実施形態を示している。第３の実施形態において、第
１の実施形態と同一部分には同一符号を付し異なる部分
についてのみ説明する。
の実施形態を示している。第３の実施形態において、第
１の実施形態と同一部分には同一符号を付し異なる部分
についてのみ説明する。
【００２７】第１、第２の実施形態において、埋め込み
層１２には、ソース領域１６、及び拡散層２０から離れ
た位置に形成された拡散層２１、２２を介して電位が供
給されていた。
層１２には、ソース領域１６、及び拡散層２０から離れ
た位置に形成された拡散層２１、２２を介して電位が供
給されていた。
【００２８】これに対して、第３の実施形態において、
ソース領域１６、及び拡散層２０の部分に位置するエピ
タキシャル層１３内には、ソース領域１６、及び拡散層
２０及び埋め込み層１２に接してＮ＋型の拡散層４１が
形成されている。この拡散層４１の不純物濃度は、拡散
層２０の不純物濃度と等しいか、それより高くされてい
る。
ソース領域１６、及び拡散層２０の部分に位置するエピ
タキシャル層１３内には、ソース領域１６、及び拡散層
２０及び埋め込み層１２に接してＮ＋型の拡散層４１が
形成されている。この拡散層４１の不純物濃度は、拡散
層２０の不純物濃度と等しいか、それより高くされてい
る。
【００２９】また、第１、第２の実施形態で形成されて
いたリサーフ領域１４の下方の拡散層３１が、ここでは
省略されている。
いたリサーフ領域１４の下方の拡散層３１が、ここでは
省略されている。
【００３０】上記構成において、ゲート電極をオープ
ン、ソース電極２４とドレイン電極２５間に順方向にサ
ージ電圧を印加すると、図示矢印で示すように、ドレイ
ン領域１５、リサーフ層１４、エピタキシャル層１３、
埋め込み層１２、拡散層４１、２０、ソース電極２４の
経路で電流が流れる。このように、エピタキシャル層１
３の表面から深く、ゲート酸化膜１７から離れた領域に
電流が流れる。したがって、この電流に応じて高熱が発
生した場合においても、熱の発生位置がゲート酸化膜１
７から離れており、さらに、基板内に熱を拡散できるた
め、トランジスタの破壊を防止することができる。
ン、ソース電極２４とドレイン電極２５間に順方向にサ
ージ電圧を印加すると、図示矢印で示すように、ドレイ
ン領域１５、リサーフ層１４、エピタキシャル層１３、
埋め込み層１２、拡散層４１、２０、ソース電極２４の
経路で電流が流れる。このように、エピタキシャル層１
３の表面から深く、ゲート酸化膜１７から離れた領域に
電流が流れる。したがって、この電流に応じて高熱が発
生した場合においても、熱の発生位置がゲート酸化膜１
７から離れており、さらに、基板内に熱を拡散できるた
め、トランジスタの破壊を防止することができる。
【００３１】上記第３の実施形態によれば、拡散層４１
を埋め込み層１２と拡散層２０の相互間に形成してい
る。このため、ドレイン領域１５にサージ電圧が印加さ
れた場合、埋め込み層１２、拡散層４１を介して、基板
の表面から深い位置に電流を流すことができる。したが
って、この電流により発生した熱を基板内に拡散させる
ことができるため、第１、第２の実施形態と同様にトラ
ンジスタの破壊を防止できる。
を埋め込み層１２と拡散層２０の相互間に形成してい
る。このため、ドレイン領域１５にサージ電圧が印加さ
れた場合、埋め込み層１２、拡散層４１を介して、基板
の表面から深い位置に電流を流すことができる。したが
って、この電流により発生した熱を基板内に拡散させる
ことができるため、第１、第２の実施形態と同様にトラ
ンジスタの破壊を防止できる。
【００３２】（第４の実施形態）図４は、本発明の第４
の実施形態を示しており、第３の実施形態と同一部分に
は同一符号を付し、異なる部分についてのみ説明する。
の実施形態を示しており、第３の実施形態と同一部分に
は同一符号を付し、異なる部分についてのみ説明する。
【００３３】図４において、リサーフ領域１４の下方の
エピタキシャル層１３内には、Ｐ＋型の拡散層５１が形
成されている。この拡散層５１は、Ｐ型の不純物イオン
を注入して形成される。この拡散層５１の不純物濃度
は、第１の実施形態と同様である。
エピタキシャル層１３内には、Ｐ＋型の拡散層５１が形
成されている。この拡散層５１は、Ｐ型の不純物イオン
を注入して形成される。この拡散層５１の不純物濃度
は、第１の実施形態と同様である。
【００３４】上記構成において、ゲート電極をオープン
とし、ソース電極２４とドレイン電極２５間に順方向の
サージ電圧を印加すると、図示矢印で示すように、ドレ
イン領域１５、リサーフ領域１４、拡散層５１、エピタ
キシャル層１３、埋め込み層１２、拡散層４１、２０、
ソース電極２４の経路で電流が流れる。
とし、ソース電極２４とドレイン電極２５間に順方向の
サージ電圧を印加すると、図示矢印で示すように、ドレ
イン領域１５、リサーフ領域１４、拡散層５１、エピタ
キシャル層１３、埋め込み層１２、拡散層４１、２０、
ソース電極２４の経路で電流が流れる。
【００３５】上記第４の実施形態によれば、第３の実施
形態の構成に加えて、リサーフ領域１４の下方に不純物
濃度が高い拡散層５１を形成している。このため、サー
ジ電圧が印加された際、第３の実施形態に比べて、一層
効率良く電流を埋め込み層１２、拡散層４１を経由して
流すことができる。したがって、サージ電圧が印加され
た際、トランジスタの破壊を防止できる。
形態の構成に加えて、リサーフ領域１４の下方に不純物
濃度が高い拡散層５１を形成している。このため、サー
ジ電圧が印加された際、第３の実施形態に比べて、一層
効率良く電流を埋め込み層１２、拡散層４１を経由して
流すことができる。したがって、サージ電圧が印加され
た際、トランジスタの破壊を防止できる。
【００３６】尚、第４の実施形態において、第２の実施
形態と同様に拡散層５１を分割し、隣接するトランジス
タ毎に形成してもよい。
形態と同様に拡散層５１を分割し、隣接するトランジス
タ毎に形成してもよい。
【００３７】その他、本発明の要旨を変えない範囲にお
いて種々変形実施可能なことは勿論である。
いて種々変形実施可能なことは勿論である。
【００３８】
【発明の効果】以上、詳述したように本発明によれば、
サージ電圧が印加された場合においてもトランジスタの
破壊を防止することが可能な半導体装置を提供できる。
サージ電圧が印加された場合においてもトランジスタの
破壊を防止することが可能な半導体装置を提供できる。
【図１】本発明の第１の実施形態を示すものであり、図
１（ａ）は、半導体装置を示す平面図、図１（ｂ）は、
図１（ａ）のＩＢ−ＩＢ線に沿った断面図。
１（ａ）は、半導体装置を示す平面図、図１（ｂ）は、
図１（ａ）のＩＢ−ＩＢ線に沿った断面図。
【図２】本発明の第２の実施形態を示すものであり、半
導体装置を示す断面図。
導体装置を示す断面図。
【図３】本発明の第３の実施形態を示すものであり、半
導体装置を示す断面図。
導体装置を示す断面図。
【図４】本発明の第４の実施形態を示すものであり、半
導体装置を示す断面図。
導体装置を示す断面図。
【図５】従来の半導体装置の要部の断面図。
１１…Ｐ型半導体基板、 １２…埋め込み層、 １３…エピタキシャル層、 １４…リサーフ領域、 １５…ドレイン領域、 １６…ソース領域、 １７…ゲート酸化膜、 ３１、３２、３１ａ、３１ｂ、４１、５１…拡散層。
Claims (6)
- 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層の表面領域に設けられた第２導電型
のリサーフ領域と、 前記リサーフ領域の表面領域に設けられた第２導電型の
ドレイン領域と、 前記第１の半導体層の表面領域に前記リサーフ領域から
離間して形成された第２導電型のソース領域と、 前記ソース領域とリサーフ領域の相互間に位置する前記
第１の半導体層の表面領域にゲート絶縁膜を介して形成
されたゲートと、 前記ソース領域に隣接して形成され、前記第１の半導体
層に電位を供給する第１導電型の第２の半導体層と、 前記リサーフ領域の下方に位置する前記第１の半導体層
内で、前記第２の半導体層から所定距離離間して形成さ
れ、前記リサーフ領域より不純物濃度が高い第２導電型
の第３の半導体層とを具備することを特徴とする半導体
装置。 - 【請求項２】 前記第２の半導体層は、前記第１の半導
体層の表面領域に形成された第１導電型の第１の拡散層
と、 少なくとも前記第１の拡散層の下方に位置する前記第１
の半導体層内に形成され、前記第１の拡散層より不純物
濃度が高い第１導電型の第２の拡散層とを具備すること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１導電型の第１の半導体層と、 前記第１の半導体層の底部に形成された第１導電型の埋
め込み層と、 前記第１の半導体層の表面領域に設けられた第２導電型
のリサーフ領域と、 前記リサーフ領域の表面領域に設けられた第２導電型の
ドレイン領域と、 前記第１の半導体層の表面領域に前記リサーフ領域から
離間して形成された第２導電型のソース領域と、 前記ソース領域とリサーフ領域の相互間に位置する前記
第１の半導体層の表面領域にゲート絶縁膜を介して形成
されたゲートと、 前記ソース領域に隣接されるとともに前記埋め込み層に
接して形成され、前記第１の半導体層及び前記埋め込み
層に電位を供給する第１導電型の第２の半導体層とを具
備することを特徴とする半導体装置。 - 【請求項４】 前記リサーフ領域の下方に位置する前記
第１の半導体層内で、前記第２の半導体層及び前記埋め
込み層から所定距離離間して形成され、前記リサーフ領
域より不純物濃度が高い第２導電型の第３の半導体層を
さらに具備することを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 前記第２の半導体層の表面領域に前記ソ
ース領域に隣接して設けられた第１導電型の第１の拡散
層をさらに具備することを特徴とする請求項３記載の半
導体装置。 - 【請求項６】 前記第３の半導体層は、隣接するトラン
ジスタ毎に分割されていることを特徴とする請求項１又
は４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000389071A JP2002190591A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000389071A JP2002190591A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002190591A true JP2002190591A (ja) | 2002-07-05 |
Family
ID=18855703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000389071A Pending JP2002190591A (ja) | 2000-12-21 | 2000-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002190591A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124305A (ja) * | 2006-11-14 | 2008-05-29 | Denso Corp | 半導体装置 |
-
2000
- 2000-12-21 JP JP2000389071A patent/JP2002190591A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124305A (ja) * | 2006-11-14 | 2008-05-29 | Denso Corp | 半導体装置 |
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