JP2002185310A - プリスケーラ装置および分周方法 - Google Patents
プリスケーラ装置および分周方法Info
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- JP2002185310A JP2002185310A JP2000384082A JP2000384082A JP2002185310A JP 2002185310 A JP2002185310 A JP 2002185310A JP 2000384082 A JP2000384082 A JP 2000384082A JP 2000384082 A JP2000384082 A JP 2000384082A JP 2002185310 A JP2002185310 A JP 2002185310A
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Abstract
(57)【要約】
【課題】 異なる周波数のクロック信号入力に対して少
ない回路部品で所望の周波数のクロック信号を得ること
ができるプリスケーラ回路を提供する。 【解決手段】 異なる周波数の複数のクロック信号を第
１の基本クロック信号として入力し、該基本クロック信
号を分周して所望周波数のクロック信号を生成するプリ
スケーラ装置である。複数の第１の基本クロック信号の
周波数の公約数を中間周波数とするとき、異なる周波数
の複数の基本クロック信号のそれぞれを入力して、中間
周波数の第２の基本クロック信号をそれぞれ生成する複
数の第１のプリスケーラ２、３と、複数の第１のプリス
ケーラから出力される第２の基本クロック信号を入力し
てその第２の基本クロック信号を分周して前記所望周波
数のクロック信号を生成する単一の第２のプリスケーラ
４とを有する。
ない回路部品で所望の周波数のクロック信号を得ること
ができるプリスケーラ回路を提供する。 【解決手段】 異なる周波数の複数のクロック信号を第
１の基本クロック信号として入力し、該基本クロック信
号を分周して所望周波数のクロック信号を生成するプリ
スケーラ装置である。複数の第１の基本クロック信号の
周波数の公約数を中間周波数とするとき、異なる周波数
の複数の基本クロック信号のそれぞれを入力して、中間
周波数の第２の基本クロック信号をそれぞれ生成する複
数の第１のプリスケーラ２、３と、複数の第１のプリス
ケーラから出力される第２の基本クロック信号を入力し
てその第２の基本クロック信号を分周して前記所望周波
数のクロック信号を生成する単一の第２のプリスケーラ
４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、基本クロックを入
力して分周し、必要な周波数のクロックを供給するプリ
スケーラ装置、およびプリスケーラ装置に使用される分
周方法に関する。
力して分周し、必要な周波数のクロックを供給するプリ
スケーラ装置、およびプリスケーラ装置に使用される分
周方法に関する。
【０００２】
【従来の技術】図４はプリスケーラ装置の従来例のブロ
ック図である。ｎビットのバイナリカウンタ（図面にお
いてＢＣと記す）を用意し、該カウンタに基本クロック
信号を入力する。この例では、カウンタのビット０出力
に２分周クロック信号、ビット１出力に４分周クロック
信号、ビットｎ−１出力には２n分周クロック信号を逐
次得る事ができる。
ック図である。ｎビットのバイナリカウンタ（図面にお
いてＢＣと記す）を用意し、該カウンタに基本クロック
信号を入力する。この例では、カウンタのビット０出力
に２分周クロック信号、ビット１出力に４分周クロック
信号、ビットｎ−１出力には２n分周クロック信号を逐
次得る事ができる。
【０００３】しかし図４のプリスケーラを用いる場合に
は、所定の周波数の信号を得るためには、異なる周波数
入力に対して個別の回路を準備する必要があった。図５
は異なる周波数入力に対して個別の回路を用いた従来の
プリスケーラの構成図である。
は、所定の周波数の信号を得るためには、異なる周波数
入力に対して個別の回路を準備する必要があった。図５
は異なる周波数入力に対して個別の回路を用いた従来の
プリスケーラの構成図である。
【０００４】図５の例では、基本クロック信号の周波数
を２８ＭＨｚと３２ＭＨｚとして２分周の２ＭＨｚ、４
分周の１ＭＨｚ、および８分周の０．５ＭＨｚを生成す
る。そのために、セレクタ５１は周波数２８ＭＨｚおよ
び３２ＭＨｚのクロック信号を入力し、それらのクロッ
ク信号の何れかを選択する。プリスケーラ５２は２８Ｍ
Ｈｚクロック信号を７分周して４ＭＨｚクロック信号を
生成し、プリスケーラ５３は３２ＭＨｚクロック信号を
８分周して４ＭＨｚクロックを生成する。プリスケーラ
５４および５５はそれぞれプリスケーラ５２および５３
の出力を分周して２分周の２ＭＨｚ、４分周の１ＭＨ
ｚ、および８分周の０．５ＭＨｚを生成する。
を２８ＭＨｚと３２ＭＨｚとして２分周の２ＭＨｚ、４
分周の１ＭＨｚ、および８分周の０．５ＭＨｚを生成す
る。そのために、セレクタ５１は周波数２８ＭＨｚおよ
び３２ＭＨｚのクロック信号を入力し、それらのクロッ
ク信号の何れかを選択する。プリスケーラ５２は２８Ｍ
Ｈｚクロック信号を７分周して４ＭＨｚクロック信号を
生成し、プリスケーラ５３は３２ＭＨｚクロック信号を
８分周して４ＭＨｚクロックを生成する。プリスケーラ
５４および５５はそれぞれプリスケーラ５２および５３
の出力を分周して２分周の２ＭＨｚ、４分周の１ＭＨ
ｚ、および８分周の０．５ＭＨｚを生成する。
【０００５】セレクタ５６は、セレクタ５１が２８ＭＨ
ｚを選択したときには、プリスケーラ５４が生成した周
波数２ＭＨｚ、１ＭＨｚおよび０．５ＭＨｚのクロック
信号を選択出力し、セレクタ５１が３２ＭＨｚを選択し
たときには、プリスケーラ５５が生成した周波数２ＭＨ
ｚ、１ＭＨｚおよび０．５ＭＨｚのクロック信号を選択
出力する。
ｚを選択したときには、プリスケーラ５４が生成した周
波数２ＭＨｚ、１ＭＨｚおよび０．５ＭＨｚのクロック
信号を選択出力し、セレクタ５１が３２ＭＨｚを選択し
たときには、プリスケーラ５５が生成した周波数２ＭＨ
ｚ、１ＭＨｚおよび０．５ＭＨｚのクロック信号を選択
出力する。
【０００６】図６は図５のプリスケーラを更に詳細に説
明する回路図である。プリスケーラ５２は２８ＭＨｚを
７分周する回路を備えている。プリスケーラ５３は、３
ビットの出力をもつ任意のバイナリカウンタ６６を備
え、そのビット２（最高出力ビット）の出力が８分周ク
ロック信号を出力する。
明する回路図である。プリスケーラ５２は２８ＭＨｚを
７分周する回路を備えている。プリスケーラ５３は、３
ビットの出力をもつ任意のバイナリカウンタ６６を備
え、そのビット２（最高出力ビット）の出力が８分周ク
ロック信号を出力する。
【０００７】プリスケーラ５４は、３ビットの出力を有
するバイナリカウンタ６５を備え、プリスケーラ５２か
ら出力された４ＭＨｚクロック信号を入力して、該クロ
ック信号の２分周クロック信号である２ＭＨｚクロック
信号、４分周クロック信号の１ＭＨｚクロック信号、８
分周クロック信号の０．５ＭＨｚクロック信号を出力す
る。プリスケーラ５５は、プリスケーラ５３から出力さ
れた４ＭＨｚクロック信号を入力して、該クロック信号
の２分周クロック信号の２ＭＨｚクロック信号、４分周
クロック信号の１ＭＨｚクロック信号、８分周クロック
信号の０．５ＭＨｚクロック信号を出力する。
するバイナリカウンタ６５を備え、プリスケーラ５２か
ら出力された４ＭＨｚクロック信号を入力して、該クロ
ック信号の２分周クロック信号である２ＭＨｚクロック
信号、４分周クロック信号の１ＭＨｚクロック信号、８
分周クロック信号の０．５ＭＨｚクロック信号を出力す
る。プリスケーラ５５は、プリスケーラ５３から出力さ
れた４ＭＨｚクロック信号を入力して、該クロック信号
の２分周クロック信号の２ＭＨｚクロック信号、４分周
クロック信号の１ＭＨｚクロック信号、８分周クロック
信号の０．５ＭＨｚクロック信号を出力する。
【０００８】セレクタ５６は、２入力ＡＮＤゲート６１
0、６１1、６１2と２入力ＡＮＤゲート６２0、６２1、
６２2とＮＯＲゲート６３0、６３1、６３2を備えてい
る。ＡＮＤゲート６１0、６１1、６１2の一方の入力端
子は、それぞれプリスケーラ５４から出力される２ＭＨ
ｚクロック信号、４分周クロック信号の１ＭＨｚクロッ
ク信号、８分周クロック信号の０．５ＭＨｚクロック信
号を入力し、他方の入力端子は、インバータ６８によっ
て反転された選択信号ＳＥＬを入力する。２入力ＡＮＤ
ゲート６２0、６２1、６２2の一方の入力端子は、それ
ぞれプリスケーラ５５から出力される２ＭＨｚクロック
信号、４分周クロック信号の１ＭＨｚクロック信号、８
分周クロック信号の０．５ＭＨｚクロック信号を入力
し、他方の入力端子は、選択信号ＳＥＬを入力する。
0、６１1、６１2と２入力ＡＮＤゲート６２0、６２1、
６２2とＮＯＲゲート６３0、６３1、６３2を備えてい
る。ＡＮＤゲート６１0、６１1、６１2の一方の入力端
子は、それぞれプリスケーラ５４から出力される２ＭＨ
ｚクロック信号、４分周クロック信号の１ＭＨｚクロッ
ク信号、８分周クロック信号の０．５ＭＨｚクロック信
号を入力し、他方の入力端子は、インバータ６８によっ
て反転された選択信号ＳＥＬを入力する。２入力ＡＮＤ
ゲート６２0、６２1、６２2の一方の入力端子は、それ
ぞれプリスケーラ５５から出力される２ＭＨｚクロック
信号、４分周クロック信号の１ＭＨｚクロック信号、８
分周クロック信号の０．５ＭＨｚクロック信号を入力
し、他方の入力端子は、選択信号ＳＥＬを入力する。
【０００９】セレクタ５１にて２８ＭＨｚクロック信号
入力を選択した場合、２８ＭＨｚのクロック入力はプリ
スケーラ５２を通って７分周の４ＭＨｚクロックとして
プリスケーラ５４へ入力され、２分周２ＭＨｚクロック
信号、４分周１ＭＨｚクロック信号、８分周０．５ＭＨ
ｚクロック信号として出力される。このとき、選択信号
ＳＥＬは論理０にされる。したがって、ＡＮＤゲート６
１0、６１1、６１2の一方の入力は論理１になるので、
ＡＮＤゲート６１0、６１1、６１2は、プリスケーラ５
４から出力される２分周２ＭＨｚクロック信号、４分周
１ＭＨｚクロック信号、８分周０．５ＭＨｚクロック信
号をそれぞれＮＯＲゲート６３0、６３1、６３2の一方
の入力端子に伝達する。
入力を選択した場合、２８ＭＨｚのクロック入力はプリ
スケーラ５２を通って７分周の４ＭＨｚクロックとして
プリスケーラ５４へ入力され、２分周２ＭＨｚクロック
信号、４分周１ＭＨｚクロック信号、８分周０．５ＭＨ
ｚクロック信号として出力される。このとき、選択信号
ＳＥＬは論理０にされる。したがって、ＡＮＤゲート６
１0、６１1、６１2の一方の入力は論理１になるので、
ＡＮＤゲート６１0、６１1、６１2は、プリスケーラ５
４から出力される２分周２ＭＨｚクロック信号、４分周
１ＭＨｚクロック信号、８分周０．５ＭＨｚクロック信
号をそれぞれＮＯＲゲート６３0、６３1、６３2の一方
の入力端子に伝達する。
【００１０】また、このとき（選択信号ＳＥＬが論理０
のとき）、ＡＮＤゲート６２0、６２1、６２2の一方の
入力端子は論理０になるので、ＡＮＤゲート６２0、６
２1、６２2は、ＮＯＲゲート６３0、６３1、６３2の他
方の入力端子に対してプリスケーラ５５の出力に無関係
に論理０を与える。その結果、ＮＯＲゲート６３0、６
３1、６３2は、プリスケーラ５４の出力、すなわち、２
８ＭＨｚの入力クロック信号を分周した周波数２ＭＨ
ｚ、１ＭＨｚ、０．５ＭＨｚをセレクタ５６の出力とし
て出力する。同様にセレクタ５１にて３２ＭＨｚクロッ
ク入力を選択した場合には、３２ＭＨｚクロック信号入
力はプリスケーラ５３を通って８分周の４ＭＨｚクロッ
ク信号としてプリスケーラ５５へ入力され、２分周２Ｍ
Ｈｚクロック信号、４分周１ＭＨｚクロック信号、８分
周０．５ＭＨｚクロック信号としてプリスケーラから出
力される。
のとき）、ＡＮＤゲート６２0、６２1、６２2の一方の
入力端子は論理０になるので、ＡＮＤゲート６２0、６
２1、６２2は、ＮＯＲゲート６３0、６３1、６３2の他
方の入力端子に対してプリスケーラ５５の出力に無関係
に論理０を与える。その結果、ＮＯＲゲート６３0、６
３1、６３2は、プリスケーラ５４の出力、すなわち、２
８ＭＨｚの入力クロック信号を分周した周波数２ＭＨ
ｚ、１ＭＨｚ、０．５ＭＨｚをセレクタ５６の出力とし
て出力する。同様にセレクタ５１にて３２ＭＨｚクロッ
ク入力を選択した場合には、３２ＭＨｚクロック信号入
力はプリスケーラ５３を通って８分周の４ＭＨｚクロッ
ク信号としてプリスケーラ５５へ入力され、２分周２Ｍ
Ｈｚクロック信号、４分周１ＭＨｚクロック信号、８分
周０．５ＭＨｚクロック信号としてプリスケーラから出
力される。
【００１１】この場合には、選択信号ＳＥＬは論理１に
設定されるので、ＮＯＲゲート６３ 0、６３1、６３
2は、プリスケーラ５５の出力、すなわち、３２ＭＨｚ
の入力クロック信号を分周した周波数２ＭＨｚ、１ＭＨ
ｚ、０．５ＭＨｚをセレクタ５６の出力として出力す
る。
設定されるので、ＮＯＲゲート６３ 0、６３1、６３
2は、プリスケーラ５５の出力、すなわち、３２ＭＨｚ
の入力クロック信号を分周した周波数２ＭＨｚ、１ＭＨ
ｚ、０．５ＭＨｚをセレクタ５６の出力として出力す
る。
【００１２】
【発明が解決しようとする課題】上記の従来のプリスケ
ーラは、異なる周波数のクロック信号入力のそれぞれに
ついて異なる回路を準備する必要があるので、回路規模
の大きさ、消費電流の点で満足のいく品質が得られなか
った。本発明の目的は、異なる周波数のクロック信号入
力に対して少ない回路部品で所望の周波数のクロック信
号を得ることができるプリスケーラ回路を提供すること
にある。
ーラは、異なる周波数のクロック信号入力のそれぞれに
ついて異なる回路を準備する必要があるので、回路規模
の大きさ、消費電流の点で満足のいく品質が得られなか
った。本発明の目的は、異なる周波数のクロック信号入
力に対して少ない回路部品で所望の周波数のクロック信
号を得ることができるプリスケーラ回路を提供すること
にある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のプリスケーラ装置は、異なる周波数の複
数のクロック信号を第１の基本クロック信号として入力
し、該基本クロック信号を分周して所望周波数のクロッ
ク信号を生成するプリスケーラ装置であって、複数の第
１の基本クロック信号の周波数の公約数を中間周波数と
し、異なる周波数の複数の基本クロック信号のそれぞれ
を入力して、中間周波数の第２の基本クロック信号をそ
れぞれ生成する複数の第１のプリスケーラと、複数の第
１のプリスケーラから出力される第２の基本クロック信
号を入力してその第２の基本クロック信号を分周して前
記所望周波数のクロック信号を生成する単一の第２のプ
リスケーラとを有する。
めに、本発明のプリスケーラ装置は、異なる周波数の複
数のクロック信号を第１の基本クロック信号として入力
し、該基本クロック信号を分周して所望周波数のクロッ
ク信号を生成するプリスケーラ装置であって、複数の第
１の基本クロック信号の周波数の公約数を中間周波数と
し、異なる周波数の複数の基本クロック信号のそれぞれ
を入力して、中間周波数の第２の基本クロック信号をそ
れぞれ生成する複数の第１のプリスケーラと、複数の第
１のプリスケーラから出力される第２の基本クロック信
号を入力してその第２の基本クロック信号を分周して前
記所望周波数のクロック信号を生成する単一の第２のプ
リスケーラとを有する。
【００１４】したがって、入力される第１の基本クロッ
ク信号の周波数の公約数を中間周波数とするので、それ
らの基本クロック信号の数に関係なく、すべての第１の
基本クロック信号に対して同一の中間周波数の第２の基
本クロック信号が生成される。このように、すべての第
１の基本クロック信号に対して同一の中間周波数の第２
の基本クロック信号が生成されるので、「単一の」第２
のプリスケーラによって第２の基本クロック信号を処理
することができる。
ク信号の周波数の公約数を中間周波数とするので、それ
らの基本クロック信号の数に関係なく、すべての第１の
基本クロック信号に対して同一の中間周波数の第２の基
本クロック信号が生成される。このように、すべての第
１の基本クロック信号に対して同一の中間周波数の第２
の基本クロック信号が生成されるので、「単一の」第２
のプリスケーラによって第２の基本クロック信号を処理
することができる。
【００１５】さらに、プリスケーラ装置は複数の第１の
基本クロック信号のうち、入力選択信号によって選択さ
れた１つの第１の基本クロックのみを出力する入力選択
回路を有し、それぞれの第１のプリスケーラは、当該第
１のプリスケーラに入力されるべき第１の基本クロック
信号が入力選択信号によって選択されたときには、当該
第１の基本クロック信号を分周して第２の基本クロック
信号を生成し、生成された第２の基本クロック信号を第
２のプリスケーラに出力し、当該第１のプリスケーラに
入力されるべき第１の基本クロック信号が入力選択信号
によって選択されなかったときには所定の論理レベルを
第２のプリスケーラに供給する第１の分周手段を有し、
第２のプリスケーラは、総ての第１のプリスケーラの出
力を入力して、前記入力選択信号によって選択された第
１の基本クロック信号を入力する第１のプリスケーラの
出力のみを出力する論理ゲート回路と、前記論理ゲート
回路の出力を入力して前記所望周波数のクロック信号を
生成する第２の分周手段を有する。
基本クロック信号のうち、入力選択信号によって選択さ
れた１つの第１の基本クロックのみを出力する入力選択
回路を有し、それぞれの第１のプリスケーラは、当該第
１のプリスケーラに入力されるべき第１の基本クロック
信号が入力選択信号によって選択されたときには、当該
第１の基本クロック信号を分周して第２の基本クロック
信号を生成し、生成された第２の基本クロック信号を第
２のプリスケーラに出力し、当該第１のプリスケーラに
入力されるべき第１の基本クロック信号が入力選択信号
によって選択されなかったときには所定の論理レベルを
第２のプリスケーラに供給する第１の分周手段を有し、
第２のプリスケーラは、総ての第１のプリスケーラの出
力を入力して、前記入力選択信号によって選択された第
１の基本クロック信号を入力する第１のプリスケーラの
出力のみを出力する論理ゲート回路と、前記論理ゲート
回路の出力を入力して前記所望周波数のクロック信号を
生成する第２の分周手段を有する。
【００１６】このとき、選択された第１の基本クロック
信号に対応する第１の分周手段から出力される第２の基
本クロック信号は論理ゲート回路に対して、データ信号
として働く。また、選択されなかった第１の基本クロッ
ク信号に対応する第１の分周手段から供給される所定の
論理レベルは、論理ゲート回路に対して、データ信号を
通過させるゲート信号として働く。この論理ゲート回路
の作用によって、「単一の」第２のプリスケーラによっ
て複数の第１の分周手段の出力信号を処理することがで
きる。
信号に対応する第１の分周手段から出力される第２の基
本クロック信号は論理ゲート回路に対して、データ信号
として働く。また、選択されなかった第１の基本クロッ
ク信号に対応する第１の分周手段から供給される所定の
論理レベルは、論理ゲート回路に対して、データ信号を
通過させるゲート信号として働く。この論理ゲート回路
の作用によって、「単一の」第２のプリスケーラによっ
て複数の第１の分周手段の出力信号を処理することがで
きる。
【００１７】第１の分周手段が次のような実施態様をも
つことが有利である。すなわち、設定された中間周波数
の２n（ｎは正整数）倍の周波数をもつ第１の基本クロ
ック信号を入力する第１の分周手段は、第１の基本クロ
ック信号を計数して、最下位出力ビットから数えて第ｎ
番目の出力ビットから出力されるパルス信号を第２の基
本クロック信号として第２のプリスケーラに供給する第
１のバイナリカウンタを有し、設定された中間周波数に
対してｋ（ｋは正奇数）倍の周波数をもつ第１の基本ク
ロック信号を入力する第１の分周手段は、第１の基本ク
ロック信号を計数してｋ−１クロックパルスを計数する
毎に次のクロック周期で０にリセットされて再び計数を
開始する動作を繰り返す第２のバイナリカウンタと、第
２のバイナリカウンタの所定の出力ビットから出力され
るパルス信号を入力して中間周波数のパルス信号を生成
する論理回路とを有し、設定された中間周波数に対して
ｋ（ｋは正奇数）倍の周波数をもつ第１の基本クロック
信号を入力する第１の分周手段は、さらに、第１の基本
クロック信号をクロック入力として、論理回路の出力を
第１の基本クロック信号に同期するように成形する第１
の成形回路と、第１の成形回路の出力をデューティサイ
クル５０％の波形に成形する第２の成形回路とを有す
る。
つことが有利である。すなわち、設定された中間周波数
の２n（ｎは正整数）倍の周波数をもつ第１の基本クロ
ック信号を入力する第１の分周手段は、第１の基本クロ
ック信号を計数して、最下位出力ビットから数えて第ｎ
番目の出力ビットから出力されるパルス信号を第２の基
本クロック信号として第２のプリスケーラに供給する第
１のバイナリカウンタを有し、設定された中間周波数に
対してｋ（ｋは正奇数）倍の周波数をもつ第１の基本ク
ロック信号を入力する第１の分周手段は、第１の基本ク
ロック信号を計数してｋ−１クロックパルスを計数する
毎に次のクロック周期で０にリセットされて再び計数を
開始する動作を繰り返す第２のバイナリカウンタと、第
２のバイナリカウンタの所定の出力ビットから出力され
るパルス信号を入力して中間周波数のパルス信号を生成
する論理回路とを有し、設定された中間周波数に対して
ｋ（ｋは正奇数）倍の周波数をもつ第１の基本クロック
信号を入力する第１の分周手段は、さらに、第１の基本
クロック信号をクロック入力として、論理回路の出力を
第１の基本クロック信号に同期するように成形する第１
の成形回路と、第１の成形回路の出力をデューティサイ
クル５０％の波形に成形する第２の成形回路とを有す
る。
【００１８】本発明のプリスケーラ装置に用いられる分
周方法は、異なる周波数の複数のクロック信号を第１の
基本クロック信号として、該基本クロック信号を分周し
て所望周波数のクロック信号を生成する分周方法であっ
て、前記複数の第１の基本クロック信号の周波数の公約
数を中間周波数とし、前記複数の基本クロック信号のう
ち、任意に選択された１つの基本クロック信号を分周し
て、中間周波数をもつ第２の基本クロック信号を生成
し、前記複数の基本クロック信号のうち、その他の、選
択されなかった基本クロック信号を、予め準備された論
理ゲート回路に対してデータ信号の伝達を許容するゲー
ト信号として働く論理ゲート信号に変換し、前記選択さ
れた１つの基本クロック信号から生成された第２の基本
クロック信号をデータ信号とし、選択されなかった基本
クロック信号から変換されて生成された論理ゲート信号
をゲート信号として前記論理ゲート回路に入力し、前記
論理ゲート回路から出力される第２の基本クロック信号
を分周して前記所望周波数のクロック信号を生成する。
周方法は、異なる周波数の複数のクロック信号を第１の
基本クロック信号として、該基本クロック信号を分周し
て所望周波数のクロック信号を生成する分周方法であっ
て、前記複数の第１の基本クロック信号の周波数の公約
数を中間周波数とし、前記複数の基本クロック信号のう
ち、任意に選択された１つの基本クロック信号を分周し
て、中間周波数をもつ第２の基本クロック信号を生成
し、前記複数の基本クロック信号のうち、その他の、選
択されなかった基本クロック信号を、予め準備された論
理ゲート回路に対してデータ信号の伝達を許容するゲー
ト信号として働く論理ゲート信号に変換し、前記選択さ
れた１つの基本クロック信号から生成された第２の基本
クロック信号をデータ信号とし、選択されなかった基本
クロック信号から変換されて生成された論理ゲート信号
をゲート信号として前記論理ゲート回路に入力し、前記
論理ゲート回路から出力される第２の基本クロック信号
を分周して前記所望周波数のクロック信号を生成する。
【００１９】
【発明の実施の形態】以下、本発明の実施例を図に基づ
いて説明する。
いて説明する。
【００２０】図１は本発明の基本構成を示すブロック図
である。本実施形態のプリスケーラ装置は、周波数が異
なる２つの基本クロック信号を分周して所望の周波数の
クロック信号を得る分周回路の例である。
である。本実施形態のプリスケーラ装置は、周波数が異
なる２つの基本クロック信号を分周して所望の周波数の
クロック信号を得る分周回路の例である。
【００２１】本実施形態のプリスケーラ装置は、１つの
セレクタと３つのプリスケーラのみによってプリスケー
ラ装置が構成されている。即ち、異なる周波数（以下、
基本周波数と記す）の第１の基本クロック信号から分周
クロック信号を生成する際に、該異なる周波数の公約数
の周波数（中間周波数と記す）のクロック信号を生成
し、このクロック信号を中間クロック信号として使用す
る。それによって回路を簡略化している。特に、本実施
形態においては、中間周波数が第１の基本周波数の奇数
分の一であって第２の基本周波数の２n分の一（ｎは正
整数）である場合の例である。具体的には、第１の基本
周波数を２８ＭＨｚ、第２の基本周波数を３２ＭＨｚと
し、中間周波数を４ＭＨｚとする例である。出力周波数
は、２ＭＨｚ、１ＭＨｚ、０．５ＭＨｚである。
セレクタと３つのプリスケーラのみによってプリスケー
ラ装置が構成されている。即ち、異なる周波数（以下、
基本周波数と記す）の第１の基本クロック信号から分周
クロック信号を生成する際に、該異なる周波数の公約数
の周波数（中間周波数と記す）のクロック信号を生成
し、このクロック信号を中間クロック信号として使用す
る。それによって回路を簡略化している。特に、本実施
形態においては、中間周波数が第１の基本周波数の奇数
分の一であって第２の基本周波数の２n分の一（ｎは正
整数）である場合の例である。具体的には、第１の基本
周波数を２８ＭＨｚ、第２の基本周波数を３２ＭＨｚと
し、中間周波数を４ＭＨｚとする例である。出力周波数
は、２ＭＨｚ、１ＭＨｚ、０．５ＭＨｚである。
【００２２】図１を参照すると、本実施形態のプリスケ
ーラ装置は、セレクタ１、プリスケーラ２、３、４を備
えている。セレクタ１は、周波数２８ＭＨｚの第１の基
本クロック信号および３２ＭＨｚの第１の基本クロック
信号を入力し、それらの基本クロック信号のいずれかを
選択する。プリスケーラ２は、周波数が２８ＭＨｚの基
本クロック信号を入力して入力基本クロック信号を７分
周して４ＭＨｚの第２の基本クロック信号（中間クロッ
ク信号）を出力する。プリスケーラ３は、周波数が３２
ＭＨｚの基本クロック信号を入力して入力基本クロック
信号を８分周して４ＭＨｚの中間クロック信号を出力す
る。プリスケーラ４は、プリスケーラ２および３の出力
を入力し、セレクタ１が２８ＭＨｚの基本クロック信号
を選択したときには、プリスケーラ２の出力をさらに２
分周、４分周、８分周してそれぞれ２ＭＨｚ、１ＭＨ
ｚ、０．５ＭＨｚのクロック信号を出力する。プリスケ
ーラ４は、また、セレクタ１が３２ＭＨｚの基本クロッ
ク信号を選択したときには、プリスケーラ３の出力を２
分周、４分周、８分周してそれぞれ２ＭＨｚ、１ＭＨ
ｚ、０．５ＭＨｚのクロック信号を出力する。
ーラ装置は、セレクタ１、プリスケーラ２、３、４を備
えている。セレクタ１は、周波数２８ＭＨｚの第１の基
本クロック信号および３２ＭＨｚの第１の基本クロック
信号を入力し、それらの基本クロック信号のいずれかを
選択する。プリスケーラ２は、周波数が２８ＭＨｚの基
本クロック信号を入力して入力基本クロック信号を７分
周して４ＭＨｚの第２の基本クロック信号（中間クロッ
ク信号）を出力する。プリスケーラ３は、周波数が３２
ＭＨｚの基本クロック信号を入力して入力基本クロック
信号を８分周して４ＭＨｚの中間クロック信号を出力す
る。プリスケーラ４は、プリスケーラ２および３の出力
を入力し、セレクタ１が２８ＭＨｚの基本クロック信号
を選択したときには、プリスケーラ２の出力をさらに２
分周、４分周、８分周してそれぞれ２ＭＨｚ、１ＭＨ
ｚ、０．５ＭＨｚのクロック信号を出力する。プリスケ
ーラ４は、また、セレクタ１が３２ＭＨｚの基本クロッ
ク信号を選択したときには、プリスケーラ３の出力を２
分周、４分周、８分周してそれぞれ２ＭＨｚ、１ＭＨ
ｚ、０．５ＭＨｚのクロック信号を出力する。
【００２３】図２は、図１のプリスケーラ装置をさらに
詳細に説明する回路図である。セレクタ１は２つの２入
力ＡＮＤ回路１１、１２を備え、それぞれの第１の入力
端子は、それぞれ２８ＭＨｚおよび３２ＭＨｚの基本ク
ロック信号を入力する。ＡＮＤ回路１１、１２の第２の
入力端子には選択信号ＳＥＬおよびその反転信号がそれ
ぞれ印加される。（図２においては、ＡＮＤ回路１２の
反転入力端子に選択信号ＳＥＬが印加されている。）し
たがって、選択信号ＳＥＬが論理１のときにはＡＮＤ回
路１１は２８ＭＨｚの基本クロック信号をセレクタ１の
出力として出力し、ＡＮＤ回路１２は、３２ＭＨｚの基
本クロック信号の伝達を抑止する。逆に、選択信号ＳＥ
Ｌが論理０のときには、セレクタ１は、２８ＭＨｚの基
本クロック信号の伝達を抑止して３２ＭＨｚの基本クロ
ック信号を出力する。
詳細に説明する回路図である。セレクタ１は２つの２入
力ＡＮＤ回路１１、１２を備え、それぞれの第１の入力
端子は、それぞれ２８ＭＨｚおよび３２ＭＨｚの基本ク
ロック信号を入力する。ＡＮＤ回路１１、１２の第２の
入力端子には選択信号ＳＥＬおよびその反転信号がそれ
ぞれ印加される。（図２においては、ＡＮＤ回路１２の
反転入力端子に選択信号ＳＥＬが印加されている。）し
たがって、選択信号ＳＥＬが論理１のときにはＡＮＤ回
路１１は２８ＭＨｚの基本クロック信号をセレクタ１の
出力として出力し、ＡＮＤ回路１２は、３２ＭＨｚの基
本クロック信号の伝達を抑止する。逆に、選択信号ＳＥ
Ｌが論理０のときには、セレクタ１は、２８ＭＨｚの基
本クロック信号の伝達を抑止して３２ＭＨｚの基本クロ
ック信号を出力する。
【００２４】プリスケーラ２は、３ビットバイナリカウ
ンタ２１、３入力ＡＮＤ回路２２、Ｄフリップフロップ
（Ｄ−ＦＦ）２３およびＯＲ回路２４を備えている。３
ビットバイナリカウンタ２１は、セレクタ１のＡＮＤ回
路１１の出力を基本クロックとして入力し、（０，０，
０）＝０から（１，１，０）＝６までを計数する毎に、
次の基本クロック周期でリセットして、同じ計数を繰り
返す。３ビットバイナリカウンタ２１のビット０、ビッ
ト１、ビット２の出力は、それぞれ３入力ＡＮＤ回路２
２の負論理入力端子、およびその他の正論理入力端子に
接続されている。基本クロックは７クロック毎にリセッ
トされるので、図３を参照して後述するように、ＡＮＤ
回路２２は、バイナリカウンタ２１のビット０のパルス
幅（基本クロックのパルス幅の２倍）を持ち、かつ、繰
り返し周波数が４ＭＨｚのパルスを出力する。
ンタ２１、３入力ＡＮＤ回路２２、Ｄフリップフロップ
（Ｄ−ＦＦ）２３およびＯＲ回路２４を備えている。３
ビットバイナリカウンタ２１は、セレクタ１のＡＮＤ回
路１１の出力を基本クロックとして入力し、（０，０，
０）＝０から（１，１，０）＝６までを計数する毎に、
次の基本クロック周期でリセットして、同じ計数を繰り
返す。３ビットバイナリカウンタ２１のビット０、ビッ
ト１、ビット２の出力は、それぞれ３入力ＡＮＤ回路２
２の負論理入力端子、およびその他の正論理入力端子に
接続されている。基本クロックは７クロック毎にリセッ
トされるので、図３を参照して後述するように、ＡＮＤ
回路２２は、バイナリカウンタ２１のビット０のパルス
幅（基本クロックのパルス幅の２倍）を持ち、かつ、繰
り返し周波数が４ＭＨｚのパルスを出力する。
【００２５】Ｄフリップフロップ（ＤＦＦ）２３は、Ａ
ＮＤ回路２２の出力をＤ入力とし、ＡＮＤ回路１１の出
力（２８ＭＨｚの基本クロック信号）を基本クロック信
号（ラッチ信号）としてラッチ信号の立ち下がりエッジ
でＤ入力をＱ出力としてラッチする。ＤＦＦ２３によっ
て、ＡＮＤ回路２２の出力は、基本クロックの立ち下が
りエッジに同期したパルスに成形される。
ＮＤ回路２２の出力をＤ入力とし、ＡＮＤ回路１１の出
力（２８ＭＨｚの基本クロック信号）を基本クロック信
号（ラッチ信号）としてラッチ信号の立ち下がりエッジ
でＤ入力をＱ出力としてラッチする。ＤＦＦ２３によっ
て、ＡＮＤ回路２２の出力は、基本クロックの立ち下が
りエッジに同期したパルスに成形される。
【００２６】Ｄフリップフロップ２３は負論理のセット
端子Ｓを有し、選択信号ＳＥＬが論理１のとき、Ｑ出力
を出力し、選択信号ＳＥＬが論理０のとき、Ｄ入力の如
何に関わらず０を出力する。
端子Ｓを有し、選択信号ＳＥＬが論理１のとき、Ｑ出力
を出力し、選択信号ＳＥＬが論理０のとき、Ｄ入力の如
何に関わらず０を出力する。
【００２７】ＯＲ回路２４は、３ビットバイナリカウン
タ２１のビット３の出力とＤＦＦ２３のＱ出力を入力
し、そのＯＲ演算結果を出力する。ＯＲ回路２４の出力
は、図３を参照して後述するように、４ＭＨｚ、デュー
ティ５０％のパルスになる。
タ２１のビット３の出力とＤＦＦ２３のＱ出力を入力
し、そのＯＲ演算結果を出力する。ＯＲ回路２４の出力
は、図３を参照して後述するように、４ＭＨｚ、デュー
ティ５０％のパルスになる。
【００２８】プリスケーラ３は、出力ビット数が３のバ
イナリカウンタ３１を備えている。バイナリカウンタ３
１は、３２ＭＨｚの基本クロック信号を計数し、ビット
出力［２］のパルス（８分周４ＭＨｚ）を出力する。バ
イナリカウンタ３１は、選択信号ＳＥＬに接続された正
論理のセット端子Ｓを有する。バイナリカウンタ３１
は、選択信号ＳＥＬが論理０のときには、前記のビット
出力３のパルス（８分周４ＭＨｚ）を出力し、選択信号
ＳＥＬが論理１のときには、入力信号に無関係に論理０
の信号を出力する。プリスケーラ４は、ＮＯＲ回路４１
と出力ビット数が３ビットのバイナリカウンタ４２を有
する。
イナリカウンタ３１を備えている。バイナリカウンタ３
１は、３２ＭＨｚの基本クロック信号を計数し、ビット
出力［２］のパルス（８分周４ＭＨｚ）を出力する。バ
イナリカウンタ３１は、選択信号ＳＥＬに接続された正
論理のセット端子Ｓを有する。バイナリカウンタ３１
は、選択信号ＳＥＬが論理０のときには、前記のビット
出力３のパルス（８分周４ＭＨｚ）を出力し、選択信号
ＳＥＬが論理１のときには、入力信号に無関係に論理０
の信号を出力する。プリスケーラ４は、ＮＯＲ回路４１
と出力ビット数が３ビットのバイナリカウンタ４２を有
する。
【００２９】図３は、プリスケーラ２の動作を説明する
タイミングチャートである。選択信号ＳＥＬが論理１の
とき、ＡＮＤゲート１１から出力される２８ＭＨｚクロ
ック信号は３ビットバイナリカウンタ２１で計数され
る。出力ビット［０］、出力ビット［１］、出力ビット
［２］から、それぞれ１４ＭＨｚ、７ＭＨｚ、３．５Ｍ
Ｈｚが出力される。３入力ＡＮＤゲート２２の入力端子
のうち、３ビットバイナリカウンタ２１の出力ビット
［０］に接続されている端子は負論理端子であるので、
アンドゲート２２には、出力ビット［０］の出力を反転
した逆相の１４ＭＨｚのクロック信号と、出力ビット
［１］、出力ビット［２］の正相の出力が印加される。
３ビットバイナリカウンタ２１の正相［０］の出力は２
８ＭＨｚクロック信号の７番目のクロックに同期して０
にリセットされるので、アンドゲート２２の正相の
［０］出力は、図３の［０］（正相）の曲線に示されて
いるように、２８ＭＨｚクロック信号の７番目のクロッ
クに同期して立ち上がるのでなく、８番目のクロック信
号に同期して立ち上がる。
タイミングチャートである。選択信号ＳＥＬが論理１の
とき、ＡＮＤゲート１１から出力される２８ＭＨｚクロ
ック信号は３ビットバイナリカウンタ２１で計数され
る。出力ビット［０］、出力ビット［１］、出力ビット
［２］から、それぞれ１４ＭＨｚ、７ＭＨｚ、３．５Ｍ
Ｈｚが出力される。３入力ＡＮＤゲート２２の入力端子
のうち、３ビットバイナリカウンタ２１の出力ビット
［０］に接続されている端子は負論理端子であるので、
アンドゲート２２には、出力ビット［０］の出力を反転
した逆相の１４ＭＨｚのクロック信号と、出力ビット
［１］、出力ビット［２］の正相の出力が印加される。
３ビットバイナリカウンタ２１の正相［０］の出力は２
８ＭＨｚクロック信号の７番目のクロックに同期して０
にリセットされるので、アンドゲート２２の正相の
［０］出力は、図３の［０］（正相）の曲線に示されて
いるように、２８ＭＨｚクロック信号の７番目のクロッ
クに同期して立ち上がるのでなく、８番目のクロック信
号に同期して立ち上がる。
【００３０】３ビットバイナリカウンタ２１の［１］出
力は、図３の［１］と記されている曲線に示されている
ように、３ビットバイナリカウンタ２１の正相［０］の
出力が２８ＭＨｚクロック信号の７番目のクロックに同
期して０にリセットされるので、当該７番目のクロック
信号の立ち上げに同期して立ち下がる。そうして、２８
ＭＨｚクロック信号の９番目のクロックに同期して立ち
上がる。
力は、図３の［１］と記されている曲線に示されている
ように、３ビットバイナリカウンタ２１の正相［０］の
出力が２８ＭＨｚクロック信号の７番目のクロックに同
期して０にリセットされるので、当該７番目のクロック
信号の立ち上げに同期して立ち下がる。そうして、２８
ＭＨｚクロック信号の９番目のクロックに同期して立ち
上がる。
【００３１】３ビットバイナリカウンタ２１の［２］出
力も同様に、７番目のクロック信号の立ち上げに同期し
て立ち下がる。このようにして、ＡＮＤゲート２２は、
図３に示されているように、入力クロック信号を７分周
した繰り返し周波数をもつクロック信号を出力する。
力も同様に、７番目のクロック信号の立ち上げに同期し
て立ち下がる。このようにして、ＡＮＤゲート２２は、
図３に示されているように、入力クロック信号を７分周
した繰り返し周波数をもつクロック信号を出力する。
【００３２】ＤＦＦ２３は、ＡＮＤゲート２２の出力を
２８ＭＨｚクロック信号の立ち下がりに同期した信号に
成形する（図３参照）。ＯＲ回路２４は、ＤＦＦ２３の
出力と３ビットバイナリカウンタ２１の［２］出力との
論理和を出力する。このＯＲ回路２４の出力は、デュー
ティサイクル５０％、７分周４ＭＨｚの基本クロック信
号（第２のクロック信号）である。
２８ＭＨｚクロック信号の立ち下がりに同期した信号に
成形する（図３参照）。ＯＲ回路２４は、ＤＦＦ２３の
出力と３ビットバイナリカウンタ２１の［２］出力との
論理和を出力する。このＯＲ回路２４の出力は、デュー
ティサイクル５０％、７分周４ＭＨｚの基本クロック信
号（第２のクロック信号）である。
【００３３】次に、再び、図２を参照して本発明のプリ
スケーラ装置全体の動作を説明する。まず、セレクタ１
の選択信号ＳＥＬに論理１（Ｈレベル）が入来した時に
は、クロック入力３２ＭＨｚを入力とするＡＮＤ１２の
出力は論理０（Ｌレベル）固定になり、また、バイナリ
カウンタ３１は、論理１の選択信号ＳＥＬによって０に
リセットされる。その結果、プリスケーラ３の８分周出
力の４ＭＨｚの中間クロック信号は論理０に固定され
る。
スケーラ装置全体の動作を説明する。まず、セレクタ１
の選択信号ＳＥＬに論理１（Ｈレベル）が入来した時に
は、クロック入力３２ＭＨｚを入力とするＡＮＤ１２の
出力は論理０（Ｌレベル）固定になり、また、バイナリ
カウンタ３１は、論理１の選択信号ＳＥＬによって０に
リセットされる。その結果、プリスケーラ３の８分周出
力の４ＭＨｚの中間クロック信号は論理０に固定され
る。
【００３４】この時、ＡＮＤゲート１１は入力可能にな
り、クロック入力２８ＭＨｚを受け付ける。プリスケー
ラ２は前述の動作を行って７分周４ＭＨｚデューティ５
０％の中間クロック信号を出力する。このとき、プリス
ケーラ４のＮＯＲゲート４１の一方の入力には、論理０
に固定されたプリスケーラ３の出力が与えられているの
で、プリスケーラ２から出力された第２の基本クロック
信号（中間クロック信号）がＮＯＲゲート４１から出力
される。
り、クロック入力２８ＭＨｚを受け付ける。プリスケー
ラ２は前述の動作を行って７分周４ＭＨｚデューティ５
０％の中間クロック信号を出力する。このとき、プリス
ケーラ４のＮＯＲゲート４１の一方の入力には、論理０
に固定されたプリスケーラ３の出力が与えられているの
で、プリスケーラ２から出力された第２の基本クロック
信号（中間クロック信号）がＮＯＲゲート４１から出力
される。
【００３５】プリスケーラ４のバナイナリカウンタ４２
は下位ビットより順に、４ＭＨｚの分周クロックである
２ＭＨｚ、１ＭＨｚ、０．５ＭＨｚをそれぞれ出力す
る。
は下位ビットより順に、４ＭＨｚの分周クロックである
２ＭＨｚ、１ＭＨｚ、０．５ＭＨｚをそれぞれ出力す
る。
【００３６】次に、セレクタ１の入力選択信号ＳＥＬと
して論理０の信号が入来した時には、クロック入力２８
ＭＨｚを入力とするＡＮＤゲート１１の出力は論理０に
固定され、プリスケーラ２の出力は論理０に固定され
る。
して論理０の信号が入来した時には、クロック入力２８
ＭＨｚを入力とするＡＮＤゲート１１の出力は論理０に
固定され、プリスケーラ２の出力は論理０に固定され
る。
【００３７】この時、ＡＮＤゲート１２は能動になり、
クロック入力信号３２ＭＨｚを受け付ける。プリスケー
ラ３は３ビットのバイナリカウンタで構成されているの
で、該カウンタの出力ビット［２］（バイナリカウンタ
３１の最上位出力ビット）にはＡＮＤゲート１２の出力
の８分周クロック信号、即ち４ＭＨｚの中間クロックが
出力される。プリスケーラ２の出力は論理０に固定され
ているのであるから、プリスケーラ３の出力はそのまま
ＮＯＲゲート４１の出力になる。
クロック入力信号３２ＭＨｚを受け付ける。プリスケー
ラ３は３ビットのバイナリカウンタで構成されているの
で、該カウンタの出力ビット［２］（バイナリカウンタ
３１の最上位出力ビット）にはＡＮＤゲート１２の出力
の８分周クロック信号、即ち４ＭＨｚの中間クロックが
出力される。プリスケーラ２の出力は論理０に固定され
ているのであるから、プリスケーラ３の出力はそのまま
ＮＯＲゲート４１の出力になる。
【００３８】前掲の実施形態においては、２つの異なる
入力周波数について説明したが、入力周波数の数は、そ
れら複数の入力周波数が公約数をもつ周波数であれば任
意の数の周波数の信号を用いることができる。
入力周波数について説明したが、入力周波数の数は、そ
れら複数の入力周波数が公約数をもつ周波数であれば任
意の数の周波数の信号を用いることができる。
【００３９】また、図２の実施形態のＮＯＲゲート４１
は、プリスケーラ２とプリスケーラ３のいずれか一方
を、入力選択信号ＳＥＬに対応して伝達する機能を有す
る回路であれば、任意のゲート回路を用いることができ
る。
は、プリスケーラ２とプリスケーラ３のいずれか一方
を、入力選択信号ＳＥＬに対応して伝達する機能を有す
る回路であれば、任意のゲート回路を用いることができ
る。
【００４０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、異なる周波数のクロックを基本クロックとしたプ
リスケーラにおいて、異なる周波数の公約数を第２の基
本クロックとし、総ての第１のプリスケーラから出力さ
れる第２の基本クロック信号を単一の第２のプリスケー
ラによって処理することによって、回路の簡略化、及
び、消費電流の低減を実現することができる。
れば、異なる周波数のクロックを基本クロックとしたプ
リスケーラにおいて、異なる周波数の公約数を第２の基
本クロックとし、総ての第１のプリスケーラから出力さ
れる第２の基本クロック信号を単一の第２のプリスケー
ラによって処理することによって、回路の簡略化、及
び、消費電流の低減を実現することができる。
【図１】本発明のプリスケーラ装置の構成を示すブロッ
ク図である。
ク図である。
【図２】図１のプリスケーラ装置をさらに詳細に説明す
る回路図である。
る回路図である。
【図３】図２のプリスケーラ２の動作を説明するタイミ
ングチャートである。
ングチャートである。
【図４】プリスケーラ装置の従来例のブロック図であ
る。
る。
【図５】異なる周波数入力に対して個別の回路を用いた
従来のプリスケーラの構成図である。
従来のプリスケーラの構成図である。
【図６】図５の従来のプリスケーラの更に詳細な構成図
である。
である。
１、５１、５６ セレクタ ２、３、４、５２、５３、５４、５５ プリスケーラ １１、１２、２２、６１0、６１1、６１2、６２0、６２
1、６２2 アンドゲート ２１、３１、４２、６５、６６、６７ ３ビットバイナ
リカウンタ ２３ Ｄフリップフロップ ２４ ＯＲ回路 ４１ ＮＯＲ回路 ６３0、６３1、６３2 ＮＯＲゲート
1、６２2 アンドゲート ２１、３１、４２、６５、６６、６７ ３ビットバイナ
リカウンタ ２３ Ｄフリップフロップ ２４ ＯＲ回路 ４１ ＮＯＲ回路 ６３0、６３1、６３2 ＮＯＲゲート
Claims (5)
- 【請求項１】 異なる周波数の複数のクロック信号を第
１の基本クロック信号として入力し、該基本クロック信
号を分周して所望周波数のクロック信号を生成するプリ
スケーラ装置において、 前記複数の第１の基本クロック信号の周波数の公約数を
中間周波数とするとき、前記異なる周波数の複数の基本
クロック信号のそれぞれを個別に入力して、中間周波数
の第２の基本クロック信号をそれぞれ生成する複数の第
１のプリスケーラと、 前記複数の第１のプリスケーラから出力される第２の基
本クロック信号を入力してその第２の基本クロック信号
を分周して前記所望周波数のクロック信号を生成する単
一の第２のプリスケーラとを有することを特徴とするプ
リスケーラ装置。 - 【請求項２】 プリスケーラ装置は複数の第１の基本ク
ロック信号のうち、入力選択信号によって選択された１
つの第１の基本クロックのみを出力する入力選択回路を
有し、 それぞれの第１のプリスケーラは、当該第１のプリスケ
ーラに入力されるべき第１の基本クロック信号が入力選
択信号によって選択されたときには、当該第１の基本ク
ロック信号を分周して第２の基本クロック信号を生成
し、生成された第２の基本クロック信号を第２のプリス
ケーラに出力し、当該第１のプリスケーラに入力される
べき第１の基本クロック信号が入力選択信号によって選
択されなかったときには所定の論理レベルを第２のプリ
スケーラに供給する第１の分周手段を有し、 第２のプリスケーラは、総ての第１のプリスケーラの出
力を入力して、前記入力選択信号によって選択された第
１の基本クロック信号を入力する第１のプリスケーラの
出力のみを出力する論理ゲート回路と、前記論理ゲート
回路の出力を入力して前記所望周波数のクロック信号を
生成する第２の分周手段を有する、請求項１に記載のプ
リスケーラ装置。 - 【請求項３】 設定された中間周波数の２n（ｎは正整
数）倍の周波数をもつ第１の基本クロック信号を入力す
る第１の分周手段は、第１の基本クロック信号を計数し
て、最下位出力ビットから数えて第ｎ番目の出力ビット
から出力されるパルス信号を第２の基本クロック信号と
して第２のプリスケーラに供給するｎビットの第１のバ
イナリカウンタを有し、 設定された中間周波数に対してｋ（ｋは正奇数）倍の周
波数をもつ第１の基本クロック信号を入力する第１の分
周手段は、 第１の基本クロック信号を計数してｋ−１クロックパル
スを計数する毎に次のクロック周期で０にリセットされ
て再び計数を開始する動作を繰り返す第２のバイナリカ
ウンタと、 第２のバイナリカウンタの所定の出力ビットから出力さ
れるパルス信号を入力して中間周波数のパルス信号を生
成する論理回路とを有する、請求項２に記載のプリスケ
ーラ装置。 - 【請求項４】 設定された中間周波数に対してｋ（ｋは
正奇数）倍の周波数をもつ第１の基本クロック信号を入
力する第１の分周手段は、さらに、第１の基本クロック
信号をクロック入力として、論理回路の出力を第１の基
本クロック信号に同期するように成形する第１の成形回
路と、第１の成形回路の出力をデューティサイクル５０
％の波形に成形する第２の成形回路とを有する請求項３
に記載のプリスケーラ装置。 - 【請求項５】 異なる周波数の複数のクロック信号を第
１の基本クロック信号として、該基本クロック信号を分
周して所望周波数のクロック信号を生成する分周方法に
おいて、前記複数の第１の基本クロック信号の周波数の
公約数を中間周波数とし、 前記複数の基本クロック信号のうち、任意に選択された
１つの基本クロック信号を分周して、中間周波数をもつ
第２の基本クロック信号を生成し、 前記複数の基本クロック信号のうち、その他の、選択さ
れなかった基本クロック信号を、予め準備された論理ゲ
ート回路に対してデータ信号の伝達を許容するゲート信
号として働く論理ゲート信号に変換し、 前記選択された１つの基本クロック信号から生成された
第２の基本クロック信号をデータ信号とし、選択されな
かった基本クロック信号から変換されて生成された論理
ゲート信号をゲート信号として前記論理ゲート回路に入
力し、 前記論理ゲート回路から出力される第２の基本クロック
信号を分周して前記所望周波数のクロック信号を生成す
ることを特徴とする分周方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384082A JP2002185310A (ja) | 2000-12-18 | 2000-12-18 | プリスケーラ装置および分周方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384082A JP2002185310A (ja) | 2000-12-18 | 2000-12-18 | プリスケーラ装置および分周方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002185310A true JP2002185310A (ja) | 2002-06-28 |
Family
ID=18851623
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000384082A Pending JP2002185310A (ja) | 2000-12-18 | 2000-12-18 | プリスケーラ装置および分周方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002185310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006268617A (ja) * | 2005-03-25 | 2006-10-05 | Funai Electric Co Ltd | クロック生成回路 |
| US7454650B2 (en) | 2003-10-09 | 2008-11-18 | Fujitsu Limited | Microcontroller having a system resource prescaler thereon |
-
2000
- 2000-12-18 JP JP2000384082A patent/JP2002185310A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7454650B2 (en) | 2003-10-09 | 2008-11-18 | Fujitsu Limited | Microcontroller having a system resource prescaler thereon |
| JP2006268617A (ja) * | 2005-03-25 | 2006-10-05 | Funai Electric Co Ltd | クロック生成回路 |
| JP4556730B2 (ja) * | 2005-03-25 | 2010-10-06 | 船井電機株式会社 | クロック生成回路 |
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