JP2006268617A - クロック生成回路 - Google Patents
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Abstract
【課題】 Ｄｕｔｙ５０％となるクロックを生成できるクロック生成回路を提供する。
【解決手段】 逓倍クロックを分周比データに基づいて、分周させるクロック生成回路
３１であって、分周比データが、偶数、奇数、または小数であるかを識別する分周比識別
器１を備えるとともに、遅延タップ器２および周期カウント用ラッチ分周器３を備えるよ
うになっている。そして、分周比識別器１が、分周比データを小数と識別した場合、遅延
タップ器２で、逓倍クロックを遅延させて遅延クロックを生成させるとともに、周期カウ
ント用ラッチ分周器３で、遅延クロックのエッジと逓倍クロックのエッジとを用いて、逓
倍クロック信を分周させる。
【選択図】 図１
【解決手段】 逓倍クロックを分周比データに基づいて、分周させるクロック生成回路
３１であって、分周比データが、偶数、奇数、または小数であるかを識別する分周比識別
器１を備えるとともに、遅延タップ器２および周期カウント用ラッチ分周器３を備えるよ
うになっている。そして、分周比識別器１が、分周比データを小数と識別した場合、遅延
タップ器２で、逓倍クロックを遅延させて遅延クロックを生成させるとともに、周期カウ
ント用ラッチ分周器３で、遅延クロックのエッジと逓倍クロックのエッジとを用いて、逓
倍クロック信を分周させる。
【選択図】 図１
Description
本発明は、所望のクロックを生成するための回路（クロック生成回路）に関するもので
ある。
ある。
電子機器において、必要なクロックを生成させるための回路は、従来から種々開発され
ている（例えば特許文献１等）。所望のクロックが生成されないと、下記のような問題が
生じるためである。
ている（例えば特許文献１等）。所望のクロックが生成されないと、下記のような問題が
生じるためである。
図９のブロック図は、電子機器の一例として、デジタルカメラ１４９の内部構成を示し
ている。この図に示すように、デジタルカメラ１４９は、撮像装置１４１によって取得し
たアナログ画像信号を、一旦、アナログフロントエンド（Analog Front End）装置１４２
にて処理するようになっている。
ている。この図に示すように、デジタルカメラ１４９は、撮像装置１４１によって取得し
たアナログ画像信号を、一旦、アナログフロントエンド（Analog Front End）装置１４２
にて処理するようになっている。
具体的には、図１０に示すように、アナログ画像信号において、必要な信号部分のみを
サンプリングパルス（ＳＰ１’・ＳＰ２’）を用いて取得するようにし、デジタル画像信
号を生成するようにしている。
サンプリングパルス（ＳＰ１’・ＳＰ２’）を用いて取得するようにし、デジタル画像信
号を生成するようにしている。
ここで、問題となるのが、サンプリングパルスである。なぜなら、サンプリングパルス
（ＳＰ１’・ＳＰ２’）が、所望のタイミングを有する信号でないと、所望のデジタル画
像信号を取得できないためである。
（ＳＰ１’・ＳＰ２’）が、所望のタイミングを有する信号でないと、所望のデジタル画
像信号を取得できないためである。
そして、この図１０でのサンプリングパルス（ＳＰ１’・ＳＰ２’）は、デジタル信号
処理装置１１から送信されてくるカメラクロックに基づいて生成されるようになっている
（図９参照）。
処理装置１１から送信されてくるカメラクロックに基づいて生成されるようになっている
（図９参照）。
カメラクロックは、図１１に示すように、ＰＬＬ（Phase Locked Loop）回路１２１が
基準クロック（例えば１３．５ＭＨｚ）を用いて逓倍クロック（例えば４３２ＭＨｚ）を
生成し、この生成された逓倍クロックを分周することによって生成される。
基準クロック（例えば１３．５ＭＨｚ）を用いて逓倍クロック（例えば４３２ＭＨｚ）を
生成し、この生成された逓倍クロックを分周することによって生成される。
具体的には、不図示の制御回路等からの分周比データに基づいて、逓倍クロックを
ラッチ分周回路１３１で分周を行い、所望のカメラクロック（例えば４９．０９ＭＨｚ）
を得るようになっている。
ラッチ分周回路１３１で分周を行い、所望のカメラクロック（例えば４９．０９ＭＨｚ）
を得るようになっている。
図１１でのラッチ分周回路１３１は、逓倍クロックの立ち上がりエッジのみに基づいて
、分周を行う回路（立ち上がりエッジ検出タイプ；ＰＥタイプ）である。そのため、分周
を行うと図１２のようになる。
、分周を行う回路（立ち上がりエッジ検出タイプ；ＰＥタイプ）である。そのため、分周
を行うと図１２のようになる。
図１２は、逓倍クロック（４３２ＭＨｚ）と、いくつかの分周後のカメラクロックとを
図示している。そして、逓倍クロック（図１２（ａ））は、分周比データ（例えば２、８
、１０のような偶数データ、３、９、１１のような奇数データ、または８．８、１０．８
のような小数データ）に基づいて分周されるようになっている。
図示している。そして、逓倍クロック（図１２（ａ））は、分周比データ（例えば２、８
、１０のような偶数データ、３、９、１１のような奇数データ、または８．８、１０．８
のような小数データ）に基づいて分周されるようになっている。
図１２に示すように、偶数の分周比データによって逓倍クロックを分周すると、図１２
（ｂ）・（ｄ）・（ｇ）に示すように、カメラクロックにおける、Ｈｉｇｈレベル／Ｌｏ
ｗレベル（Ｈ／Ｌ）の比率（Ｄｕｔｙ）が、１：１の関係を示すようになる。このように
、Ｈ／Ｌが１：１の関係（Ｄｕｔｙ５０％）を有するカメラクロックであれば、この信号
に基づいて、アナログ信号処理装置１４２が、所望のサンプリングパルスを生成できる。
国際公開ＷＯ９８／２０４０７号パンフレット
（ｂ）・（ｄ）・（ｇ）に示すように、カメラクロックにおける、Ｈｉｇｈレベル／Ｌｏ
ｗレベル（Ｈ／Ｌ）の比率（Ｄｕｔｙ）が、１：１の関係を示すようになる。このように
、Ｈ／Ｌが１：１の関係（Ｄｕｔｙ５０％）を有するカメラクロックであれば、この信号
に基づいて、アナログ信号処理装置１４２が、所望のサンプリングパルスを生成できる。
しかしながら、奇数（３、９、１１）や小数（８．８、１０．８）の分周比データによ
って、逓倍クロックを分周すると、図１２（ｃ）・（ｆ）・（ｉ）や図１２（ｅ）・（ｈ
）に示すように、カメラクロックにおけるＨ／Ｌの比率（Ｄｕｔｙ）が、１：１の関係を
示さないようになる。つまり、Ｄｕｔｙが５０％にならない。
って、逓倍クロックを分周すると、図１２（ｃ）・（ｆ）・（ｉ）や図１２（ｅ）・（ｈ
）に示すように、カメラクロックにおけるＨ／Ｌの比率（Ｄｕｔｙ）が、１：１の関係を
示さないようになる。つまり、Ｄｕｔｙが５０％にならない。
そして、このようなカメラクロックに基づいて、アナログ信号処理装置４２が、サンプ
リングパルスを生成しようとすると、所望のサンプリングパルス（ＳＰ１’、ＳＰ２’）
を生成できない。そのため、これに起因して、所望のデジタル画像信号を生成できないと
いう問題が生じる（図１０参照）。
リングパルスを生成しようとすると、所望のサンプリングパルス（ＳＰ１’、ＳＰ２’）
を生成できない。そのため、これに起因して、所望のデジタル画像信号を生成できないと
いう問題が生じる（図１０参照）。
特に、上記したデジタル信号処理装置１１１では、予め必要とされるクロック（例えば
５４ＭＨｚの制御用クロック）を生成しなくてはならない場合等がある。
５４ＭＨｚの制御用クロック）を生成しなくてはならない場合等がある。
例えば、１つの基準クロック（例えば１３．５ＭＨｚ）から、逓倍クロック（４３２Ｍ
Ｈｚ）を生成し、さらに、分周（１／８分周）させて、Ｄｕｔｙ５０％の５４ＭＨｚの制
御用クロックを生成させなくてはならない場合がある（図１２（ｄ）参照）。
Ｈｚ）を生成し、さらに、分周（１／８分周）させて、Ｄｕｔｙ５０％の５４ＭＨｚの制
御用クロックを生成させなくてはならない場合がある（図１２（ｄ）参照）。
しかし、この基準クロック・逓倍クロックを用いて、Ｄｕｔｙ５０％の４９．０９ＭＨ
ｚのカメラクロックを生成することは難しくなってしまうという問題が生じてしまう。
ｚのカメラクロックを生成することは難しくなってしまうという問題が生じてしまう。
つまり、４９．０９ＭＨｚのカメラクロックを、逓倍クロック（４３２ＭＨｚ）から生
成しようとすると、８．８の分周比データに基づいて分周する必要が生じる。しかし、か
かるように分周すると、Ｄｕｔｙが５０％にならず、結果、カメラクロックに基づくサン
プリングパルス（ＳＰ１’、ＳＰ２’）が所望の信号とならない。そのため、上述したよ
うに、所望のデジタル画像信号を生成できないという問題が生じる。
成しようとすると、８．８の分周比データに基づいて分周する必要が生じる。しかし、か
かるように分周すると、Ｄｕｔｙが５０％にならず、結果、カメラクロックに基づくサン
プリングパルス（ＳＰ１’、ＳＰ２’）が所望の信号とならない。そのため、上述したよ
うに、所望のデジタル画像信号を生成できないという問題が生じる。
本発明は、上記の問題点を解決するためになされたものであって、その目的は、Ｄｕｔ
ｙ５０％となるクロックを生成できるクロック生成回路を提供することである。
ｙ５０％となるクロックを生成できるクロック生成回路を提供することである。
本発明は、入力クロックを分周比データに基づいて、分周させるクロック生成回路であ
って、分周比データが、偶数、奇数、または小数であるかを識別する分周比識別器を備え
るとともに、遅延器および分周器を備え、上記分周比識別器が、分周比データを小数と識
別した場合、上記遅延器で、上記入力クロックを遅延させて遅延クロックを生成させると
ともに、上記分周器で、上記遅延クロックのエッジと上記入力クロックのエッジとを用い
て、入力クロックを分周させることを特徴としている。
って、分周比データが、偶数、奇数、または小数であるかを識別する分周比識別器を備え
るとともに、遅延器および分周器を備え、上記分周比識別器が、分周比データを小数と識
別した場合、上記遅延器で、上記入力クロックを遅延させて遅延クロックを生成させると
ともに、上記分周器で、上記遅延クロックのエッジと上記入力クロックのエッジとを用い
て、入力クロックを分周させることを特徴としている。
なお、上記遅延器は、遅延量を多段階で変化させる複数の遅延タップと、これら複数の
遅延タップの少なくとも１つを選択することで上記遅延量を制御するタップ選択部とを備
えている。
遅延タップの少なくとも１つを選択することで上記遅延量を制御するタップ選択部とを備
えている。
そして、上記遅延タップの個数（Ｍ）は、下記の式（１）によって求められるようにな
っている。なお、ｐは小数から成る分周比データでの小数点以下の桁数となっている。
っている。なお、ｐは小数から成る分周比データでの小数点以下の桁数となっている。
Ｍ＝９×ｐ＋（ｐ−１）…式（１）
本発明のようなクロック生成回路であれば、遅延クロックを用いて入力クロックを分周
している。つまり、遅延クロックを用いることで、逓倍クロックのみの周期（具体的には
、逓倍クロックの立ち上がりエッジまたは立ち下がりエッジ）に依存することなく、分周
が可能になっている。そのため、分周比データが小数からなる場合であっても、Ｄｕｔｙ
５０％（１周期におけるＨｉｇｈ／Ｌｏｗの比率が１：１）となるように、分周させるこ
とができる。
している。つまり、遅延クロックを用いることで、逓倍クロックのみの周期（具体的には
、逓倍クロックの立ち上がりエッジまたは立ち下がりエッジ）に依存することなく、分周
が可能になっている。そのため、分周比データが小数からなる場合であっても、Ｄｕｔｙ
５０％（１周期におけるＨｉｇｈ／Ｌｏｗの比率が１：１）となるように、分周させるこ
とができる。
［実施の形態１］
本発明の実施の一形態について、図面に基づいて説明すれば、以下の通りである。
〔デジタルカメラについて〕
図２は、電子機器の一例であるデジタルカメラ４９の内部構成を示している。この図に
示すように、デジタルカメラ４９は、少なくとも、撮像装置４１、アナログ信号処理装置
４２、表示装置４３、記憶媒体４４、インターフェース４５、電源装置４６、およびデジ
タル信号処理装置１１を含むように構成されている。
本発明の実施の一形態について、図面に基づいて説明すれば、以下の通りである。
〔デジタルカメラについて〕
図２は、電子機器の一例であるデジタルカメラ４９の内部構成を示している。この図に
示すように、デジタルカメラ４９は、少なくとも、撮像装置４１、アナログ信号処理装置
４２、表示装置４３、記憶媒体４４、インターフェース４５、電源装置４６、およびデジ
タル信号処理装置１１を含むように構成されている。
撮像装置４１は、レンズ・撮像素子（ＣＣＤ；Charge Coupled Devices）等から構成さ
れるものであり、レンズを通して光像を取得し、取得した光像を電気信号（アナログ画像
信号）に変換するようになっている。
れるものであり、レンズを通して光像を取得し、取得した光像を電気信号（アナログ画像
信号）に変換するようになっている。
アナログ信号処理装置４２は、少なくとも、タイミング発生回路４２ａ、サンプリング
回路４２ｂ、ゲイン制御回路４２ｃ、およびＡ／Ｄコンバーター４２ｄを含むように構成
されている。
回路４２ｂ、ゲイン制御回路４２ｃ、およびＡ／Ｄコンバーター４２ｄを含むように構成
されている。
タイミング発生回路４２ａは、カメラクロックからサンプリング回路４２ｂへと出力す
るタイミング信号（サンプリングパルス（ＳＰ１、ＳＰ２））や、撮像装置４１へ出力す
る水平垂直駆動クロック等を生成する回路である。
るタイミング信号（サンプリングパルス（ＳＰ１、ＳＰ２））や、撮像装置４１へ出力す
る水平垂直駆動クロック等を生成する回路である。
サンプリング回路４２ｂは、タイミング発生回路４２ａから送信されてくるサンプリン
グパルス（ＳＰ１、ＳＰ２）を利用して、イメージセンサ出力における必要部分のみをサ
ンプリングする回路である。
グパルス（ＳＰ１、ＳＰ２）を利用して、イメージセンサ出力における必要部分のみをサ
ンプリングする回路である。
ゲイン制御回路４２ｃは、サンプリング回路４２ｂを経たアナログ画像信号におけるゲ
イン（利得）を制御するものであり、Ａ／Ｄコンバーター４２ｄは、ゲイン制御されたア
ナログ画像信号をデジタル化するものである（デジタル画像信号へと変換するものである
）。
イン（利得）を制御するものであり、Ａ／Ｄコンバーター４２ｄは、ゲイン制御されたア
ナログ画像信号をデジタル化するものである（デジタル画像信号へと変換するものである
）。
表示装置４３は、例えば液晶パネル等によって構成されるものであって、ユーザーにデ
ジタル画像信号を視認させるようにするものである。なお、表示装置４３は、デジタル信
号処理装置１１から出力されてくる表示用デジタル画像信号に基づいて表示されるように
なっている。
ジタル画像信号を視認させるようにするものである。なお、表示装置４３は、デジタル信
号処理装置１１から出力されてくる表示用デジタル画像信号に基づいて表示されるように
なっている。
記憶媒体４４は、例えばＲＡＭやフラッシュメモリ等の記憶可能な媒体である。なお、
記憶媒体４４は、デジタル信号処理装置１１から出力されてくる記憶用デジタル画像信号
に基づいて記憶されるようになっている。
記憶媒体４４は、デジタル信号処理装置１１から出力されてくる記憶用デジタル画像信号
に基づいて記憶されるようになっている。
インターフェース４５は、例えばＵＳＢ（Universal Serial Bus）等のデータ伝送路の
規格である。つまり、デジタルカメラ４９と外部装置（パソコン等）５１とにおいて、デ
ータの送受信を行わせるためのデータ伝送部である。なお、外部装置５１へと出力される
信号は、転送用に変換された信号（転送用デジタル画像信号）になっている。
規格である。つまり、デジタルカメラ４９と外部装置（パソコン等）５１とにおいて、デ
ータの送受信を行わせるためのデータ伝送部である。なお、外部装置５１へと出力される
信号は、転送用に変換された信号（転送用デジタル画像信号）になっている。
電源装置４６は、例えば充電池等であり、デジタルカメラ４９本体を駆動させるための
電力（「駆動電力」；図２参照）を供給するものである。
電力（「駆動電力」；図２参照）を供給するものである。
デジタル信号処理装置１１は、上述したサンプリングパルス（ＳＰ１、ＳＰ２）を生成
するときに必要となるカメラクロックや、表示用デジタル画像信号、記憶用デジタル画像
信号、転送用デジタル画像信号等を生成（処理）する回路である。
〈デジタル信号処理装置の詳細について〉
ここで、デジタル信号処理装置１１の詳細について説明する。デジタル信号処理装置１
１は、図１に示すように、少なくとも、ＰＬＬ回路２１とクロック生成回路３１とを含む
ように構成されている。
《ＰＬＬ回路について》
ＰＬＬ（Phase Locked Loop）回路２１は、位相差比較器２２、ループフィルター２３
、ＶＣＯ（Voltage Controlled Oscillator）２４、および１／Ｎ分周器２５を含むよう
に構成されている。
するときに必要となるカメラクロックや、表示用デジタル画像信号、記憶用デジタル画像
信号、転送用デジタル画像信号等を生成（処理）する回路である。
〈デジタル信号処理装置の詳細について〉
ここで、デジタル信号処理装置１１の詳細について説明する。デジタル信号処理装置１
１は、図１に示すように、少なくとも、ＰＬＬ回路２１とクロック生成回路３１とを含む
ように構成されている。
《ＰＬＬ回路について》
ＰＬＬ（Phase Locked Loop）回路２１は、位相差比較器２２、ループフィルター２３
、ＶＣＯ（Voltage Controlled Oscillator）２４、および１／Ｎ分周器２５を含むよう
に構成されている。
位相差比較器２２は、水晶発振子１２（図２参照）から送られてくる基準クロックと、
１／Ｎ分周器２５から送られてくる信号（帰還クロック）との位相差を検出するものであ
る。そして、位相差比較器２２は、検出した位相差を示す信号（位相差出力信号）をルー
プフィルター２３に出力するようになっている。
１／Ｎ分周器２５から送られてくる信号（帰還クロック）との位相差を検出するものであ
る。そして、位相差比較器２２は、検出した位相差を示す信号（位相差出力信号）をルー
プフィルター２３に出力するようになっている。
ループフィルター２３は、位相差出力信号を平均化し、交流成分を低減させた直流信号
に変換するものである。そして、ループフィルター２３は、直流信号をＶＣＯ入力電圧と
してＶＣＯ２４に向けて出力するようになっている。
に変換するものである。そして、ループフィルター２３は、直流信号をＶＣＯ入力電圧と
してＶＣＯ２４に向けて出力するようになっている。
ＶＣＯ２４は、入力されてきた直流信号に対応させて、発信周波数を制御した信号（逓
倍クロック；基準クロックをＮ倍に制御した信号）をクロック生成回路３１・１／Ｎ分周
器２５へと出力するものである。
倍クロック；基準クロックをＮ倍に制御した信号）をクロック生成回路３１・１／Ｎ分周
器２５へと出力するものである。
１／Ｎ分周器２５は、逓倍クロックを１／Ｎ分周（分周比データ＝Ｎ）させて、位相差
比較器２２へと出力する帰還クロックを生成するものである。
《クロック生成回路について》
クロック生成回路３１は、分周比識別器１、第１ラッチ分周器３２、第２ラッチ分周器
３３、遅延タップ器（遅延器）２、および周期カウント用ラッチ分周器（分周器）３を含
むように構成されている。
比較器２２へと出力する帰還クロックを生成するものである。
《クロック生成回路について》
クロック生成回路３１は、分周比識別器１、第１ラッチ分周器３２、第２ラッチ分周器
３３、遅延タップ器（遅延器）２、および周期カウント用ラッチ分周器（分周器）３を含
むように構成されている。
分周比識別器１は、不図示の制御回路等からの分周比データが、どのような分周比デー
タであるかを識別するとともに、その識別結果に応じて、逓倍クロックを第１ラッチ分周
器３２、第２ラッチ分周器３３、または周期カウント用ラッチ分周器３・遅延タップ器２
に出力させるかを決定するものである。
タであるかを識別するとともに、その識別結果に応じて、逓倍クロックを第１ラッチ分周
器３２、第２ラッチ分周器３３、または周期カウント用ラッチ分周器３・遅延タップ器２
に出力させるかを決定するものである。
具体的には、分周比識別器１は、分周比データが、偶数、奇数、または小数であるかを
識別するようになっている。そして、分周比データが偶数（偶数データ）の場合、逓倍ク
ロックを第１ラッチ分周器３２へと出力させている。一方、分周比データが奇数（奇数デ
ータ）の場合、逓倍クロックを第２ラッチ分周器３３へと出力させている。また、分周比
データが小数（小数データ）の場合、逓倍クロックを遅延タップ器２へと出力させている
。
識別するようになっている。そして、分周比データが偶数（偶数データ）の場合、逓倍ク
ロックを第１ラッチ分周器３２へと出力させている。一方、分周比データが奇数（奇数デ
ータ）の場合、逓倍クロックを第２ラッチ分周器３３へと出力させている。また、分周比
データが小数（小数データ）の場合、逓倍クロックを遅延タップ器２へと出力させている
。
第１ラッチ分周器３２は、逓倍クロックの立ち上がりエッジのみに基づいて、分周を行
うもの（立ち上がりエッジ検出タイプ；ＰＥタイプ）である。
うもの（立ち上がりエッジ検出タイプ；ＰＥタイプ）である。
一方、第２ラッチ分周器３３は、逓倍クロックの立ち上がりエッジのみならず、立ち下
がりエッジにも基づいて、分周を行うもの（ＰＥタイプであるとともに、立ち下がりエッ
ジ検出タイプ；ＮＥタイプ）である。
がりエッジにも基づいて、分周を行うもの（ＰＥタイプであるとともに、立ち下がりエッ
ジ検出タイプ；ＮＥタイプ）である。
遅延タップ器２は、複数の遅延タップＴ（Ｔ1〜ＴM；Ｍは遅延タップの配設個数）と、
それらの複数の遅延タップＴからいくつ目の遅延タップＴを選択するかを決定するタップ
選択部Ｓとから構成されている。そして、この遅延タップ器２は、逓倍クロック（入力ク
ロック）を遅延させるようにした遅延クロックを周期カウント用ラッチ分周器３へと出力
するようになっている。
それらの複数の遅延タップＴからいくつ目の遅延タップＴを選択するかを決定するタップ
選択部Ｓとから構成されている。そして、この遅延タップ器２は、逓倍クロック（入力ク
ロック）を遅延させるようにした遅延クロックを周期カウント用ラッチ分周器３へと出力
するようになっている。
なお、遅延タップＴの個数は、タップ選択部Ｓに送られてくる分周比データ（具体的に
は小数データの小数点の精度）に依存するようになっている（詳細について後述）。
は小数データの小数点の精度）に依存するようになっている（詳細について後述）。
周期カウント用ラッチ分周器３は、逓倍クロックと、遅延タップ器２からの遅延クロッ
クとを用いて、所望の周波数を有する信号（例えば４９．０９ＭＨｚのカメラクロック）
を生成するものである（詳細について後述）。
〔デジタル信号処理装置での信号処理について〕
以上のようなデジタル信号処理装置１１における信号の処理について説明する。具体的
には、ＰＬＬ回路２１から出力された逓倍クロックがどのように処理されるかについての
工程について、図３を用いながら説明する。なお、理解を容易にすべく、逓倍クロックを
「４３２ＭＨｚ」とし、所望するカメラクロックは「４９．０９ＭＨｚ」の信号とする。
クとを用いて、所望の周波数を有する信号（例えば４９．０９ＭＨｚのカメラクロック）
を生成するものである（詳細について後述）。
〔デジタル信号処理装置での信号処理について〕
以上のようなデジタル信号処理装置１１における信号の処理について説明する。具体的
には、ＰＬＬ回路２１から出力された逓倍クロックがどのように処理されるかについての
工程について、図３を用いながら説明する。なお、理解を容易にすべく、逓倍クロックを
「４３２ＭＨｚ」とし、所望するカメラクロックは「４９．０９ＭＨｚ」の信号とする。
なお、「４３２ＭＨｚ」の逓倍クロックでは、１周期はおよそ２．３１ｎｓｅｃとなっ
ており、半周期（Ｈ期間またはＬ期間；後述）は、およそ１．１６ｎｓｅｃとなっている
。
ており、半周期（Ｈ期間またはＬ期間；後述）は、およそ１．１６ｎｓｅｃとなっている
。
図３は、逓倍クロック（４３２ＭＨｚ）と、いくつかの分周後のカメラクロックとを図
示している。そして、逓倍クロック（図３（ａ））は、分周比データ（例えば２、８、１
０のような偶数データ、３、９、１１のような奇数データ、または８．８、１０．８のよ
うな小数データ）に基づいて分周されるようになっている。ここで、偶数データ、奇数デ
ータ、小数データに場合分けして説明していく。
〈分周比データが偶数データの場合〉
まず、分周比識別器１が、送信されてきた分周比データを識別する。そして、分周比デ
ータが偶数データである場合、第１ラッチ分周器３２へと、逓倍クロックを出力する。そ
して、分周比データに基づいて分周する。
示している。そして、逓倍クロック（図３（ａ））は、分周比データ（例えば２、８、１
０のような偶数データ、３、９、１１のような奇数データ、または８．８、１０．８のよ
うな小数データ）に基づいて分周されるようになっている。ここで、偶数データ、奇数デ
ータ、小数データに場合分けして説明していく。
〈分周比データが偶数データの場合〉
まず、分周比識別器１が、送信されてきた分周比データを識別する。そして、分周比デ
ータが偶数データである場合、第１ラッチ分周器３２へと、逓倍クロックを出力する。そ
して、分周比データに基づいて分周する。
例えば、図３における（ｂ）・（ｄ）・（ｇ）のように、逓倍クロック（４３２ＭＨｚ
）において、１つのＨｉｇｈ期間（Ｈ期間；Ｈ）と１つのＬｏｗ期間（Ｌ期間；Ｌ）とか
らなる１周期（すなわち、Ｈ期間は半周期となりＬ期間も半周期といえる）の周波数を、
1／Ｎ（Ｎ＝２、８、１０）に変換させている。
）において、１つのＨｉｇｈ期間（Ｈ期間；Ｈ）と１つのＬｏｗ期間（Ｌ期間；Ｌ）とか
らなる１周期（すなわち、Ｈ期間は半周期となりＬ期間も半周期といえる）の周波数を、
1／Ｎ（Ｎ＝２、８、１０）に変換させている。
そのため、例えば図３（ｄ）（Ｎ＝８）では、逓倍クロックの４周期（４ｃｋ）分（す
なわち、逓倍クロックのＨ期間が４つと逓倍クロックのＬ期間が４つ含まれた、合計８つ
の期間）で、１つのクロック（分周クロック）を生成するようになっている。
なわち、逓倍クロックのＨ期間が４つと逓倍クロックのＬ期間が４つ含まれた、合計８つ
の期間）で、１つのクロック（分周クロック）を生成するようになっている。
なお、第１ラッチ分周器３２はＰＥタイプの分周器である。したがって、１／８分周さ
れた分周クロックのＨ期間やＬ期間は、常に逓倍クロックの立ち上がりエッジから始まり
、逓倍クロックの「Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ」期間（４周期）の幅で、“Ｈ”と
“Ｌ”が生成（分周）された信号となっている。
〈分周比データが奇数データの場合〉
上述同様、まず、分周比識別器１が、送信されてきた分周比データを識別する。そして
、分周比データが奇数データである場合、第２ラッチ分周器３３へと、逓倍クロックを出
力する。そして、分周比データに基づいて分周する。
れた分周クロックのＨ期間やＬ期間は、常に逓倍クロックの立ち上がりエッジから始まり
、逓倍クロックの「Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ」期間（４周期）の幅で、“Ｈ”と
“Ｌ”が生成（分周）された信号となっている。
〈分周比データが奇数データの場合〉
上述同様、まず、分周比識別器１が、送信されてきた分周比データを識別する。そして
、分周比データが奇数データである場合、第２ラッチ分周器３３へと、逓倍クロックを出
力する。そして、分周比データに基づいて分周する。
例えば、図３における（ｃ）・（ｆ）・（ｉ）のように、逓倍クロック（４３２ＭＨｚ
）において、１つのＨ期間と１つのＬ期間とからなる１周期の周波数を、1／Ｎ（Ｎ＝３
、９、１１）に変換させている。
）において、１つのＨ期間と１つのＬ期間とからなる１周期の周波数を、1／Ｎ（Ｎ＝３
、９、１１）に変換させている。
そのため、例えば図３（ｆ）（Ｎ＝９）では、逓倍クロックの４．５周期（４．５ｃｋ
）分（すなわち、逓倍クロックのＨ期間が４つと、逓倍クロックのＬ期間が５つ含まれた
９つの期間、または、逓倍クロックのＨ期間が５つと、逓倍クロックのＬ期間が４つ含ま
れた９つの期間）で、１つのクロック（分周クロック）を生成するようになっている。
）分（すなわち、逓倍クロックのＨ期間が４つと、逓倍クロックのＬ期間が５つ含まれた
９つの期間、または、逓倍クロックのＨ期間が５つと、逓倍クロックのＬ期間が４つ含ま
れた９つの期間）で、１つのクロック（分周クロック）を生成するようになっている。
なお、第２ラッチ分周器３３はＰＥタイプ・ＮＥタイプの分周器である。したがって、
下記の（イ）または（ロ）のように、１／９分周された分周クロックとなる。
（イ）分周クロックのＨ期間の開始（Ｌ期間の終わり）は、逓倍クロックの立ち上がりエ
ッジから始まり、また、分周クロックのＨ期間の終わり（Ｌ期間の開始）は、逓倍クロッ
クの立ち下がりエッジで終わり、逓倍クロック「Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ」
と期間（４．５周期）の幅で“Ｈ”と“Ｌ”が生成（分周）された信号。
（ロ）分周クロックのＬ期間の開始（Ｈ期間の終わり）は、逓倍クロックの立ち下がりエ
ッジから始まり、また、分周クロックのＬ期間の終わり（Ｈ期間の開始）は、逓倍クロッ
クの立ち上がりエッジで終わり、逓倍クロック「Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ」
と期間（４．５周期）の幅で“Ｈ”と“Ｌ”が生成（分周）された信号。
〈分周比データが小数データの場合〉
上述同様、まず、分周比識別器１が、送信されてきた分周比データを識別する。そして
、分周比データが小数データである場合、周期カウント用ラッチ分周器３・遅延タップ器
へと、逓倍クロック（入力クロック）を出力する。そして、分周比データに基づいて分周
する。
下記の（イ）または（ロ）のように、１／９分周された分周クロックとなる。
（イ）分周クロックのＨ期間の開始（Ｌ期間の終わり）は、逓倍クロックの立ち上がりエ
ッジから始まり、また、分周クロックのＨ期間の終わり（Ｌ期間の開始）は、逓倍クロッ
クの立ち下がりエッジで終わり、逓倍クロック「Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ」
と期間（４．５周期）の幅で“Ｈ”と“Ｌ”が生成（分周）された信号。
（ロ）分周クロックのＬ期間の開始（Ｈ期間の終わり）は、逓倍クロックの立ち下がりエ
ッジから始まり、また、分周クロックのＬ期間の終わり（Ｈ期間の開始）は、逓倍クロッ
クの立ち上がりエッジで終わり、逓倍クロック「Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ・Ｈ・Ｌ」
と期間（４．５周期）の幅で“Ｈ”と“Ｌ”が生成（分周）された信号。
〈分周比データが小数データの場合〉
上述同様、まず、分周比識別器１が、送信されてきた分周比データを識別する。そして
、分周比データが小数データである場合、周期カウント用ラッチ分周器３・遅延タップ器
へと、逓倍クロック（入力クロック）を出力する。そして、分周比データに基づいて分周
する。
例えば、図３における（ｅ）・（ｈ）のように、逓倍クロック（４３２ＭＨｚ）におい
て、１つのＨ期間と１つのＬ期間とからなる１周期の周波数を、1／Ｎ（Ｎ＝８．８、１
０．８）に変換させている。
て、１つのＨ期間と１つのＬ期間とからなる１周期の周波数を、1／Ｎ（Ｎ＝８．８、１
０．８）に変換させている。
そのため、例えば図３（ｅ）（Ｎ＝８．８）では、逓倍クロックの４．４周期（４．４
ｃｋ）分（すなわち、逓倍クロックのＨ期間が４つと、逓倍クロックのＬ期間が４つ含ま
れた８つの期間に、Ｈ期間とＬ期間とを伸長した期間の合計である０．８つを加えた８．
８つの期間）で、１つのクロック（分周クロック）を生成するようになっている。
《遅延タップ器および周期カウント用ラッチ分周器を用いた分周についての詳細》
ここで、４．４周期の分周クロックが、遅延タップ器２および周期カウント用ラッチ分
周器３によって、どのように生成されているかについて詳説する。
ｃｋ）分（すなわち、逓倍クロックのＨ期間が４つと、逓倍クロックのＬ期間が４つ含ま
れた８つの期間に、Ｈ期間とＬ期間とを伸長した期間の合計である０．８つを加えた８．
８つの期間）で、１つのクロック（分周クロック）を生成するようになっている。
《遅延タップ器および周期カウント用ラッチ分周器を用いた分周についての詳細》
ここで、４．４周期の分周クロックが、遅延タップ器２および周期カウント用ラッチ分
周器３によって、どのように生成されているかについて詳説する。
まず、遅延タップ器２には、上述したように、遅延タップＴが複数（第１遅延タップＴ
1〜第Ｍ遅延タップＴM）設けられるようになっている。これは、図３（ｅ）に示すように
、小数データ「８．８」の場合、偶数データ「８」と奇数データ「９」との間の分周を行
いたいため、半周期の期間（Ｈ期間またはＬ期間）に、いくつかのエッジ（立ち上がりエ
ッジまたは立ち下がりエッジ）を存在させるようにしたいためである。
1〜第Ｍ遅延タップＴM）設けられるようになっている。これは、図３（ｅ）に示すように
、小数データ「８．８」の場合、偶数データ「８」と奇数データ「９」との間の分周を行
いたいため、半周期の期間（Ｈ期間またはＬ期間）に、いくつかのエッジ（立ち上がりエ
ッジまたは立ち下がりエッジ）を存在させるようにしたいためである。
したがって、この遅延タップＴの個数（Ｍ段）は、小数データに依存するようになって
いる。具体的には、下記式によって、遅延タップＴの個数（Ｍ）は設定されるようになっ
ている。
Ｍ＝９×ｐ＋（ｐ−１）…式（１）
ｐは、小数データにおける小数点以下の桁数（ｐ桁）となっている。つまり、遅延タッ
プＴの個数（Ｍ）は、小数データの精度に依存するようになっている。例えば、小数デー
タが「８．８」の場合、小数点以下の桁数は１桁（ｐ＝１；小数点第１位）なので、式（
１）より、
Ｍ＝９×１＋（１−１）＝９＋０＝９
となる。
いる。具体的には、下記式によって、遅延タップＴの個数（Ｍ）は設定されるようになっ
ている。
Ｍ＝９×ｐ＋（ｐ−１）…式（１）
ｐは、小数データにおける小数点以下の桁数（ｐ桁）となっている。つまり、遅延タッ
プＴの個数（Ｍ）は、小数データの精度に依存するようになっている。例えば、小数デー
タが「８．８」の場合、小数点以下の桁数は１桁（ｐ＝１；小数点第１位）なので、式（
１）より、
Ｍ＝９×１＋（１−１）＝９＋０＝９
となる。
したがって、所望のカメラクロック４９．０９ＭＨｚを得るために、小数データ「８．
８」で逓倍クロック（４３２ＭＨｚ）を分周させるためには、９個の遅延タップＴを備え
る遅延タップ器２が必要になる。
８」で逓倍クロック（４３２ＭＨｚ）を分周させるためには、９個の遅延タップＴを備え
る遅延タップ器２が必要になる。
そして、各遅延タップＴによって遅延させる時間（Ｄ）は、半周期の期間に、９個（Ｍ
個）のエッジ（立ち上がりエッジまたは立ち下がりエッジ）を存在させるために、半周期
を９＋１＝１０（Ｍ＋１）で区切るようにした遅延時間（Ｄ）となっている。つまり、小
数データ「８．８」では、
遅延時間（Ｄ）＝半周期の期間（１．１６ｎｓｅｃ）÷１０＝０．１１６ｎｓｅｃ
となっている。
個）のエッジ（立ち上がりエッジまたは立ち下がりエッジ）を存在させるために、半周期
を９＋１＝１０（Ｍ＋１）で区切るようにした遅延時間（Ｄ）となっている。つまり、小
数データ「８．８」では、
遅延時間（Ｄ）＝半周期の期間（１．１６ｎｓｅｃ）÷１０＝０．１１６ｎｓｅｃ
となっている。
そして、図４〜図６は、上述した逓倍クロック、各遅延タップＴからの出力信号（遅延
クロック）、１／８分周された分周クロック、逓倍クロックと遅延クロックとから生成（
分周）される分周クロック（具体的には、Ｎ＝８．８での分周クロック）、および１／９
分周された分周クロックを含むように図示したタイミングチャートである。
クロック）、１／８分周された分周クロック、逓倍クロックと遅延クロックとから生成（
分周）される分周クロック（具体的には、Ｎ＝８．８での分周クロック）、および１／９
分周された分周クロックを含むように図示したタイミングチャートである。
なお、図５は、逓倍クロックにおける第１周期の開始から第５周期の終了までの図４を
部分拡大したタイミングチャートを示しており、図６は、逓倍クロックにおける第６周期
の開始から第９周期の終了までの図４を部分拡大したタイミングチャートを示している。
また、遅延時間（Ｄ）は、図４〜図６では、「＋」を用いて表現している（例えば、第１
遅延タップ目の出力では、「＋０．１１６ｎｓｅｃ」）。
部分拡大したタイミングチャートを示しており、図６は、逓倍クロックにおける第６周期
の開始から第９周期の終了までの図４を部分拡大したタイミングチャートを示している。
また、遅延時間（Ｄ）は、図４〜図６では、「＋」を用いて表現している（例えば、第１
遅延タップ目の出力では、「＋０．１１６ｎｓｅｃ」）。
ここで、図１のブロック図と、図４〜図６を用いて、さらに詳細な分周工程について説
明する。まず、分周比識別器１は、分周比データが小数データのとき（例えばＮ＝８．８
）、その分周比データをタップ選択部Ｓに出力するとともに、逓倍クロックを周期カウン
ト用ラッチ分周器３・第１遅延タップＴ1へと出力する。
明する。まず、分周比識別器１は、分周比データが小数データのとき（例えばＮ＝８．８
）、その分周比データをタップ選択部Ｓに出力するとともに、逓倍クロックを周期カウン
ト用ラッチ分周器３・第１遅延タップＴ1へと出力する。
そして、逓倍クロックの入力された周期カウント用ラッチ分周器３は、まず、逓倍クロ
ックの立ち上がりエッジを検出して、１／８．８分周の分周クロックの立ち上がりを決定
づける（図４・図５参照）。
ックの立ち上がりエッジを検出して、１／８．８分周の分周クロックの立ち上がりを決定
づける（図４・図５参照）。
一方、タップ選択部Ｓは、入力された分周比データから遅延タップＴを選択する。具体
的には、例えば分周比データ（小数データ）が「８．８」の場合、小数点第１位の数値で
ある「８」に対応すべく、第８遅延タップＴ8からの遅延クロック（逓倍クロックに対し
て０．９２６ｎｓｅｃ遅延した信号；「８タップ遅延」と表現）を選択する。そして、タ
ップ選択部Ｓは選択した遅延クロックを周期カウント用ラッチ分周器３へと出力する。
的には、例えば分周比データ（小数データ）が「８．８」の場合、小数点第１位の数値で
ある「８」に対応すべく、第８遅延タップＴ8からの遅延クロック（逓倍クロックに対し
て０．９２６ｎｓｅｃ遅延した信号；「８タップ遅延」と表現）を選択する。そして、タ
ップ選択部Ｓは選択した遅延クロックを周期カウント用ラッチ分周器３へと出力する。
そして、周期カウント用ラッチ分周器３は入力された遅延クロックにおける周期をカウ
ントする。例えば小数データ「８．８」の場合、整数部分である「８」に対応して、４周
期分（４つのＨ期間と４つのＬ期間との、合計８つの期間）をカウントする。そして、こ
のカウントされた周期における最後の周期（すなわち４周期目）の立ち上がりエッジを検
出して、この検出に対応した１／８．８分周の分周クロックの立ち下がりを決定づける（
図５参照）。
ントする。例えば小数データ「８．８」の場合、整数部分である「８」に対応して、４周
期分（４つのＨ期間と４つのＬ期間との、合計８つの期間）をカウントする。そして、こ
のカウントされた周期における最後の周期（すなわち４周期目）の立ち上がりエッジを検
出して、この検出に対応した１／８．８分周の分周クロックの立ち下がりを決定づける（
図５参照）。
次に、タップ選択部は、第８遅延タップＴ8からの遅延クロックを基準として、上記同
様、８タップ遅延させた遅延クロックを選択する。すなわち、第８遅延タップＴ8から８
タップ遅延させた第６遅延タップＴ6の遅延クロックを選択する。そして、タップ選択部
Ｓは選択した遅延クロック（第６遅延タップＴからの遅延クロック）を周期カウント用ラ
ッチ分周器３へと出力する。
様、８タップ遅延させた遅延クロックを選択する。すなわち、第８遅延タップＴ8から８
タップ遅延させた第６遅延タップＴ6の遅延クロックを選択する。そして、タップ選択部
Ｓは選択した遅延クロック（第６遅延タップＴからの遅延クロック）を周期カウント用ラ
ッチ分周器３へと出力する。
そして、周期カウント用ラッチ分周器３は入力された遅延クロックにおける周期をカウ
ントする。具体的には、上述同様に、４周期分をカウントする。そして、このカウントさ
れた周期における最後の周期（すなわち４周期目）の立ち下がりエッジを検出して、この
検出に対応した１／８．８分周の分周クロックの立ち上がりを決定づける（図６参照）。
ントする。具体的には、上述同様に、４周期分をカウントする。そして、このカウントさ
れた周期における最後の周期（すなわち４周期目）の立ち下がりエッジを検出して、この
検出に対応した１／８．８分周の分周クロックの立ち上がりを決定づける（図６参照）。
つまり、第９遅延タップＴ9を超えて分周を行う場合には、検出するエッジの極性（立
ち上がりエッジから立ち下がりエッジへと切り替える、または、立ち下がりエッジから立
ち上がりエッジへと切り替える）を切り替えるようにして、分周を行うようになっている
。
ち上がりエッジから立ち下がりエッジへと切り替える、または、立ち下がりエッジから立
ち上がりエッジへと切り替える）を切り替えるようにして、分周を行うようになっている
。
なお、上述したように、遅延クロックから、カメラクロック（上述の１／８．８分周さ
れた信号）の変化点（立ち上がりエッジや立ち下がりエッジ）を生成したとき、その変化
点の生成完了を知らしめる信号（エッジラッチ信号）が周期カウント用ラッチ分周器３か
らタップ選択部Ｓに向けて出力されるようになっている。
れた信号）の変化点（立ち上がりエッジや立ち下がりエッジ）を生成したとき、その変化
点の生成完了を知らしめる信号（エッジラッチ信号）が周期カウント用ラッチ分周器３か
らタップ選択部Ｓに向けて出力されるようになっている。
以上のようにして、小数データからなる分周比データに基づいて、逓倍クロックを分周
させると、図３（ｅ）に示すように、Ｄｕｔｙが１：１、すなわちＤｕｔｙ５０％となる
カメラクロックを生成することができる。つまり、本発明のようなクロック生成回路であ
れば、遅延クロックを用いることで、逓倍クロックのみの周期（具体的には、逓倍クロッ
クの立ち上がりエッジまたは立ち下がりエッジ）に依存することなく、分周が可能になっ
ている。
させると、図３（ｅ）に示すように、Ｄｕｔｙが１：１、すなわちＤｕｔｙ５０％となる
カメラクロックを生成することができる。つまり、本発明のようなクロック生成回路であ
れば、遅延クロックを用いることで、逓倍クロックのみの周期（具体的には、逓倍クロッ
クの立ち上がりエッジまたは立ち下がりエッジ）に依存することなく、分周が可能になっ
ている。
そのため、分周比が小数からなる場合であっても、Ｄｕｔｙ５０％（１周期におけるＨ
ｉｇｈ／Ｌｏｗの比率が１：１）となるように、分周させることができる。したがって、
Ｄｕｔｙ５０％のみのカメラクロックを生成するための、例えば水晶発振子を備える必要
はない。つまり、本発明のクロック生成回路は、１つの水晶発振子１２で様々な信号（ク
ロック）を生成できるようになっている。
ｉｇｈ／Ｌｏｗの比率が１：１）となるように、分周させることができる。したがって、
Ｄｕｔｙ５０％のみのカメラクロックを生成するための、例えば水晶発振子を備える必要
はない。つまり、本発明のクロック生成回路は、１つの水晶発振子１２で様々な信号（ク
ロック）を生成できるようになっている。
そして、本発明のクロック生成回路３１では、図７に示すように、Ｄｕｔｙ５０％のみ
のカメラクロックに基づくサンプリングパルス（ＳＰ１、ＳＰ２）は所望の信号となる。
その結果、アナログ画像信号から所望のデジタル画像信号を得ることが可能となる。
［その他の実施の形態］
なお、本発明は上記の実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種
々の変更が可能である。
のカメラクロックに基づくサンプリングパルス（ＳＰ１、ＳＰ２）は所望の信号となる。
その結果、アナログ画像信号から所望のデジタル画像信号を得ることが可能となる。
［その他の実施の形態］
なお、本発明は上記の実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で、種
々の変更が可能である。
例えば、上述の説明では、電子機器としてデジタルカメラ４９を列挙しているが、これ
に限定されるものではなく、他の電子機器にも応用が可能である。
に限定されるものではなく、他の電子機器にも応用が可能である。
また、図８に示すように、本発明のクロック生成回路３１とＰＬＬ回路２１とからなる
ユニット（分周ユニット１５）を、デジタル信号処理装置１１内に複数設けるようにして
もよい。つまり、カメラクロック用にはカメラクロック用分周ユニット１５ａ、表示用デ
ジタル画像信号用には表示用デジタル画像信号用分周ユニット１５ｂ、転送用デジタル画
像信号用には転送用デジタル画像信号用分周ユニット１５ｃ、というように、各信号に応
じて、複数の分周ユニット１５（１５ａ〜１５ｃ）を設けてもよい。
ユニット（分周ユニット１５）を、デジタル信号処理装置１１内に複数設けるようにして
もよい。つまり、カメラクロック用にはカメラクロック用分周ユニット１５ａ、表示用デ
ジタル画像信号用には表示用デジタル画像信号用分周ユニット１５ｂ、転送用デジタル画
像信号用には転送用デジタル画像信号用分周ユニット１５ｃ、というように、各信号に応
じて、複数の分周ユニット１５（１５ａ〜１５ｃ）を設けてもよい。
また、上述したエッジラッチ信号は、周期カウント用ラッチ分周器３内部で生成される
ように構成しても構わない。
ように構成しても構わない。
本発明のクロック生成回路は、多種多様の電子機器に採用可能である。
１ 分周識別器
２ 遅延タップ器（遅延器）
３ 周期カウント用ラッチ分周器（分周器）
１１ デジタル信号処理装置
１２ 水晶発振子
１５ 分周ユニット
２１ ＰＬＬ回路
３１ クロック生成回路
３２ 第１ラッチ分周器
３３ 第２ラッチ分周器
４１ 撮像装置
４２ アナログ信号処理装置
４９ デジタルカメラ
Ｔ 遅延タップ
Ｓ タップ選択部
Ｍ 遅延タップの配設個数
２ 遅延タップ器（遅延器）
３ 周期カウント用ラッチ分周器（分周器）
１１ デジタル信号処理装置
１２ 水晶発振子
１５ 分周ユニット
２１ ＰＬＬ回路
３１ クロック生成回路
３２ 第１ラッチ分周器
３３ 第２ラッチ分周器
４１ 撮像装置
４２ アナログ信号処理装置
４９ デジタルカメラ
Ｔ 遅延タップ
Ｓ タップ選択部
Ｍ 遅延タップの配設個数
Claims (4)
- 入力クロックを分周比データに基づいて、分周させるクロック生成回路において、
分周比データが、偶数、奇数、または小数であるかを識別する分周比識別器を備えると
ともに、遅延器および分周器を備え、
上記遅延器は、下記の式（１）に対応する個数（Ｍ）の遅延タップを備えることで、遅
延量を多段階で変化させる一方、これら複数の遅延タップの少なくとも１つを選択するこ
とで上記遅延量を制御するタップ選択部を備え、
上記分周比識別器が、分周比データを小数と識別した場合、
上記遅延器で、上記入力クロックを遅延させて遅延クロックを生成させるとともに、
上記分周器で、上記遅延クロックのエッジの立ち上がり・立ち下がりと、上記入力クロ
ックのエッジの立ち上がり・立ち下がりと、を用いて、入力クロックを分周させることを
特徴とするクロック生成回路；
Ｍ＝９×ｐ＋（ｐ−１）…式（１）
なお、ｐは小数から成る分周比データでの小数点以下の桁数。 - 入力クロックを分周比データに基づいて、分周させるクロック生成回路において、
分周比データが、偶数、奇数、または小数であるかを識別する分周比識別器を備えると
ともに、遅延器および分周器を備え、
上記分周比識別器が、分周比データを小数と識別した場合、
上記遅延器で、上記入力クロックを遅延させて遅延クロックを生成させるるとともに、
上記分周器で、上記遅延クロックのエッジの立ち上がり・立ち下がりと、上記入力クロ
ックのエッジの立ち上がり・立ち下がりと、を用いて、入力クロックを分周させることを
特徴とするクロック生成回路。 - 上記遅延器は、遅延量を多段階で変化させる複数の遅延タップと、これら複数の遅延タ
ップの少なくとも１つを選択することで上記遅延量を制御するタップ選択部とを備えてい
ることを特徴とする請求項２に記載のクロック生成回路。 - 上記遅延タップの個数（Ｍ）は、下記の式（１）によって求められることを特徴とする
請求項２または３に記載のクロック生成回路；
Ｍ＝９×ｐ＋（ｐ−１）…式（１）
なお、ｐは小数から成る分周比データでの小数点以下の桁数。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011079630A1 (zh) * | 2009-12-29 | 2011-07-07 | 中兴通讯股份有限公司 | 一种时钟分频方法及装置 |
| US9257990B2 (en) | 2014-02-14 | 2016-02-09 | Samsung Electronics Co., Ltd. | Clock dividing device |
| EP3276829A1 (en) | 2016-07-27 | 2018-01-31 | Socionext Inc. | Frequency division correction circuit, reception circuit, and integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340250A (ja) * | 1995-04-12 | 1996-12-24 | Kawasaki Steel Corp | 可変分周器 |
| JP2001292058A (ja) * | 2000-04-10 | 2001-10-19 | Ricoh Co Ltd | クロック分周装置 |
| JP2002185310A (ja) * | 2000-12-18 | 2002-06-28 | Yaskawa Electric Corp | プリスケーラ装置および分周方法 |
-
2005
- 2005-03-25 JP JP2005087776A patent/JP4556730B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08340250A (ja) * | 1995-04-12 | 1996-12-24 | Kawasaki Steel Corp | 可変分周器 |
| JP2001292058A (ja) * | 2000-04-10 | 2001-10-19 | Ricoh Co Ltd | クロック分周装置 |
| JP2002185310A (ja) * | 2000-12-18 | 2002-06-28 | Yaskawa Electric Corp | プリスケーラ装置および分周方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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