JP2002124538A - 回路基板 - Google Patents
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Abstract
(57)【要約】
【課題】 めっき厚の厚さを均一にでき、半導体チッ
プのフリップチップ接続を正確に行えるなどの利点を有
する回路基板を提供する。 【解決手段】 基板32表面に形成された銅パターン3
6、38、39の全面に銀めっき皮膜が形成され、該パ
ターンのうち一部のパターン36、39は前記銀めっき
皮膜が露出され、他のパターン38には前記銀めっき皮
膜上に、ニッケル―金めっき皮膜、ニッケル―パラジウ
ム―金めっき皮膜、ニッケル―パラジウムめっき皮膜も
しくはパラジウムめっき皮膜が形成されていることを特
徴とする。
プのフリップチップ接続を正確に行えるなどの利点を有
する回路基板を提供する。 【解決手段】 基板32表面に形成された銅パターン3
6、38、39の全面に銀めっき皮膜が形成され、該パ
ターンのうち一部のパターン36、39は前記銀めっき
皮膜が露出され、他のパターン38には前記銀めっき皮
膜上に、ニッケル―金めっき皮膜、ニッケル―パラジウ
ム―金めっき皮膜、ニッケル―パラジウムめっき皮膜も
しくはパラジウムめっき皮膜が形成されていることを特
徴とする。
Description
【0001】
【発明の属する技術分野】本発明は電子部品が取りつけ
られる回路基板に関する。
られる回路基板に関する。
【0002】
【従来の技術】図6に回路基板の一例であるBGAパッ
ケージ10を示す。基板12の一方の面上には、半導体
チップ14がフリップチップ接続される銅パターン16
が形成され、基板12の他方の面には、外部接続用のは
んだボール18が取りつけられる銅パターン20が形成
されている。両銅パターン16、20上には、電解ニッ
ケルめっき皮膜を下地として電解金めっき皮膜が形成さ
れている(これらめっき皮膜は図示しない)。なお、2
2はソルダーレジスト層、24はアンダーフィル部であ
る。また、銅パターン16部分には、半導体チップを接
続するためのはんだめっき皮膜が形成される場合もあ
る。
ケージ10を示す。基板12の一方の面上には、半導体
チップ14がフリップチップ接続される銅パターン16
が形成され、基板12の他方の面には、外部接続用のは
んだボール18が取りつけられる銅パターン20が形成
されている。両銅パターン16、20上には、電解ニッ
ケルめっき皮膜を下地として電解金めっき皮膜が形成さ
れている(これらめっき皮膜は図示しない)。なお、2
2はソルダーレジスト層、24はアンダーフィル部であ
る。また、銅パターン16部分には、半導体チップを接
続するためのはんだめっき皮膜が形成される場合もあ
る。
【0003】
【発明が解決しようとする課題】ところで、従来の上記
回路基板10には次のような課題がある。すなわち、上
記BGAパッケージ10の場合、大きな基板に多数のパ
ッケージ部分を同時に作り込み、最後に個片に切り離す
ようにしているが、大きな基板上の銅パターン16上
に、ニッケルめっき皮膜および金めっき皮膜を電解めっ
きで形成すると、基板周辺が中央側より厚く付くなど、
めっき厚にばらつきが生じやすく、平坦性に欠け、半導
体チップ14をフリップチップ接続する場合の障害とな
り、一部のパッドに接続不良が生じるなどの不具合があ
る。また、はんだめっき皮膜の場合、鉛フリー化の要請
に反する。
回路基板10には次のような課題がある。すなわち、上
記BGAパッケージ10の場合、大きな基板に多数のパ
ッケージ部分を同時に作り込み、最後に個片に切り離す
ようにしているが、大きな基板上の銅パターン16上
に、ニッケルめっき皮膜および金めっき皮膜を電解めっ
きで形成すると、基板周辺が中央側より厚く付くなど、
めっき厚にばらつきが生じやすく、平坦性に欠け、半導
体チップ14をフリップチップ接続する場合の障害とな
り、一部のパッドに接続不良が生じるなどの不具合があ
る。また、はんだめっき皮膜の場合、鉛フリー化の要請
に反する。
【0004】そこで、本発明は上記課題を解決すべくな
されたものであり、その目的とするところは、めっき厚
の厚さを均一にでき、半導体チップのフリップチップ接
続を正確に行えるなどの利点を有する回路基板を提供す
るにある。
されたものであり、その目的とするところは、めっき厚
の厚さを均一にでき、半導体チップのフリップチップ接
続を正確に行えるなどの利点を有する回路基板を提供す
るにある。
【0005】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、本発明に係る回
路基板は、基板表面に形成された銅パターンの全面に銀
めっき皮膜が形成され、該パターンのうち一部のパター
ンは前記銀めっき皮膜が露出され、他のパターンには前
記銀めっき皮膜上に、ニッケル―金めっき皮膜、ニッケ
ル―パラジウム―金めっき皮膜、ニッケル―パラジウム
めっき皮膜もしくはパラジウムめっき皮膜が形成されて
いることを特徴とする。前記銀めっき皮膜を無電解銀皮
膜で形成すると好適である。無電解銀めっき皮膜は厚さ
が均一であるので、半導体チップ14aとの接続は良好
である.
するため次の構成を備える。すなわち、本発明に係る回
路基板は、基板表面に形成された銅パターンの全面に銀
めっき皮膜が形成され、該パターンのうち一部のパター
ンは前記銀めっき皮膜が露出され、他のパターンには前
記銀めっき皮膜上に、ニッケル―金めっき皮膜、ニッケ
ル―パラジウム―金めっき皮膜、ニッケル―パラジウム
めっき皮膜もしくはパラジウムめっき皮膜が形成されて
いることを特徴とする。前記銀めっき皮膜を無電解銀皮
膜で形成すると好適である。無電解銀めっき皮膜は厚さ
が均一であるので、半導体チップ14aとの接続は良好
である.
【0006】前記一部のパターンに、半導体チップがフ
リップチップ接続される部位を含むと好適である。ま
た、前記一部のパターンに、外部接続用のはんだボール
が取りつけられる部位を含むと好適である。あるいは、
前記他のパターンに、ワイヤボンディングのワイヤが接
続される部位を含むと好適である。
リップチップ接続される部位を含むと好適である。ま
た、前記一部のパターンに、外部接続用のはんだボール
が取りつけられる部位を含むと好適である。あるいは、
前記他のパターンに、ワイヤボンディングのワイヤが接
続される部位を含むと好適である。
【0007】また本発明に係る回路基板では、フリップ
チップ接続される半導体チップと、ワイヤボンディング
される半導体チップとの双方が搭載される回路基板であ
って、半導体チップがフリップチップ接続される部位が
前記一部のパターンに、ワイヤボンディングされる半導
体チップの前記ワイヤが接続される部位が前記他のパタ
ーンに形成されていることを特徴とする。また、前記他
の部位である外部接続用の接触端子部にニッケル皮膜―
硬質金めっき皮膜を形成すると好適である。また、前記
一部のパターンに、フリップチップ接続される磁性電子
部品が取りつけられる部位を含むと好適である。
チップ接続される半導体チップと、ワイヤボンディング
される半導体チップとの双方が搭載される回路基板であ
って、半導体チップがフリップチップ接続される部位が
前記一部のパターンに、ワイヤボンディングされる半導
体チップの前記ワイヤが接続される部位が前記他のパタ
ーンに形成されていることを特徴とする。また、前記他
の部位である外部接続用の接触端子部にニッケル皮膜―
硬質金めっき皮膜を形成すると好適である。また、前記
一部のパターンに、フリップチップ接続される磁性電子
部品が取りつけられる部位を含むと好適である。
【0008】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。図1は、回路基
板30の一例を示す。この回路基板30は、基板32の
一方の面上に半導体チップ14を搭載可能になされ、基
板32の他方の面に外部接続用のはんだボール34が取
りつけられるBGAタイプのパッケージになっている。
基板32の一方の面上には、半導体チップ14aがフリ
ップチップ接続可能な端子部(銅パターン、請求の範囲
における一部のパターン)36が形成されている。また
この端子部36の周囲には、半導体チップ14bがワイ
ヤボンディングされるワイヤ35の一端が接続される端
子部(銅パターン、請求の範囲における他方のパター
ン)38が形成されている。基板32の他方の面には、
前記のはんだボール34が取りつけられる端子部39が
形成されている。
を添付図面に基づいて詳細に説明する。図1は、回路基
板30の一例を示す。この回路基板30は、基板32の
一方の面上に半導体チップ14を搭載可能になされ、基
板32の他方の面に外部接続用のはんだボール34が取
りつけられるBGAタイプのパッケージになっている。
基板32の一方の面上には、半導体チップ14aがフリ
ップチップ接続可能な端子部(銅パターン、請求の範囲
における一部のパターン)36が形成されている。また
この端子部36の周囲には、半導体チップ14bがワイ
ヤボンディングされるワイヤ35の一端が接続される端
子部(銅パターン、請求の範囲における他方のパター
ン)38が形成されている。基板32の他方の面には、
前記のはんだボール34が取りつけられる端子部39が
形成されている。
【0009】基板32の一方の面および他方の面上の銅
パターンである、端子部36、38、および39上に
は、無電解銀めっきにより厚さ0.01〜0.1μm程
度の銀めっき皮膜(図示せず)が形成されている。この
無電解銀めっきは、個片の基板に分離される前の段階
で、多数の基板となる部位に同時に形成される。次い
で、これら端子部36、39上をレジストによるマスク
で覆い、端子部38上に、ニッケルめっき皮膜、次いで
軟質(ソフト)金めっき皮膜が形成される(いずれも図
示せず)。これらめっき皮膜は無電解めっきあるいは電
解めっきのいずれでもよい。
パターンである、端子部36、38、および39上に
は、無電解銀めっきにより厚さ0.01〜0.1μm程
度の銀めっき皮膜(図示せず)が形成されている。この
無電解銀めっきは、個片の基板に分離される前の段階
で、多数の基板となる部位に同時に形成される。次い
で、これら端子部36、39上をレジストによるマスク
で覆い、端子部38上に、ニッケルめっき皮膜、次いで
軟質(ソフト)金めっき皮膜が形成される(いずれも図
示せず)。これらめっき皮膜は無電解めっきあるいは電
解めっきのいずれでもよい。
【0010】上記めっき後、マスクが除去され、端子部
36、39は銀めっき皮膜が露出される。上記のように
して回路基板30が形成される。上記端子部36上に
は、半導体チップ14aがフリップチップ接続して搭載
される。無電解銀めっき皮膜は厚さが均一であるので、
半導体チップ14aとの接続は良好である.また半導体
チップ14bは、半導体チップ14a上に接着剤により
2回建て状に搭載され、またワイヤ35により端子部3
8と電気的に接続される。端子部38の表面は、軟質の
金めっき皮膜が形成されているから、ワイヤとの接続は
良好に行える。
36、39は銀めっき皮膜が露出される。上記のように
して回路基板30が形成される。上記端子部36上に
は、半導体チップ14aがフリップチップ接続して搭載
される。無電解銀めっき皮膜は厚さが均一であるので、
半導体チップ14aとの接続は良好である.また半導体
チップ14bは、半導体チップ14a上に接着剤により
2回建て状に搭載され、またワイヤ35により端子部3
8と電気的に接続される。端子部38の表面は、軟質の
金めっき皮膜が形成されているから、ワイヤとの接続は
良好に行える。
【0011】また、端子部39の銀めっき皮膜上には、
はんだボール34が形成される。銀とはんだとの接合は
良好である。なお、このはんだボール34には、鉛フリ
ーの、例えば、錫―銀ボールを用いると好適である。上
記、ニッケルめっき皮膜―軟質金めっき皮膜に代えて、
ニッケルめっき皮膜―パラジウムめっき皮膜―金めっき
皮膜、ニッケルめっき皮膜―パラジウムめっき皮膜、も
しくはパラジウムめっき皮膜を形成してもよい。これら
めっきも、無電解あるいは電解のいずれでもよい。また
めっき皮膜の厚さも特に限定されない。さらには、上記
銀めっき皮膜も、薄く形成するのであれば電解めっきに
よって形成してもよい。なお、銀めっき皮膜は、十分に
銅の耐蝕めっき皮膜としても機能する。基板32自体
は、従来の構造をそのまま採用し得るので説明は省略す
る。
はんだボール34が形成される。銀とはんだとの接合は
良好である。なお、このはんだボール34には、鉛フリ
ーの、例えば、錫―銀ボールを用いると好適である。上
記、ニッケルめっき皮膜―軟質金めっき皮膜に代えて、
ニッケルめっき皮膜―パラジウムめっき皮膜―金めっき
皮膜、ニッケルめっき皮膜―パラジウムめっき皮膜、も
しくはパラジウムめっき皮膜を形成してもよい。これら
めっきも、無電解あるいは電解のいずれでもよい。また
めっき皮膜の厚さも特に限定されない。さらには、上記
銀めっき皮膜も、薄く形成するのであれば電解めっきに
よって形成してもよい。なお、銀めっき皮膜は、十分に
銅の耐蝕めっき皮膜としても機能する。基板32自体
は、従来の構造をそのまま採用し得るので説明は省略す
る。
【0012】図2は回路基板30の第2の実施形態を示
し、上記実施の形態と同一の部材は同一符号をもって示
す。上記実施の形態では、フリップチップ接続する半導
体チップ14a上に、ワイヤボンディングする半導体チ
ップ14bを2階建て式に搭載する例を示したが、本実
施例では、両者を基板32の一方の面に並べて搭載する
例を示したものであり、他の構造は上記実施の形態と同
一である。すなわち、端子部36、38、39上には上
記実施例と同一のめっき皮膜を形成する。
し、上記実施の形態と同一の部材は同一符号をもって示
す。上記実施の形態では、フリップチップ接続する半導
体チップ14a上に、ワイヤボンディングする半導体チ
ップ14bを2階建て式に搭載する例を示したが、本実
施例では、両者を基板32の一方の面に並べて搭載する
例を示したものであり、他の構造は上記実施の形態と同
一である。すなわち、端子部36、38、39上には上
記実施例と同一のめっき皮膜を形成する。
【0013】図3は第3の実施の形態を示す説明図であ
る。本実施の形態の回路基板30は、携帯電話用のメモ
リーチップを搭載するものである。基板32の一方の面
には、半導体チップであるメモリーチップ(図示せず)
が接続される端子部(銅パターン、請求の範囲における
一部のパターン)36が形成されている。また基板32
の端部には、外部基板(図示せず)に差し込まれて電気
的接続がなされる接触端子部(銅パターン、請求の範囲
における他方のパターン)42が形成されている。
る。本実施の形態の回路基板30は、携帯電話用のメモ
リーチップを搭載するものである。基板32の一方の面
には、半導体チップであるメモリーチップ(図示せず)
が接続される端子部(銅パターン、請求の範囲における
一部のパターン)36が形成されている。また基板32
の端部には、外部基板(図示せず)に差し込まれて電気
的接続がなされる接触端子部(銅パターン、請求の範囲
における他方のパターン)42が形成されている。
【0014】本実施の形態でも、基板32の表面の銅パ
ターン(端子部36、接触端子部42)上にまず銀めっ
き皮膜(図示せず。好適には無電解銀めっきによる、厚
さ0.01〜0.1μm程度の銀めっき皮膜)が形成さ
れる。そして、メモリーチップがフリップチップ接続さ
れる端子部36は、銀めっき皮膜がそのまま露出され、
接触端子部42上には、銀めっき皮膜の上に、さらにニ
ッケルめっき皮膜が、このニッケルめっき皮膜の上に硬
質(ハード)の金めっき皮膜が形成されてなる(これら
めっき皮膜は図示しない)。基板32の表面の他の部位
はソルダーレジスト層40により被覆される。
ターン(端子部36、接触端子部42)上にまず銀めっ
き皮膜(図示せず。好適には無電解銀めっきによる、厚
さ0.01〜0.1μm程度の銀めっき皮膜)が形成さ
れる。そして、メモリーチップがフリップチップ接続さ
れる端子部36は、銀めっき皮膜がそのまま露出され、
接触端子部42上には、銀めっき皮膜の上に、さらにニ
ッケルめっき皮膜が、このニッケルめっき皮膜の上に硬
質(ハード)の金めっき皮膜が形成されてなる(これら
めっき皮膜は図示しない)。基板32の表面の他の部位
はソルダーレジスト層40により被覆される。
【0015】上記のように構成されているから、厚さの
均一な銀めっき皮膜が露出している端子部36上には、
メモリーチップが正確に搭載される。また、接触端子部
42の表面には、硬質の金めっき皮膜が形成されている
から、耐摩耗性に優れることとなる。下地に施された銀
めっき皮膜は銅パターンの耐蝕性を向上させる。
均一な銀めっき皮膜が露出している端子部36上には、
メモリーチップが正確に搭載される。また、接触端子部
42の表面には、硬質の金めっき皮膜が形成されている
から、耐摩耗性に優れることとなる。下地に施された銀
めっき皮膜は銅パターンの耐蝕性を向上させる。
【0016】図4は回路基板30の第4の実施の形態を
示す。この回路基板30は時計の中に組み込まれるもの
である。38は端子部(銅パターン)であり、基板32
上に搭載される半導体チップ(図示せず)とワイヤによ
り電気的に接続される部位(請求の範囲上他のパターン
の部位)である。また、44は方位磁石を含む電子部品
(図示せず)がフリップチップ接続される端子部(銅パ
ターン)である。端子部38、端子部44を除く基板3
2上はソルダーレジスト層44により被覆されている。
示す。この回路基板30は時計の中に組み込まれるもの
である。38は端子部(銅パターン)であり、基板32
上に搭載される半導体チップ(図示せず)とワイヤによ
り電気的に接続される部位(請求の範囲上他のパターン
の部位)である。また、44は方位磁石を含む電子部品
(図示せず)がフリップチップ接続される端子部(銅パ
ターン)である。端子部38、端子部44を除く基板3
2上はソルダーレジスト層44により被覆されている。
【0017】本実施の形態でも、基板32の表面の銅パ
ターン(端子部38、端子部44)上にまず銀めっき皮
膜(図示せず。好適には無電解銀めっきによる、厚さ
0.01〜0.1μm程度の銀めっき皮膜)が形成され
る。そして、方位磁石を含む電子部品がフリップチップ
接続される端子部38は、銀めっき皮膜がそのまま露出
され、ワイヤボンディングのワイヤが接続される端子部
44上には、ニッケルめっき皮膜―軟質金めっき皮膜が
形成される。なおこのニッケルめっき皮膜―軟質金めっ
き皮膜に代えて、ニッケルめっき皮膜―パラジウムめっ
き皮膜―金めっき皮膜、ニッケルめっき皮膜―パラジウ
ムめっき皮膜、もしくはパラジウムめっき皮膜を形成し
てもよい。
ターン(端子部38、端子部44)上にまず銀めっき皮
膜(図示せず。好適には無電解銀めっきによる、厚さ
0.01〜0.1μm程度の銀めっき皮膜)が形成され
る。そして、方位磁石を含む電子部品がフリップチップ
接続される端子部38は、銀めっき皮膜がそのまま露出
され、ワイヤボンディングのワイヤが接続される端子部
44上には、ニッケルめっき皮膜―軟質金めっき皮膜が
形成される。なおこのニッケルめっき皮膜―軟質金めっ
き皮膜に代えて、ニッケルめっき皮膜―パラジウムめっ
き皮膜―金めっき皮膜、ニッケルめっき皮膜―パラジウ
ムめっき皮膜、もしくはパラジウムめっき皮膜を形成し
てもよい。
【0018】方位磁石を含む電子部品は、磁性体である
ニッケルめっき皮膜を嫌うが、本実施の形態では、端子
部38にはその下地に銀めっき皮膜が存在し、ニッケル
めっき皮膜は存在しないので、方位磁石に悪影響がな
い。また厚さの均一な銀めっき皮膜上に電子部品が搭載
されるので、正確に搭載される。なお、図4に示す回路
基板30は、裏面側にはんだボール(図示せず)が取り
つけられるが、その端子部にも銀めっき皮膜を露出さ
せ、この銀めっき皮膜上にはんだボールが取りつけられ
るようにすると好適である。
ニッケルめっき皮膜を嫌うが、本実施の形態では、端子
部38にはその下地に銀めっき皮膜が存在し、ニッケル
めっき皮膜は存在しないので、方位磁石に悪影響がな
い。また厚さの均一な銀めっき皮膜上に電子部品が搭載
されるので、正確に搭載される。なお、図4に示す回路
基板30は、裏面側にはんだボール(図示せず)が取り
つけられるが、その端子部にも銀めっき皮膜を露出さ
せ、この銀めっき皮膜上にはんだボールが取りつけられ
るようにすると好適である。
【0019】図5は回路基板30の第5の実施の形態を
示す。基板32の一方の面側には、複数の半導体チップ
(図示せず)がフリップチップ接続により搭載される端
子部(銅パターン、請求の範囲における一部のパター
ン)36が所要のパターンで形成されている。また基板
32の端部には、外部基板(図示せず)に差し込まれて
電気的接続がなされる接触端子部(銅パターン、請求の
範囲における他方のパターン)42が形成されている。
示す。基板32の一方の面側には、複数の半導体チップ
(図示せず)がフリップチップ接続により搭載される端
子部(銅パターン、請求の範囲における一部のパター
ン)36が所要のパターンで形成されている。また基板
32の端部には、外部基板(図示せず)に差し込まれて
電気的接続がなされる接触端子部(銅パターン、請求の
範囲における他方のパターン)42が形成されている。
【0020】本実施の形態でも、基板32の表面の銅パ
ターン(端子部36、接触端子部42)上にまず銀めっ
き皮膜(図示せず。好適には無電解銀めっきによる、厚
さ0.01〜0.1μm程度の銀めっき皮膜)が形成さ
れる。そして、複数の半導体チップがフリップチップ接
続される端子部36は、銀めっき皮膜がそのまま露出さ
れ、接触端子部42上には、銀めっき皮膜の上に、さら
にニッケルめっき皮膜が、このニッケルめっき皮膜の上
に硬質(ハード)の金めっき皮膜が形成されてなる(こ
れらめっき皮膜は図示しない)。基板32の表面の他の
部位はソルダーレジスト層40により被覆される。
ターン(端子部36、接触端子部42)上にまず銀めっ
き皮膜(図示せず。好適には無電解銀めっきによる、厚
さ0.01〜0.1μm程度の銀めっき皮膜)が形成さ
れる。そして、複数の半導体チップがフリップチップ接
続される端子部36は、銀めっき皮膜がそのまま露出さ
れ、接触端子部42上には、銀めっき皮膜の上に、さら
にニッケルめっき皮膜が、このニッケルめっき皮膜の上
に硬質(ハード)の金めっき皮膜が形成されてなる(こ
れらめっき皮膜は図示しない)。基板32の表面の他の
部位はソルダーレジスト層40により被覆される。
【0021】上記のように構成されているから、厚さの
均一な銀めっき皮膜が露出している端子部36上には、
メモリーチップが正確に搭載される。また、接触端子部
42の表面には、硬質の金めっき皮膜が形成されている
から、耐摩耗性に優れることとなる。下地に施された銀
めっき皮膜は銅パターンの耐蝕性を向上させる。
均一な銀めっき皮膜が露出している端子部36上には、
メモリーチップが正確に搭載される。また、接触端子部
42の表面には、硬質の金めっき皮膜が形成されている
から、耐摩耗性に優れることとなる。下地に施された銀
めっき皮膜は銅パターンの耐蝕性を向上させる。
【0022】以上本発明につき好適な実施例を挙げて種
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
々説明したが、本発明はこの実施例に限定されるもので
はなく、発明の精神を逸脱しない範囲内で多くの改変を
施し得るのはもちろんである。
【0023】
【発明の効果】本発明に係る回路基板によれば、基板表
面に形成された銅パターンの全面に銀めっき皮膜が形成
され、該パターンのうち一部のパターンは前記銀めっき
皮膜が露出され、他のパターンには前記銀めっき皮膜上
に、ニッケル―金めっき皮膜、ニッケル―パラジウム―
金めっき皮膜、ニッケル―パラジウムめっき皮膜もしく
はパラジウムめっき皮膜が形成されているので、銀めっ
き皮膜が露出する一部のパターン上に半導体チップ等を
フリップチップ接続することによって、確実に電子部品
の搭載が行え、他のパターンの部位に、ワイヤボンディ
ングのワイヤを接続したり、該他のパターンの部位を接
触端子部等に形成して、耐摩耗性を向上させ得る。ま
た、全面に銀めっき皮膜が形成されているので、耐蝕性
も向上する。
面に形成された銅パターンの全面に銀めっき皮膜が形成
され、該パターンのうち一部のパターンは前記銀めっき
皮膜が露出され、他のパターンには前記銀めっき皮膜上
に、ニッケル―金めっき皮膜、ニッケル―パラジウム―
金めっき皮膜、ニッケル―パラジウムめっき皮膜もしく
はパラジウムめっき皮膜が形成されているので、銀めっ
き皮膜が露出する一部のパターン上に半導体チップ等を
フリップチップ接続することによって、確実に電子部品
の搭載が行え、他のパターンの部位に、ワイヤボンディ
ングのワイヤを接続したり、該他のパターンの部位を接
触端子部等に形成して、耐摩耗性を向上させ得る。ま
た、全面に銀めっき皮膜が形成されているので、耐蝕性
も向上する。
【図1】回路基板の第1の実施の形態を示す説明図、
【図2】回路基板の第2の実施の形態を示す説明図、
【図3】回路基板の第3の実施の形態を示す説明図、
【図4】回路基板の第4の実施の形態を示す説明図、
【図5】回路基板の第5の実施の形態を示す説明図、
【図6】従来の回路基板の一例を示す説明図である。
30 回路基板 32 基板 34 はんだボール 35 ワイヤ 36 端子部 38 端子部 39 端子部 40 ソルダーレジスト層 42 接触端子部 44 端子部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/18 H05K 3/24 A 3/24 3/34 501F 3/34 501 H01L 23/12 Q (72)発明者 有賀 節 長野県茅野市塚原1−8−37 株式会社イ ースタン内 Fターム(参考) 4E351 AA01 AA06 BB01 BB23 BB24 BB33 BB35 CC06 CC07 DD04 DD05 DD06 DD19 DD20 GG02 GG15 5E319 AA03 AB05 AC18 BB04 CC22 GG03 GG20 5E343 AA02 AA11 BB09 BB16 BB18 BB23 BB24 BB25 BB44 BB48 BB61 BB71 DD33 DD43 GG06 GG18 5F044 EE06 KK13 RR01 RR03 RR08
Claims (8)
- 【請求項1】 基板表面に形成された銅パターンの全面
に銀めっき皮膜が形成され、該パターンのうち一部のパ
ターンは前記銀めっき皮膜が露出され、他のパターンに
は前記銀めっき皮膜上に、ニッケル―金めっき皮膜、ニ
ッケル―パラジウム―金めっき皮膜、ニッケル―パラジ
ウムめっき皮膜もしくはパラジウムめっき皮膜が形成さ
れていることを特徴とする回路基板。 - 【請求項2】 前記銀めっき皮膜が無電解銀皮膜で形成
されていることを特徴とする請求項1記載の回路基板。 - 【請求項3】 前記一部のパターンに、半導体チップが
フリップチップ接続される部位を含むことを特徴とする
請求項1または2記載の回路基板。 - 【請求項4】 前記一部のパターンに、外部接続用のは
んだボールが取りつけられる部位を含むことを特徴とす
る請求項1、2または3記載の回路基板。 - 【請求項5】 前記他のパターンに、ワイヤボンディン
グのワイヤが接続される部位を含むことを特徴とする請
求項1、2、3または4記載の回路基板。 - 【請求項6】 フリップチップ接続される半導体チップ
と、ワイヤボンディングされる半導体チップとの双方が
搭載される回路基板であって、半導体チップがフリップ
チップ接続される部位が前記一部のパターンに、ワイヤ
ボンディングされる半導体チップの前記ワイヤが接続さ
れる部位が前記他のパターンに形成されていることを特
徴とする請求項1、2または4記載の回路基板。 - 【請求項7】 前記他の部位である外部接続用の接触端
子部にニッケル皮膜―硬質金めっき皮膜が形成されてい
ることを特徴とする請求項1、2、3または5記載の回
路基板。 - 【請求項8】 前記一部のパターンに、フリップチップ
接続される磁性電子部品が取りつけられる部位を含むこ
とを特徴とする請求項7記載の回路基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000312165A JP2002124538A (ja) | 2000-10-12 | 2000-10-12 | 回路基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000312165A JP2002124538A (ja) | 2000-10-12 | 2000-10-12 | 回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002124538A true JP2002124538A (ja) | 2002-04-26 |
Family
ID=18791809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000312165A Pending JP2002124538A (ja) | 2000-10-12 | 2000-10-12 | 回路基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002124538A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006066551A (ja) * | 2004-08-25 | 2006-03-09 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2007110108A (ja) * | 2005-10-14 | 2007-04-26 | Integrant Technologies Inc | 積層型集積回路チップ及びパッケージ |
JP2020172683A (ja) * | 2019-04-10 | 2020-10-22 | 上村工業株式会社 | 金めっき方法及びめっき皮膜 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH077243A (ja) * | 1993-04-23 | 1995-01-10 | Ibiden Co Ltd | プリント配線板のボンディングパッド及び導体パターンの無電解金メッキ方法 |
JPH10135607A (ja) * | 1996-10-31 | 1998-05-22 | Hitachi Ltd | 配線基板及びその製造方法 |
JP2000077465A (ja) * | 1998-08-27 | 2000-03-14 | Toshiba Corp | 電子ユニット |
JP2000232177A (ja) * | 1999-02-09 | 2000-08-22 | Toshiba Corp | プリント基板および半導体装置および電子部品ユニット |
-
2000
- 2000-10-12 JP JP2000312165A patent/JP2002124538A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH077243A (ja) * | 1993-04-23 | 1995-01-10 | Ibiden Co Ltd | プリント配線板のボンディングパッド及び導体パターンの無電解金メッキ方法 |
JPH10135607A (ja) * | 1996-10-31 | 1998-05-22 | Hitachi Ltd | 配線基板及びその製造方法 |
JP2000077465A (ja) * | 1998-08-27 | 2000-03-14 | Toshiba Corp | 電子ユニット |
JP2000232177A (ja) * | 1999-02-09 | 2000-08-22 | Toshiba Corp | プリント基板および半導体装置および電子部品ユニット |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006066551A (ja) * | 2004-08-25 | 2006-03-09 | Renesas Technology Corp | 半導体装置の製造方法 |
JP4565931B2 (ja) * | 2004-08-25 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP2007110108A (ja) * | 2005-10-14 | 2007-04-26 | Integrant Technologies Inc | 積層型集積回路チップ及びパッケージ |
JP2020172683A (ja) * | 2019-04-10 | 2020-10-22 | 上村工業株式会社 | 金めっき方法及びめっき皮膜 |
JP7285123B2 (ja) | 2019-04-10 | 2023-06-01 | 上村工業株式会社 | 金めっき方法及びめっき皮膜 |
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