JP2002118116A - エミッタ−ベーススペーサ領域中に低ｋ材料を有するバイポーラトランジスタの作製方法 - Google Patents
エミッタ−ベーススペーサ領域中に低ｋ材料を有するバイポーラトランジスタの作製方法Info
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Abstract
(57)【要約】
【課題】 本発明はエミッタ−ベーススペーサ領域中に
低Ｋ材料を有するバイポーラトランジスタの作製方法を
提供する。 【解決手段】本発明は半導体ウエハ基板上に配置された
バイポーラトランジスタを供する。バイポーラトランジ
スタは半導体ウエハ基板中に配置されたコレクタ、コレ
クタ中に配置されたベース、ベース上に配置され、ベー
スの少くとも一部と接触するエミッタを含んでよく、エ
ミッタはその中に低Ｋ層を有する。低Ｋ層はたとえば、
エミッタの一方の側に近接して配置するか、エミッタの
相対する側に近接して配置してよい。しかし、すべての
実施例において、低Ｋ層はバイポーラトランジスタの適
切な機能を妨げず、従来のバイポーラトランジスタに典
型的に付随したエミッタ−ベース容量を、本質的に減
す。
低Ｋ材料を有するバイポーラトランジスタの作製方法を
提供する。 【解決手段】本発明は半導体ウエハ基板上に配置された
バイポーラトランジスタを供する。バイポーラトランジ
スタは半導体ウエハ基板中に配置されたコレクタ、コレ
クタ中に配置されたベース、ベース上に配置され、ベー
スの少くとも一部と接触するエミッタを含んでよく、エ
ミッタはその中に低Ｋ層を有する。低Ｋ層はたとえば、
エミッタの一方の側に近接して配置するか、エミッタの
相対する側に近接して配置してよい。しかし、すべての
実施例において、低Ｋ層はバイポーラトランジスタの適
切な機能を妨げず、従来のバイポーラトランジスタに典
型的に付随したエミッタ−ベース容量を、本質的に減
す。
Description
【０００１】本発明の技術分野 本発明は一般に、バイポーラトランジスタを有する半導
体デバイス及び付随した作製方法、より具体的にはエミ
ッタ領域に低誘電率（Ｋ）材料を有するバイポーラトラ
ンジスタ及びその作製法に関する。
体デバイス及び付随した作製方法、より具体的にはエミ
ッタ領域に低誘電率（Ｋ）材料を有するバイポーラトラ
ンジスタ及びその作製法に関する。
【０００２】本発明の背景 集積回路の進展は、通信用デバイスの様々な形に、重要
な影響を及ぼしてきた。集積回路はラジオ周波用途及び
高速通信網システムの両方に組込れて来た。これらの通
信用デバイスの動作速度は、劇的に増加したが、なおよ
り速い通信用デバイスへの要求は、強まり続けている。
従って、半導体製造産業は、絶えず集積回路の全体的な
速度を増すことに努力している。集積回路の速度を半導
体産業が増加させてきた１つの方法は、トランジスタの
寸法を縮め続けることである。最近の数年間、トランジ
スタのデバイス寸法は、０．５μｍから０．３２μｍ，
０．２５μｍとなり、今やトランジスタのデバイス寸法
は．１２μｍかそれ以下の範囲になっている。トランジ
スタのデバイス寸法が劇的に減少し続けるに伴い、寸法
の減少のたびに半導体産業は、新しい挑戦をしてきた。
な影響を及ぼしてきた。集積回路はラジオ周波用途及び
高速通信網システムの両方に組込れて来た。これらの通
信用デバイスの動作速度は、劇的に増加したが、なおよ
り速い通信用デバイスへの要求は、強まり続けている。
従って、半導体製造産業は、絶えず集積回路の全体的な
速度を増すことに努力している。集積回路の速度を半導
体産業が増加させてきた１つの方法は、トランジスタの
寸法を縮め続けることである。最近の数年間、トランジ
スタのデバイス寸法は、０．５μｍから０．３２μｍ，
０．２５μｍとなり、今やトランジスタのデバイス寸法
は．１２μｍかそれ以下の範囲になっている。トランジ
スタのデバイス寸法が劇的に減少し続けるに伴い、寸法
の減少のたびに半導体産業は、新しい挑戦をしてきた。
【０００３】そのような挑戦の１つは、寄生容量の除去
である。これは通信用デバイスでは特に重要で、一般に
通信網システムでは重要である。これらの通信用デバイ
ス及び回路網にしばしば組込まれる１つの集積回路要素
は、バイポーラトランジスタである。バイポーラトラン
ジスタは複雑な通信網システムに必要なより速い動作速
度を促進する。しかし、デバイス寸法がサブミクロンの
大きさに縮小し続けるにつれ、バイポーラトランジスタ
は寄生容量が増加したことによる動作速度減少の原因と
なってきた。たとえば、場合によっては、エミッタ−ベ
ース寄生容量（ＣＥＢＰ）が全エミッタ−ベース容量
（ＣＥＢ）の６０％もの大きさになり得て、高速通信網
システムでしばしば用いられるエミッタ結合論理（ＥＣ
Ｌ）形回路を、著しく遅くする。
である。これは通信用デバイスでは特に重要で、一般に
通信網システムでは重要である。これらの通信用デバイ
ス及び回路網にしばしば組込まれる１つの集積回路要素
は、バイポーラトランジスタである。バイポーラトラン
ジスタは複雑な通信網システムに必要なより速い動作速
度を促進する。しかし、デバイス寸法がサブミクロンの
大きさに縮小し続けるにつれ、バイポーラトランジスタ
は寄生容量が増加したことによる動作速度減少の原因と
なってきた。たとえば、場合によっては、エミッタ−ベ
ース寄生容量（ＣＥＢＰ）が全エミッタ−ベース容量
（ＣＥＢ）の６０％もの大きさになり得て、高速通信網
システムでしばしば用いられるエミッタ結合論理（ＥＣ
Ｌ）形回路を、著しく遅くする。
【０００４】産業はＣＥＢＰを減すため、エミッタ−ベ
ースの重なりをより小さくすることにより、この問題を
解決する試みを行ってきた。しかし、このデバイスの生
成には、より進んだ高価なフォトリソグラフィの道具を
必要とする。更に、製造中均一性と歩留りに影響を及ぼ
す可能性のあるデバイスパラメータを変更させる可能性
が増す。加えて、非理想的なエミッタ−ベース再結合電
流が、デバイス特性を著しく劣化させる可能性がある。
ースの重なりをより小さくすることにより、この問題を
解決する試みを行ってきた。しかし、このデバイスの生
成には、より進んだ高価なフォトリソグラフィの道具を
必要とする。更に、製造中均一性と歩留りに影響を及ぼ
す可能性のあるデバイスパラメータを変更させる可能性
が増す。加えて、非理想的なエミッタ−ベース再結合電
流が、デバイス特性を著しく劣化させる可能性がある。
【０００５】従って、現在必要なことは、従来技術のバ
イポーラトランジスタに付随した欠点を避けたバイポー
ラトランジスタとその製造方法である。
イポーラトランジスタに付随した欠点を避けたバイポー
ラトランジスタとその製造方法である。
【０００６】本発明の要約 従来技術の上述の欠陥を解決するために、本発明は半導
体ウエハ基板上に配置されたバイポーラトランジスタを
実現する。一実施例において、バイポーラトランジスタ
は半導体ウエハ中に配置されたコレクタ、コレクタ中に
配置されたベース、ベース中に配置され、ベースの少く
とも一部と接触したエミッタを含み、エミッタはその中
に低Ｋ層を有する。一実施例において、低Ｋ層はエミッ
タの側部に近接して配置される。しかし、低Ｋ層はエミ
ッタの相対する側部に近接して配置するのが、なお好ま
しい。すべての実施例において、低Ｋ層はバイポーラト
ランジスタの適切な機能は妨げない。しかし、低Ｋ層は
典型的な場合従来のバイポーラトランジスタに付随した
エミッタ−ベース容量を本質的に減少させる。
体ウエハ基板上に配置されたバイポーラトランジスタを
実現する。一実施例において、バイポーラトランジスタ
は半導体ウエハ中に配置されたコレクタ、コレクタ中に
配置されたベース、ベース中に配置され、ベースの少く
とも一部と接触したエミッタを含み、エミッタはその中
に低Ｋ層を有する。一実施例において、低Ｋ層はエミッ
タの側部に近接して配置される。しかし、低Ｋ層はエミ
ッタの相対する側部に近接して配置するのが、なお好ま
しい。すべての実施例において、低Ｋ層はバイポーラト
ランジスタの適切な機能は妨げない。しかし、低Ｋ層は
典型的な場合従来のバイポーラトランジスタに付随した
エミッタ−ベース容量を本質的に減少させる。
【０００７】このように、一実施例において、本発明は
エミッタ−ベース寄生容量を減し、それによって全体的
な容量を減少させ、より速い集積回路動作速度を可能に
するバイポーラトランジスタを供する。本発明により実
現されるバイポーラトランジスタはまた、装置、価格又
は製造時間をつけ加えることなく、概存の相補金属−酸
化物−半導体（ＣＭＯＳ）技術に、容易に組入れること
ができる。
エミッタ−ベース寄生容量を減し、それによって全体的
な容量を減少させ、より速い集積回路動作速度を可能に
するバイポーラトランジスタを供する。本発明により実
現されるバイポーラトランジスタはまた、装置、価格又
は製造時間をつけ加えることなく、概存の相補金属−酸
化物−半導体（ＣＭＯＳ）技術に、容易に組入れること
ができる。
【０００８】詳細な記述 本発明は、以下の図面を参照しつつ詳細な記述により最
も理解される。半導体分野の標準的なプラクティスに従
い、種々の要素は一定の比率に表されていない。実際、
要素の寸法は解説のために任意に増減可能である。以
下、図面との関連において本発明に関する言及がなされ
る。
も理解される。半導体分野の標準的なプラクティスに従
い、種々の要素は一定の比率に表されていない。実際、
要素の寸法は解説のために任意に増減可能である。以
下、図面との関連において本発明に関する言及がなされ
る。
【０００９】最初に図１を参照すると、本発明の一実施
例に従って、部分的に作製された半導体デバイス（１０
０）が示されており、その上に、本発明の対象であるバ
イポーラトランジスタ構造（１１０）と従来通り完成さ
せた相補金属−酸化物−半導体（ＣＭＯＳ）トランジス
タ（１２０，１２５）が配置されている。完成したＣＭ
ＯＳトランジスタ（１２０，１２５）は完成したバイポ
ーラトランジスタ（１１０）に隣接して配置され、相互
接続されるのが好ましい。複数の完成したバイポーラト
ランジスタ（１１０）及び複数の完成したＣＭＯＳトラ
ンジスタ（１２０，１２５）は、集積回路を形成するた
めに、従来通りに相互接続される。
例に従って、部分的に作製された半導体デバイス（１０
０）が示されており、その上に、本発明の対象であるバ
イポーラトランジスタ構造（１１０）と従来通り完成さ
せた相補金属−酸化物−半導体（ＣＭＯＳ）トランジス
タ（１２０，１２５）が配置されている。完成したＣＭ
ＯＳトランジスタ（１２０，１２５）は完成したバイポ
ーラトランジスタ（１１０）に隣接して配置され、相互
接続されるのが好ましい。複数の完成したバイポーラト
ランジスタ（１１０）及び複数の完成したＣＭＯＳトラ
ンジスタ（１２０，１２５）は、集積回路を形成するた
めに、従来通りに相互接続される。
【００１０】完成したバイポーラトランジスタ（１１
０）はコレクタ（１１５）、ベース（１１７）及びエミ
ッタ（１３０）を含む。エミッタ（１３０）は低誘電率
（Ｋ）層（１３６）、酸化物層（１３２）及び誘電体層
（１３８）を含む。本発明の好ましい実施例において、
エミッタ（１３０）はまた、高Ｋ層（１３４）を含む。
低Ｋ層（１３６）は酸化物層（１３２）、高Ｋ層（１３
４）及び誘電体層（１３８）より低い容量を有し、それ
によってエミッタ−ベース寄生容量とともに、エミッタ
−ベース容量は実効的に下る。たとえば、高Ｋ層（１３
４）は二酸化シリコン（ＳｉＯ２）のように、約４又は
それ以上の誘電率を有する材料を含み、低Ｋ層（１３
６）は約３．９より小さな誘電率を有する誘電材料を含
んでよい。低Ｋ層（１３６）の誘電率は約３．８ないし
約２．１の範囲が好ましい。
０）はコレクタ（１１５）、ベース（１１７）及びエミ
ッタ（１３０）を含む。エミッタ（１３０）は低誘電率
（Ｋ）層（１３６）、酸化物層（１３２）及び誘電体層
（１３８）を含む。本発明の好ましい実施例において、
エミッタ（１３０）はまた、高Ｋ層（１３４）を含む。
低Ｋ層（１３６）は酸化物層（１３２）、高Ｋ層（１３
４）及び誘電体層（１３８）より低い容量を有し、それ
によってエミッタ−ベース寄生容量とともに、エミッタ
−ベース容量は実効的に下る。たとえば、高Ｋ層（１３
４）は二酸化シリコン（ＳｉＯ２）のように、約４又は
それ以上の誘電率を有する材料を含み、低Ｋ層（１３
６）は約３．９より小さな誘電率を有する誘電材料を含
んでよい。低Ｋ層（１３６）の誘電率は約３．８ないし
約２．１の範囲が好ましい。
【００１１】改善された容量が下の表Ｉに示されてい
る。この表で、二酸化シリコンのみで作った従来のバイ
ポーラトランジスタの異なる寸法に付随した容量が、本
発明の原理に従って作った同じ寸法のバイポーラトラン
ジスタの容量と比較されている。
る。この表で、二酸化シリコンのみで作った従来のバイ
ポーラトランジスタの異なる寸法に付随した容量が、本
発明の原理に従って作った同じ寸法のバイポーラトラン
ジスタの容量と比較されている。
【００１２】
【表１】
【００１３】エミッタ−ベーススペーサは５．０ｎｍＴ
ＥＯＳ層及び約２の低Ｋ材料１３．５ｎｍを含む。
ＥＯＳ層及び約２の低Ｋ材料１３．５ｎｍを含む。
【００１４】表Ｉに示されるように、より大きなデバイ
スでは、低Ｋ材料を含まないデバイスに比べ、低Ｋ材料
を含むデバイスではＣＥＢは約２０％改善され、Ｃ
ＥＢＰは約５０％改善される。より小さいデバイスで
は、低Ｋ材料を含まないデバイスに比べ、低Ｋ材料を含
むデバイスでは、ＣＥＢは約３０％改善され、ＣＥＢＰ
は約５０％改善される。いずれの場合も、低Ｋ材料を組
込んだデバイスのＣＥＢ及びＣＥＢＰ容量の両方が著し
く改善される。従って、完成されたバイポーラトランジ
スタの低容量が実現される。図１に示されたデバイスの
作製について、より詳細に述べる。
スでは、低Ｋ材料を含まないデバイスに比べ、低Ｋ材料
を含むデバイスではＣＥＢは約２０％改善され、Ｃ
ＥＢＰは約５０％改善される。より小さいデバイスで
は、低Ｋ材料を含まないデバイスに比べ、低Ｋ材料を含
むデバイスでは、ＣＥＢは約３０％改善され、ＣＥＢＰ
は約５０％改善される。いずれの場合も、低Ｋ材料を組
込んだデバイスのＣＥＢ及びＣＥＢＰ容量の両方が著し
く改善される。従って、完成されたバイポーラトランジ
スタの低容量が実現される。図１に示されたデバイスの
作製について、より詳細に述べる。
【００１５】図２Ａを参照すると、図１に示された半導
体デバイス（１００）の形成が示されている。この具体
的な説明において、ＣＭＯＳトランジスタタブ（２１
０）及びコレクタタブ（１１５）は、半導体ウエハ基板
上に、従来通り形成される。説明のために、１個だけＣ
ＭＯＳトランジスタタブ（２１０）が示されている。示
されているＣＭＯＳトランジスタタブ（２１０）はデバ
イスの設計によって、ｐ形金属−酸化物−半導体（ＰＭ
ＯＳ）トランジスタ又はｎ形金属−酸化物−半導体（Ｎ
ＭＯＳ）トランジスタを形成するために、ドープでき
る。一般に、示されたＣＭＯＳトランジスタタブ（２１
０）は、それがＰＭＯＳ又はＮＭＯＳデバイスであって
も、それに隣接して形成された相対するデバイスタブを
もつ。たとえば、ＣＭＯＳトランジスタタブ（２１０）
の一方の側のコレクタタブ（１１５）及び他方の側の相
対するＣＭＯＳトランジスタタブといった相対する側に
もつ。トランジスタタブ（２１０）及びコレクタタブ
（１１５）は半導体デバイス（２００）の従来のエピタ
キシャル成長層（詳細は示されていない）中に形成する
のが好ましい。コレクタタブ（１１５）はｎ形ドーパン
ト又はｐ形ドーパントを、従来通りドープしてよい。
体デバイス（１００）の形成が示されている。この具体
的な説明において、ＣＭＯＳトランジスタタブ（２１
０）及びコレクタタブ（１１５）は、半導体ウエハ基板
上に、従来通り形成される。説明のために、１個だけＣ
ＭＯＳトランジスタタブ（２１０）が示されている。示
されているＣＭＯＳトランジスタタブ（２１０）はデバ
イスの設計によって、ｐ形金属−酸化物−半導体（ＰＭ
ＯＳ）トランジスタ又はｎ形金属−酸化物−半導体（Ｎ
ＭＯＳ）トランジスタを形成するために、ドープでき
る。一般に、示されたＣＭＯＳトランジスタタブ（２１
０）は、それがＰＭＯＳ又はＮＭＯＳデバイスであって
も、それに隣接して形成された相対するデバイスタブを
もつ。たとえば、ＣＭＯＳトランジスタタブ（２１０）
の一方の側のコレクタタブ（１１５）及び他方の側の相
対するＣＭＯＳトランジスタタブといった相対する側に
もつ。トランジスタタブ（２１０）及びコレクタタブ
（１１５）は半導体デバイス（２００）の従来のエピタ
キシャル成長層（詳細は示されていない）中に形成する
のが好ましい。コレクタタブ（１１５）はｎ形ドーパン
ト又はｐ形ドーパントを、従来通りドープしてよい。
【００１６】図２Ａに示されるように、すべて従来通り
形成されたフィールド酸化物（２２０）、酸化物層（２
３０）及びＣＭＯＳゲート構造（２４０）がある。ＣＭ
ＯＳゲート構造（２４０）がＣＭＯＳトランジスタタブ
（２１０）上に配置されている。一部が最終的にエミッ
タ（１３０）の高Ｋ層（１３４）を形成する（図１）高
Ｋ層（２５０）は、フィールド酸化物（２２０）、酸化
物層（２３０）及びＣＭＯＳゲート構造（２４０）上
に、適合して堆積できる。一実施例において、高Ｋ層
（２５０）はシランの堆積で形成した二酸化シリコン
（ＳｉＯ２）層でよい。別の実施例において、二酸化シ
リコンはテトラエチルオルトシリケート（ＴＥＯＳ）か
ら形成できる。更に別の実施例において、高Ｋ層（２５
０）はＳｉＯ２及びＴＥＯＳの両方を含んでよい。この
ように、そのような実施例において、高Ｋ層（２５０）
は第１及び第２の高Ｋ層を含む。もちろん、高Ｋ層（２
５０）は２より多い層をふくんでよい。好ましい実施例
において、高Ｋ層（２５０）は約５ｎｍの厚さに形成さ
れるが、当業者はデバイスの設計に依存して、本発明で
は様々な厚さを用いて良いことを理解するであろう。図
１に関連して上で述べたように、バイポーラトランジス
タ（１１０）（図１）を動作させるためには、高Ｋ層
（２５０）は存在する必要はないが、本発明の別の実施
例では用いてよい。
形成されたフィールド酸化物（２２０）、酸化物層（２
３０）及びＣＭＯＳゲート構造（２４０）がある。ＣＭ
ＯＳゲート構造（２４０）がＣＭＯＳトランジスタタブ
（２１０）上に配置されている。一部が最終的にエミッ
タ（１３０）の高Ｋ層（１３４）を形成する（図１）高
Ｋ層（２５０）は、フィールド酸化物（２２０）、酸化
物層（２３０）及びＣＭＯＳゲート構造（２４０）上
に、適合して堆積できる。一実施例において、高Ｋ層
（２５０）はシランの堆積で形成した二酸化シリコン
（ＳｉＯ２）層でよい。別の実施例において、二酸化シ
リコンはテトラエチルオルトシリケート（ＴＥＯＳ）か
ら形成できる。更に別の実施例において、高Ｋ層（２５
０）はＳｉＯ２及びＴＥＯＳの両方を含んでよい。この
ように、そのような実施例において、高Ｋ層（２５０）
は第１及び第２の高Ｋ層を含む。もちろん、高Ｋ層（２
５０）は２より多い層をふくんでよい。好ましい実施例
において、高Ｋ層（２５０）は約５ｎｍの厚さに形成さ
れるが、当業者はデバイスの設計に依存して、本発明で
は様々な厚さを用いて良いことを理解するであろう。図
１に関連して上で述べたように、バイポーラトランジス
タ（１１０）（図１）を動作させるためには、高Ｋ層
（２５０）は存在する必要はないが、本発明の別の実施
例では用いてよい。
【００１７】図２Ｂを参照すると、部分的に形成された
図２Ａの半導体デバイス（２００）が示されている。そ
れは低Ｋ層（２６０）を有し、その一部は高Ｋ層（２５
０）上に適合して形成されるエミッタ（１３０）（図
１）中に、最終的に低Ｋ層（１３６）を形成する。好ま
しい実施例において、低Ｋ層（２６０）は約１３５ｎｍ
の厚さに形成されるが、当業者は本発明ではデバイスの
設計に依存して、様々な厚さを用いてよいことを理解で
きる。低Ｋ層（２６０）は高Ｋ層（２５０）より小さい
誘電率を持つことが望ましい。たとえば、高Ｋ層（２５
０）は二酸化シリコン（ＳｉＯ２）のような約４又はそ
れ以上の誘電率を有する材料から成り、低Ｋ層は約３．
９より小さな誘電率を有する誘電材料から成ってよい。
低Ｋ層の誘電率は約３．８ないし約２．１の範囲が好ま
しい。低Ｋ材料のいくつかの例には、約３．６の誘電率
をもつフッ化酸化物（ＦＳＧ）のＣＶＤ形成及び約２．
９の誘電率をもつ水素シルセスキオケン（ＨＳＧ）のス
ピンオン形成が含まれる。更に、低Ｋ材料の例には、ポ
リアリレン及びポリアリレンエーテルのような有機ポリ
マが含まれる。これらには、ＳｉＬＫ（ドウケミカル−
ミッドランド，ミシガン）及びＦＬＡＲＥ（アライドシ
グナル−モーリスタウン，ニュージャージー）が含まれ
る。同様に、約２．６ないし２．８の誘電率を有し、炭
素ドープ二酸化シリコン薄膜であるしばしば有機シリケ
ートガラスと呼ばれる他の低Ｋ材料には、市販のブラッ
クダイヤモンド（アプライドマテリアル−サンタクラ
ラ，カリフォルニア）、ＣＯＲＡＬ（ノベラス−フェニ
ックス，アリゾナ）及びオーロラ（ＡＳＭ−フェニック
ス，アリゾナ）が含まれ、これらを用いてもよい。
図２Ａの半導体デバイス（２００）が示されている。そ
れは低Ｋ層（２６０）を有し、その一部は高Ｋ層（２５
０）上に適合して形成されるエミッタ（１３０）（図
１）中に、最終的に低Ｋ層（１３６）を形成する。好ま
しい実施例において、低Ｋ層（２６０）は約１３５ｎｍ
の厚さに形成されるが、当業者は本発明ではデバイスの
設計に依存して、様々な厚さを用いてよいことを理解で
きる。低Ｋ層（２６０）は高Ｋ層（２５０）より小さい
誘電率を持つことが望ましい。たとえば、高Ｋ層（２５
０）は二酸化シリコン（ＳｉＯ２）のような約４又はそ
れ以上の誘電率を有する材料から成り、低Ｋ層は約３．
９より小さな誘電率を有する誘電材料から成ってよい。
低Ｋ層の誘電率は約３．８ないし約２．１の範囲が好ま
しい。低Ｋ材料のいくつかの例には、約３．６の誘電率
をもつフッ化酸化物（ＦＳＧ）のＣＶＤ形成及び約２．
９の誘電率をもつ水素シルセスキオケン（ＨＳＧ）のス
ピンオン形成が含まれる。更に、低Ｋ材料の例には、ポ
リアリレン及びポリアリレンエーテルのような有機ポリ
マが含まれる。これらには、ＳｉＬＫ（ドウケミカル−
ミッドランド，ミシガン）及びＦＬＡＲＥ（アライドシ
グナル−モーリスタウン，ニュージャージー）が含まれ
る。同様に、約２．６ないし２．８の誘電率を有し、炭
素ドープ二酸化シリコン薄膜であるしばしば有機シリケ
ートガラスと呼ばれる他の低Ｋ材料には、市販のブラッ
クダイヤモンド（アプライドマテリアル−サンタクラ
ラ，カリフォルニア）、ＣＯＲＡＬ（ノベラス−フェニ
ックス，アリゾナ）及びオーロラ（ＡＳＭ−フェニック
ス，アリゾナ）が含まれ、これらを用いてもよい。
【００１８】図３を参照すると、低Ｋ層（２６０）の適
合堆積の後、アモルファスシリコン又はポリシリコン層
のような誘電体層（３１０）が低Ｋ層（２６０）上に適
合して堆積されており、その一部はエミッタ（１３０）
（図１）の誘電体層（１３８）を最終的に形成する。好
ましい実施例において、誘電体層（３１０）は約６０ｎ
ｍの厚さに形成されるが、当業者は本発明ではデバイス
の設計に依存して、様々な厚さを使用できることを理解
する。図３はまた、開口（３２０）の形成を示す。部分
的に完成した半導体デバイス（２００）は、開口（３２
０）が必要な部分を露出するために、フォトレジストで
従来通りパターン形成される。次に、半導体デバイス
（２００）の露出された部分に、図示された開口（３２
０）を形成するエッチングプロセスを施す。後に述べる
ように、開口（３２０）はコレクタ（１１５）まで、下
方に形成しなければならない。図示された実施例におい
て、開口（３４０）は中がくぼんだ部分（３４０）を有
することに、注意する必要がある。中がくぼんだ部分
（３４０）はエッチャントが、層（３１０）より層（２
５０，２６０）を速くエッチングすることから生じる。
本発明の好ましい実施例において、エッチャントは従来
の湿式酸化物エッチである。しかし、当業者はエッチン
グされる材料及び用いるエッチング化学は、上述のエッ
チングプロセスを本質的に変更すれば変えられることを
理解する。
合堆積の後、アモルファスシリコン又はポリシリコン層
のような誘電体層（３１０）が低Ｋ層（２６０）上に適
合して堆積されており、その一部はエミッタ（１３０）
（図１）の誘電体層（１３８）を最終的に形成する。好
ましい実施例において、誘電体層（３１０）は約６０ｎ
ｍの厚さに形成されるが、当業者は本発明ではデバイス
の設計に依存して、様々な厚さを使用できることを理解
する。図３はまた、開口（３２０）の形成を示す。部分
的に完成した半導体デバイス（２００）は、開口（３２
０）が必要な部分を露出するために、フォトレジストで
従来通りパターン形成される。次に、半導体デバイス
（２００）の露出された部分に、図示された開口（３２
０）を形成するエッチングプロセスを施す。後に述べる
ように、開口（３２０）はコレクタ（１１５）まで、下
方に形成しなければならない。図示された実施例におい
て、開口（３４０）は中がくぼんだ部分（３４０）を有
することに、注意する必要がある。中がくぼんだ部分
（３４０）はエッチャントが、層（３１０）より層（２
５０，２６０）を速くエッチングすることから生じる。
本発明の好ましい実施例において、エッチャントは従来
の湿式酸化物エッチである。しかし、当業者はエッチン
グされる材料及び用いるエッチング化学は、上述のエッ
チングプロセスを本質的に変更すれば変えられることを
理解する。
【００１９】次に、図４を参照すると、開口（３２０）
が形成された後、適合性エミッタポリ層（４１０）を、
中がくぼんだ部分（３４０）を含め誘電体層（３１０）
上に、従来通り、適合して堆積させる。エミッタポリ層
（４１０）の一部は、最終的にバイポーラトランジスタ
（１１０）（図１）のエミッタ（１３０）を形成する。
次に、エミッタポリ（４１０）に従来のエミッタポリ注
入を行う。
が形成された後、適合性エミッタポリ層（４１０）を、
中がくぼんだ部分（３４０）を含め誘電体層（３１０）
上に、従来通り、適合して堆積させる。エミッタポリ層
（４１０）の一部は、最終的にバイポーラトランジスタ
（１１０）（図１）のエミッタ（１３０）を形成する。
次に、エミッタポリ（４１０）に従来のエミッタポリ注
入を行う。
【００２０】図５を参照すると、プラズマ促進テトラエ
チルオルトシリケート（ＰＥＴＥＯＳ）による二酸化シ
リコン層（５１０）の従来の適合性堆積後の図４に示さ
れた部分的に完成した半導体デバイス（２００）が示さ
れている。ＰＥＴＥＯＳ堆積層（５１０）はエミッタポ
リ層（４１０）上に配置されている。図５にはまた、フ
ォトレジスト層の従来通りの堆積と現像プロセス後の中
がくぼんだ部分（３４０）上のフォトレジストマスク
（５２０）が描かれている。フォトレジストマスク（５
２０）は層（２３０，２５０，２６０，３１０，４１
０，５１０）を残すべき位置の上に、従来通りに形成さ
れる。
チルオルトシリケート（ＰＥＴＥＯＳ）による二酸化シ
リコン層（５１０）の従来の適合性堆積後の図４に示さ
れた部分的に完成した半導体デバイス（２００）が示さ
れている。ＰＥＴＥＯＳ堆積層（５１０）はエミッタポ
リ層（４１０）上に配置されている。図５にはまた、フ
ォトレジスト層の従来通りの堆積と現像プロセス後の中
がくぼんだ部分（３４０）上のフォトレジストマスク
（５２０）が描かれている。フォトレジストマスク（５
２０）は層（２３０，２５０，２６０，３１０，４１
０，５１０）を残すべき位置の上に、従来通りに形成さ
れる。
【００２１】次に、図６を参照すると、フォトレジスト
マスク（５２０）（図５）の形成後、半導体デバイス
（２００）に従来の非等方性エッチングを施すと、図６
に示されるように、部分的に完成したバイポーラトラン
ジスタ（６１５）のエミッタ（６１０）と完成したトラ
ンジスタゲート構造（６２０）が生じる。更に図６に示
されるように、エミッタ（６１０）は層（２３０，２５
０，２６０）及び（３１０）の残りの部分を含む。非等
方性のエッチングはまた、層（５１０）の一部を残し、
それは図６では（５／０２）と示されている。
マスク（５２０）（図５）の形成後、半導体デバイス
（２００）に従来の非等方性エッチングを施すと、図６
に示されるように、部分的に完成したバイポーラトラン
ジスタ（６１５）のエミッタ（６１０）と完成したトラ
ンジスタゲート構造（６２０）が生じる。更に図６に示
されるように、エミッタ（６１０）は層（２３０，２５
０，２６０）及び（３１０）の残りの部分を含む。非等
方性のエッチングはまた、層（５１０）の一部を残し、
それは図６では（５／０２）と示されている。
【００２２】図６にはまた、ここでは述べてこなかった
前の工程でも行われた従来の低濃度ドーズ注入工程後の
ソース領域（６３０）及びドレイン領域（６４０）が示
されている。また、非等方性エッチングにより生じたス
ペーサ（６５０）が示されている。当業者は、ソース領
域（６３０）及びドレイン領域（６４０）をドープする
のに用いられる低濃度ドーパントは、ＣＭＯＳトランジ
スタタブ（２１０）を形成するのに用いられるドーパン
トとは相対するものであることを理解する。先に述べた
ように、もしＣＭＯＳトランジスタタブ（２１０）がＰ
ＭＯＳトランジスタタブで、ｎ形ドーパントをドープし
てあるなら、ソース領域（６３０）及びドレイン領域
（６４０）はｐ形ドーパントが低濃度ドープされるであ
ろう。更に、もしＣＭＯＳトランジスタタブ（２１０）
がＮＭＯＳトランジスタタブなら、逆が成り立つ。
前の工程でも行われた従来の低濃度ドーズ注入工程後の
ソース領域（６３０）及びドレイン領域（６４０）が示
されている。また、非等方性エッチングにより生じたス
ペーサ（６５０）が示されている。当業者は、ソース領
域（６３０）及びドレイン領域（６４０）をドープする
のに用いられる低濃度ドーパントは、ＣＭＯＳトランジ
スタタブ（２１０）を形成するのに用いられるドーパン
トとは相対するものであることを理解する。先に述べた
ように、もしＣＭＯＳトランジスタタブ（２１０）がＰ
ＭＯＳトランジスタタブで、ｎ形ドーパントをドープし
てあるなら、ソース領域（６３０）及びドレイン領域
（６４０）はｐ形ドーパントが低濃度ドープされるであ
ろう。更に、もしＣＭＯＳトランジスタタブ（２１０）
がＮＭＯＳトランジスタタブなら、逆が成り立つ。
【００２３】図７は更にソース／ドレイン注入した後の
ソース領域（６３０）及びドレイン領域（６４０）を示
す。図示されるように、エミッタ（６１０）上の領域は
フォトレジスト（７１０）で被覆及びパターン形成さ
れ、エミッタ（６１０）上の領域を除く全ての領域が、
高ドーズ注入のため露出される。図示されるように、高
ドーズ注入はスペーサ（６５０）により被覆されないソ
ース及びドレイン領域（６３０，６４０）の部分を深く
する。当業者は、図１に示されるように、ＣＭＯＳトラ
ンジスタタブ（２１０）に隣接して、もう１つのＣＭＯ
Ｓトランジスタタブを配置してよいことを理解する。同
様に、当業者は隣接したＣＭＯＳトランジスタタブ（図
１）はフォトレジスト（７１０）で同様に被覆できるこ
とを理解する。
ソース領域（６３０）及びドレイン領域（６４０）を示
す。図示されるように、エミッタ（６１０）上の領域は
フォトレジスト（７１０）で被覆及びパターン形成さ
れ、エミッタ（６１０）上の領域を除く全ての領域が、
高ドーズ注入のため露出される。図示されるように、高
ドーズ注入はスペーサ（６５０）により被覆されないソ
ース及びドレイン領域（６３０，６４０）の部分を深く
する。当業者は、図１に示されるように、ＣＭＯＳトラ
ンジスタタブ（２１０）に隣接して、もう１つのＣＭＯ
Ｓトランジスタタブを配置してよいことを理解する。同
様に、当業者は隣接したＣＭＯＳトランジスタタブ（図
１）はフォトレジスト（７１０）で同様に被覆できるこ
とを理解する。
【００２４】図１に続いて図８を参照すると、高ドーズ
注入の後、フォトレジスト（７１０）（図７）は除去さ
れ、新しいフォトレジスト（８１０）が従来通り堆積及
びパターン形成され、前の工程で被覆された部分のみが
露出される。コレクタ（１１５）が注入工程のため、次
に露出され、それによってコレクタ（１１５）中に配置
されるベース（１１７）が形成され、バイポーラトラン
ジスタ（１１０）の形成が完了する。このようにエミッ
タ（１３０）はベース（１１７）の少くとも一部の上に
配置され、接触する。図示された実施例において、エミ
ッタ（１３０）の外側の領域は、導電性エミッタ（１３
０）を導電性ベース（１１７）の部分から分離する誘電
体材料（１３２，１３４，１３６）及び（１３８）の存
在により、容量を形成する。すべてのドーピング工程に
関連して述べたように、ドーパントはｐ形又はｎ形と変
えてもよいが、コレクタ（１１５）をドープするのに用
いるものとは相対するものにすべきである。次に、フォ
トレジスト（８１０）を除去すると、図１に示されるよ
うに、完成したバイポーラトランジスタ（１１０）及び
ＣＭＯＳトランジスタ（１２０，１２５）が残る。当業
者はＣＭＯＳトランジスタ（１２０）は隣接したＣＭＯ
Ｓトランジスタ（１２５）と相補的に形成し、バイポー
ラトランジスタ（１１０）は（図２−８に示されるよう
に）その後形成するか、あるいは別の実施例ではここで
示したＣＭＯＳトランジスタ（１２０）をバイポーラト
ランジスタ（１１０）及び隣接したＣＭＯＳトランジス
タ（１２５）の両方と相補的に形成できることを理解す
る。なぜなら、バイポーラトランジスタ（１１０）及び
隣接したＣＭＯＳトランジスタ（１２５）は、典型的な
場合、同様のドーパントを用いるからである。
注入の後、フォトレジスト（７１０）（図７）は除去さ
れ、新しいフォトレジスト（８１０）が従来通り堆積及
びパターン形成され、前の工程で被覆された部分のみが
露出される。コレクタ（１１５）が注入工程のため、次
に露出され、それによってコレクタ（１１５）中に配置
されるベース（１１７）が形成され、バイポーラトラン
ジスタ（１１０）の形成が完了する。このようにエミッ
タ（１３０）はベース（１１７）の少くとも一部の上に
配置され、接触する。図示された実施例において、エミ
ッタ（１３０）の外側の領域は、導電性エミッタ（１３
０）を導電性ベース（１１７）の部分から分離する誘電
体材料（１３２，１３４，１３６）及び（１３８）の存
在により、容量を形成する。すべてのドーピング工程に
関連して述べたように、ドーパントはｐ形又はｎ形と変
えてもよいが、コレクタ（１１５）をドープするのに用
いるものとは相対するものにすべきである。次に、フォ
トレジスト（８１０）を除去すると、図１に示されるよ
うに、完成したバイポーラトランジスタ（１１０）及び
ＣＭＯＳトランジスタ（１２０，１２５）が残る。当業
者はＣＭＯＳトランジスタ（１２０）は隣接したＣＭＯ
Ｓトランジスタ（１２５）と相補的に形成し、バイポー
ラトランジスタ（１１０）は（図２−８に示されるよう
に）その後形成するか、あるいは別の実施例ではここで
示したＣＭＯＳトランジスタ（１２０）をバイポーラト
ランジスタ（１１０）及び隣接したＣＭＯＳトランジス
タ（１２５）の両方と相補的に形成できることを理解す
る。なぜなら、バイポーラトランジスタ（１１０）及び
隣接したＣＭＯＳトランジスタ（１２５）は、典型的な
場合、同様のドーパントを用いるからである。
【００２５】本発明について詳細に述べてきたが、当業
者は最も広い形で本発明の精神及び視野を離れることな
く、様々な変更、置き代え及び別の案を考えられること
を、理解すべきである。
者は最も広い形で本発明の精神及び視野を離れることな
く、様々な変更、置き代え及び別の案を考えられること
を、理解すべきである。
【図１】本発明の完成したバイポーラトランジスタ及び
完成したＣＭＯＳトランジスタを含む完成した半導体デ
バイスを示す図である。
完成したＣＭＯＳトランジスタを含む完成した半導体デ
バイスを示す図である。
【図２Ａ】製造の始めの段階にある本発明のバイポーラ
トランジスタの構造を含む半導体デバイスを示す図であ
る。
トランジスタの構造を含む半導体デバイスを示す図であ
る。
【図２Ｂ】上に追加すべき層を形成した図２Ａの部分的
に形成された半導体デバイスを示す図である。
に形成された半導体デバイスを示す図である。
【図３】半導体デバイス内の開口の形成を示す図であ
る。
る。
【図４】図３に示された部分的に完成した半導体デバイ
ス上のエミッタポリの形成を示す図である。
ス上のエミッタポリの形成を示す図である。
【図５】従来の適合性プラズマ促進テトラエチルオルト
シリケート（ＰＥＴＥＯＳ）層堆積後の図４に示された
部分的に完成した半導体デバイスを示す図である。
シリケート（ＰＥＴＥＯＳ）層堆積後の図４に示された
部分的に完成した半導体デバイスを示す図である。
【図６】部分的に完成したバイポーラトランジスタ及び
完成したゲート構造を示す図である。
完成したゲート構造を示す図である。
【図７】ソース領域及びドレイン領域を深くする工程を
示す図である。
示す図である。
【図８】コレクタ中に配置されたベースの形成を示す図
である。
である。
１００ 半導体デバイス １１０ バイポーラトランジスタ構造、バイポーラトラ
ンジスタ １１５ コレクタ、コレクタタブ １１７ ベース １２０，１２５ 相補金属−酸化物−半導体（ＣＭＯ
Ｓ）トランジスタ、ＣＭＯＳトランジスタ １３０ エミッタ １３２ 酸化物層、誘電体材料 １３４ 高Ｋ層、誘電体材料 １３６ 低誘電率（Ｋ）層、低Ｋ層、誘電体材料 １３８ 誘電体層 ２００ 半導体デバイス ２１０ ＣＭＯＳトランジスタ ２２０ フィールド酸化物 ２３０ 酸化物層 ２４０ ＣＭＯＳゲート構造 ２５０ 高Ｋ層，層 ２６０ 低Ｋ層，層 ３１０ 誘電体層 ３２０ 開口 ３４０ 中がくぼんだ部分 ４１０ エミッタポリ層，エミッタポリ ５１０ ＰＥＴＥＯＳ堆積層 ５２０ フォトレジストマスク ６１０ エミッタ ６１５ バイポーラトランジスタ ６２０ トランジスタゲート構造 ６３０ ソース領域 ６４０ ドレイン領域 ６５０ スペーサ ７１０，８１０ フォトレジスト
ンジスタ １１５ コレクタ、コレクタタブ １１７ ベース １２０，１２５ 相補金属−酸化物−半導体（ＣＭＯ
Ｓ）トランジスタ、ＣＭＯＳトランジスタ １３０ エミッタ １３２ 酸化物層、誘電体材料 １３４ 高Ｋ層、誘電体材料 １３６ 低誘電率（Ｋ）層、低Ｋ層、誘電体材料 １３８ 誘電体層 ２００ 半導体デバイス ２１０ ＣＭＯＳトランジスタ ２２０ フィールド酸化物 ２３０ 酸化物層 ２４０ ＣＭＯＳゲート構造 ２５０ 高Ｋ層，層 ２６０ 低Ｋ層，層 ３１０ 誘電体層 ３２０ 開口 ３４０ 中がくぼんだ部分 ４１０ エミッタポリ層，エミッタポリ ５１０ ＰＥＴＥＯＳ堆積層 ５２０ フォトレジストマスク ６１０ エミッタ ６１５ バイポーラトランジスタ ６２０ トランジスタゲート構造 ６３０ ソース領域 ６４０ ドレイン領域 ６５０ スペーサ ７１０，８１０ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イー−フェン チャン アメリカ合衆国 32837 フロリダ，オー ランド，オスプレイ リンク ロード 13841，アパートメント 234 (72)発明者 チュンチー ファン アメリカ合衆国 32819 フロリダ，オー ランド，ダイアモンド コーヴ サークル 8215 (72)発明者 チュン ワイ レウン アメリカ合衆国 32836 フロリダ，オー ランド，ベイクリフ コート 9556 (72)発明者 イー マ アメリカ合衆国 32837 フロリダ，オー ランド，ランヨン サークル 2569 (72)発明者 シャーリア モイニアン アメリカ合衆国 07974 ニュージャーシ ィ，マレイ ヒル，マレイ ヒル スクエ アー 56 Ｆターム(参考） 5F003 AP05 BA26 BB06 BC08 BE07 BE90 BJ15 BP14 BP15 BP31 BS06 BS08 5F048 AA10 AB03 AC05 BA01 BC06 BE03 BG12 CA01 CA14 CA15
Claims (19)
- 【請求項１】 半導体ウエハ基板中に配置されたコレク
タ；コレクタ中に配置されたベース及びベース上に配置
され、ベースの少くとも一部と接触し、その中に配置さ
れた低誘電率層を有するエミッタを含む半導体ウエハ基
板上に配置されたバイポーラトランジスタ。 - 【請求項２】 バイポーラトランジスタに隣接して配置
された相補金属−酸化物−半導体（ＣＭＯＳ）トランジ
スタデバイスが更に含まれ、バイポーラトランジスタ及
びＣＭＯＳトランジスタデバイスは相互接続され、集積
回路を形成する請求項１記載のバイポーラトランジス
タ。 - 【請求項３】 低誘電率層はエミッタの相対する側に近
接して配置される請求項１記載のバイポーラトランジス
タ。 - 【請求項４】 エミッタ内及び低誘電率層及びベース間
に配置された高誘電率層が更に含まれる請求項１記載の
バイポーラトランジスタ。 - 【請求項５】 高誘電率層は第１及び第２の高誘電率層
を含む請求項４記載のバイポーラトランジスタ。 - 【請求項６】 低誘電率層上に配置されたアモルファス
シリコン層を更に含む請求項４記載のバイポーラトラン
ジスタ。 - 【請求項７】 高誘電率層は二酸化シリコンを含み、低
誘電率層は二酸化シリコンの誘電率より小さい誘電率を
有する材料を含む請求項４記載のバイポーラトランジス
タ。 - 【請求項８】 高誘電率層は約４又はそれ以上の誘電率
を有する材料を含む請求項４記載のバイポーラトランジ
スタ。 - 【請求項９】 低誘電率層は約３．８ないし約２．１の
範囲の誘電率を有する請求項１記載のバイポーラトラン
ジスタ。 - 【請求項１０】 低誘電率層は低誘電率層を持たないバ
イポーラトランジスタより、約２０％ないし約３０％小
さい範囲のエミッタ−ベース容量と、低誘電率層を持た
ないバイポーラトランジスタより、約５０％小さいエミ
ッタ−ベース寄生容量を有するバイポーラトランジスタ
を供する請求項１記載のバイポーラトランジスタ。 - 【請求項１１】 バイポーラトランジスタはｐ形金属−
酸化物−半導体（ＰＭＯＳ）トランジスタに隣接して配
置される請求項１記載のバイポーラトランジスタ。 - 【請求項１２】 バイポーラトランジスタはｎ形金属−
酸化物−半導体（ＮＭＯＳ）トランジスタに隣接して配
置される請求項１記載のバイポーラトランジスタ。 - 【請求項１３】 半導体ウエハ基板中にコレクタを形成
する工程；コレクタ中にベースを形成する工程工程；及
びベース上に、ベースの少くとも一部と接触し、その中
に低誘電率層を有するエミッタを形成する工程を含むバ
イポーラトランジスタの作製方法。 - 【請求項１４】 バイポーラトランジスタに隣接して、
相補金属−酸化物−半導体（ＣＭＯＳ）トランジスタデ
バイスを形成し、バイポーラトランジスタとＣＭＯＳト
ランジスタデバイスは相互接続され、集積回路を形成す
る行程を更に含む請求項１３記載の方法。 - 【請求項１５】 低誘電率層とベースの間のエミッタ内
に、第１及び第２の高誘電率層を形成し、低誘電率層上
にアモルファスシリコン層を形成する工程を更に含む請
求項１３記載の方法。 - 【請求項１６】 低誘電率層の形成工程は、約３．８な
いし約２．１の範囲の誘電率を有する低誘電率層を形成
する工程を含む請求項１３記載の方法。 - 【請求項１７】 低誘電率層の形成工程は、低誘電率層
を持たないバイポーラトランジスタより、約２０％ない
し約３０％小さい範囲のエミッタ−ベース容量と、低誘
電率層を持たないバイポーラトランジスタより約５０％
小さいエミッタ−ベース寄生容量を有するバイポーラト
ランジスタを供する低誘電率層の形成を含む請求項１３
記載の方法。 - 【請求項１８】 バイポーラトランジスタの形成工程
は、ｐ形金属−酸化物−半導体（ＰＭＯＳ）トランジス
タに隣接してバイポーラトランジスタを形成することを
含む請求項１３記載の方法。 - 【請求項１９】 バイポーラトランジスタの形成工程
は、ｎ形金属−酸化物−半導体デバイス（ＮＭＯＳ）に
隣接してバイポーラトランジスタを形成することを含む
請求項１３記載の方法。
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