JP2003068754A - バイポーラ・トランジスタを含む半導体構造 - Google Patents
バイポーラ・トランジスタを含む半導体構造Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 72
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 44
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 44
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 230000007704 transition Effects 0.000 claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 claims abstract description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 107
- 238000002955 isolation Methods 0.000 claims description 55
- 239000013078 crystal Substances 0.000 claims description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 41
- 229920005591 polysilicon Polymers 0.000 claims description 41
- 239000012212 insulator Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 17
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 239000003870 refractory metal Substances 0.000 claims description 11
- 239000002019 doping agent Substances 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 10
- 239000007943 implant Substances 0.000 description 9
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000224 chemical solution deposition Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910003811 SiGeC Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 101100454436 Biomphalaria glabrata BG06 gene Proteins 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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Abstract
(57)【要約】
【課題】 耐静電放電（ＥＳＤ）性が改良された半導体
バイポーラ・トランジスタ構造、およびこれを製作する
方法を提供すること。 【解決手段】 具体的には、本発明の半導体構造は、低
不純物濃度真性ベースと、前記真性ベースに隣接する高
不純物濃度外部ベースであって、高濃度不純物／低濃度
不純物ベースのドーピング遷移端部がその間にあり、前
記高濃度不純物／低濃度不純物ベースのドーピング遷移
端部がウインドウの端部によって画定された高濃度不純
物外部ベースと、前記外部ベース上に延在するシリサイ
ド領域であって、前記シリサイド領域が完全に前記ウイ
ンドウの外にあるシリサイド領域とを含むバイポーラ・
トランジスタを含む。
バイポーラ・トランジスタ構造、およびこれを製作する
方法を提供すること。 【解決手段】 具体的には、本発明の半導体構造は、低
不純物濃度真性ベースと、前記真性ベースに隣接する高
不純物濃度外部ベースであって、高濃度不純物／低濃度
不純物ベースのドーピング遷移端部がその間にあり、前
記高濃度不純物／低濃度不純物ベースのドーピング遷移
端部がウインドウの端部によって画定された高濃度不純
物外部ベースと、前記外部ベース上に延在するシリサイ
ド領域であって、前記シリサイド領域が完全に前記ウイ
ンドウの外にあるシリサイド領域とを含むバイポーラ・
トランジスタを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体バイポーラ
・デバイスに関し、特に、耐静電放電（ＥＳＤ）性を改
良したシリコン・ゲルマニウム（ＳｉＧｅ）バイポーラ
・トランジスタに関する。
・デバイスに関し、特に、耐静電放電（ＥＳＤ）性を改
良したシリコン・ゲルマニウム（ＳｉＧｅ）バイポーラ
・トランジスタに関する。
【０００２】
【従来の技術】高周波の有線および無線市場の両方が著
しく成長することにより、化合物半導体がバルク相補型
金属酸化物半導体（ＣＭＯＳ）技術よりも特有な長所を
有する新しい時代が到来した。エピタキシャル層擬似形
態（pseudomorphic）ＳｉＧｅ付着プロセスが急速に進
歩するとともに、市場で広範に受け入れられるようにな
るために、エピタキシャルベースのＳｉＧｅヘテロ接合
バイポーラ・トランジスタは、主流の先端ＣＭＯＳ開発
と統合されてきた。これにより、デジタル論理回路向け
の先端ＣＭＯＳの基本技術を十分に活用しつつ、アナロ
グおよび無線周波数（ＲＦ）回路に対してはＳｉＧｅ技
術の利点を提供している。
しく成長することにより、化合物半導体がバルク相補型
金属酸化物半導体（ＣＭＯＳ）技術よりも特有な長所を
有する新しい時代が到来した。エピタキシャル層擬似形
態（pseudomorphic）ＳｉＧｅ付着プロセスが急速に進
歩するとともに、市場で広範に受け入れられるようにな
るために、エピタキシャルベースのＳｉＧｅヘテロ接合
バイポーラ・トランジスタは、主流の先端ＣＭＯＳ開発
と統合されてきた。これにより、デジタル論理回路向け
の先端ＣＭＯＳの基本技術を十分に活用しつつ、アナロ
グおよび無線周波数（ＲＦ）回路に対してはＳｉＧｅ技
術の利点を提供している。
【０００３】ＳｉＧｅヘテロ接合バイポーラ・トランジ
スタ・デバイスは、あらゆるアナログ用途での主要な要
素としてシリコン・バイポーラ接合デバイスに取って代
わりつつある。外部回路用にＳｉＧｅヘテロ接合バイポ
ーラ・トランジスタを使用する量が増大し用途が拡大す
るにともなって耐ＥＳＤ性が必要になる。高トランジス
タ速度および高周波応答が必要な携帯電話用などのＲＦ
用途の場合に特にそうである。こうした装置の周波数応
答の増大とともにトランジスタへの負荷効果も増大し、
これによって、著しいノイズおよびひずみをもたらす恐
れがある。
スタ・デバイスは、あらゆるアナログ用途での主要な要
素としてシリコン・バイポーラ接合デバイスに取って代
わりつつある。外部回路用にＳｉＧｅヘテロ接合バイポ
ーラ・トランジスタを使用する量が増大し用途が拡大す
るにともなって耐ＥＳＤ性が必要になる。高トランジス
タ速度および高周波応答が必要な携帯電話用などのＲＦ
用途の場合に特にそうである。こうした装置の周波数応
答の増大とともにトランジスタへの負荷効果も増大し、
これによって、著しいノイズおよびひずみをもたらす恐
れがある。
【０００４】現在、高動作速度および高周波を必要とす
るＲＦ用途および他の用途に用いられるＳｉＧｅヘテロ
接合バイポーラ・トランジスタで満足できる耐ＥＳＤ性
を有するものはほとんどない。こうした装置では、一般
にベースは外部パッドに接続されており、したがって正
および負のＨＢＭ（Human Body Model）パルスどちらに
対しても損傷を受け易い。
るＲＦ用途および他の用途に用いられるＳｉＧｅヘテロ
接合バイポーラ・トランジスタで満足できる耐ＥＳＤ性
を有するものはほとんどない。こうした装置では、一般
にベースは外部パッドに接続されており、したがって正
および負のＨＢＭ（Human Body Model）パルスどちらに
対しても損傷を受け易い。
【０００５】代表的な従来技術のＳｉＧｅヘテロ接合バ
イポーラ・トランジスタを、例えば、図１に示す。具体
的には、図１に示す構造は、その上にサブコレクタ領域
１４が形成された半導体基板１０を含む。サブコレクタ
領域１４上に形成されるＳｉ含有層内に、分離領域１
２、コレクタ領域１６およびペデスタル打ち込み領域１
７が形成される。
イポーラ・トランジスタを、例えば、図１に示す。具体
的には、図１に示す構造は、その上にサブコレクタ領域
１４が形成された半導体基板１０を含む。サブコレクタ
領域１４上に形成されるＳｉ含有層内に、分離領域１
２、コレクタ領域１６およびペデスタル打ち込み領域１
７が形成される。
【０００６】図示した従来技術の構造は、単結晶領域１
８ａに当接する多結晶領域１８ｂを含むＳｉＧｅ層１８
も含む。多結晶領域は主として分離領域の上に形成さ
れ、一方単結晶領域はコレクタ領域の上に形成されてい
る。なお、ＳｉＧｅ層１８内の点線（２０と付した）は
ＳｉＧｅ層のファセット領域を表すことに留意された
い。ファセット領域は、ＳｉＧｅ層が多結晶から単結晶
に変わる境界領域である。当分野の技術者なら分かるよ
うに、ファセット領域は本発明の図からやや異なること
がある。例えば、ファセット領域２０は、エミッタを向
くこともあり、エミッタから遠ざかることもある。な
お、ＳｉＧｅ層およびサブコレクタ上のＳｉ含有層の一
部は外部ベース打ち込み領域２３を含むことに留意され
たい。
８ａに当接する多結晶領域１８ｂを含むＳｉＧｅ層１８
も含む。多結晶領域は主として分離領域の上に形成さ
れ、一方単結晶領域はコレクタ領域の上に形成されてい
る。なお、ＳｉＧｅ層１８内の点線（２０と付した）は
ＳｉＧｅ層のファセット領域を表すことに留意された
い。ファセット領域は、ＳｉＧｅ層が多結晶から単結晶
に変わる境界領域である。当分野の技術者なら分かるよ
うに、ファセット領域は本発明の図からやや異なること
がある。例えば、ファセット領域２０は、エミッタを向
くこともあり、エミッタから遠ざかることもある。な
お、ＳｉＧｅ層およびサブコレクタ上のＳｉ含有層の一
部は外部ベース打ち込み領域２３を含むことに留意され
たい。
【０００７】この従来技術構造は、ＳｉＧｅ層１８上に
形成されたパターン化絶縁体２２も含み、このパターン
化絶縁体は、単結晶ＳｉＧｅ領域の一部を露出させる開
口を有する。次いで、前記パターン化絶縁体上にドープ
ト・ポリシリコン２４が形成され、上記開口を経由して
単結晶ＳｉＧｅ領域と接触している。この構造は、Ｓｉ
Ｇｅ層上に形成されポリシリコン・エミッタ・ソース端
部と接触しているシリサイド領域２８も含む。なお、シ
リサイド領域を形成する際に用いられるアニーリング工
程中に、エミッタ拡散領域２６が単結晶ＳｉＧｅ領域内
に形成されることに留意されたい。シリサイド領域とエ
ミッタ接合（すなわち、ポリシリコン領域２４）との間
のエンクローチメントのために、このデバイスはＥＳＤ
の損傷を受けるおそれがある。
形成されたパターン化絶縁体２２も含み、このパターン
化絶縁体は、単結晶ＳｉＧｅ領域の一部を露出させる開
口を有する。次いで、前記パターン化絶縁体上にドープ
ト・ポリシリコン２４が形成され、上記開口を経由して
単結晶ＳｉＧｅ領域と接触している。この構造は、Ｓｉ
Ｇｅ層上に形成されポリシリコン・エミッタ・ソース端
部と接触しているシリサイド領域２８も含む。なお、シ
リサイド領域を形成する際に用いられるアニーリング工
程中に、エミッタ拡散領域２６が単結晶ＳｉＧｅ領域内
に形成されることに留意されたい。シリサイド領域とエ
ミッタ接合（すなわち、ポリシリコン領域２４）との間
のエンクローチメントのために、このデバイスはＥＳＤ
の損傷を受けるおそれがある。
【０００８】従来技術のＳｉＧｅヘテロ接合バイポーラ
・トランジスタに伴う上記の問題に鑑みて、ＥＳＤの損
傷を著しく受けることがない新しい改良されたＳｉＧｅ
ヘテロ接合バイポーラ・トランジスタを製作する必要が
依然としてある。
・トランジスタに伴う上記の問題に鑑みて、ＥＳＤの損
傷を著しく受けることがない新しい改良されたＳｉＧｅ
ヘテロ接合バイポーラ・トランジスタを製作する必要が
依然としてある。
【０００９】
【発明が解決しようとする課題】本発明の一つの目的
は、高動作速度および高周波で効率的に動作することが
できる耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トラン
ジスタを提供することである。
は、高動作速度および高周波で効率的に動作することが
できる耐ＥＳＤ性半導体ヘテロ接合バイポーラ・トラン
ジスタを提供することである。
【００１０】本発明の他の目的は、ベース抵抗が低く、
これによりデバイスの性能を改良した耐ＥＳＤ性半導体
ヘテロ接合バイポーラ・トランジスタを提供することで
ある。
これによりデバイスの性能を改良した耐ＥＳＤ性半導体
ヘテロ接合バイポーラ・トランジスタを提供することで
ある。
【００１１】本発明の他の目的は、サリサイド領域を、
ベース−エミッタ接合領域から遠くへ、かつエミッタ・
ポリシリコンと単結晶端部の間のファセット遷移から遠
くへ移動した耐ＥＳＤ性半導体ヘテロ接合バイポーラ・
トランジスタを提供することである。
ベース−エミッタ接合領域から遠くへ、かつエミッタ・
ポリシリコンと単結晶端部の間のファセット遷移から遠
くへ移動した耐ＥＳＤ性半導体ヘテロ接合バイポーラ・
トランジスタを提供することである。
【００１２】本発明の他の目的は、追加の安定抵抗素子
（ballasting resistor element）を含まない耐ＥＳＤ
性半導体ヘテロ接合バイポーラ・トランジスタを提供す
ることである。
（ballasting resistor element）を含まない耐ＥＳＤ
性半導体ヘテロ接合バイポーラ・トランジスタを提供す
ることである。
【００１３】
【課題を解決するための手段】これらおよび他の目的お
よび利益は、サリサイド端部をエミッタ−ベース接合領
域から、かつ外部ベース打ち込み「リンク抵抗」端部か
らさらに遠くへ移動させるエミッタ・ポリシリコン形を
用いることによって本発明において達成される。外部ベ
ースは、本明細書において、ファセット以前のベース領
域と定義する。
よび利益は、サリサイド端部をエミッタ−ベース接合領
域から、かつ外部ベース打ち込み「リンク抵抗」端部か
らさらに遠くへ移動させるエミッタ・ポリシリコン形を
用いることによって本発明において達成される。外部ベ
ースは、本明細書において、ファセット以前のベース領
域と定義する。
【００１４】本発明の一実施形態では、半導体構造であ
って、低不純物濃度真性ベースと、前記真性ベースに隣
接する高不純物濃度外部ベースであって、高不純物濃度
／低不純物濃度ベースのドーピング遷移端部がその間に
あり、前記高不純物濃度／低不純物濃度ベースのドーピ
ング遷移端部がウインドウの端部によって画定された高
濃度不純物外部ベースと、前記外部ベース上に延在する
シリサイド領域であって、前記シリサイド領域が完全に
前記ウインドウの外にあるシリサイド領域とを含むバイ
ポーラ・トランジスタを含む半導体構造が提供される。
って、低不純物濃度真性ベースと、前記真性ベースに隣
接する高不純物濃度外部ベースであって、高不純物濃度
／低不純物濃度ベースのドーピング遷移端部がその間に
あり、前記高不純物濃度／低不純物濃度ベースのドーピ
ング遷移端部がウインドウの端部によって画定された高
濃度不純物外部ベースと、前記外部ベース上に延在する
シリサイド領域であって、前記シリサイド領域が完全に
前記ウインドウの外にあるシリサイド領域とを含むバイ
ポーラ・トランジスタを含む半導体構造が提供される。
【００１５】用語「低不純物濃度真性ベース」は、約１
×１０11ｃｍ-2から約１×１０14ｃｍ-2のドーパント投
与量を用いてイオンでドーピングしたベース領域を意味
する。より好ましくは、低不純物濃度真性ベースは、約
１×１０19ｃｍ-3の濃度が得られるように、約１×１０
13ｃｍ-2のドーパント投与量を用いてドーピングする。
×１０11ｃｍ-2から約１×１０14ｃｍ-2のドーパント投
与量を用いてイオンでドーピングしたベース領域を意味
する。より好ましくは、低不純物濃度真性ベースは、約
１×１０19ｃｍ-3の濃度が得られるように、約１×１０
13ｃｍ-2のドーパント投与量を用いてドーピングする。
【００１６】用語「高不純物濃度外部ベース」は、約１
×１０15ｃｍ-2から約１×１０16ｃｍ-2のドーパント投
与量を用いてイオンでドーピングしたベース領域を意味
する。より好ましくは、高不純物濃度外部ベースは、約
１×１０20ｃｍ-3の濃度が得られるように、約１×１０
15ｃｍ-2のドーパント投与量を用いてドーピングする。
×１０15ｃｍ-2から約１×１０16ｃｍ-2のドーパント投
与量を用いてイオンでドーピングしたベース領域を意味
する。より好ましくは、高不純物濃度外部ベースは、約
１×１０20ｃｍ-3の濃度が得られるように、約１×１０
15ｃｍ-2のドーパント投与量を用いてドーピングする。
【００１７】本発明の他の実施形態では、本発明の半導
体構造は、多結晶／単結晶ファセットを有する外部ベー
スと、前記外部ベース上のシリサイド領域であって、前
記シリサイド領域が、前記ファセットの前記多結晶側上
に広範囲に延在するシリサイド領域とを含むバイポーラ
・トランジスタを含む。
体構造は、多結晶／単結晶ファセットを有する外部ベー
スと、前記外部ベース上のシリサイド領域であって、前
記シリサイド領域が、前記ファセットの前記多結晶側上
に広範囲に延在するシリサイド領域とを含むバイポーラ
・トランジスタを含む。
【００１８】本発明の他の実施形態では、半導体構造
は、エミッタと、前記エミッタを取り囲む、内端部を有
する分離体と、前記分離体上に延在する外部ベースと、
前記外部ベース上のシリサイド領域であって、前記シリ
サイド領域が前記内端部の外側に広範囲に延在するシリ
サイド領域とを含むバイポーラ・トランジスタを含む。
は、エミッタと、前記エミッタを取り囲む、内端部を有
する分離体と、前記分離体上に延在する外部ベースと、
前記外部ベース上のシリサイド領域であって、前記シリ
サイド領域が前記内端部の外側に広範囲に延在するシリ
サイド領域とを含むバイポーラ・トランジスタを含む。
【００１９】本発明の他の実施形態では、その中に第２
伝導型のサブコレクタが存在する第１伝導型の基板であ
って、前記基板が前記サブコレクタ上に形成された分離
領域を含む基板と、前記分離領域を含む前記基板上に形
成されたＳｉＧｅ含有層であって、前記ＳｉＧｅ含有層
が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ
含有領域を含み、前記単結晶および多結晶領域がファセ
ット領域によって分離されているＳｉＧｅ含有層と、前
記ＳｉＧｅ含有層上に形成されたパターン化エミッタで
あって、前記パターン化エミッタが、絶縁体、ドープト
・ポリシリコン、およびエミッタ拡散領域を含むパター
ン化エミッタと、前記分離領域上方の前記多結晶ＳｉＧ
ｅ含有領域上に形成された金属サリサイド領域であっ
て、前記金属サリサイド領域が、前記ファセット領域お
よび前記エミッタ拡散領域からずれている金属サリサイ
ド領域とを含む半導体ヘテロ接合バイポーラ・トランジ
スタ構造が提供される。
伝導型のサブコレクタが存在する第１伝導型の基板であ
って、前記基板が前記サブコレクタ上に形成された分離
領域を含む基板と、前記分離領域を含む前記基板上に形
成されたＳｉＧｅ含有層であって、前記ＳｉＧｅ含有層
が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ
含有領域を含み、前記単結晶および多結晶領域がファセ
ット領域によって分離されているＳｉＧｅ含有層と、前
記ＳｉＧｅ含有層上に形成されたパターン化エミッタで
あって、前記パターン化エミッタが、絶縁体、ドープト
・ポリシリコン、およびエミッタ拡散領域を含むパター
ン化エミッタと、前記分離領域上方の前記多結晶ＳｉＧ
ｅ含有領域上に形成された金属サリサイド領域であっ
て、前記金属サリサイド領域が、前記ファセット領域お
よび前記エミッタ拡散領域からずれている金属サリサイ
ド領域とを含む半導体ヘテロ接合バイポーラ・トランジ
スタ構造が提供される。
【００２０】本発明の一実施形態では、パターン化エミ
ッタ（すなわち、パターン化ドープト・ポリシリコンお
よび絶縁体）は、分離領域の端部を超えて延在する。本
発明の他の実施形態では、パターン化エミッタは、分離
領域のどんな部分の上にも形成されない。
ッタ（すなわち、パターン化ドープト・ポリシリコンお
よび絶縁体）は、分離領域の端部を超えて延在する。本
発明の他の実施形態では、パターン化エミッタは、分離
領域のどんな部分の上にも形成されない。
【００２１】本発明は、上記構造を実現する方法も対象
とする。具体的には、本発明の方法は、（ａ）少なくと
もサブコレクタ領域を含む構造の表面上にＳｉＧｅ含有
膜を形成するステップであって、前記ＳｉＧｅ含有膜
が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ
含有領域を含み、前記単結晶領域および多結晶領域がフ
ァセット領域によって分離されているステップと、
（ｂ）前記ＳｉＧｅ含有膜上に絶縁体を形成するステッ
プと、（ｃ）前記絶縁体に開口を設けて前記単結晶Ｓｉ
Ｇｅ含有領域の一部を露出させるステップと、（ｄ）前
記開口内を含めて絶縁体の上にドープト・ポリシリコン
層を形成して前記単結晶ＳｉＧｅ含有領域の前記露出部
分を覆うステップと、（ｅ）前記ドープト・ポリシリコ
ン層および前記絶縁体をパターン化して、前記分離領域
上に形成された前記多結晶ＳｉＧｅ含有領域の一部を少
なくとも露出させるステップと、（ｆ）前記分離領域上
方の前記多結晶ＳｉＧｅ含有領域の前記露出部分をサリ
サイド化してそこに金属サリサイド領域を形成するステ
ップであって、前記サリサイド化時に、前記ドープト・
ポリシリコンからのドーパントが単結晶領域内に拡散し
てエミッタ拡散領域を形成し、前記金属サリサイド領域
各々が前記ファセット領域から、および前記エミッタ拡
散領域からずれているステップとを含む。
とする。具体的には、本発明の方法は、（ａ）少なくと
もサブコレクタ領域を含む構造の表面上にＳｉＧｅ含有
膜を形成するステップであって、前記ＳｉＧｅ含有膜
が、多結晶ＳｉＧｅ含有領域と当接する単結晶ＳｉＧｅ
含有領域を含み、前記単結晶領域および多結晶領域がフ
ァセット領域によって分離されているステップと、
（ｂ）前記ＳｉＧｅ含有膜上に絶縁体を形成するステッ
プと、（ｃ）前記絶縁体に開口を設けて前記単結晶Ｓｉ
Ｇｅ含有領域の一部を露出させるステップと、（ｄ）前
記開口内を含めて絶縁体の上にドープト・ポリシリコン
層を形成して前記単結晶ＳｉＧｅ含有領域の前記露出部
分を覆うステップと、（ｅ）前記ドープト・ポリシリコ
ン層および前記絶縁体をパターン化して、前記分離領域
上に形成された前記多結晶ＳｉＧｅ含有領域の一部を少
なくとも露出させるステップと、（ｆ）前記分離領域上
方の前記多結晶ＳｉＧｅ含有領域の前記露出部分をサリ
サイド化してそこに金属サリサイド領域を形成するステ
ップであって、前記サリサイド化時に、前記ドープト・
ポリシリコンからのドーパントが単結晶領域内に拡散し
てエミッタ拡散領域を形成し、前記金属サリサイド領域
各々が前記ファセット領域から、および前記エミッタ拡
散領域からずれているステップとを含む。
【００２２】一実施形態では、パターン化工程におい
て、ドープト・ポリシリコンが分離領域の端部を超えて
延在するエミッタ領域を形成する。本発明の他の実施形
態では、パターン化工程において、ドープト・ポリシリ
コンが分離領域のどんな部分の上にも延在しないエミッ
タ領域を形成する。この実施形態では、エミッタ・ポリ
シリコンは、金属サリサイド領域と接触しない。
て、ドープト・ポリシリコンが分離領域の端部を超えて
延在するエミッタ領域を形成する。本発明の他の実施形
態では、パターン化工程において、ドープト・ポリシリ
コンが分離領域のどんな部分の上にも延在しないエミッ
タ領域を形成する。この実施形態では、エミッタ・ポリ
シリコンは、金属サリサイド領域と接触しない。
【００２３】
【発明の実施の形態】次に、耐ＥＳＤ性半導体ヘテロ接
合バイポーラ・トランジスタおよびこれを製作する方法
を対象とする本発明を、本出願添付の図を参照すること
によってさらに詳細に説明する。
合バイポーラ・トランジスタおよびこれを製作する方法
を対象とする本発明を、本出願添付の図を参照すること
によってさらに詳細に説明する。
【００２４】初めに図２を参照する。図２は、本発明で
製作できる一つの可能な半導体バイポーラ構造の横断面
図である。具体的には、図２に示す構造は、第１伝導型
（ＰまたはＮ）の基板５０を含み、その上に第１伝導型
とは異なる第２伝導型のサブコレクタ５２が形成されて
いる。サブコレクタ５２上には、分離領域５４、コレク
タ領域５６、および２つの分離領域の間に位置するペデ
スタル打ち込み５７を含むＳｉ含有層５１がある。図２
に示す本発明の構造は、前記分離領域を含めたＳｉ含有
層上に形成されたＳｉＧｅ含有層５８も含む。本発明に
よれば、ＳｉＧｅ含有層５８は、多結晶ＳｉＧｅ含有領
域５８ｂと当接した単結晶ＳｉＧｅ含有領域５８ａを含
む。参照番号６０は、単結晶領域と当接する多結晶領域
の間の境界、すなわちファセット領域を示す。なお、フ
ァセット領域は、本発明の図からやや異なることがあ
り、外部ベース打ち込み領域６３が、ＳｉＧｅ含有層の
一部およびＳｉ含有層５１の一部に形成されていること
に留意されたい。
製作できる一つの可能な半導体バイポーラ構造の横断面
図である。具体的には、図２に示す構造は、第１伝導型
（ＰまたはＮ）の基板５０を含み、その上に第１伝導型
とは異なる第２伝導型のサブコレクタ５２が形成されて
いる。サブコレクタ５２上には、分離領域５４、コレク
タ領域５６、および２つの分離領域の間に位置するペデ
スタル打ち込み５７を含むＳｉ含有層５１がある。図２
に示す本発明の構造は、前記分離領域を含めたＳｉ含有
層上に形成されたＳｉＧｅ含有層５８も含む。本発明に
よれば、ＳｉＧｅ含有層５８は、多結晶ＳｉＧｅ含有領
域５８ｂと当接した単結晶ＳｉＧｅ含有領域５８ａを含
む。参照番号６０は、単結晶領域と当接する多結晶領域
の間の境界、すなわちファセット領域を示す。なお、フ
ァセット領域は、本発明の図からやや異なることがあ
り、外部ベース打ち込み領域６３が、ＳｉＧｅ含有層の
一部およびＳｉ含有層５１の一部に形成されていること
に留意されたい。
【００２５】絶縁体６４およびドープト・ポリシリコン
６６を含むパターン化エミッタ６２が、ＳｉＧｅ含有層
５８上に形成されている。なお、パターン化エミッタ
は、ドープト・ポリシリコンが単結晶ＳｉＧｅ含有領域
と接触しているエミッタ・ウインドウ領域６８を含むこ
とに留意されたい。本発明によれば、エミッタのポリシ
リコンは、第１伝導型ドーパントと反対のドーパントで
ドーピングする。したがって、本発明は、ＰＮＰバイポ
ーラ・トランジスタまたはＮＰＮバイポーラ・トランジ
スタを意図するものである。
６６を含むパターン化エミッタ６２が、ＳｉＧｅ含有層
５８上に形成されている。なお、パターン化エミッタ
は、ドープト・ポリシリコンが単結晶ＳｉＧｅ含有領域
と接触しているエミッタ・ウインドウ領域６８を含むこ
とに留意されたい。本発明によれば、エミッタのポリシ
リコンは、第１伝導型ドーパントと反対のドーパントで
ドーピングする。したがって、本発明は、ＰＮＰバイポ
ーラ・トランジスタまたはＮＰＮバイポーラ・トランジ
スタを意図するものである。
【００２６】図２に示す本発明の構造は、分離領域上方
の多結晶ＳｉＧｅ含有領域５８ｂ上に形成され、単結晶
ＳｉＧｅ含有領域５８ａ上には形成されていない金属サ
リサイド領域７０も含む。さらに、金属サリサイド領域
は、分離領域の端部５５からずれている。図２に示す実
施形態では、パターン化エミッタ領域６２は、分離領域
の端部５５を超えて延在するドープト・ポリシリコン６
６を含む。なお、参照番号７４は、金属サリサイド領域
の形成中に単結晶ＳｉＧｅ含有領域内に形成されたエミ
ッタ拡散領域を示すことに留意されたい。
の多結晶ＳｉＧｅ含有領域５８ｂ上に形成され、単結晶
ＳｉＧｅ含有領域５８ａ上には形成されていない金属サ
リサイド領域７０も含む。さらに、金属サリサイド領域
は、分離領域の端部５５からずれている。図２に示す実
施形態では、パターン化エミッタ領域６２は、分離領域
の端部５５を超えて延在するドープト・ポリシリコン６
６を含む。なお、参照番号７４は、金属サリサイド領域
の形成中に単結晶ＳｉＧｅ含有領域内に形成されたエミ
ッタ拡散領域を示すことに留意されたい。
【００２７】図３は、別の半導体ヘテロ接合バイポーラ
・トランジスタ構造を示す。この構造は、図２と同じ基
本要素を含み、パターン化エミッタ領域６２が、分離領
域の端部５５を超えて延在するドープト・ポリシリコン
６６を含まないことを除いて前に示した構造とほぼ同じ
である。その代わり、図３に示す構造では、パターン化
エミッタは単結晶Ｓｉ含有領域上に完全に形成され、間
隔７２が、分離領域上方の多結晶ＳｉＧｅ含有外部ベー
ス領域５８ｂ上に形成された金属サリサイド領域７０か
らパターン化エミッタ６２を分離している。
・トランジスタ構造を示す。この構造は、図２と同じ基
本要素を含み、パターン化エミッタ領域６２が、分離領
域の端部５５を超えて延在するドープト・ポリシリコン
６６を含まないことを除いて前に示した構造とほぼ同じ
である。その代わり、図３に示す構造では、パターン化
エミッタは単結晶Ｓｉ含有領域上に完全に形成され、間
隔７２が、分離領域上方の多結晶ＳｉＧｅ含有外部ベー
ス領域５８ｂ上に形成された金属サリサイド領域７０か
らパターン化エミッタ６２を分離している。
【００２８】図２および３に示す本発明の構造は、図１
に示す従来技術の構造と比べてＥＳＤ防護が改良されて
いる。具体的には、図２では、ＥＳＤ防護の改良は、延
在するエミッタ領域を形成することによって、および金
属サリサイド領域を分離領域５４の端部５５からずらす
ことによって得られる。図３の構造に関しては、金属サ
リサイド領域とパターン化エミッタ領域の間の距離によ
って、図１に示す構造よりもＥＳＤ防護が改良される。
に示す従来技術の構造と比べてＥＳＤ防護が改良されて
いる。具体的には、図２では、ＥＳＤ防護の改良は、延
在するエミッタ領域を形成することによって、および金
属サリサイド領域を分離領域５４の端部５５からずらす
ことによって得られる。図３の構造に関しては、金属サ
リサイド領域とパターン化エミッタ領域の間の距離によ
って、図１に示す構造よりもＥＳＤ防護が改良される。
【００２９】図２および３に示す構造は当分野の技術者
に周知の通常の材料から構成され、これを形成するため
に、同じく当分野の技術者に周知の通常の加工工程が用
いられる。次に、図２に示す構造の形成に用いられる方
法および材料を、図４〜１１を参照してさらに詳細に説
明する。その後、図３に示す構造を形成する際に用いた
方法を説明する。その前に、図は半導体装置のごく一部
分、すなわち、一つのバイポーラ・デバイス領域を示す
ものに過ぎず、本発明は、他のデバイス領域が存在する
場合、および本発明の方法を用いて２つ以上のバイポー
ラ・デバイス領域を形成することができる場合にも効果
があることに留意されたい。
に周知の通常の材料から構成され、これを形成するため
に、同じく当分野の技術者に周知の通常の加工工程が用
いられる。次に、図２に示す構造の形成に用いられる方
法および材料を、図４〜１１を参照してさらに詳細に説
明する。その後、図３に示す構造を形成する際に用いた
方法を説明する。その前に、図は半導体装置のごく一部
分、すなわち、一つのバイポーラ・デバイス領域を示す
ものに過ぎず、本発明は、他のデバイス領域が存在する
場合、および本発明の方法を用いて２つ以上のバイポー
ラ・デバイス領域を形成することができる場合にも効果
があることに留意されたい。
【００３０】初めに、本発明に用いられる最初の構造を
示す図４を参照する。具体的には、図４に示す最初の構
造は、その上にサブコレクタ５２が形成された基板５０
を含む。分離領域５４およびコレクタ領域５６を、Ｓｉ
含有層５１内のサブコレクタ領域上に形成する。なお、
Ｓｉ含有層を基板の一部とすることもでき、当分野で周
知の方法を利用して形成されるエピタキシャルＳｉ層な
どのＳｉ含有層を追加することもできることに留意され
たい。
示す図４を参照する。具体的には、図４に示す最初の構
造は、その上にサブコレクタ５２が形成された基板５０
を含む。分離領域５４およびコレクタ領域５６を、Ｓｉ
含有層５１内のサブコレクタ領域上に形成する。なお、
Ｓｉ含有層を基板の一部とすることもでき、当分野で周
知の方法を利用して形成されるエピタキシャルＳｉ層な
どのＳｉ含有層を追加することもできることに留意され
たい。
【００３１】本発明によれば、基板５０は第１伝導型
（ＮまたはＰ）であり、一般に、それだけに限らない
が、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅおよ
びシリコン・オン・インシュレータ（ＳＯＩ）を含むＳ
ｉ含有半導体材料から構成される。サブコレクタは、第
１伝導型と異なる第２伝導型（ＮまたはＰ）からなり、
一般に、エピタキシャル成長とその後のイオン注入によ
って基板上に形成される。
（ＮまたはＰ）であり、一般に、それだけに限らない
が、Ｓｉ、ＳｉＧｅ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅおよ
びシリコン・オン・インシュレータ（ＳＯＩ）を含むＳ
ｉ含有半導体材料から構成される。サブコレクタは、第
１伝導型と異なる第２伝導型（ＮまたはＰ）からなり、
一般に、エピタキシャル成長とその後のイオン注入によ
って基板上に形成される。
【００３２】サブコレクタ領域の形成後、当分野の技術
者に周知の技術を用いてＳｉ含有層内に分離領域５４を
形成する。分離領域は、トレンチ分離でもよく、または
ＬＯＣＯＳ（シリコンの部分酸化）でもよい。トレンチ
分離領域を用いる場合は、初めにＳｉ含有層５１内にト
レンチを設けることによってトレンチ分離領域を形成す
る。これは、通常のリソグラフィおよびエッチングで行
う。次いで、エッチングしたトレンチに、通常のライナ
ー材料でライニングを施し、テトラエチルオルソシリケ
ート（ＴＥＯＳ）などのトレンチ誘電体を満たす。必要
なら、トレンチ誘電体を高密度化または平坦化し、ある
いはその両方を行う。ＬＯＣＯＳ分離領域を用いる場合
は、通常のＬＯＣＯＳプロセスによってこの分離領域を
形成する。
者に周知の技術を用いてＳｉ含有層内に分離領域５４を
形成する。分離領域は、トレンチ分離でもよく、または
ＬＯＣＯＳ（シリコンの部分酸化）でもよい。トレンチ
分離領域を用いる場合は、初めにＳｉ含有層５１内にト
レンチを設けることによってトレンチ分離領域を形成す
る。これは、通常のリソグラフィおよびエッチングで行
う。次いで、エッチングしたトレンチに、通常のライナ
ー材料でライニングを施し、テトラエチルオルソシリケ
ート（ＴＥＯＳ）などのトレンチ誘電体を満たす。必要
なら、トレンチ誘電体を高密度化または平坦化し、ある
いはその両方を行う。ＬＯＣＯＳ分離領域を用いる場合
は、通常のＬＯＣＯＳプロセスによってこの分離領域を
形成する。
【００３３】次いで、図４に示す構造が得られるように
通常のイオン注入を用いてＳｉ含有層５１内にコレクタ
領域を形成する。一般に、コレクタ領域の形成時にはイ
オン注入マスク（示さず）を用い、注入プロセス後マス
クは一般に除去する。
通常のイオン注入を用いてＳｉ含有層５１内にコレクタ
領域を形成する。一般に、コレクタ領域の形成時にはイ
オン注入マスク（示さず）を用い、注入プロセス後マス
クは一般に除去する。
【００３４】図５は、分離領域を含むＳｉ含有層上にＳ
ｉＧｅ含有層５８を形成した後の構造を示す。ＳｉＧｅ
含有層はＳｉＧｅまたはＳｉＧｅＣからなる。本発明の
一つの特に好ましい実施形態では、ＳｉＧｅ含有層はＳ
ｉＧｅからなる。ＳｉＧｅ含有層は、低温（約５５０℃
以下）付着プロセスを利用して形成される。ＳｉＧｅ含
有層の形成時に本発明で用いることができる適当な低温
付着プロセスには、それだけに限らないが、化学気相成
長（ＣＶＤ）、プラズマＣＶＤ、原子層蒸着（ＡＬ
Ｄ）、化学溶液付着、超高真空ＣＶＤ、および他の同様
な付着プロセスが含まれる。
ｉＧｅ含有層５８を形成した後の構造を示す。ＳｉＧｅ
含有層はＳｉＧｅまたはＳｉＧｅＣからなる。本発明の
一つの特に好ましい実施形態では、ＳｉＧｅ含有層はＳ
ｉＧｅからなる。ＳｉＧｅ含有層は、低温（約５５０℃
以下）付着プロセスを利用して形成される。ＳｉＧｅ含
有層の形成時に本発明で用いることができる適当な低温
付着プロセスには、それだけに限らないが、化学気相成
長（ＣＶＤ）、プラズマＣＶＤ、原子層蒸着（ＡＬ
Ｄ）、化学溶液付着、超高真空ＣＶＤ、および他の同様
な付着プロセスが含まれる。
【００３５】なお、ＳｉＧｅ含有層５８の形成時に用い
る付着プロセスは、単結晶ＳｉＧｅ含有領域および当接
する多結晶ＳｉＧｅ含有領域を同時に付着することがで
きることに留意されたい。本発明によれば、多結晶領域
は主として分離領域の上に形成され、単結晶領域は主と
してコレクタ領域上に形成される。多結晶領域と単結晶
領域の境界は、図５に点線で示され、参照番号６０で示
してある。境界６０は、当技術分野ではファセット領域
と呼ばれる。ファセット領域の方向は、下地の形状の関
数であり、したがって図に示すものとやや異なる可能性
がある。
る付着プロセスは、単結晶ＳｉＧｅ含有領域および当接
する多結晶ＳｉＧｅ含有領域を同時に付着することがで
きることに留意されたい。本発明によれば、多結晶領域
は主として分離領域の上に形成され、単結晶領域は主と
してコレクタ領域上に形成される。多結晶領域と単結晶
領域の境界は、図５に点線で示され、参照番号６０で示
してある。境界６０は、当技術分野ではファセット領域
と呼ばれる。ファセット領域の方向は、下地の形状の関
数であり、したがって図に示すものとやや異なる可能性
がある。
【００３６】図６および９は、最初の構造の表面内にエ
ミッタ領域を画定する際、およびペデスタル打ち込みを
形成する際に用いられる工程を示す。次に、図６に示す
ように、当技術分野で周知の通常の付着プロセスを利用
してＳｉＧｅ含有層５８の表面に絶縁体６４を形成す
る。適当な付着プロセスには、それだけに限らないが、
ＣＶＤ、プラズマＣＶＤ、スパッタリング、化学溶液付
着、および他の同様な付着プロセスが含まれる。絶縁体
６４は、単一絶縁材料を含むことができ、あるいは、２
種以上の絶縁材料の組み合わせ、例えば誘電体スタック
とすることもできる。したがって、本発明のこの工程で
用いられる絶縁体は、酸化物、窒化物、酸窒化物、また
はこれらの組み合わせを含むことができる。
ミッタ領域を画定する際、およびペデスタル打ち込みを
形成する際に用いられる工程を示す。次に、図６に示す
ように、当技術分野で周知の通常の付着プロセスを利用
してＳｉＧｅ含有層５８の表面に絶縁体６４を形成す
る。適当な付着プロセスには、それだけに限らないが、
ＣＶＤ、プラズマＣＶＤ、スパッタリング、化学溶液付
着、および他の同様な付着プロセスが含まれる。絶縁体
６４は、単一絶縁材料を含むことができ、あるいは、２
種以上の絶縁材料の組み合わせ、例えば誘電体スタック
とすることもできる。したがって、本発明のこの工程で
用いられる絶縁体は、酸化物、窒化物、酸窒化物、また
はこれらの組み合わせを含むことができる。
【００３７】図７は、絶縁体６４に開口６８を形成した
後の構造を示す。開口は、通常のリソグラフィおよびＲ
ＩＥ（反応性イオン・エッチング）などのエッチングを
利用して形成する。なお、エミッタ開口は、ＳｉＧｅ含
有膜内のコレクタ領域５６の上方に形成されることに留
意されたい。
後の構造を示す。開口は、通常のリソグラフィおよびＲ
ＩＥ（反応性イオン・エッチング）などのエッチングを
利用して形成する。なお、エミッタ開口は、ＳｉＧｅ含
有膜内のコレクタ領域５６の上方に形成されることに留
意されたい。
【００３８】次に、当分野の技術者に周知の通常の付着
プロセス、例えばＣＶＤを利用して、酸化物層および窒
化物層を絶縁体層６４上に連続的に付着させることによ
って、酸化物層１０２および窒化物層１０４を含むダミ
ー・エミッタ・スタック層１００を形成する。次に、示
していないが、フォトレジストを窒化物層１０４に施
し、その後通常のリソグラフィによってフォトレジスト
をパターン化する。次に、パターン化フォトレジストを
含まないダミー・スタックの露出層をエッチングし、絶
縁体６４上で止める。次いで、通常のストリッピング・
プロセスを用いてパターン化フォトレジストを除去す
る。次いで、ダミー・スタック１００のどんな露出サイ
ドウオールも覆うように、絶縁体層６４上にサイドウオ
ール・スペーサ１０５を形成する。図８を参照のこと。
プロセス、例えばＣＶＤを利用して、酸化物層および窒
化物層を絶縁体層６４上に連続的に付着させることによ
って、酸化物層１０２および窒化物層１０４を含むダミ
ー・エミッタ・スタック層１００を形成する。次に、示
していないが、フォトレジストを窒化物層１０４に施
し、その後通常のリソグラフィによってフォトレジスト
をパターン化する。次に、パターン化フォトレジストを
含まないダミー・スタックの露出層をエッチングし、絶
縁体６４上で止める。次いで、通常のストリッピング・
プロセスを用いてパターン化フォトレジストを除去す
る。次いで、ダミー・スタック１００のどんな露出サイ
ドウオールも覆うように、絶縁体層６４上にサイドウオ
ール・スペーサ１０５を形成する。図８を参照のこと。
【００３９】本発明の方法のこの時点で、図８に示すよ
うに、外部ベース打ち込み領域６３をこの構造に形成す
る。この打ち込み工程には、通常のイオン注入プロセス
が使用される。なお、この打ち込みには、外部ベース打
ち込みをエミッタ拡散から分離する手段としてサイドウ
オール・スペーサ１０５が用いられることに留意された
い。
うに、外部ベース打ち込み領域６３をこの構造に形成す
る。この打ち込み工程には、通常のイオン注入プロセス
が使用される。なお、この打ち込みには、外部ベース打
ち込みをエミッタ拡散から分離する手段としてサイドウ
オール・スペーサ１０５が用いられることに留意された
い。
【００４０】次いでエッチングを行ってダミー・エミッ
タ・スタック１００とサイドウオール・スペーサ１０５
を除去し、ＳｉＧｅ含有層５８の一部を露出させる。犠
牲酸化物層の一部にパターン化レジスト１０８を形成
し、次いで当分野の技術者に周知の通常のイオン注入プ
ロセスを利用してペデスタル打ち込みを行う。この打ち
込み工程によって形成されるペデスタル打ち込み領域を
例えば図９に示す。ペデスタル打ち込みの形成に続い
て、この構造からレジスト１０８を除去する。なお、本
発明の方法のこの時点で、絶縁体層６４の図に示すデバ
イス領域外の部分は、当技術分野で周知の通常の方法を
利用して除去することができることに留意されたい。
タ・スタック１００とサイドウオール・スペーサ１０５
を除去し、ＳｉＧｅ含有層５８の一部を露出させる。犠
牲酸化物層の一部にパターン化レジスト１０８を形成
し、次いで当分野の技術者に周知の通常のイオン注入プ
ロセスを利用してペデスタル打ち込みを行う。この打ち
込み工程によって形成されるペデスタル打ち込み領域を
例えば図９に示す。ペデスタル打ち込みの形成に続い
て、この構造からレジスト１０８を除去する。なお、本
発明の方法のこの時点で、絶縁体層６４の図に示すデバ
イス領域外の部分は、当技術分野で周知の通常の方法を
利用して除去することができることに留意されたい。
【００４１】図１０は、絶縁体の上および開口内にエミ
ッタ・ドープト・ポリシリコン層６６が形成された後の
構造を示す。ドープト・ポリシリコン層は、当分野で周
知の任意の通常のｉｎ−ｓｉｔｕドーピング付着プロセ
スを利用して形成される。前述のように、ドープト・ポ
リシリコンは、基板と反対の伝導型、すなわち第１伝導
型と反対の型である。
ッタ・ドープト・ポリシリコン層６６が形成された後の
構造を示す。ドープト・ポリシリコン層は、当分野で周
知の任意の通常のｉｎ−ｓｉｔｕドーピング付着プロセ
スを利用して形成される。前述のように、ドープト・ポ
リシリコンは、基板と反対の伝導型、すなわち第１伝導
型と反対の型である。
【００４２】図１１では、ドープト・ポリシリコン層お
よび絶縁体を通常のリソグラフィおよびエッチングを用
いてパターン化し、パターン化エミッタ領域６２を形成
する。エッチング工程では、ドープト・ポリシリコンお
よび絶縁体両方を同時に除去することもでき、複数のエ
ッチング工程を用いてドープト・ポリシリコンを選択的
にエッチングし、その後絶縁体を選択的にエッチングす
ることもできる。なお、エッチング後、下地のＳｉＧｅ
含有層の一部は露出することに留意されたい。
よび絶縁体を通常のリソグラフィおよびエッチングを用
いてパターン化し、パターン化エミッタ領域６２を形成
する。エッチング工程では、ドープト・ポリシリコンお
よび絶縁体両方を同時に除去することもでき、複数のエ
ッチング工程を用いてドープト・ポリシリコンを選択的
にエッチングし、その後絶縁体を選択的にエッチングす
ることもできる。なお、エッチング後、下地のＳｉＧｅ
含有層の一部は露出することに留意されたい。
【００４３】次に、分離領域上方の露出ＳｉＧｅ含有
層、すなわちＳｉＧｅ含有層の多結晶領域に、金属サリ
サイド領域７０を形成する。これは、前記露出多結晶Ｓ
ｉＧｅ含有領域上に耐熱金属層を付着させ、金属層をア
ニーリングして前記多結晶領域上に金属サリサイド領域
７０を形成し、アニーリング工程でサリサイド化しなか
ったどんな耐熱金属も除去することを含めて、当分野で
周知の通常のサリサイド化プロセスを利用して行う。耐
熱金属の例には、それだけに限らないが、Ｔｉ、Ｔｉ
Ｎ、ＴｉＭｏ、およびＣｏが含まれる。したがって、金
属サリサイド領域は、ＴｉシリサイドまたはＣｏシリサ
イドを含むことができ、Ｔｉシリサイドが好ましい。本
発明のこの工程の結果、図２に示す構造が得られる。な
お、上記のアニーリング工程時に、ドープト・ポリシリ
コンからのドーパントが単結晶ＳｉＧｅ含有領域に拡散
し、その中にエミッタ拡散領域７４を形成することに留
意されたい。
層、すなわちＳｉＧｅ含有層の多結晶領域に、金属サリ
サイド領域７０を形成する。これは、前記露出多結晶Ｓ
ｉＧｅ含有領域上に耐熱金属層を付着させ、金属層をア
ニーリングして前記多結晶領域上に金属サリサイド領域
７０を形成し、アニーリング工程でサリサイド化しなか
ったどんな耐熱金属も除去することを含めて、当分野で
周知の通常のサリサイド化プロセスを利用して行う。耐
熱金属の例には、それだけに限らないが、Ｔｉ、Ｔｉ
Ｎ、ＴｉＭｏ、およびＣｏが含まれる。したがって、金
属サリサイド領域は、ＴｉシリサイドまたはＣｏシリサ
イドを含むことができ、Ｔｉシリサイドが好ましい。本
発明のこの工程の結果、図２に示す構造が得られる。な
お、上記のアニーリング工程時に、ドープト・ポリシリ
コンからのドーパントが単結晶ＳｉＧｅ含有領域に拡散
し、その中にエミッタ拡散領域７４を形成することに留
意されたい。
【００４４】図２に示す構造の二つの重要な態様は、パ
ターン化エミッタが分離領域５４の端部５５を超えて延
在していること、および金属サリサイド領域が分離領域
上方の範囲に限定されていることである。
ターン化エミッタが分離領域５４の端部５５を超えて延
在していること、および金属サリサイド領域が分離領域
上方の範囲に限定されていることである。
【００４５】次に、図３に示す構造をより詳細に説明す
る。具体的には、図３に示す構造は、初めに図４〜１０
に示すものと同じ加工工程を実施することによって形成
される。次に、図１２に示すように、通常のリソグラフ
ィおよびエッチングを利用してパターン化エミッタ６２
を形成する。なお、マスク（示さず）を用いて、コレク
タ領域５６上方にのみ存在するパターン化エミッタ領域
６２を形成することに留意されたい。
る。具体的には、図３に示す構造は、初めに図４〜１０
に示すものと同じ加工工程を実施することによって形成
される。次に、図１２に示すように、通常のリソグラフ
ィおよびエッチングを利用してパターン化エミッタ６２
を形成する。なお、マスク（示さず）を用いて、コレク
タ領域５６上方にのみ存在するパターン化エミッタ領域
６２を形成することに留意されたい。
【００４６】次に、図１３に示すように、当技術分野で
周知の通常の付着プロセスを用いて、少なくとも分離領
域５４の端部５５を超えて延在するようにスペーサ１１
０を形成する。スペーサは、酸化物または窒化物などの
絶縁体から構成されており、常にではないが、一般に
は、続くサリサイド化プロセスの後に除去される。具体
的には、等方性エッチング・プロセスを利用してスペー
サを除去する。上記のサリサイド化工程を実施した後に
形成された最終の構造を、例えば図３に示す。
周知の通常の付着プロセスを用いて、少なくとも分離領
域５４の端部５５を超えて延在するようにスペーサ１１
０を形成する。スペーサは、酸化物または窒化物などの
絶縁体から構成されており、常にではないが、一般に
は、続くサリサイド化プロセスの後に除去される。具体
的には、等方性エッチング・プロセスを利用してスペー
サを除去する。上記のサリサイド化工程を実施した後に
形成された最終の構造を、例えば図３に示す。
【００４７】なお、図３において、金属サリサイド領域
は分離領域上方にのみ形成され、パターン化エミッタは
分離領域の端部５５から十分にずれていることに留意さ
れたい。さらに、スペーサが占めていた間隔７２が金属
サリサイド領域からパターン化エミッタ領域を分離して
いることに留意されたい。
は分離領域上方にのみ形成され、パターン化エミッタは
分離領域の端部５５から十分にずれていることに留意さ
れたい。さらに、スペーサが占めていた間隔７２が金属
サリサイド領域からパターン化エミッタ領域を分離して
いることに留意されたい。
【００４８】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４９】（１）半導体構造であって、低不純物濃度
真性ベースと、前記真性ベースに隣接する高不純物濃度
外部ベースであって、高不純物濃度／低不純物濃度ベー
スのドーピング遷移端部がその間にあり、前記高不純物
濃度／低不純物濃度ベースのドーピング遷移端部がウイ
ンドウの端部によって画定された高濃度不純物外部ベー
スと、前記外部ベース上に延在するシリサイド領域であ
って、前記シリサイド領域が完全に前記ウインドウの外
にあるシリサイド領域とを含むバイポーラ・トランジス
タを含む半導体構造。 （２）前記外部ベースがＳｉＧｅ含有層を含む、上記
（１）に記載の半導体構造。 （３）前記ＳｉＧｅ含有層が、多結晶ＳｉＧｅ含有領域
と当接する単結晶ＳｉＧｅ含有領域を含み、前記単結晶
領域および前記多結晶領域がファセット領域によって分
離されている、上記（２）に記載の半導体構造。 （４）シリサイド領域が前記ファセット領域からずれて
いる、上記（３）に記載の半導体構造。 （５）前記外部ベース領域上に形成されたパターン化エ
ミッタをさらに含む、上記（１）に記載の半導体構造。 （６）前記パターン化エミッタが、絶縁体、ドープト・
ポリシリコン、およびエミッタ拡散領域を含む、上記
（５）に記載の半導体構造。 （７）前記シリサイド領域が、前記エミッタ拡散領域か
らずれている、上記（６）に記載の半導体構造。 （８）パターン化エミッタが、前記外部ベース下に存在
する分離領域端部を超えて延在する、上記（５）に記載
の半導体構造。 （９）パターン化エミッタが、前記外部ベース下に存在
する分離領域のどんな部分の上にも形成されていない、
上記（５）に記載の半導体構造。 （１０）前記パターン化エミッタが、前記シリサイド領
域と直接接触していない、上記（５）に記載の半導体構
造。 （１１）前記ＳｉＧｅ含有層がＳｉＧｅからなる、上記
（２）に記載の半導体構造。 （１２）前記ＳｉＧｅ含有層がＳｉＧｅＣからなる、上
記（２）に記載の半導体構造。 （１３）前記単結晶ＳｉＧｅ含有領域が、第１伝導型の
拡散領域を含む、上記（３）に記載の半導体構造。 （１４）前記シリサイド領域が、耐熱金属シリサイドか
らなる、上記（１）に記載の半導体構造。 （１５）前記耐熱金属シリサイドが、チタン・シリサイ
ドからなる、上記（１４）に記載の半導体構造。 （１６）前記外部ベースおよび前記真性ベースが、その
上に第２伝導型のサブコレクタおよび分離領域を形成し
た第１伝導型の基板上に形成される、上記（１）に記載
の半導体構造。 （１７）前記分離領域が、トレンチ分離領域またはシリ
コンの部分酸化（ＬＯＣＯＳ）分離領域である、上記
（１６）に記載の半導体構造。 （１８）前記基板がＳｉ含有半導体から構成される、上
記（１６）に記載の半導体構造。 （１９）前記Ｓｉ含有半導体が、Ｓｉ、ＳｉＧｅ、Ｓｉ
／Ｓｉ、Ｓｉ／ＳｉＧｅ、またはシリコン・オン・イン
シュレータである、組成物１８に記載の半導体構造。 （２０）前記絶縁体が、酸化物、窒化物、酸窒化物、ま
たはこれらの組み合わせ、およびこれらの複数層から構
成される、上記（６）に記載の半導体構造。 （２１）前記構造がＮＰＮ型トランジスタを含む、上記
（１）に記載の半導体構造。 （２２）半導体構造であって、多結晶／単結晶ファセッ
トを有する外部ベースと、前記外部ベース上のシリサイ
ド領域であって、前記シリサイド領域が、前記ファセッ
トの前記多結晶側上に広範囲に延在するシリサイド領域
とを含むバイポーラ・トランジスタを含む半導体構造。 （２３）半導体構造であって、エミッタと、前記エミッ
タを取り囲む、内端部を有する分離体と、前記分離体上
に延在する外部ベースと、前記外部ベース上のシリサイ
ド領域であって、前記シリサイド領域が前記内端部の外
側に広範囲に延在するシリサイド領域とを含むバイポー
ラ・トランジスタを含む半導体構造。 （２４）ＥＳＤ防護が改良された半導体ヘテロ接合バイ
ポーラ・トランジスタを製作する方法であって、（ａ）
少なくともサブコレクタ領域を含む構造の表面上にＳｉ
Ｇｅ含有膜を形成することであって、前記構造が分離領
域の間に形成されたコレクタ領域を有し、前記ＳｉＧｅ
含有膜が、多結晶ＳｉＧｅ含有領域と当接する単結晶Ｓ
ｉＧｅ含有領域を含み、前記単結晶領域および多結晶領
域がファセット領域によって分離されている、ＳｉＧｅ
含有膜を形成すること、（ｂ）前記ＳｉＧｅ含有膜上に
絶縁体を形成すること、（ｃ）前記絶縁体に開口を設け
て前記単結晶ＳｉＧｅ含有領域の一部を露出させるこ
と、（ｄ）前記開口内を含めて絶縁体の上にドープト・
ポリシリコン層を形成して前記単結晶ＳｉＧｅ含有領域
の前記露出部分を覆うこと、（ｅ）前記ドープト・ポリ
シリコン層および前記絶縁体をパターン化して、前記分
離領域上に形成された前記多結晶ＳｉＧｅ含有領域の一
部を少なくとも露出させること、および（ｆ）前記分離
領域上方の前記多結晶ＳｉＧｅ含有領域の前記露出部分
をサリサイド化してその中に金属サリサイド領域を形成
することであって、前記サリサイド化時に、前記ドープ
ト・ポリシリコンからのドーパントが単結晶領域に拡散
してエミッタ拡散領域を形成し、前記金属サリサイド領
域の各々が前記ファセット領域の端部から、および前記
エミッタ拡散領域からずれている、サリサイド化するこ
とを含む方法。 （２５）前記パターン化工程で、分離領域の端部を超え
てドープト・ポリシリコンが延在するエミッタ領域が形
成される、上記（２４）に記載の方法。 （２６）前記パターン化工程で、分離領域のどんな部分
の上にもドープト・ポリシリコンが延在しないエミッタ
領域が形成される、上記（２４）に記載の方法。 （２７）前記ドープト・ポリシリコンが、金属サリサイ
ド領域と接触しない、上記（２４）に記載の方法。 （２８）前記ＳｉＧｅ含有層が、約５５０℃以下の温度
で行われる低温付着プロセスによって形成される、上記
（２４）に記載の方法。 （２９）前記ＳｉＧｅ含有層が、化学気相成長（ＣＶ
Ｄ）、プラズマＣＶＤ、原子層蒸着（ＡＬＤ）、化学溶
液付着、および超高真空ＣＶＤからなる群から選択され
る付着プロセスによって形成される、上記（２４）に記
載の方法。 （３０）前記絶縁体が、ＣＶＤ、プラズマＣＶＤ、スパ
ッタリング、および化学溶液付着からなる群から選択さ
れる付着プロセスによって形成される、上記（２４）に
記載の方法。 （３１）ステップ（ｃ）が、リソグラフィおよびエッチ
ングを含む、上記（２４）に記載の方法。 （３２）ステップ（ｅ）が、リソグラフィおよびエッチ
ングを含む、上記（２４）に記載の方法。 （３３）ステップ（ｆ）が、前記多結晶ＳｉＧｅ含有領
域の前記暴露部分に耐熱金属を付着すること、前記耐熱
金属をアニールすること、および前記アニーリング時に
サリサイド化されないどんな耐熱金属も除去することを
含む、上記（２４）に記載の方法。 （３４）ステップ（ｆ）を行う前に、前記パターン化エ
ミッタの露出サイドウオール上にスペーサを形成する、
上記（２４）に記載の方法。 （３５）ステップ（ｆ）を行った後、前記スペーサを除
去する、上記（２４）に記載の方法。
真性ベースと、前記真性ベースに隣接する高不純物濃度
外部ベースであって、高不純物濃度／低不純物濃度ベー
スのドーピング遷移端部がその間にあり、前記高不純物
濃度／低不純物濃度ベースのドーピング遷移端部がウイ
ンドウの端部によって画定された高濃度不純物外部ベー
スと、前記外部ベース上に延在するシリサイド領域であ
って、前記シリサイド領域が完全に前記ウインドウの外
にあるシリサイド領域とを含むバイポーラ・トランジス
タを含む半導体構造。 （２）前記外部ベースがＳｉＧｅ含有層を含む、上記
（１）に記載の半導体構造。 （３）前記ＳｉＧｅ含有層が、多結晶ＳｉＧｅ含有領域
と当接する単結晶ＳｉＧｅ含有領域を含み、前記単結晶
領域および前記多結晶領域がファセット領域によって分
離されている、上記（２）に記載の半導体構造。 （４）シリサイド領域が前記ファセット領域からずれて
いる、上記（３）に記載の半導体構造。 （５）前記外部ベース領域上に形成されたパターン化エ
ミッタをさらに含む、上記（１）に記載の半導体構造。 （６）前記パターン化エミッタが、絶縁体、ドープト・
ポリシリコン、およびエミッタ拡散領域を含む、上記
（５）に記載の半導体構造。 （７）前記シリサイド領域が、前記エミッタ拡散領域か
らずれている、上記（６）に記載の半導体構造。 （８）パターン化エミッタが、前記外部ベース下に存在
する分離領域端部を超えて延在する、上記（５）に記載
の半導体構造。 （９）パターン化エミッタが、前記外部ベース下に存在
する分離領域のどんな部分の上にも形成されていない、
上記（５）に記載の半導体構造。 （１０）前記パターン化エミッタが、前記シリサイド領
域と直接接触していない、上記（５）に記載の半導体構
造。 （１１）前記ＳｉＧｅ含有層がＳｉＧｅからなる、上記
（２）に記載の半導体構造。 （１２）前記ＳｉＧｅ含有層がＳｉＧｅＣからなる、上
記（２）に記載の半導体構造。 （１３）前記単結晶ＳｉＧｅ含有領域が、第１伝導型の
拡散領域を含む、上記（３）に記載の半導体構造。 （１４）前記シリサイド領域が、耐熱金属シリサイドか
らなる、上記（１）に記載の半導体構造。 （１５）前記耐熱金属シリサイドが、チタン・シリサイ
ドからなる、上記（１４）に記載の半導体構造。 （１６）前記外部ベースおよび前記真性ベースが、その
上に第２伝導型のサブコレクタおよび分離領域を形成し
た第１伝導型の基板上に形成される、上記（１）に記載
の半導体構造。 （１７）前記分離領域が、トレンチ分離領域またはシリ
コンの部分酸化（ＬＯＣＯＳ）分離領域である、上記
（１６）に記載の半導体構造。 （１８）前記基板がＳｉ含有半導体から構成される、上
記（１６）に記載の半導体構造。 （１９）前記Ｓｉ含有半導体が、Ｓｉ、ＳｉＧｅ、Ｓｉ
／Ｓｉ、Ｓｉ／ＳｉＧｅ、またはシリコン・オン・イン
シュレータである、組成物１８に記載の半導体構造。 （２０）前記絶縁体が、酸化物、窒化物、酸窒化物、ま
たはこれらの組み合わせ、およびこれらの複数層から構
成される、上記（６）に記載の半導体構造。 （２１）前記構造がＮＰＮ型トランジスタを含む、上記
（１）に記載の半導体構造。 （２２）半導体構造であって、多結晶／単結晶ファセッ
トを有する外部ベースと、前記外部ベース上のシリサイ
ド領域であって、前記シリサイド領域が、前記ファセッ
トの前記多結晶側上に広範囲に延在するシリサイド領域
とを含むバイポーラ・トランジスタを含む半導体構造。 （２３）半導体構造であって、エミッタと、前記エミッ
タを取り囲む、内端部を有する分離体と、前記分離体上
に延在する外部ベースと、前記外部ベース上のシリサイ
ド領域であって、前記シリサイド領域が前記内端部の外
側に広範囲に延在するシリサイド領域とを含むバイポー
ラ・トランジスタを含む半導体構造。 （２４）ＥＳＤ防護が改良された半導体ヘテロ接合バイ
ポーラ・トランジスタを製作する方法であって、（ａ）
少なくともサブコレクタ領域を含む構造の表面上にＳｉ
Ｇｅ含有膜を形成することであって、前記構造が分離領
域の間に形成されたコレクタ領域を有し、前記ＳｉＧｅ
含有膜が、多結晶ＳｉＧｅ含有領域と当接する単結晶Ｓ
ｉＧｅ含有領域を含み、前記単結晶領域および多結晶領
域がファセット領域によって分離されている、ＳｉＧｅ
含有膜を形成すること、（ｂ）前記ＳｉＧｅ含有膜上に
絶縁体を形成すること、（ｃ）前記絶縁体に開口を設け
て前記単結晶ＳｉＧｅ含有領域の一部を露出させるこ
と、（ｄ）前記開口内を含めて絶縁体の上にドープト・
ポリシリコン層を形成して前記単結晶ＳｉＧｅ含有領域
の前記露出部分を覆うこと、（ｅ）前記ドープト・ポリ
シリコン層および前記絶縁体をパターン化して、前記分
離領域上に形成された前記多結晶ＳｉＧｅ含有領域の一
部を少なくとも露出させること、および（ｆ）前記分離
領域上方の前記多結晶ＳｉＧｅ含有領域の前記露出部分
をサリサイド化してその中に金属サリサイド領域を形成
することであって、前記サリサイド化時に、前記ドープ
ト・ポリシリコンからのドーパントが単結晶領域に拡散
してエミッタ拡散領域を形成し、前記金属サリサイド領
域の各々が前記ファセット領域の端部から、および前記
エミッタ拡散領域からずれている、サリサイド化するこ
とを含む方法。 （２５）前記パターン化工程で、分離領域の端部を超え
てドープト・ポリシリコンが延在するエミッタ領域が形
成される、上記（２４）に記載の方法。 （２６）前記パターン化工程で、分離領域のどんな部分
の上にもドープト・ポリシリコンが延在しないエミッタ
領域が形成される、上記（２４）に記載の方法。 （２７）前記ドープト・ポリシリコンが、金属サリサイ
ド領域と接触しない、上記（２４）に記載の方法。 （２８）前記ＳｉＧｅ含有層が、約５５０℃以下の温度
で行われる低温付着プロセスによって形成される、上記
（２４）に記載の方法。 （２９）前記ＳｉＧｅ含有層が、化学気相成長（ＣＶ
Ｄ）、プラズマＣＶＤ、原子層蒸着（ＡＬＤ）、化学溶
液付着、および超高真空ＣＶＤからなる群から選択され
る付着プロセスによって形成される、上記（２４）に記
載の方法。 （３０）前記絶縁体が、ＣＶＤ、プラズマＣＶＤ、スパ
ッタリング、および化学溶液付着からなる群から選択さ
れる付着プロセスによって形成される、上記（２４）に
記載の方法。 （３１）ステップ（ｃ）が、リソグラフィおよびエッチ
ングを含む、上記（２４）に記載の方法。 （３２）ステップ（ｅ）が、リソグラフィおよびエッチ
ングを含む、上記（２４）に記載の方法。 （３３）ステップ（ｆ）が、前記多結晶ＳｉＧｅ含有領
域の前記暴露部分に耐熱金属を付着すること、前記耐熱
金属をアニールすること、および前記アニーリング時に
サリサイド化されないどんな耐熱金属も除去することを
含む、上記（２４）に記載の方法。 （３４）ステップ（ｆ）を行う前に、前記パターン化エ
ミッタの露出サイドウオール上にスペーサを形成する、
上記（２４）に記載の方法。 （３５）ステップ（ｆ）を行った後、前記スペーサを除
去する、上記（２４）に記載の方法。
【図１】従来技術の半導体ヘテロ接合バイポーラ・トラ
ンジスタの横断面図である。
ンジスタの横断面図である。
【図２】本発明の半導体ヘテロ接合バイポーラ・トラン
ジスタの横断面図である。
ジスタの横断面図である。
【図３】本発明が提供できる別の半導体ヘテロ接合バイ
ポーラ・トランジスタの横断面図である。
ポーラ・トランジスタの横断面図である。
【図４】図２に示す本発明の構造の、本発明の加工工程
における横断面図である。
における横断面図である。
【図５】図２に示す本発明の構造の、本発明の図４に続
く加工工程における横断面図である。
く加工工程における横断面図である。
【図６】図２に示す本発明の構造の、本発明の図５に続
く加工工程における横断面図である。
く加工工程における横断面図である。
【図７】図２に示す本発明の構造の、本発明の図６に続
く加工工程における横断面図である。
く加工工程における横断面図である。
【図８】図２に示す本発明の構造の、本発明の図７に続
く加工工程における横断面図である。
く加工工程における横断面図である。
【図９】図２に示す本発明の構造の、本発明の図８に続
く加工工程における横断面図である。
く加工工程における横断面図である。
【図１０】図２に示す本発明の構造の、本発明の図９に
続く加工工程における横断面図である。
続く加工工程における横断面図である。
【図１１】図２に示す本発明の構造の、本発明の図１０
に続く加工工程における横断面図である。
に続く加工工程における横断面図である。
【図１２】図３に示す別の構造の、本発明の図１０に続
く加工工程における横断面図である。
く加工工程における横断面図である。
【図１３】図３に示す別の構造の、本発明の図１２に続
く加工工程における横断面図である。
く加工工程における横断面図である。
１０ 半導体基板
１２ 分離領域
１４ サブコレクタ領域
１６ コレクタ領域
１７ ペデスタル打ち込み領域
１８ ＳｉＧｅ層
１８ａ 単結晶領域
１８ｂ 多結晶領域
２０ ファセット領域
２２ パターン化絶縁体
２３ 外部ベース打ち込み領域
２４ ドープト・ポリシリコン
２６ エミッタ拡散領域
２８ シリサイド領域
５０ 基板
５１ Ｓｉ含有層
５２ サブコレクタ
５４ 分離領域
５５ 分離領域端部
５６ コレクタ領域
５７ ペデスタル打ち込み
５８ ＳｉＧｅ含有層
５８Ａ 単結晶ＳｉＧｅ含有領域
５８Ｂ 多結晶ＳｉＧｅ含有領域
６０ 境界（ファセット領域）
６２ パターン化エミッタ領域
６３ 外部ベース打ち込み領域
６４ 絶縁体層
６６ ドープト・ポリシリコン
６８ 開口
７０ 金属サリサイド領域
７２ 間隔
７４ エミッタ拡散領域
１００ ダミー・エミッタ・スタック
１０２ 酸化物層
１０４ 窒化物層
１０５ サイドウオール・スペーサ
１０８ パターン化レジスト
１１０ スペーサ
フロントページの続き
(72)発明者 ルイス・ディー・ランゼロッティ
アメリカ合衆国05406 ヴァーモント州バ
ーリントン パイン・ストリート 500
アパートメント ６エフ
(72)発明者 スティーブン・エイチ・ヴォルドマン
アメリカ合衆国05403 ヴァーモント州サ
ウス・バーリントン オールド・ファー
ム・ロード 75
Ｆターム(参考） 5F003 BA97 BB01 BB06 BB07 BC05
BE07 BG06 BH07 BM01 BP12
BP34 BS06
Claims (20)
- 【請求項１】半導体構造であって、 低不純物濃度真性ベースと、 前記真性ベースに隣接する高不純物濃度外部ベースであ
って、高不純物濃度／低不純物濃度ベースのドーピング
遷移端部がその間にあり、前記高不純物濃度／低不純物
濃度ベースのドーピング遷移端部がウインドウの端部に
よって画定された高濃度不純物外部ベースと、 前記外部ベース上に延在するシリサイド領域であって、
前記シリサイド領域が完全に前記ウインドウの外にある
シリサイド領域とを含むバイポーラ・トランジスタを含
む半導体構造。 - 【請求項２】前記外部ベースがＳｉＧｅ含有層を含む、
請求項１に記載の半導体構造。 - 【請求項３】前記ＳｉＧｅ含有層が、多結晶ＳｉＧｅ含
有領域と当接する単結晶ＳｉＧｅ含有領域を含み、前記
単結晶領域および前記多結晶領域がファセット領域によ
って分離されている、請求項２に記載の半導体構造。 - 【請求項４】シリサイド領域が前記ファセット領域から
ずれている、請求項３に記載の半導体構造。 - 【請求項５】前記外部ベース領域上に形成されたパター
ン化エミッタをさらに含む、請求項１に記載の半導体構
造。 - 【請求項６】前記パターン化エミッタが、絶縁体、ドー
プト・ポリシリコン、およびエミッタ拡散領域を含む、
請求項５に記載の半導体構造。 - 【請求項７】前記シリサイド領域が、前記エミッタ拡散
領域からずれている、請求項６に記載の半導体構造。 - 【請求項８】パターン化エミッタが、前記外部ベース下
に存在する分離領域端部を超えて延在する、請求項５に
記載の半導体構造。 - 【請求項９】パターン化エミッタが、前記外部ベース下
に存在する分離領域のどんな部分の上にも形成されてい
ない、請求項５に記載の半導体構造。 - 【請求項１０】前記パターン化エミッタが、前記シリサ
イド領域と直接接触していない、請求項５に記載の半導
体構造。 - 【請求項１１】前記外部ベースおよび前記真性ベース
が、その上に第２伝導型のサブコレクタおよび分離領域
を形成した第１伝導型の基板上に形成される、請求項１
に記載の半導体構造。 - 【請求項１２】前記構造がＮＰＮ型トランジスタを含
む、請求項１に記載の半導体構造。 - 【請求項１３】半導体構造であって、 多結晶／単結晶ファセットを有する外部ベースと、 前記外部ベース上のシリサイド領域であって、前記シリ
サイド領域が、前記ファセットの前記多結晶側上に広範
囲に延在するシリサイド領域とを含むバイポーラ・トラ
ンジスタを含む半導体構造。 - 【請求項１４】半導体構造であって、 エミッタと、 前記エミッタを取り囲む、内端部を有する分離体と、 前記分離体上に延在する外部ベースと、 前記外部ベース上のシリサイド領域であって、前記シリ
サイド領域が前記内端部の外側に広範囲に延在するシリ
サイド領域とを含むバイポーラ・トランジスタを含む半
導体構造。 - 【請求項１５】半導体ヘテロ接合バイポーラ・トランジ
スタを製作する方法であって、 （ａ）少なくともサブコレクタ領域を含む構造の表面上
にＳｉＧｅ含有膜を形成するステップであって、前記構
造が分離領域の間に形成されたコレクタ領域を有し、前
記ＳｉＧｅ含有膜が、多結晶ＳｉＧｅ含有領域と当接す
る単結晶ＳｉＧｅ含有領域を含み、前記単結晶領域およ
び多結晶領域がファセット領域によって分離されてい
る、ＳｉＧｅ含有膜を形成するステップ、 （ｂ）前記ＳｉＧｅ含有膜上に絶縁体を形成するステッ
プ、 （ｃ）前記絶縁体に開口を設けて前記単結晶ＳｉＧｅ含
有領域の一部を露出させるステップと、 （ｄ）前記開口内を含めて絶縁体の上にドープト・ポリ
シリコン層を形成して前記単結晶ＳｉＧｅ含有領域の前
記露出部分を覆うステップ、 （ｅ）前記ドープト・ポリシリコン層および前記絶縁体
をパターン化して、前記分離領域上に形成された前記多
結晶ＳｉＧｅ含有領域の一部を少なくとも露出させるス
テップ、および （ｆ）前記分離領域上方の前記多結晶ＳｉＧｅ含有領域
の前記露出部分をサリサイド化してその中に金属サリサ
イド領域を形成するステップであって、前記サリサイド
化時に、前記ドープト・ポリシリコンからのドーパント
が単結晶領域に拡散してエミッタ拡散領域を形成し、前
記金属サリサイド領域の各々が前記ファセット領域の端
部から、および前記エミッタ拡散領域からずれている、
サリサイド化するステップとを含む方法。 - 【請求項１６】前記パターン化工程で、分離領域の端部
を超えてドープト・ポリシリコンが延在するエミッタ領
域が形成される、請求項１５に記載の方法。 - 【請求項１７】前記パターン化工程で、分離領域のどん
な部分の上にもドープト・ポリシリコンが延在しないエ
ミッタ領域が形成される、請求項１５に記載の方法。 - 【請求項１８】前記ドープト・ポリシリコンが、金属サ
リサイド領域と接触しない、請求項１５に記載の方法。 - 【請求項１９】ステップ（ｆ）が、前記多結晶ＳｉＧｅ
含有領域の前記暴露部分に耐熱金属を付着すること、前
記耐熱金属をアニールすること、および前記アニーリン
グ時にサリサイド化されないどんな耐熱金属も除去する
ことを含む、請求項１５に記載の方法。 - 【請求項２０】ステップ（ｆ）を行う前に、前記パター
ン化エミッタの露出サイドウオール上にスペーサを形成
する、請求項１５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/682016 | 2001-07-10 | ||
| US09/682,016 US6441462B1 (en) | 2001-07-10 | 2001-07-10 | Self-aligned SiGe NPN with improved ESD robustness using wide emitter polysilicon extension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003068754A true JP2003068754A (ja) | 2003-03-07 |
| JP3989778B2 JP3989778B2 (ja) | 2007-10-10 |
Family
ID=24737831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002193698A Expired - Fee Related JP3989778B2 (ja) | 2001-07-10 | 2002-07-02 | ＳｉＧｅヘテロ接合バイポーラ・トランジスタ及びこれの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6441462B1 (ja) |
| JP (1) | JP3989778B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465870B2 (en) * | 2001-01-25 | 2002-10-15 | International Business Machines Corporation | ESD robust silicon germanium transistor with emitter NP-block mask extrinsic base ballasting resistor with doped facet region |
| US6706583B1 (en) * | 2001-10-19 | 2004-03-16 | Lsi Logic Corporation | High speed low noise transistor |
| JP2003249503A (ja) * | 2002-02-26 | 2003-09-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6683366B1 (en) * | 2002-06-04 | 2004-01-27 | Newport Fab, Llc | Bipolar transistor and related structure |
| JP3507830B1 (ja) * | 2002-10-04 | 2004-03-15 | 松下電器産業株式会社 | 半導体装置 |
| US6869853B1 (en) | 2002-12-18 | 2005-03-22 | Cypress Semiconductor Corporation | Fabrication of a bipolar transistor using a sacrificial emitter |
| US6888221B1 (en) * | 2004-04-14 | 2005-05-03 | International Business Machines Corporation | BICMOS technology on SIMOX wafers |
| US7390720B2 (en) * | 2006-10-05 | 2008-06-24 | International Business Machines Corporation | Local collector implant structure for heterojunction bipolar transistors and method of forming the same |
| US20080242032A1 (en) * | 2007-03-29 | 2008-10-02 | Texas Instruments Incorporated | Carbon-Doped Epitaxial SiGe |
| CN111244169B (zh) * | 2020-03-24 | 2021-03-19 | 燕山大学 | 一种异质结双极晶体管及其制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5140400A (en) * | 1989-03-29 | 1992-08-18 | Canon Kabushiki Kaisha | Semiconductor device and photoelectric converting apparatus using the same |
| JP2855908B2 (ja) * | 1991-09-05 | 1999-02-10 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5516708A (en) | 1994-11-17 | 1996-05-14 | Northern Telecom Limited | Method of making single polysilicon self-aligned bipolar transistor having reduced emitter-base junction |
| JP3329640B2 (ja) | 1995-10-10 | 2002-09-30 | 株式会社東芝 | 半導体装置の製造方法 |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| JP2982759B2 (ja) * | 1997-08-12 | 1999-11-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3070674B2 (ja) | 1997-11-06 | 2000-07-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11150238A (ja) * | 1997-11-14 | 1999-06-02 | Nec Corp | 半導体装置及び半導体装置の製造方法 |
| US5904536A (en) | 1998-05-01 | 1999-05-18 | National Semiconductor Corporation | Self aligned poly emitter bipolar technology using damascene technique |
-
2001
- 2001-07-10 US US09/682,016 patent/US6441462B1/en not_active Expired - Lifetime
-
2002
- 2002-07-02 JP JP2002193698A patent/JP3989778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6441462B1 (en) | 2002-08-27 |
| JP3989778B2 (ja) | 2007-10-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060915 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061030 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070622 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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