KR20020011873A - 에미터 베이스 스페이서 영역들에 낮은 유전 상수 재료를갖는 바이폴라 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 웨이퍼 기판 상에 위치된 바이폴라 트랜지스터를 제공한다. 바이폴라 트랜지스터는 반도체 웨이퍼 기판에 위치된 콜렉터, 콜렉터에 위치된 베이스, 및 베이스 상에 위치되고 또한 베이스의 적어도 일부와 접촉하는 에미터를 포함할 수 있고, 에미터는 그 안에 위치된 낮은 K 층을 갖는다. 낮은 K 층은 예를 들어, 에미터의 일 측에 인접하여 위치되고, 또는 에미터의 반대 측들에 인접하여 위치될 수 있다. 그러나, 모든 실시예에서, 낮은 K는 바이폴라 트랜지스터의 적절한 기능과 방해되지 않고, 실질적으로 종래의 바이폴라 트랜지스터들과 전형적으로 관련된 에미터-베이스 커패시턴스를 줄인다.
Description
발명의 분야
본 발명은 일반적으로 바이폴라 트랜지스터들(bipolar transistors)을 갖는 반도체 디바이스들 및 그 제조 방법들에 관한 것으로, 특히, 에미터 영역(emmitter region)에 낮은 유전 상수(K) 재료를 갖는 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.
발명의 배경
집적 회로(integrated circuit)의 출현은 다양한 형태들의 통신 디바이스들에 중대한 영향을 가져왔다. 집적 회로는 무선 주파수 응용들(radio frequencyapplications)과 고속 통신 네트워크 시스템들(high speed communication network systems)에 병합되어 왔다. 이러한 통신 디바이스들의 동작 속도들이 극적으로 증가되어 왔지만, 지금도 더 빠른 통신 디바이스들에 대한 요구가 계속해서 증가하고 있다. 따라서, 반도체 제조 산업은 집적 회로의 전반적인 속도를 증가시키기 위해 계속해서 노력하고 있다. 반도체 산업에서 집적 회로의 속도를 증가시키는 한 방법은 트랜지스터의 크기를 계속해서 줄이는 것이다. 최근 지난 몇 년 동안, 트랜지스터의 디바이스 크기는 .5㎛ 로부터 .32㎛ 내지 .25㎛까지 되었고 현재 트랜지스터 디바이스들은 .12㎛ 범위 또한 그 이하까지 되고 있다. 트랜지스터 디바이스 크기들이 극적으로 계속 감소함에 따라, 각각 크기 면에서 감소하여, 반도체 산업은 새로운 도전들에 직면해왔다.
그러한 하나의 도전은 기생 커패시턴스(parasitic capacitance)를 제거하는 것이다. 이것은 일반적으로 통신 디바이스들 및 통신 네트워크 시스템들에 특히 중요하다. 이러한 통신 디바이스들 및 네트워크들에 종종 병합되는 한 집적 회로 구성요소는 바이폴라 트랜지스터이다. 바이폴라 트랜지스터는 복잡한 통신 네트워크 시스템들을 위해 필요한 더 빠른 동작 속도들을 용이하게 한다. 그러나, 디바이스 크기들이 서브-미크론 크기(sub-micron size)로 계속해서 줄어듦에 따라, 바이폴라 트랜지스터는 또한 증가된 기생 커패시턴스로 인해 감소된 동작 속도의 근원이 되었다. 예를 들어, 어떤 경우들에서, 에미터-베이스 기생 커패시턴스(emitter-base parasitic capacitance; CEBP)는, 고속 통신 네트워크 시스템들에 종종 사용되는 에미터 결합된 논리(emitter coupled logic; ECL)형 회로들을 매우 느리게하는, 전체에미터-베이스 커패시턴스(CEB)의 60% 만큼 높게 될 수 있다.
산업은 CEBP를 줄이도록 더 작은 에미터-베이스 오버랩(overlap)을 생산함으로써 이 문제점을 해결하기 위해 시도해 왔다. 그러나, 이 디바이스의 생산은 종종 더 진보적이고 고가의 포토리소그래픽 기구들(photolithographic tools)을 필요로 한다. 더욱이, 생산 도중 균일성(uniformity) 및 양품률 유출들(yield issues)의 원인이 될 수 있는 디바이스 파라미터 변화들(device parameter variations)의 가능성들이 증가된다. 또한, 비-이상적 에미터-베이스 재결합 전류(non-ideal emitter-base recombination)가 장치의 성능을 매우 저하시킬 수 있다.
따라서, 본 기술 분야에서 필요한 것은 종래 기술의 바이폴라 트랜지스터들과 관련된 단점들을 회피하는 바이폴라 트랜지스터 및 그 제조 방법이다.
발명의 요약
종래 기술의 상술한 결함들을 해결하기 위해, 본 발명은 반도체 웨이퍼 기판(semiconductor wafer substrate) 상에 위치된 바이폴라 트랜지스터를 제공한다. 일 실시예에서, 바이폴라 트랜지스터는 반도체 웨이퍼 기판에 위치된 콜렉터, 콜렉터에 위치된 베이스, 및 베이스에 위치된, 또한 베이스의 적어도 일부에 접촉한 에미터를 포함하며, 에미터는 거기에 위치된 낮은 K 층(low K layer)을 갖는다. 일 실시예에서, 낮은 K 층은 에미터의 한 측(one side)에 인접하여 위치된다. 그러나, 더 바람직하게는, 낮은 K 층은 에미터의 반대 측들에 인접하여 위치된다. 그러나, 모든 실시예들에서, 낮은 K 층은 바이폴라 트랜지스터의 적절한 기능을 방해하지 않는다. 그러나, 낮은 K 층은 종래의 바이폴라 트랜지스터들과 전형적으로 관련된 에미터-베이스 커패시턴스를 실질적으로 줄인다.
따라서, 일 실시예에서, 본 발명은, 에미터-베이스 기생 커패시턴스를 줄여서, 전체 커패시턴스를 감소시키고 더 빠른 집적 회로 동작 속도들을 허용하는, 바이폴라 트랜지스터를 제공한다. 본 발명에 의해 제공된 바이폴라 트랜지스터는 또한, 추가적인 장비, 비용 또는 제조 시간을 필요로 하지 않고 기존의 상보적 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 기술과 쉽게 병합된다.
본 발명은 첨부된 도면들을 참조하여 이어지는 상세한 설명으로부터 잘 이해될 것이다. 반도체 산업에서 표준 실행에 따라, 다양한 특징들이 비율에 따라 묘사되지 않았음을 알아야 한다. 사실, 다양한 특징들의 치수들은 설명을 명확하게 하기 위해 임의로 증가 또는 감소될 수 있다. 지금부터 첨부된 도면들과 연계하여 주어진 다음의 설명들을 참조한다.
도 1은 본 발명의 완성된 바이폴라 트랜지스터를 포함하는 완성된 반도체 디바이스 및 완성된 CMOS 트랜지스터를 도시하는 도면.
도 2a는 제조의 초기 상태동안, 본 발명의 바이폴라 트랜지스터 구조를 포함하는 반도체 디바이스를 도시하는 도면.
도 2b는 그 위에 형성된 추가의 층(additional layer)을 갖는 도2a의 부분적으로 구성된 반도체 디바이스를 도시하는 도면.
도 3은 반도체 디바이스 안에서 개구(open)의 형성을 설명하는 도면.
도 4는 도 3에 설명된 부분적으로 완성된 반도체 디바이스위에 에미터 폴리(emitter poly)의 형성을 도시하는 도면.
도 5는 등각 플라즈마-강화된 TEOS(tetraethylorthosilicate) (PETEOS) 층 침전이후, 도 4에 도시된 부분적으로 완성된 반도체 디바이스를 도시하는 도면.
도 6은 부분적으로 완성된 바이폴라 트랜지스터 및 완성된 게이트 구조를 도시하는 도면.
도 7은 소스 영역 및 드레인 영역의 깊게 들어간 것(deepening)을 도시하는도면.
도 8은 콜렉터에 위치된 베이스의 형성을 설명하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
110: 완성된 바이폴라 트랜지스터
120,125: 상보적 금속 산화막 반도체
130: 에미터
132: 산화물 층
138: 유전체 층
먼저 도 1을 참조하면, 일 실시예에 따라, 본 발명에 따른 완성된 바이폴라 트랜지스터 구조(110), 및 종래방식으로 완성된 상보적 금속 산화막 반도체(CMOS) 트랜지스터들(120,125)이 위치된 부분적으로 제조된 반도체 디바이스(100)가 도시된다. 완성된 CMOS 트랜지스터들(120,125)은 바람직하게는 인접하게 위치되고, 완성된 바이폴라 트랜지스터(110)와 상호연결된다. 다수의 완성된 바이폴라 트랜지스터들(110) 및 다수의 완성된 CMOS 트랜지스터들(120,125)은 집적 회로를 형성하도록 종래방식으로 상호연결될 수 있다.
완성된 바이폴라 트랜지스터(110)는 콜렉터(115), 베이스(117) 및 에미터(130)를 포함한다. 에미터(130)는 낮은 유전 상수(K) 층(low dielectric constant(K) layer; 136), 산화물 층(oxide layer; 132) 및 유전체 층(dielectric layer; 138)을 포함한다. 본 발명의 바람직한 실시예에서, 에미터(130)는 또한, 더 높은 K 층(134)을 포함한다. 낮은 K 층(136)은 산화물 층(132), 더 높은 K 층(134) 및 유전체 층(138) 보다 낮은 커패시턴스를 갖고, 그에 의해, 에미터-베이스 기생 커패시턴스뿐만 아니라 에미터-베이스 커패시턴스보다 효율적으로 더 낮아진다. 예를 들어, 더 높은 K 층(134)은 실리콘 디옥사이드(SiO2)같은 약 4 또는 그 보다 더 큰 유전 상수를 갖는 재료를 포함할 수 있고, 낮은 K 층(136)은 약 3.9 보다 작은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 바람직하게는, 낮은 K 층(136)의 유전 상수는 약 3.8 로부터 약 2.1까지의 범위에 있다.
이 개선된 커패시턴스는 다음의 표Ⅰ에 도시되어 있다. 이 표Ⅰ에는, 실리콘 디옥사이드만으로 이루어진 종래의 바이폴라 트랜지스터들의 다른 크기들에 관련한 커패시턴스와, 본 발명의 원리들에 따라 이루어진 동일한 크기의 바이폴라 트랜지스터들의 커패시턴스가 비교되어 있다.
| 디바이스 크기 | SiO2K = 4.1-3.9 | 낮은 K K = 3.8-2.1 | ||
| CEB | CEBP | CEB | CEBP | |
| 0.4×1.2 ㎛2 | 4.4fF | 1.76fF | 3.58fF | 0.94fF |
| 0.4×0.4 ㎛2 | 1.4fF | 0.84fF | 1fF | 0.44fF |
에미터-베이스 스페이서(emitter-base spacer)는 대략 2개의 13.5 nm의 낮은 K 재료와 5.0 nm의 TEOS 층으로 구성된다.
더 큰 디바이스에서, 표Ⅰ에 도시된 바와 같이, 낮은 K 재료를 포함하지 않는 디바이스에 비해 낮은 K재료를 포함하는 디바이스의 CEB에서 약 20%의 개선과 CEBP에서 약 50%의 개선이 있다. 더 작은 디바이스에서, 낮은 K 재료를 포함하지 않는 디바이스에 비해 낮은 K 재료를 포함하는 디바이스의 CEB에서 약 30%의 개선과 DEBP에서 약 50%의 개선이 있다. 각각의 경우에서, 낮은 K 재료가 병합되는 디바이스의 CEB와 DEBP커패시턴스 모두에 현저한 개선이 있다. 따라서, 완성된 바이폴라 트랜지스터의 더 낮은 커패시턴스가 실현된다. 도 1에 도시된 디바이스의 제조에 대해 지금부터 더 상세히 설명할 것이다.
이제 도 2a를 참조하여, 도 1에 도시된 반도체 디바이스(100)의 형성을 설명한다. 이 특정 설명에서, CMOS 트랜지스터 튜브(transistor tub; 210) 및 콜렉터 튜브(collector tub; 115)는 반도체 웨이퍼 기판 상에 종래방식으로 형성된다. 설명할 목적으로, 단지 CMOS 트랜지스터 튜브(210)만을 도시하였다. 도시된 CMOS 트랜지스터 튜브(210)는, 디바이스 설계에 의존하여, p-형 금속 산화막 반도체(PMOS) 트랜지스터나 N-형 금속 산화막 반도체(NMOS) 트랜지스터를 제공하도록 도핑될 수 있다. 공통적으로, 도시된 CMOS 트랜지스터 튜브(210)는, PMOS 또는 NMOS 디바이스에 대한 것이든 간에, 반대 측들(opposing sides) 상에 그것과 인접하여 형성된 반대측 디바이스 튜브들, 예를 들면, CMOS 트랜지스터 튜브(210)의 일 측에 콜렉터 튜브(115)와 다른 측에 대향하는 CMOS 트랜지스터 튜브를 가질 것이다. 트랜지스터 튜브(210) 및 콜렉터 튜브(115)는 바람직하게는, 반도체 디바이스(200)의 반도체 디바이스(200)의 종래의 엑피택시얼-성장층(epitaxially-grown layer)(상세한 사항은 도시하지 않음)에 형성된다. 콜렉터 튜브(115)는 n-형 도펀트(dopant) 또는 p-형 도펀트로 종래방식으로 도핑될 수 있다.
도 2a에는 또한, 모두 종래방식으로 형성된 필드 산화물들(field oxides; 220), 산화물 층들(230) 및 CMOS 게이트 구조(CMOS gate structure; 240)가 도시되어 있다. CMOS 게이트 구조(240)는 CMOS 트랜지스터 튜브(210) 위에 위치된다. 에미터(130)의 더 높은 K 층(134)(도 1)을 최후로 형성하는 부분, 즉 더 높은 K 층(250)은 필드 산화물들(220), 산화물 층(230) 및 CMOS 게이트 구조(240) 위에 등각으로(conformally) 침착될 수 있다. 일 실시예에서, 더 높은 K 층(250)은 실란(silane)의 침착으로부터 형성된 실리콘 디옥사이드(SiO2) 층이 될 수 있다. 다른 실시예에서, 실리콘 디옥사이드는 TEOS(tetraethylorthosilicate)로부터 형성될 수 있다. 또 다른 실시예에서, 더 높은 K 층(250)은 SiO2및 TEOS 모두를 포함할 수 있다. 따라서, 그러한 실시예들에서, 더 높은 K 층(250)은 제 1 및 제 2 더 높은 K 층들을 포함한다. 물론, 더 높은 K 층(250)은 2 이상의 층들을 포함할 수 있다. 바람직한 실시예에서, 더 높은 K 층(250)은 약 5 nm의 두께로 형성된다. 그러나, 본 기술 분야의 통상의 지식을 가진 자들은 본 발명이 디바이스의 설계에 의존하여 다양한 두께들을 이용할 수 있음을 이해할 것이다. 도 1에 관하여 상술한 바와 같이, 더 높은 K 층(250)에는 동작할 바이폴라 트랜지스터 디바이스(110)(도 1)가 제공될 필요가 없지만, 본 발명의 다른 실시예에서는 사용될 수 있다.
이제, 도 2b를 참조하여, 더 높은 K 층(250)위에 등각으로 형성된, 에미터(130)(도 1)에 낮은 K 층(136)을 최후에 형성하는 부분, 즉 낮은 K 층(260)을 갖는 도 2a의 부분적으로 구성된 반도체 디바이스(200)를 설명한다. 바람직한 실시예에서, 낮은 K 층(260)은 약 135 nm의 두께로 형성되지만, 본 기술 분야의 통상의 지식을 가진 자들은 본 발명이 디바이스의 설계에 의존하여 다양한 두께들을 사용할 수 있음을 이해할 것이다. 낮은 K 층(260)은 바람직하게 더 높은 K 층(250)보다 작은 유전 상수를 갖는다. 예를 들어, 더 높은 K 층(250)은 실리콘 디옥사이드(SiO2) 같은 약 4 또는 그 보다 큰 유전 상수를 갖는 재료를 포함할 수 있고, 낮은 K 층은 약 3.9 보다 작은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 바람직하게는, 낮은 K 층의 유전 상수는 약 3.8 로부터 약 2.1까지의 범위를 갖는다. 낮은 k 재료들의 어떤 예들은 약 3.6의 유전 상수를 갖는 불소처리된 산화물(fluorinated oxide; FSG)의 CVD 형성(formation) 및 약 2.9의 유전 상수를 갖는 HSQ(hydrogen silsesquioxane)의 형성에서의 스핀을 포함한다. 낮은 K재료들의 다른 예들은, SiLK(Dow Chemical-Midland, MI) 및 FLARE(AlliedSignal-Morristown, NJ)을 포함하는, 폴리아릴렌들(polyarylenes) 및 폴리아릴엔-에테르들(polyarylene-ethers) 같은 유기 폴리머들(organic polymers)을 포함한다. 유사하게, 약 2.6과 2.8사이의 유전 상수를 가지며, 상용화 가능한블랙 다이아몬드(Black Diamond)(Applied Materials-Santa Clara, CA), CORAL(Novellus-Phoenix, Z) 및 오로라(Aurora)(ASM-Phoenix, AZ)를 포함하는 탄소-도핑된 실리콘 디옥사이드 막들(cabon-doped silicon dioxide films)인, 유기실리케이트 글래스들(organosilicate glasses;OSGs)로서 종종 언급되는, 다른 낮은 K 재료들이 이용될 수 있다.
이제 도 3을 참조하면, 낮은 K 층(260)의 등각 침착(conformal deposition) 이후, 에미터(130)(도 1)의 유전체 층(138)을 최후에 형성하는 부분, 즉, 비정질 실리콘 또는 폴리-실리콘 층 같은, 유전체 층(310)이 낮은 K 층(260)위에 등각적으로 침착된다. 바람직한 실시예에서, 유전체 층(310)은 약 60 nm의 두께로 형성되지만, 본 기술 분야에 통상의 지식을 가진 자들은 본 발명이 디바이스의 설계에 의존하여 다양한 두께들을 이용할 수 있음을 이해할 것이다. 도 3은 또한, 개구(opening;320)의 형성을 도시한다. 부분적으로 완성된 반도체 디바이스(200)는 개구(320)가 요구되는 부분을 노출시키기 위해 포토레지스트로 종래방식으로 패턴화된다. 그 뒤, 반도체 디바이스(200)의 노출된 부분에는 도시된 개구(320)를 형성하는 에칭 처리(etch process)가 가해진다. 이후 논의되는 바와 같이, 개구(320)는 콜렉터(115) 아래로 형성되어야 한다. 설명된 실시예에서, 개구(320)는 사발모양으로 움푹 들어간 부분(dished out portion; 340; 이하, 디쉬드 아웃 부분으로 칭함)을 갖는다는 것을 알아야 한다. 디쉬드 아웃 부분(340)은 층(310)보다 더 빠르게 층들(250,260)을 에칭하는 에천트(etchant)에 의한 것이다. 본 발명의 바람직한 실시예에서, 에천트는 종래의 웨트 산화막 에칭(wet oxide etch)이다. 그러나, 본 기술 분야에 통상의 지식을 가진 자들은 에칭되고 있는 재료들과 이용되고 있는 에칭 화학작용이 상술한 에칭 처리를 본질적으로 변화시켜 변할 수 있음을 이해할 것이다.
이제 도 4를 참조하면, 개구(320)를 형성한 이후, 등각 에미터 폴리 층(conformal emitter poly layer;410)은, 디쉬드 아웃 부분(340)을 포함하는, 유전체 층(310)위에 종래방식으로 또한 등각적으로 침착된다. 에미터 폴리 층(410)의 부분은 바이폴라 트랜지스터(110)(도 1)의 에미터(130)를 최후로 형성한다. 에미터 폴리(410)는 그 뒤 종래의 에미터 폴리 주입(emitter poly implant)을 착수한다.
도 5를 참조하면, 플라즈마-강화된 TEOS(PETEOS)에 의해 실리콘 산화물 층(510)의 종래의 등각 침착 이후, 도 4에 도시된 부분적으로 완성된 반도체 디바이스(200)가 도시되어 있다. PETEOS-침착된 층(PETEOS-deposited layer;510)이 에미터 폴리 층(410) 위에 위치된다. 또한 도 5에는, 포토레지스트 층의 종래방식의 침착 및 현상 처리들(development process) 이후의, 디쉬드 아웃 부분(340)위에 포토레지스트 마스크(photoresist mask;520)가 도시된다. 포토레지스트 마스크(520)는 층들(230,250,260,310,410,510)이 남아 있을 위치 위에 종래방식으로 형성된다.
이제 도 6을 참조하면, 포토레지스트 마스크(520)(도 5)를 형성한 이후, 반도체 디바이스(200)에 종래의 이방성 에칭(anisotropic etch)이 가해져서, 도 6에 도시된 바와 같이, 부분적으로 완성된 바이폴라 트랜지스터(615)의 에미터(610) 및 완벽한 트랜지스터 게이트 구조(620)가 된다. 도 6에 또한 도시된 바와 같이, 에미터(610)는 층들(230,250,260,310)의 잔존물들(remnants)을 포함한다. 이방성 에칭은 또한, 참조번호 510a로서 도6에 도시된, 잔존물 층(510)을 남긴다.
또한 도 6에는, 논의하거나 도시하지 않은 이전 단계들에서 발생하는, 종래의 광 도우즈 주입 단계(light dose implanting step) 이후의, 소스 영역(630)과 드레인 영역(640)이 도시된다. 이방성 에칭으로부터 유발된 스페이서들(650)이 또한 도시된다. 본 기술 분야의 통상의 지식을 가진 자들은 소스 영역(630)과 드레인 영역(640)을 도핑하기 위해 사용된 광 도우즈 도펀트(light dose dopant)가 CMOS 트랜지스터 튜브(210)를 형성하기 위해 사용된 도펀트와는 반대임을 이해할 것이다. 따라서, 앞서 설명한 바와 같이, CMOS 트랜지스터 튜브(210)가 PMOS 트랜지스터 튜브이고 n-형 도펀트 농도(concentration)로 도핑되었다면, 소스 영역(630)과 드레인 영역(640)은 p-형 도펀트로 광적으로 도핑되었을 것이다. 더욱이, CMOS 트랜지스터 튜브(210)가 NMOS 트랜지스터 였다면, 그 반대로 되었을 것이다.
도 7은 이들이 소스/드레인 주입에 의해 더 도핑된 이후의 소스 영역(630)과 드레인 영역(640)을 도시한다. 도시된 바와 같이, 에미터(610) 위의 영역은 포토레지스트(710)로 덮히고 패턴화되어, 에미터(610) 위의 영역을 배제한 모든 영역들은 높은 도우즈 주입(high dose implant)에 노출된다. 도시된 바와 같이, 높은 도우즈 주입은 스페이스들(spacers;650)에 의해 덮혀지지 않은 소스 및 드레인 영역들(630,640)의 부분들을 깊어지게 한다(deepens). 도 1에 도시된 바와 같이, 본 기술 분야의 통상의 지식을 가진 자들은 CMOS 트랜지스터 튜브(210)가 다른 CMOS 트랜지스터 튜브에 인접하여 위치될 수 있음을 이해할 것이다. 유사하게, 본 기술 분야의 통상의 지식을 가진 자들은 인접한 CMOS 트랜지스터 튜브(도 1)가 포토레지스트(710)에 의해서도 덮혀질 수 있음도 이해할 것이다.
도 1에 연속되는 도 8을 참조하면, 높은 도우즈 주입이후, 포토레지스트(710)(도 7)가 제거되고, 새로운 레지스트(810)가 종래방식으로 침착되며, 이전 단계에서 덮혀진 부분만을 노출시키도록 패턴화된다. 그 뒤, 콜렉터(115)는, 콜렉터(115)에 위치되는 베이스(117)를 형성하고 바이폴라 트랜지스터(110)의 형성을 완료하는, 주입 단계에 노출된다. 에미터(130)는 따라서, 베이스(117)의 적어도 일부 위에 위치되고 또한 접촉한다. 설명된 실시예에서, 에미터(130)의 외주 영역들(outer regions)은 전도성 베이스(conductive base; 117)의 부분들로부터 전도성 에미터(conductive emitter; 130)의 부분들을 분리하는 유전체 재료들(132,134,136,138)의 존재에 기인하여 커패시턴스를 형성한다. 모든 도핑 단계들과 관련하여 상술한 바와 같이, 도펀트는 p-형과 n-형 사이에서 형태상 변할 수 있지만, 도펀트는 콜렉터(115)를 도핑하는데 이용된 것과는 반대가 되어야 한다. 포토레지스터(810)는 그 뒤, 도 1에 도시된 바와 같은 완성된 바이폴라 트랜지스터(110)와 CMOS 트랜지스터들(120,125)을 남기면서 제거된다. 본 기술 분야의 통상의 지식을 가진 자들은 CMOS 트랜지스터(120)가 인접한 CMOS 트랜지스터(125)에 관련되는 상보적 모양(complementary fashion)으로 형성될 수 있음을 이해 할 것이며, 여기서, 바이폴라 트랜지스터(110)는 (도 2-8에 도시된 바와 같이) 그 이후에 형성되며, 또는 다른 실시예에서, 바이폴라 트랜지스터(110) 및 인접한 CMOS 트랜지스터(125)가 전형적으로 동일한 도펀트들을 사용하기 때문에, 도시된CMOS 트랜지스터(120)가 바이폴라 트랜지스터(110) 및 인접한 CMOS 트랜지스터(125)와 관련하여 상보적 모양으로 형성될 수 있음을 이해할 것이다.
본 발명을 상세히 설명하였지만, 본 기술 분야의 통상의 지식을 가진 자들은 본 발명의 정신 및 범위를 광범위하게 벗어나는 않고, 다양한 변경들, 치환들 및 수정들을 할 수 있음을 이해해야 한다.
Claims (19)
- 반도체 웨이퍼 기판(semiconductor wafer substrate) 상에 위치된 바이폴라 트랜지스터(bipolar transistor)에 있어서,상기 반도체 웨이퍼 기판에 위치된 콜렉터(collector)와,상기 콜렉터에 위치된 베이스(base)와,상기 베이스 상에 위치되고, 또한 상기 베이스의 적어도 일부와 접촉하며, 그 안에 위치된 낮은 유전 상수 층(low dielectric constant)을 갖는 에미터(emitter)를 포함하는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 바이폴라 트랜지스터에 인접하게 위치된 상보적 금속 산화막 반도체(complementary metal oxide semiconductor; CMOS) 트랜지스터 디바이스를 더 포함하며, 상기 바이폴라 트랜지스터 및 상기 CMOS 트랜지스터 디바이스는 집적 회로(integrated circuit)를 형성하도록 상호연결되는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 낮은 유전 상수 층은 상기 에미터의 반대 측들(opposing sides)에 인접하여 위치되는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 에미터 내에, 또한 상기 낮은 유전 상수 층과 상기 베이스 사이에 위치된 더 높은 유전 상수 층(higher dielectric constant layer)을 더 포함하는, 상기 바이폴라 트랜지스터.
- 제 4 항에 있어서,상기 더 높은 유전 상수 층은 제 1 및 제 2 더 높은 유전 상수 층들을 포함하는, 상기 바이폴라 트랜지스터.
- 제 4 항에 있어서,상기 낮은 유전 상수 층위에 위치된 비정질 실리콘 층(amorphous silicon layer)을 더 포함하는, 상기 바이폴라 트랜지스터.
- 제 4 항에 있어서,상기 더 높은 유전 상수 층은 실리콘 디옥사이드(silicon dioxide)를 포함하고, 상기 낮은 유전 상수 층은 상기 실리콘 디옥사이드의 유전 상수보다 작은 유전 상수를 갖는 재료를 포함하는, 상기 바이폴라 트랜지스터.
- 제 4 항에 있어서,상기 더 높은 유전 상수 층은 약 4 또는 그 보다 더 큰 유전 상수를 갖는 재료를 포함하는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 낮은 유전 상수 층은 약 3.8 로부터 약 2.1까지의 범위의 유전 상수를 갖는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 낮은 유전 상수 층은, 상기 낮은 유전 상수 층이 결핍된 바이폴라 트랜지스터보다 작은 약 20% 로부터 약 30% 까지의 범위에 있는 에미터-베이스 커패시턴스(emitter-base capacitance) 및 상기 낮은 유전 상수 층이 결핍된 바이폴라 트랜지스터보다 작은 약 50%인 에미터-베이스 기생 커패시턴스(emitter-base parasitic capacitance)를 갖는, 바이폴라 트랜지스터를 포함하는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 바이폴라 트랜지스터는 p-형 금속 산화막 반도체(PMOS)에 인접하여 위치되는, 상기 바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 바이폴라 트랜지스터는 n-형 금속 산화막 반도체(NMOS)에 인접하여 위치되는, 상기 바이폴라 트랜지스터.
- 바이폴라 트랜지스터를 제조하는 방법에 있어서,반도체 웨이퍼 기판에 콜렉터를 형성하는 단계와,상기 콜렉터에 베이스를 형성하는 단계와,상기 베이스 상에, 또한 상기 베이스의 적어도 일부와 접촉하여 에미터를 형성하는 단계로서, 상기 에미터는 그 안에 위치된 낮은 유전 상수 층을 갖는, 상기 에미터를 형성하는 단계를 포함하는, 상기 방법.
- 제 13 항에 있어서,상기 바이폴라 트랜지스터에 인접한 상보적 금속 산화막 반도체(CMOS) 트랜지스터 디바이스를 형성하는 단계를 더 포함하며, 상기 바이폴라 트랜지스터 및 상기 CMOS 트랜지스터 디바이스는 집적 회로를 형성하도록 상호연결되는, 상기 방법.
- 제 13 항에 있어서,상기 낮은 유전 상수 층과 상기 베이스 사이의 에미터 안에 제 1 및 제 2 더 높은 유전 상수 층들(first and second higher dielectric constant layers)을 형성하는 단계와, 상기 낮은 유전 상수 층위에 비정질 실리콘 층을 형성하는 단계를 더 포함하는, 상기 방법.
- 제 13 항에 있어서,상기 낮은 유전 상수 층을 형성하는 단계는 약 3.8 로부터 약 2.1까지의 범위의 유전 상수를 갖는 낮은 유전 상수 층을 형성하는 단계를 포함하는, 상기 방법.
- 제 13 항에 있어서,낮은 유전 상수 층을 형성하는 단계는, 상기 낮은 유전 상수 층이 결핍된 바이폴라 트랜지스터보다 작은 약 20% 로부터 약 30% 까지의 범위에 있는 에미터-베이스 커패시턴스 및 상기 낮은 유전 상수 층이 결핍된 바이폴라 트랜지스터보다 작은 약 50%인 에미터-베이스 기생 커패시턴스를 갖는, 바이폴라 트랜지스터를 제공하는 낮은 유전 상수 층을 형성하는 단계를 포함하는, 상기 방법.
- 제 13 항에 있어서,바이폴라 트랜지스터를 형성하는 단계는 p-형 금속 산화막 반도체(PMOS) 트랜지스터에 인접하는 바이폴라 트랜지스터를 형성하는 단계를 포함하는, 상기 방법.
- 제 13 항에 있어서,바이폴라 트랜지스터를 형성하는 단계는 n-형 금속 산화막 반도체 디바이스(NMOS)에 인접하는 바이폴라 트랜지스터를 형성하는 단계를 포함하는, 상기 방법.
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