TW511290B - Method for making a bipolar transistor with a low K material in emitter-base spacer regions - Google Patents
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Description
51129C A7 ________B7 五、發明説明（！ ） 本發明的技術領域 一般而1： ’本發明係關於具有雙極性電晶體的半導體元 件及其相關的製造方法，特別的是，關於在該射極區域具 有一低介電常數（dielectric constant)(K)材料的雙極性電晶 體及其製造方法。 發明背景 積^電路的出現在通信設備的各種類型上產生重大影響 。積體電路已經應用於無線電頻率應用及高速通信網路系 統中。隨著這些通信設備的運算速度的急速增加，就需要 更快速的通信設備。因此，半導體製造工業繼續努力加快 積體電路的整體運算速度。增加積體電路速度的一種途徑 疋減小電晶體的體積。近年來，電晶體的尺寸已從〇·5微米 減小到0.32微米’到〇·25微米，現在其尺寸能達到〇12微米 甚至更小。由於電晶體體積的不斷減小，每次都使得半導 體工業面臨新的挑戰。 挑戰之疋要，肖除寄生電容（parasitic capacitance)。通常 這對通信設備及通信網路系統是十分重要的。在這些通信 設備及網路中經常用到的一種積體電路元件就是雙極性電 晶體。雙極性電晶體利於加快複雜的通信網路系統所需的 運算速度。然而，當元件的體積減小到微米級以下，雙極 性電晶體也會在增大的寄生電容的作用下引起運算速度下 降。例如，在某些情況下，射極·基極間的寄生電容）（Cebp) 可南達射極-基極間總電容（Ceb)的60%，這使得廣泛應用於 咼速通k網路系統中的射極搞合邏輯（Emitter Coupled -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公I)
51129C A7 B7 五、發明説明（2 )
Logic，ECL)電路的運算速度急劇下降。 爲解決這一問題，半導體工業試圖通過生產一種更小的 射極-基極重疊來減小cEBP。然而，這需要更先進及更昂貴 的光刻（photolithographic)工具。此外，在生產過程中，元 件參數的變化會影響產品出產的統一性及產量。另外，非 理想的射極-基極重組合電流使元件性能大大下降。 據此，此項技藝所需的是一種雙極性電晶體及其製造方 法，它可解決先前技藝之雙極性電晶體的相關缺陷。 發明摘要 針對上述先前技藝的不足，本發明提供了 一種位於半導 體晶圓基底上的雙極性電晶體。在一個實例中，該雙極性 電晶體包含一位於半導體晶圓基底上的集極、位於集極上 的基極、及位於基極上並至少部分於基極接觸的射極，其 中射極具有一位於其中的低K層。在實例中，該低K層位於 靠近射極的一側。最好的是，該低K層位於靠近射極相反 的一側。不過，在所有的實例中，該低K層並不會影響雙 極性電晶體的正常功能。實質上低K層可減小傳統雙極性 電晶體射極-基極間的電容量。 因此，在實例中，本發明提供了一種可減小射極-基極間 寄生電容的雙極性電晶體，並由此減小整體電容量使積體 電路運算速度更快。本發明的雙極性電晶體也能容易的並 入現有的互補金屬氧化物半導體（complementary metal oxidesemiconductor)(CMOS)中，而不須附加裝備、開銷或 裝配時間。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
51129C A7 B7 五、發明説明（3 ) 圖式之簡要説明 結合附圖及隨後的細部説明可以清楚地理解本發明。必 須強調的是，根據半導體工業的標準操作，各種功能特點 並不會按比例繪製。實際上，在繪圖時爲解釋清楚，各功 能特點的大小會任意地放大或縮小。現在結合附圖作出下 面的説明參考，其中： 圖1所示的係一個完整的半導體元件，包括一個本發明的 完整的雙極性電晶體，及一個完整的CMOS電晶體； 圖2 A所示的係一個半導體元件，包括一個在製造的最初 階段中本發明的雙極性半導體結構； 圖2B所示的係圖2A部份建立的半導體元件，其上形成了 一附加層； 圖3所示的係該半導體元件中開孔的構成； 圖4所示的係圖3中的半導體元件上射極聚合（poly)的構 成； 圖5所示的係圖4部份完成的半導體元件，經過傳統的及 保角的（conformal)離子增強正矽酸乙酯層（plasma-enhanced tetraethylorthosilicate，PETEOS)沉積處理; 圖6所tf的係局部完整的雙極性電晶體及完整的閘極結 構； 圖7所示的係源區及汲區的深化；以及 圖8所示的係位於集極的基極的構成。 詳細説明 回到圖1，根據本發明的一個實例，部分裝配的半導體元 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A7 B7 五、發明説明（4 件100上覆蓋有雙極性電晶體丨1〇，及傳統的完整的互補金 屬氧化物半導體（CMOS)電晶體120、125。完整的CMOS電 日日組120、125的位置相鄰，並於雙極性電晶體u〇相連。大 量的雙極性電晶體110&CM〇S電晶體12〇、125互連以形成 一積體電路。 完整的雙極性電晶體110包含集極115、基極117及射極 130。射極130包括一個低介電常數層136、一個氧化層 132及弘介負層138。在本發明的較佳實例中，射極13〇包含 有一更同Κ層134。低κ層136比氧化層132、高〖層134及電 介質層138具有更低的電容量，這樣就能有效的降低射極_ 基極間的電容及寄生電容。例如，高尺層134可包含一介電 常數是4或更高的材料，如二氧化矽（Μ%)，低尺層丨％可包 含介電常數低於3,9的材料。低K層136的介電常數最適宜的 範圍大約在3 · 8到2 · 1之間。 這種電容的改善可見下表Ζ，在這裏對傳統的僅由二氧化 矽製成的雙極性半導體的電容量與根據本發明的原理所設 計的同樣尺寸的雙極性電晶體的電容量作一比較。
表I
元件尺寸 Si〇2 K= 4.1-3.9 Low K ] "—--- ^=3.8-2.1 cEB c EBP CHB — C EBP 0.4χ1.2 μπι 4.4fF 1.76fF 3.58fF 0.94AF 0.4χ〇.4 μηι2 1.4fF 0.84fF - ----- Iff ———^ 〇.44fF 射極-基極的隔離包含5·〇奈米厚的TE〇s層及ΐ3·5奈米厚 本纸張尺度適用中國國家標準(CNS) Α4規格(210X 297公梦)
51129C A7 B7 五、發明説明（5 ) K値約爲2的低K材料。 在較大的元件中，如表I中所示，含有低K材料的元件與 不含低K材料的元件相比，CEB改善了約20%，CEBp改善了約 5 0%。在較小的元件中，含有低K材料的元件與不含低K材 料的元件相比，CEB改善了約30%，CEBp改善了約50%。在每 一例中，元件中加入低K材料可大大的改善cEB及cEBP電容 量。這樣，就可實現雙極性電晶體的低電容量。圖1中所示 的元件的製造將更詳細的介紹。 現在來看圖2 A，所示的係圖1中的半導體元件1 〇〇的組成 。在這個特別的説明中，CMOS電晶體槽（tub)2 10及集極槽 11 5形成於半導體晶圓基底之上。出於説明的目的，只畫出 了一個CMOS電晶體槽210。根據元件設計需要，CMOS電 晶體槽210可以掺雜以形成p型金屬氧化物半導體（PMOS) 電晶體或η型金屬氧化物半導體（NMOS)電晶體。一般的， 無論CMOS電晶體槽210是形成PMOS還是NMOS元件，都會 有一個相反的槽在相反的一側與之相鄰，例如，集極槽11 5 位於CMOS電晶體槽210的一側而相反的CMOS電晶體槽則 在另一側。電晶體槽210及集極槽115最好在半導體元件200 的expitaxially-grown層（圖中沒有畫出）上形成。集極槽11 5 可摻雜η型摻雜劑或p型摻雜劑。 圖2Α中還説明了場氧化物220、氧化層230及CMOS門結 構240，這些都可按慣例形成。CMOS門結構240位於CMOS 電晶體槽210之上。高K層250，它的一部分最終在射極130 中形成的高K層134(圖1)，保角沉積在場氧化物220、氧化 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
51129C A7 B7_______ 五、發明説明（6 ) 層23 0及CMOS門結構240之上。在一個實例中，高K層250 是由石夕燒（silane)形成的二氧化碎（Si〇2)層。在另一實例中 ，二氧化矽可以由正矽酸乙酯（TE0S)形成。還有一實例中 ，高K層2 50可同時包含Si02&TE0S。那麼，在這樣的實例 中高K層250就含有第一及第二高K層。當然，高K層250也 可以不只兩層。在較佳實例中，高K層2 50厚度約爲5奈米 ，然而，熟知此項技藝之人士懂得根據設計的需要本發明 可採用各種厚度。正如上面圖1中所提到的，高K層250不 須爲雙極性電晶體11〇(圖1)的工作而提出，但可用在本發 明的任何實例中。 圖2B所示的是圖2A中半導體元件200的局部結構，它有 一個低K層260，它的一部分最終在射極130中形成的高K層 136(圖1)，保角形成於高K層250之上。在較佳實例中低K 層260的厚度約爲135奈米，然而，熟知此項技藝之人士懂 得根據設計的需要本發明可採用各種厚度。低K層260的介 電常數最好要比高K層250低。例如，高K層250可含有介電 常數約爲4或更高的材料，如二氧化矽（Si〇2)，而低K層260 所含有的材料的介電常數應低於3.9。低K層的介電常數最 好界於3·8到2.1之間。一些低K材料的例子包括介電常數約 爲3.6的氟氧化合物（fluorinated oxide)(FSG)的CVD結構， 介電常數約爲2.9的hydrogen silsesquioxane(HSQ)的螺旋結 構。低K材料的其他例子包括有機聚合物如polyarylenes 及 polyarylene-ethers，包括 SiLK(Dow Chemical-Midland, MI)及 FLARE(AlliedSignal-Morristown，NJ)。類似的，其他 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
51129C A7 B7 五、發明説明（7 ) 的介電常數界於2.6到2.8之間的低K材料一般是指有機矽 玻璃（organosilicate glasses)(〇SGs)，它是摻雜碳的二氧化 碎薄膜’包括商業上用的黑金剛石（應用材料-Santa Clara， CA)，珊瑚（NoveUus_ph〇enix，az)及極光（ASM-Ph〇enix， AZ) 〇 圖3，在低K層260保角沉積後，電介質層3丨〇，例如非晶 矽或多晶矽層，它的一部分最終在射極13〇中形成的高〖層 138(圖1)，保角沉積於低κ層260之上。在較佳實例中電介 貝層3 10的厚度約爲6〇奈米，然而，熟知此項技藝之人士懂 得根據設計的需要本發明可採用各種厚度。圖3所示的還有 開孔320的構成。部分完成之半導體元件2〇〇以習知之光致 抗姓劑作出圖案而露出開孔32〇所期望的一部分。半導體元 件200的露出部分經過蝕刻（etch)就形成了例示之開孔 如稍後所述，開孔3 2 0必須向下形成達至集極11 5。需要 提出的是，在實例說明中，開孔32〇有一倒碟狀部分（dished out P〇rti〇n)340。倒碟狀部分34〇是蝕刻劑蝕刻層25〇，26〇 快於層3 10而形成的。在本發明的較佳實例中，蝕刻劑是通 常採用的濕氧化蝕刻。然而，熟知此項技藝之人士懂得蝕 刻的材料及所用的化學蝕刻方法能變更，能從本質上改變 上述的姓刻過程。 接下來是圖4,開孔320形成後，保角的射極聚合層4iq 會以按傳統保角的沉積在電介質層31〇上，包括倒碟狀部分 340。射極多聚層41〇的一部分最終形成了雙極性電晶體 11〇(圖1)的射極130。接下來射極多聚層41〇要進行傳統= I紙張尺度適财家標準(CNS) A4規格(210X297公I)·
51129C A7 B7 五、發明説明（8 射極多聚注入。 圖5所示的係在圖4的基礎上，進行傳統的及保角的等離 子增強的正碎酸乙酯（PETEOS)沉積二層化矽層510後的局 部完整的半導體元件的結構2〇〇。PETEOS-沉積層510位於 射極多聚層4 1 0之上。圖5所示的還有，在光致抗蝕劑層的 傳統沉積及生長過程後，光致抗蝕劑模板520覆在倒碟狀部 分340上。照例光致抗蝕劑模板52〇形成於層23〇、25〇、260 、310、410、510所留出的位置上， 圖6，光致抗蚀劑模板520形成後（圖5)，半導體元件200 要經過傳統之各向異性（anisotropic)的蝕刻，從而形成了如 圖6所示部分完整的雙極性電晶體6 1 5的射極61 〇及完整的 電晶體閘結構620。圖6中所示的還有，射極61〇包括層230 、250、260及310的殘留物。各向異性的蚀刻也會產生層51〇 的殘留物，在圖6中用5 10a表示。 圖6中所TF的运有一個源區630及一個没區640，它們是在 小劑量的注入步驟之後產生的，先前沒有提到或顯示這一 步驟。此外還有一個各向異性的蝕刻形成的隔離層65〇。熟 知此項技藝之人士懂得掺雜在源區630及汲區640中的小劑 量的摻雜劑類型與用來形成CMOS電晶體槽2 1 〇的掺雜劑是 相反的。簡單的説，若CMOS電晶體槽210是PMOS的並且 掺雜的是濃縮的η型掺雜劑’那麼，源區630及没區640將少 量摻雜ρ型摻雜劑。而且，若CMOS電晶體槽210是NM0S電 晶體槽也要採用該反型捧雜的方法。 圖7所示的係通過源/汲注入進一步掺雜後的源區630及 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
裝 訂
線 A7 B7 五、發明説明（9 及區640。如圖所示，射極61〇上的區域覆i 了光致抗蚀劑 並作出圖案，除了射極610上的區域，所有的區域都曝 露出來進行大劑量的注人。㈣所示，大劑量的注入使沒 被隔離層650所覆蓋的源區63〇及汲區64〇變深。熟知此項技 藝之人士懂得與CM0S電晶體槽21〇相鄰的是另一個cm〇s 電晶體槽，如圖1所示。類似的，熟知此項技藝之人士懂得 相鄰的CMOS電晶體槽（圖丨）也覆蓋有光致抗蝕劑71〇。 圖8仍以圖1爲參考，在大劑量注入後，光致抗蝕劑7丨〇( 圖7)移開，新的光致抗蚀劑8丨〇沉積，並作出圖案僅曝露出 钠面所覆盍的部分。露出集極Η 5進行注入步驟，這樣能形 成仏於集極115内的基區117，從而完成雙極性電晶體！1〇 的結構。射極130位於基區之上並部分與基區ι17接觸。在 實例說明中，由於電介質材料132、134、136及138的存在 把導電的射極130從導電的基區Π7分隔開，因此射極no 的外層區形成電容。在所有的沉積步驟中摻雜劑可選自ρ 型或η型；然而用來摻雜集極115的是相反的摻雜劑。然後 移開光致抗蚀劑810留下完整的雙極性電晶體11〇及CMOS 卷晶體12 0 ’ 12 5 ’如圖1所示。熟知此項技藝之人士懂得 CMOS電晶體120可通過與相鄰的CMOS電晶體125互補的 方式來形成，之後形成雙極性電晶體1 10(如圖2-8所示），或 者在另一可選的實例中，由於雙極性電晶體π 0及相鄰的 CMOS電晶體125採用相似的摻雜劑，CMOS電晶體120可通 過雙極性電晶體110及相鄰的CMOS電晶體125互補的方式 來形成。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂
51129C A7 B7 五、發明説明（10 ) 雖然本發明已詳細説明，熟知此項技藝之人士應懂得在 不達背本發明的精神及專利範圍内可以對其在最大範圍内 改變、替換。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 A8 CB88 ---—__™__—______ 、申請專利範圍 1 · 種k於半導體晶圓基底上之雙極性電晶體，包括： 於該半導體晶圓基底中的集極； 一位於該集極上的基極；及 一位於該基極上並且至少與基極部分相連的射極，該 射極内有一低介電常數層。 2·如申請專利範圍第1項之雙極性電晶體，還包括一互補金 屬氧化物半導體（CM0S)電晶體，它與該雙極性電晶體相 鄰，該雙極性電晶體及該CMOS電晶體元件互連形成積 體電路。 3·如申請專利範圍第丨項之雙極性電晶體，其中該低介電常 數層位於靠近該射極的相反一側。 4. 如申請專利範圍第i項之雙極性電晶體，還包括—位於射 極内並界於該低介電常數層及該基區之間的高介電常數 層。 5. 如申請專利範圍第4項之雙極性電晶體，其中該高介電常 數層包含有第一及第二高介電常數層。 6·如申凊專利範圍第4項之雙極性電晶體，還包括—覆在該 低介電常數層之上的非晶矽層。 7·如申請專利範圍第4項之雙極性電晶體，其中該高介電a 數層包含：氧切，以及該低介電常數層包含介 : 低於二氧化矽的材料。 巾裝 8.如申凊專利範圍第4項之雙極性電晶體，纟中該高介電# 數層包含一介電常數約爲4或大於4的材料。 吊 9·如申凊專利範圍第丨項之雙極性電晶體，其中該低介電# (請先閱讀背面之注意事項再填寫本頁) 訂· -線- -14- 51129C 六 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 申請專利範圍 數層的介電常數界於3 · 8到2 · 1之間。 10. 如申請專利範圍第1項之雙極性電晶體，其中該低介電常 數層使雙極性電晶體的射極-基極電容比沒有低介電常 數層的雙極性電晶體的電容約低20%到30%，寄生電容則 約低50%。 11. 如申請專利範圍第1項之雙極性電晶體，其中該雙極性電 晶體相鄰於P型金屬氧化物半導體（PMOS)電晶體。 12. 如申請專利範圍第1項之雙極性電晶體，其中該雙極性電 晶體相鄰於η型金屬氧化物半導體（NMOS)電晶體。 13. —種製造雙極性電晶體之方法，包括： 在半導體晶圓基底中形成一集極； 在集極中形成一基極；及 在基極上形成一射極，並至少與基極部份接觸，射極 具有一低介電常數。 14. 如申請專利範圍第13項之方法，還包括形成一與雙極性 電晶體相鄰的互補金屬氧化物半導體（CMOS)電晶體元 件，該雙極性電晶體及該CMOS電晶體元件互連形成積 體電路。 15. 如申請專利範圍第13項之方法，還包括形成一位於射極 内並界於低介電常數層及基區之間的第一及第二高介電 常數層，及在低介電常數層上形成一非晶矽層。 16. 如申請專利範圍第1 3項之方法，其中形成該低介電常數 層包括所形成的低介電常數層的介電常數界於3.8到2.1 之間。 -15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再 頁i 訂 51129C A8 B8 C8 D8 六、申請專利範圍 (請先閱—1再^本頁) 17. 如申請專利範圍第1 3項之方法，其中形成該低介電常數 層包括低介電常數層的形成使雙極性電晶體的射極-基 極電容比沒有低介電常數層的雙極性電晶體的電容約低 20%到30%，寄生電容則約低50%。 18. 如申請專利範圍第1 3項之方法，其中雙極性電晶體的形 成包括形成的雙極性電晶體相鄰於P型金屬氧化物半導 體（PMOS)電晶體。 19. 如申請專利範圍第1 3項之方法，其中雙極性電晶體的形 成包括形成的雙極性電晶體相鄰於η型金屬氧化物半導 體（NMOS)電晶體。 經濟部智慧財產局員工消費合作社印製 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MK4A | Expiration of patent term of an invention patent |