JP2002076799A - 差動増幅器のオフセット補正装置及びオフセット補正方法 - Google Patents
差動増幅器のオフセット補正装置及びオフセット補正方法Info
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Abstract
(57)【要約】
【課題】 全ての出力信号に対して正確なオフセット補
正を行い、消費電流を低減し得る差動増幅器のオフセッ
ト補正装置及びオフセット補正方法を提供する。 【解決手段】 差動増幅器２０２から、入力電圧に差動
増幅器２０２のオフセット電圧が加えられた出力電圧が
出力されてフィードバックされることでオフセット電圧
がキャパシタ２０４に蓄えられ、その後、入力電圧がキ
ャパシタ２０４に伝達されて、入力電圧からオフセット
電圧を減じた電圧が非反転入力段「＋」に入力されると
ともに、入力電圧からオフセット電圧を減じた電圧に差
動増幅器２０２のオフセット電圧が加えられて、入力電
圧と同一の大きさの出力電圧が出力段２２０から出力さ
れる。
正を行い、消費電流を低減し得る差動増幅器のオフセッ
ト補正装置及びオフセット補正方法を提供する。 【解決手段】 差動増幅器２０２から、入力電圧に差動
増幅器２０２のオフセット電圧が加えられた出力電圧が
出力されてフィードバックされることでオフセット電圧
がキャパシタ２０４に蓄えられ、その後、入力電圧がキ
ャパシタ２０４に伝達されて、入力電圧からオフセット
電圧を減じた電圧が非反転入力段「＋」に入力されると
ともに、入力電圧からオフセット電圧を減じた電圧に差
動増幅器２０２のオフセット電圧が加えられて、入力電
圧と同一の大きさの出力電圧が出力段２２０から出力さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、差動増幅器のオフ
セット補正装置及びオフセット補正方法に関する。
セット補正装置及びオフセット補正方法に関する。
【０００２】
【従来の技術】差動増幅器は電子工学で広く用いられて
いる増幅器であり、差動入力電圧が入力される非反転入
力段と反転入力段を有し、前記差動入力電圧による出力
電圧を発生させる出力段を含む。前記差動増幅器は、多
様な目的の応用分野で非常に幅広く用いられているが、
その応用の一つがバッファである。バッファとして用い
られる差動増幅器は「Voltage Follower」とも言う。前
記バッファにおいて、差動増幅器の非反転入力段には入
力信号が入力され、反転入力段には出力信号がフィード
バックされる。
いる増幅器であり、差動入力電圧が入力される非反転入
力段と反転入力段を有し、前記差動入力電圧による出力
電圧を発生させる出力段を含む。前記差動増幅器は、多
様な目的の応用分野で非常に幅広く用いられているが、
その応用の一つがバッファである。バッファとして用い
られる差動増幅器は「Voltage Follower」とも言う。前
記バッファにおいて、差動増幅器の非反転入力段には入
力信号が入力され、反転入力段には出力信号がフィード
バックされる。
【０００３】図１３は、従来の差動増幅器のオフセット
補正装置を示す図であり、米国特許第６，０４９，２４
６号（AMPLIFIER OFFSET CANCELLATION USING CURRENT
COPIER）に開示されている。図１３の従来の差動増幅器
のオフセット補正装置は、差動増幅器２０の出力段に接
続される電流コピー回路１００を用いてオフセット電流
を検出する。その後、差動入力電圧によって発生する出
力電圧からオフセット電圧を減じることにより、出力電
圧に含まれているオフセット電圧を除去する。
補正装置を示す図であり、米国特許第６，０４９，２４
６号（AMPLIFIER OFFSET CANCELLATION USING CURRENT
COPIER）に開示されている。図１３の従来の差動増幅器
のオフセット補正装置は、差動増幅器２０の出力段に接
続される電流コピー回路１００を用いてオフセット電流
を検出する。その後、差動入力電圧によって発生する出
力電圧からオフセット電圧を減じることにより、出力電
圧に含まれているオフセット電圧を除去する。
【０００４】
【発明が解決しようとする課題】しかし、図１３の従来
の差動増幅器のオフセット補正装置は、オフセット検出
及びオフセット補正のため、差動増幅器２０の出力段に
電流コピー回路１００が備えられている。前記電流コピ
ー回路１００は、オフセット電圧検出を一回行って該オ
フセット電圧を蓄えた後、その後に発生する全ての出力
信号に対して、前記検出したオフセット電圧を用いてオ
フセット補正を行う。従って、差動増幅器２０の入力信
号の大きさが変化すると、出力電圧に含まれているオフ
セット電圧の大きさも変化するが、同一の大きさのオフ
セット電圧を全ての出力信号のオフセット補正に適用す
ると、正確なオフセット補正ができない。また、従来の
差動増幅器のオフセット補正装置は、オフセット電圧の
検出動作及び補正動作で電流源を用いるため、オフセッ
ト検出時及びオフセット補正時に電流を消費する。
の差動増幅器のオフセット補正装置は、オフセット検出
及びオフセット補正のため、差動増幅器２０の出力段に
電流コピー回路１００が備えられている。前記電流コピ
ー回路１００は、オフセット電圧検出を一回行って該オ
フセット電圧を蓄えた後、その後に発生する全ての出力
信号に対して、前記検出したオフセット電圧を用いてオ
フセット補正を行う。従って、差動増幅器２０の入力信
号の大きさが変化すると、出力電圧に含まれているオフ
セット電圧の大きさも変化するが、同一の大きさのオフ
セット電圧を全ての出力信号のオフセット補正に適用す
ると、正確なオフセット補正ができない。また、従来の
差動増幅器のオフセット補正装置は、オフセット電圧の
検出動作及び補正動作で電流源を用いるため、オフセッ
ト検出時及びオフセット補正時に電流を消費する。
【０００５】本発明は、上記のような従来の問題点を解
決するためになされたもので、全ての出力信号に対して
正確なオフセット補正を行い、消費電流を低減し得る差
動増幅器のオフセット補正装置及びオフセット補正方法
を提供することを目的とする。
決するためになされたもので、全ての出力信号に対して
正確なオフセット補正を行い、消費電流を低減し得る差
動増幅器のオフセット補正装置及びオフセット補正方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するため
の本発明に係る差動増幅器のオフセット補正装置は、入
力段、差動増幅器、貯蔵手段、及び第１乃至第３スイッ
チを含んでなる。前記入力段は入力電圧の入力を受ける
ためのものである。前記差動増幅器は、差動入力電圧の
入力を受けるための非反転入力段及び反転入力段を有
し、また、前記差動入力電圧による出力電圧を発生させ
る出力段を有する。前記貯蔵手段は非反転入力段に接続
される。前記第１スイッチは、入力段と前記貯蔵手段と
の間に接続され、第１制御信号によって制御され、前記
入力段と前記貯蔵手段を選択的に接続して前記入力電圧
を前記貯蔵手段に伝達する。前記第２スイッチは、前記
入力段と前記非反転入力段との間に接続され、第２制御
信号によって制御され、前記入力段と前記非反転入力段
を選択的に接続して前記入力電圧を前記非反転入力段に
伝達する。前記第３スイッチは、前記出力段と前記貯蔵
手段との間に接続され、前記第２制御信号によって制御
され、前記出力段と前記貯蔵手段を選択的に接続して前
記出力電圧を前記貯蔵手段に伝達する。
の本発明に係る差動増幅器のオフセット補正装置は、入
力段、差動増幅器、貯蔵手段、及び第１乃至第３スイッ
チを含んでなる。前記入力段は入力電圧の入力を受ける
ためのものである。前記差動増幅器は、差動入力電圧の
入力を受けるための非反転入力段及び反転入力段を有
し、また、前記差動入力電圧による出力電圧を発生させ
る出力段を有する。前記貯蔵手段は非反転入力段に接続
される。前記第１スイッチは、入力段と前記貯蔵手段と
の間に接続され、第１制御信号によって制御され、前記
入力段と前記貯蔵手段を選択的に接続して前記入力電圧
を前記貯蔵手段に伝達する。前記第２スイッチは、前記
入力段と前記非反転入力段との間に接続され、第２制御
信号によって制御され、前記入力段と前記非反転入力段
を選択的に接続して前記入力電圧を前記非反転入力段に
伝達する。前記第３スイッチは、前記出力段と前記貯蔵
手段との間に接続され、前記第２制御信号によって制御
され、前記出力段と前記貯蔵手段を選択的に接続して前
記出力電圧を前記貯蔵手段に伝達する。
【０００７】なお、一つの入力電圧に対するオフセット
検出及び補正が、第１動作区間乃至第４動作区間から構
成される一周期の間に行われ、前記第１動作区間乃至前
記第４動作区間で前記第１制御信号と前記第２制御信号
のそれぞれの論理値は、前記第１動作区間で、前記第１
制御信号がローレベルの論理値を有し、前記第２制御信
号がハイレベルの論理値を有し、前記第２動作区間で、
前記第１制御信号と前記第２制御信号の両方ともローレ
ベルの論理値を有し、前記第３動作区間で、前記第１制
御信号がハイレベルの論理値を有し、前記第２制御信号
がローレベルの論理値を有し、前記第４動作区間で、前
記第１制御信号と前記第２制御信号の両方ともローレベ
ルの論理値を有するものである。
検出及び補正が、第１動作区間乃至第４動作区間から構
成される一周期の間に行われ、前記第１動作区間乃至前
記第４動作区間で前記第１制御信号と前記第２制御信号
のそれぞれの論理値は、前記第１動作区間で、前記第１
制御信号がローレベルの論理値を有し、前記第２制御信
号がハイレベルの論理値を有し、前記第２動作区間で、
前記第１制御信号と前記第２制御信号の両方ともローレ
ベルの論理値を有し、前記第３動作区間で、前記第１制
御信号がハイレベルの論理値を有し、前記第２制御信号
がローレベルの論理値を有し、前記第４動作区間で、前
記第１制御信号と前記第２制御信号の両方ともローレベ
ルの論理値を有するものである。
【０００８】また、本発明に係る差動増幅器のオフセッ
ト補正方法は、下記の通りの段階を含む。まず、本発明
に係る差動増幅器は、入力段、差動増幅器、貯蔵手段、
第１及び第２入力経路、及び第１及び第２フィードバッ
ク経路を含んでなる。前記入力段は、入力電圧の入力を
受けるためのものである。前記差動増幅器は、差動入力
電圧の入力を受けるための非反転入力段と反転入力段を
有し、前記差動入力電圧による出力電圧を発生させる出
力段を有する。前記貯蔵手段は、前記非反転入力段に接
続される。前記第１入力経路は、前記入力段と前記貯蔵
手段との間に選択的に形成されて前記入力電圧を前記貯
蔵手段に伝達する。前記第２入力経路は、前記入力段と
前記非反転入力段との間に選択的に形成されて前記入力
電圧を前記非反転入力段に直接入力する。前記第１フィ
ードバック経路は、前記出力段と前記反転入力段との間
に選択的に形成されて前記出力電圧を前記反転入力段に
伝達する。前記第２フィードバック経路は、前記出力段
と前記貯蔵手段との間に選択的に形成されて前記出力電
圧を前記貯蔵手段に伝達する。
ト補正方法は、下記の通りの段階を含む。まず、本発明
に係る差動増幅器は、入力段、差動増幅器、貯蔵手段、
第１及び第２入力経路、及び第１及び第２フィードバッ
ク経路を含んでなる。前記入力段は、入力電圧の入力を
受けるためのものである。前記差動増幅器は、差動入力
電圧の入力を受けるための非反転入力段と反転入力段を
有し、前記差動入力電圧による出力電圧を発生させる出
力段を有する。前記貯蔵手段は、前記非反転入力段に接
続される。前記第１入力経路は、前記入力段と前記貯蔵
手段との間に選択的に形成されて前記入力電圧を前記貯
蔵手段に伝達する。前記第２入力経路は、前記入力段と
前記非反転入力段との間に選択的に形成されて前記入力
電圧を前記非反転入力段に直接入力する。前記第１フィ
ードバック経路は、前記出力段と前記反転入力段との間
に選択的に形成されて前記出力電圧を前記反転入力段に
伝達する。前記第２フィードバック経路は、前記出力段
と前記貯蔵手段との間に選択的に形成されて前記出力電
圧を前記貯蔵手段に伝達する。
【０００９】そして、前記第２入力経路と第１及び第２
フィードバック経路が形成され、入力電圧に差動増幅器
のオフセット電圧が加えられた出力電圧が出力され、前
記出力電圧と前記入力電圧の電圧差であるオフセット電
圧が貯蔵手段に蓄えられる段階と、前記第１フィードバ
ック経路が形成され、前記出力電圧のレベルがそのまま
保持される段階と、前記第１入力経路と前記第１フィー
ドバック経路が形成され、前記第１入力経路を介して前
記入力電圧が前記貯蔵手段に伝達されて、前記入力電圧
から前記オフセット電圧を減じた電圧が非反転入力段に
入力されるとともに、前記入力電圧から前記オフセット
電圧を減じた電圧に前記差動増幅器の前記オフセット電
圧が加えられて、前記入力電圧と同一の大きさの前記出
力電圧が出力される段階と、前記第１フィードバック経
路が形成され、前記出力電圧の電圧レベルがそのまま保
持される段階と、を含むものである。なお、前記差動増
幅器はバッファである。
フィードバック経路が形成され、入力電圧に差動増幅器
のオフセット電圧が加えられた出力電圧が出力され、前
記出力電圧と前記入力電圧の電圧差であるオフセット電
圧が貯蔵手段に蓄えられる段階と、前記第１フィードバ
ック経路が形成され、前記出力電圧のレベルがそのまま
保持される段階と、前記第１入力経路と前記第１フィー
ドバック経路が形成され、前記第１入力経路を介して前
記入力電圧が前記貯蔵手段に伝達されて、前記入力電圧
から前記オフセット電圧を減じた電圧が非反転入力段に
入力されるとともに、前記入力電圧から前記オフセット
電圧を減じた電圧に前記差動増幅器の前記オフセット電
圧が加えられて、前記入力電圧と同一の大きさの前記出
力電圧が出力される段階と、前記第１フィードバック経
路が形成され、前記出力電圧の電圧レベルがそのまま保
持される段階と、を含むものである。なお、前記差動増
幅器はバッファである。
【００１０】
【発明の実施の形態】以下、本発明に係る差動増幅器の
オフセット補正装置の好適な実施形態を図１〜図１２に
基づいて説明する。まず、図１は、本発明に係る差動増
幅器のオフセット補正装置の第１実施形態を示す回路図
であり、図２〜図５は、図１に示す差動増幅器のオフセ
ット補正装置の等価回路図である。
オフセット補正装置の好適な実施形態を図１〜図１２に
基づいて説明する。まず、図１は、本発明に係る差動増
幅器のオフセット補正装置の第１実施形態を示す回路図
であり、図２〜図５は、図１に示す差動増幅器のオフセ
ット補正装置の等価回路図である。
【００１１】図１に示すように、差動増幅器２０２は、
差動入力電圧の入力を受けるための非反転入力段「＋」
と反転入力段「−」を有し、また、差動入力電圧による
出力電圧ＶOUTを発生させる出力段２２０を有し、ここ
に負荷としてのキャパシタ２２２が接続される。入力段
２１４には入力電圧ＶINが入力される。差動増幅器２０
２の非反転入力段「＋」には、貯蔵手段であるキャパシ
タ２０４が接続される。入力段２１４とキャパシタ２０
４との間には第１スイッチのＮＭＯＳトランジスタ２０
６が接続される。ＮＭＯＳトランジスタ２０６は第１制
御信号の第１クロック信号φ１によって制御され、入力
段２１４とキャパシタ２０４を選択的に接続して、入力
電圧ＶINをキャパシタ２０４に伝達する。入力段２１４
と非反転入力段「＋」との間には、第２スイッチのＮＭ
ＯＳトランジスタ２０８が接続される。ＮＭＯＳトラン
ジスタ２０８は第２制御信号の第２クロック信号φ２に
よって制御され、入力段２１４と非反転入力段「＋」を
選択的に接続して、入力電圧ＶINを非反転入力段「＋」
に直接入力する。出力段２２０とキャパシタ２０４との
間には第３スイッチのＮＭＯＳトランジスタ２１０が接
続される。ＮＭＯＳトランジスタ２１０は第２クロック
信号φ２によって制御され、出力段２２０とキャパシタ
２０４を選択的に接続して、出力電圧ＶOUTをキャパシ
タ２０４にフィードバックする。
差動入力電圧の入力を受けるための非反転入力段「＋」
と反転入力段「−」を有し、また、差動入力電圧による
出力電圧ＶOUTを発生させる出力段２２０を有し、ここ
に負荷としてのキャパシタ２２２が接続される。入力段
２１４には入力電圧ＶINが入力される。差動増幅器２０
２の非反転入力段「＋」には、貯蔵手段であるキャパシ
タ２０４が接続される。入力段２１４とキャパシタ２０
４との間には第１スイッチのＮＭＯＳトランジスタ２０
６が接続される。ＮＭＯＳトランジスタ２０６は第１制
御信号の第１クロック信号φ１によって制御され、入力
段２１４とキャパシタ２０４を選択的に接続して、入力
電圧ＶINをキャパシタ２０４に伝達する。入力段２１４
と非反転入力段「＋」との間には、第２スイッチのＮＭ
ＯＳトランジスタ２０８が接続される。ＮＭＯＳトラン
ジスタ２０８は第２制御信号の第２クロック信号φ２に
よって制御され、入力段２１４と非反転入力段「＋」を
選択的に接続して、入力電圧ＶINを非反転入力段「＋」
に直接入力する。出力段２２０とキャパシタ２０４との
間には第３スイッチのＮＭＯＳトランジスタ２１０が接
続される。ＮＭＯＳトランジスタ２１０は第２クロック
信号φ２によって制御され、出力段２２０とキャパシタ
２０４を選択的に接続して、出力電圧ＶOUTをキャパシ
タ２０４にフィードバックする。
【００１２】図６は、本発明に係る差動増幅器のオフセ
ット補正装置の第１実施形態の動作特性を示すタイミン
グ図及び波形図である。図６（ａ）は入力電圧ＶIN、図
６（ｂ）は第１クロック信号φ１、図６（ｃ）は第２ク
ロック信号φ２、図６（ｄ）は出力電圧ＶOUTをそれぞ
れ示す。図６（ｅ）は出力電圧ＶOUTの波形図である。
本発明に係る差動増幅器のオフセット補正装置の第１実
施形態では、図６（ｂ）、（ｃ）のクロック信号φ１、
φ２の第１〜第４動作区間ｔ１〜ｔ４を一周期として、
オフセット検出及びオフセット補正を行う。本発明に係
る差動増幅器のオフセット補正装置の第１実施形態にお
けるオフセット補正動作を、図１〜図５を参照して説明
する。
ット補正装置の第１実施形態の動作特性を示すタイミン
グ図及び波形図である。図６（ａ）は入力電圧ＶIN、図
６（ｂ）は第１クロック信号φ１、図６（ｃ）は第２ク
ロック信号φ２、図６（ｄ）は出力電圧ＶOUTをそれぞ
れ示す。図６（ｅ）は出力電圧ＶOUTの波形図である。
本発明に係る差動増幅器のオフセット補正装置の第１実
施形態では、図６（ｂ）、（ｃ）のクロック信号φ１、
φ２の第１〜第４動作区間ｔ１〜ｔ４を一周期として、
オフセット検出及びオフセット補正を行う。本発明に係
る差動増幅器のオフセット補正装置の第１実施形態にお
けるオフセット補正動作を、図１〜図５を参照して説明
する。
【００１３】まず、第１動作区間ｔ１では、第１クロッ
ク信号φ１と第２クロック信号φ２はそれぞれローレベ
ルとハイレベルであるので、図１のＮＭＯＳトランジス
タ２０６はターンオフされ、ＮＭＯＳトランジスタ２０
８、２１０はターンオンされる。従って、第１動作区間
ｔ１では、図１の回路を、図２のような等価回路で示す
ことができる。図２に示すように、差動増幅器２０２の
非反転入力段「＋」には入力電圧ＶINが直接入力され
る。差動増幅器２０２の出力電圧ＶOUTはキャパシタ２
０４にフィードバックされる。このときの差動増幅器２
０２の出力電圧Ｖ OUTは、入力電圧ＶINに差動増幅器２
０２のオフセット電圧ΔＶが含まれたＶIN＋ΔＶであ
る。従って、キャパシタ２０４には、入力電圧ＶINと出
力電圧ＶOUTとの電圧差であるオフセット電圧ΔＶが蓄
えられる。
ク信号φ１と第２クロック信号φ２はそれぞれローレベ
ルとハイレベルであるので、図１のＮＭＯＳトランジス
タ２０６はターンオフされ、ＮＭＯＳトランジスタ２０
８、２１０はターンオンされる。従って、第１動作区間
ｔ１では、図１の回路を、図２のような等価回路で示す
ことができる。図２に示すように、差動増幅器２０２の
非反転入力段「＋」には入力電圧ＶINが直接入力され
る。差動増幅器２０２の出力電圧ＶOUTはキャパシタ２
０４にフィードバックされる。このときの差動増幅器２
０２の出力電圧Ｖ OUTは、入力電圧ＶINに差動増幅器２
０２のオフセット電圧ΔＶが含まれたＶIN＋ΔＶであ
る。従って、キャパシタ２０４には、入力電圧ＶINと出
力電圧ＶOUTとの電圧差であるオフセット電圧ΔＶが蓄
えられる。
【００１４】次に、第２動作区間ｔ２では、第１クロッ
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図１の３個のＮＭＯＳトランジスタ２０
６、２０８、２１０は全てターンオフされる。従って、
第２動作区間ｔ２では、図１の回路を図３のような等価
回路で示すことができる。図３に示すように、第２動作
区間ｔ２におけるキャパシタ２０４には、入力電圧ＶIN
と出力電圧ＶOUTが伝達されないので、オフセット電圧
ΔＶがそのまま蓄えられている。
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図１の３個のＮＭＯＳトランジスタ２０
６、２０８、２１０は全てターンオフされる。従って、
第２動作区間ｔ２では、図１の回路を図３のような等価
回路で示すことができる。図３に示すように、第２動作
区間ｔ２におけるキャパシタ２０４には、入力電圧ＶIN
と出力電圧ＶOUTが伝達されないので、オフセット電圧
ΔＶがそのまま蓄えられている。
【００１５】次に、第３動作区間ｔ３では、第１クロッ
ク信号φ１と第２クロック信号φ２はそれぞれハイレベ
ルとローレベルであるので、ＮＭＯＳトランジスタ２０
６はターンオンされ、ＮＭＯＳトランジスタ２０８、２
１０はターンオフされる。従って、第３動作区間ｔ３で
は、図１の回路を図４のような等価回路で示すことがで
きる。図４に示すように、差動増幅器２０２の出力電圧
ＶOUTが反転入力段「−」にフィードバックされる。ま
た、キャパシタ２０４は入力段２１４と接続される。入
力電圧ＶINとキャパシタ２０４に蓄えられているオフセ
ット電圧ΔＶは極性が反対であるので、差動増幅器２０
２の非反転入力段「＋」に入力される非反転入力電圧
は、入力電圧ＶINからオフセット電圧ΔＶを減じたＶIN
−ΔＶである。従って、差動増幅器２０２の出力電圧Ｖ
OUTは、非反転入力電圧に差動増幅器２０２のオフセッ
ト電圧ΔＶが加えられたものであり、第３動作区間ｔ３
における出力電圧ＶOUTは、ＶIN−ΔＶ＋ΔＶ＝ＶINで
ある。即ち、第３動作区間ｔ３における出力電圧ＶOUT
は入力電圧ＶINと同一の大きさであり、これは出力電圧
ＶOUTに含まれた差動増幅器２０２のオフセットが補正
されたことを意味する。
ク信号φ１と第２クロック信号φ２はそれぞれハイレベ
ルとローレベルであるので、ＮＭＯＳトランジスタ２０
６はターンオンされ、ＮＭＯＳトランジスタ２０８、２
１０はターンオフされる。従って、第３動作区間ｔ３で
は、図１の回路を図４のような等価回路で示すことがで
きる。図４に示すように、差動増幅器２０２の出力電圧
ＶOUTが反転入力段「−」にフィードバックされる。ま
た、キャパシタ２０４は入力段２１４と接続される。入
力電圧ＶINとキャパシタ２０４に蓄えられているオフセ
ット電圧ΔＶは極性が反対であるので、差動増幅器２０
２の非反転入力段「＋」に入力される非反転入力電圧
は、入力電圧ＶINからオフセット電圧ΔＶを減じたＶIN
−ΔＶである。従って、差動増幅器２０２の出力電圧Ｖ
OUTは、非反転入力電圧に差動増幅器２０２のオフセッ
ト電圧ΔＶが加えられたものであり、第３動作区間ｔ３
における出力電圧ＶOUTは、ＶIN−ΔＶ＋ΔＶ＝ＶINで
ある。即ち、第３動作区間ｔ３における出力電圧ＶOUT
は入力電圧ＶINと同一の大きさであり、これは出力電圧
ＶOUTに含まれた差動増幅器２０２のオフセットが補正
されたことを意味する。
【００１６】次に、第４動作区間ｔ４では、第１クロッ
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図１の３個のＮＭＯＳトランジスタ２０
６、２０８、２１０は全てターンオフされる。従って、
第４動作区間ｔ４では、図１の回路を図５のような等価
回路で示すことができる。図５に示すように、第４動作
区間ｔ４では、差動増幅器２０２の新しい入力電圧ＶIN
がないので、現在の出力電圧ＶOUTがそのまま保持され
る。その後、継続する第１〜第４動作区間ｔ１〜ｔ４の
間に、新しい入力電圧ＶINに対して、前述したようなオ
フセット検出及びオフセット補正が反復的に行われる。
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図１の３個のＮＭＯＳトランジスタ２０
６、２０８、２１０は全てターンオフされる。従って、
第４動作区間ｔ４では、図１の回路を図５のような等価
回路で示すことができる。図５に示すように、第４動作
区間ｔ４では、差動増幅器２０２の新しい入力電圧ＶIN
がないので、現在の出力電圧ＶOUTがそのまま保持され
る。その後、継続する第１〜第４動作区間ｔ１〜ｔ４の
間に、新しい入力電圧ＶINに対して、前述したようなオ
フセット検出及びオフセット補正が反復的に行われる。
【００１７】このように、本発明に係る差動増幅器のオ
フセット補正装置の第１実施形態は、オフセット検出時
にオフセットが補正されていない出力電圧を先に発生さ
せ、その後、オフセット補正時にオフセットを補正した
出力電圧を発生させる。こうすれば、出力段を予め駆動
させた後、オフセットが補正され、次に、補正された出
力電圧を負荷に伝達しうるので、動作速度を向上させる
ことができる。
フセット補正装置の第１実施形態は、オフセット検出時
にオフセットが補正されていない出力電圧を先に発生さ
せ、その後、オフセット補正時にオフセットを補正した
出力電圧を発生させる。こうすれば、出力段を予め駆動
させた後、オフセットが補正され、次に、補正された出
力電圧を負荷に伝達しうるので、動作速度を向上させる
ことができる。
【００１８】次に、図７は、本発明に係る差動増幅器の
オフセット補正装置の第２実施形態を示す回路図であ
り、図８〜図１１は、図７に示す差動増幅器のオフセッ
ト補正装置の等価回路図である。図７に示すように、差
動増幅器４０２は、差動入力電圧の入力を受けるための
非反転入力段「＋」と反転入力段「−」を有し、また、
差動入力電圧による第１出力電圧Ｖ418を発生させる第
１出力段４１８を有する。入力段４１４には入力電圧Ｖ
INが入力される。第２出力段４２０は第２出力電圧Ｖ
OUTを発生させ、ここに負荷としてのキャパシタ４２２
が接続される。非反転入力段「＋」にはキャパシタ４０
４が接続される。入力段４１４とキャパシタ４０４との
間には第１スイッチのＮＭＯＳトランジスタ４０６が接
続される。ＮＭＯＳトランジスタ４０６は第１制御信号
の第１クロック信号φ１によって制御され、入力段４１
４とキャパシタ４０４を選択的に接続して、入力電圧Ｖ
INをキャパシタ４０４に伝達する。入力段４１４と非反
転入力段「＋」との間には、第２スイッチのＮＭＯＳト
ランジスタ４０８が接続される。ＮＭＯＳトランジスタ
４０８は第２制御信号の第２クロック信号φ２によって
制御され、非反転入力段「＋」と入力段４１４を選択的
に接続して、入力電圧ＶINを非反転入力段「＋」に直接
入力する。第１出力段４１８とキャパシタ４０４との間
には第３スイッチのＮＭＯＳトランジスタ４１０が接続
される。ＮＭＯＳトランジスタ４１０は第２クロック信
号φ２によって制御され、第１出力段４１８とキャパシ
タ４０４を選択的に接続して第１出力電圧Ｖ418をキャ
パシタ４０４にフィードバックする。出力段４１８とキ
ャパシタ４２２との間には第４スイッチのＮＭＯＳトラ
ンジスタ４１２が接続される。ＮＭＯＳトランジスタ４
１２は第１クロック信号φ１によって制御され、第１出
力段４１８とキャパシタ４２２を選択的に接続して、第
１出力電圧Ｖ418から第２出力電圧ＶOUTを発生させる。
オフセット補正装置の第２実施形態を示す回路図であ
り、図８〜図１１は、図７に示す差動増幅器のオフセッ
ト補正装置の等価回路図である。図７に示すように、差
動増幅器４０２は、差動入力電圧の入力を受けるための
非反転入力段「＋」と反転入力段「−」を有し、また、
差動入力電圧による第１出力電圧Ｖ418を発生させる第
１出力段４１８を有する。入力段４１４には入力電圧Ｖ
INが入力される。第２出力段４２０は第２出力電圧Ｖ
OUTを発生させ、ここに負荷としてのキャパシタ４２２
が接続される。非反転入力段「＋」にはキャパシタ４０
４が接続される。入力段４１４とキャパシタ４０４との
間には第１スイッチのＮＭＯＳトランジスタ４０６が接
続される。ＮＭＯＳトランジスタ４０６は第１制御信号
の第１クロック信号φ１によって制御され、入力段４１
４とキャパシタ４０４を選択的に接続して、入力電圧Ｖ
INをキャパシタ４０４に伝達する。入力段４１４と非反
転入力段「＋」との間には、第２スイッチのＮＭＯＳト
ランジスタ４０８が接続される。ＮＭＯＳトランジスタ
４０８は第２制御信号の第２クロック信号φ２によって
制御され、非反転入力段「＋」と入力段４１４を選択的
に接続して、入力電圧ＶINを非反転入力段「＋」に直接
入力する。第１出力段４１８とキャパシタ４０４との間
には第３スイッチのＮＭＯＳトランジスタ４１０が接続
される。ＮＭＯＳトランジスタ４１０は第２クロック信
号φ２によって制御され、第１出力段４１８とキャパシ
タ４０４を選択的に接続して第１出力電圧Ｖ418をキャ
パシタ４０４にフィードバックする。出力段４１８とキ
ャパシタ４２２との間には第４スイッチのＮＭＯＳトラ
ンジスタ４１２が接続される。ＮＭＯＳトランジスタ４
１２は第１クロック信号φ１によって制御され、第１出
力段４１８とキャパシタ４２２を選択的に接続して、第
１出力電圧Ｖ418から第２出力電圧ＶOUTを発生させる。
【００１９】図１２は、本発明に係る差動増幅器のオフ
セット補正装置の第２実施形態の動作特性を示すタイミ
ング図及び波形図である。図１２（ａ）は入力電圧
ＶIN、図１２（ｂ）は第１クロック信号φ１、図１２
（ｃ）は第２クロック信号φ２、図１２（ｄ）は出力電
圧ＶOUTをそれぞれ示す。図１２（ｅ）は出力電圧ＶOUT
の波形図である。本発明に係る差動増幅器のオフセット
補正装置の第２実施形態では、図１２（ａ）、（ｃ）の
クロック信号φ１、φ２の第１〜第４動作区間ｔ１〜ｔ
４を一周期として、オフセット検出及びオフセット補正
を行う。本発明に係る差動増幅器のオフセット補正装置
の第２実施形態におけるオフセット補正動作を、図７〜
図１１を参照して説明する。
セット補正装置の第２実施形態の動作特性を示すタイミ
ング図及び波形図である。図１２（ａ）は入力電圧
ＶIN、図１２（ｂ）は第１クロック信号φ１、図１２
（ｃ）は第２クロック信号φ２、図１２（ｄ）は出力電
圧ＶOUTをそれぞれ示す。図１２（ｅ）は出力電圧ＶOUT
の波形図である。本発明に係る差動増幅器のオフセット
補正装置の第２実施形態では、図１２（ａ）、（ｃ）の
クロック信号φ１、φ２の第１〜第４動作区間ｔ１〜ｔ
４を一周期として、オフセット検出及びオフセット補正
を行う。本発明に係る差動増幅器のオフセット補正装置
の第２実施形態におけるオフセット補正動作を、図７〜
図１１を参照して説明する。
【００２０】まず、第１動作区間ｔ１では、第１クロッ
ク信号φ１と第２クロック信号φ２はそれぞれローレベ
ルとハイレベルであるので、図７のＮＭＯＳトランジス
タ４０６、４１２はターンオフされ、ＮＭＯＳトランジ
スタ４０８、４１０はターンオンされる。従って、第１
動作区間ｔ１では、図７の回路を図８のような等価回路
で示すことができる。図８に示すように、差動増幅器４
０２の非反転入力段「＋」には入力電圧ＶINが直接入力
される。差動増幅器４０２の第１出力電圧Ｖ41 8がキャ
パシタ４０４にフィードバックされる。このときの差動
増幅器４０２の第１出力電圧Ｖ418は、入力電圧ＶINに
差動増幅器４０２のオフセット電圧ΔＶが含まれたＶIN
＋ΔＶである。従って、キャパシタ４０４には、入力電
圧ＶINと第１出力電圧Ｖ418との電圧差であるオフセッ
ト電圧ΔＶが蓄えられる。キャパシタ４２２と接続され
るＮＭＯＳトランジスタ４１２はターンオフされている
ため、第２出力段４２０が開放されてハイインピーダン
ス状態になる。
ク信号φ１と第２クロック信号φ２はそれぞれローレベ
ルとハイレベルであるので、図７のＮＭＯＳトランジス
タ４０６、４１２はターンオフされ、ＮＭＯＳトランジ
スタ４０８、４１０はターンオンされる。従って、第１
動作区間ｔ１では、図７の回路を図８のような等価回路
で示すことができる。図８に示すように、差動増幅器４
０２の非反転入力段「＋」には入力電圧ＶINが直接入力
される。差動増幅器４０２の第１出力電圧Ｖ41 8がキャ
パシタ４０４にフィードバックされる。このときの差動
増幅器４０２の第１出力電圧Ｖ418は、入力電圧ＶINに
差動増幅器４０２のオフセット電圧ΔＶが含まれたＶIN
＋ΔＶである。従って、キャパシタ４０４には、入力電
圧ＶINと第１出力電圧Ｖ418との電圧差であるオフセッ
ト電圧ΔＶが蓄えられる。キャパシタ４２２と接続され
るＮＭＯＳトランジスタ４１２はターンオフされている
ため、第２出力段４２０が開放されてハイインピーダン
ス状態になる。
【００２１】次に、第２動作区間ｔ２では、第１クロッ
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図７の４個のＮＭＯＳトランジスタ４０
６、４０８、４１０、４１２が全てターンオフされる。
従って、第２動作区間ｔ２では、図７の回路を図９のよ
うな等価回路で示すことができる。図９に示すように、
動作区間ｔ２におけるキャパシタ４０４には、入力電圧
ＶINと出力電圧ＶOUTが伝達されないので、オフセット
電圧ΔＶがそのまま蓄えられている。
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図７の４個のＮＭＯＳトランジスタ４０
６、４０８、４１０、４１２が全てターンオフされる。
従って、第２動作区間ｔ２では、図７の回路を図９のよ
うな等価回路で示すことができる。図９に示すように、
動作区間ｔ２におけるキャパシタ４０４には、入力電圧
ＶINと出力電圧ＶOUTが伝達されないので、オフセット
電圧ΔＶがそのまま蓄えられている。
【００２２】次に、第３動作区間ｔ３では、第１クロッ
ク信号φ１と第２クロック信号φ２はそれぞれハイレベ
ルとローレベルであるので、ＮＭＯＳトランジスタ４０
６、４１２はターンオンされ、ＮＭＯＳトランジスタ４
０８、４１０はターンオフされる。従って、第３動作区
間ｔ３では、図７の回路を図１０のような等価回路で示
すことができる。図１０に示すように、差動増幅器４０
２の第１出力電圧Ｖ41 8が反転入力段「−」にフィード
バックされる。また、キャパシタ４０４は入力段４１４
に接続される。入力電圧ＶINとキャパシタ４０４に蓄え
られているオフセット電圧ΔＶは極性が反対であるの
で、差動増幅器４０２の非反転入力電圧は、入力電圧Ｖ
INからオフセット電圧ＶΔを減じたＶIN−ΔＶである。
従って、差動増幅器４０２の第１出力電圧Ｖ418は、非
反転入力電圧に差動増幅器４０２のオフセット電圧ΔＶ
が加えられたものであるので、第３動作区間ｔ３におけ
る第１出力電圧Ｖ418は、ＶIN−ΔＶ＋ΔＶ＝ＶINであ
る。また、第３動作区間ｔ３で、差動増幅器４０２の第
１出力段４１８は第２出力段４２０と接続されるので、
これにより第２出力電圧ＶOUTが発生する。このとき、
第２出力電圧ＶOUTの大きさは入力電圧ＶINと同一であ
る。これは第２出力電圧ＶOUTに含まれた差動増幅器４
０２のオフセットが補正されたことを意味する。
ク信号φ１と第２クロック信号φ２はそれぞれハイレベ
ルとローレベルであるので、ＮＭＯＳトランジスタ４０
６、４１２はターンオンされ、ＮＭＯＳトランジスタ４
０８、４１０はターンオフされる。従って、第３動作区
間ｔ３では、図７の回路を図１０のような等価回路で示
すことができる。図１０に示すように、差動増幅器４０
２の第１出力電圧Ｖ41 8が反転入力段「−」にフィード
バックされる。また、キャパシタ４０４は入力段４１４
に接続される。入力電圧ＶINとキャパシタ４０４に蓄え
られているオフセット電圧ΔＶは極性が反対であるの
で、差動増幅器４０２の非反転入力電圧は、入力電圧Ｖ
INからオフセット電圧ＶΔを減じたＶIN−ΔＶである。
従って、差動増幅器４０２の第１出力電圧Ｖ418は、非
反転入力電圧に差動増幅器４０２のオフセット電圧ΔＶ
が加えられたものであるので、第３動作区間ｔ３におけ
る第１出力電圧Ｖ418は、ＶIN−ΔＶ＋ΔＶ＝ＶINであ
る。また、第３動作区間ｔ３で、差動増幅器４０２の第
１出力段４１８は第２出力段４２０と接続されるので、
これにより第２出力電圧ＶOUTが発生する。このとき、
第２出力電圧ＶOUTの大きさは入力電圧ＶINと同一であ
る。これは第２出力電圧ＶOUTに含まれた差動増幅器４
０２のオフセットが補正されたことを意味する。
【００２３】次に、第４動作区間ｔ４では、第１クロッ
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図７の４個のＮＭＯＳトランジスタ４０
６、４０８、４１０、４１２が全てターンオフされる。
従って、第４動作区間ｔ４では、図７の回路を図１１の
ような等価回路で示すことができる。図１１に示すよう
に、第４動作区間ｔ４では、差動増幅器４０２の新しい
入力電圧ＶINがないので、現在の第１出力電圧Ｖ418が
そのまま保持される。その後、継続する第１〜第４動作
区間ｔ１〜ｔ４の間に、新しい入力電圧ＶINに対して、
前述したようなオフセット検出及びオフセット補正が反
復的に行われる。
ク信号φ１と第２クロック信号φ２の両方ともローレベ
ルであるので、図７の４個のＮＭＯＳトランジスタ４０
６、４０８、４１０、４１２が全てターンオフされる。
従って、第４動作区間ｔ４では、図７の回路を図１１の
ような等価回路で示すことができる。図１１に示すよう
に、第４動作区間ｔ４では、差動増幅器４０２の新しい
入力電圧ＶINがないので、現在の第１出力電圧Ｖ418が
そのまま保持される。その後、継続する第１〜第４動作
区間ｔ１〜ｔ４の間に、新しい入力電圧ＶINに対して、
前述したようなオフセット検出及びオフセット補正が反
復的に行われる。
【００２４】このように、本発明に係る差動増幅器のオ
フセット補正装置の第２実施形態は、第１実施形態とは
異なり、オフセット検出時には出力が発生せず、確実な
レベルの出力電圧ＶOUTのみを負荷に伝達する必要があ
るときに応用することができる。
フセット補正装置の第２実施形態は、第１実施形態とは
異なり、オフセット検出時には出力が発生せず、確実な
レベルの出力電圧ＶOUTのみを負荷に伝達する必要があ
るときに応用することができる。
【００２５】
【発明の効果】以上説明したように、本発明に係る差動
増幅器のオフセット補正装置は、差動増幅器のオフセッ
トを検出して貯蔵手段に蓄えた後、入力電圧からオフセ
ット電圧を減じて差動増幅器に入力することにより、工
程上のミスマッチのために発生するランダムなオフセッ
ト電圧を十分に補正するとともに、電圧が入力するたび
にオフセット電圧を検出してオフセット補正を行うの
で、最適なオフセット補正がなされる。また、オフセッ
ト検出及びオフセット補正のために電流源を用いないの
で、オフセット検出時及びオフセット補正時の消費電流
を低減できる。尚、非反転入力段に貯蔵手段を接続する
だけでオフセット検出とオフセット補正を可能とするの
で、従来の技術と比べると、チップサイズを小さくする
ことができるという効果を奏する。
増幅器のオフセット補正装置は、差動増幅器のオフセッ
トを検出して貯蔵手段に蓄えた後、入力電圧からオフセ
ット電圧を減じて差動増幅器に入力することにより、工
程上のミスマッチのために発生するランダムなオフセッ
ト電圧を十分に補正するとともに、電圧が入力するたび
にオフセット電圧を検出してオフセット補正を行うの
で、最適なオフセット補正がなされる。また、オフセッ
ト検出及びオフセット補正のために電流源を用いないの
で、オフセット検出時及びオフセット補正時の消費電流
を低減できる。尚、非反転入力段に貯蔵手段を接続する
だけでオフセット検出とオフセット補正を可能とするの
で、従来の技術と比べると、チップサイズを小さくする
ことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る差動増幅器のオフセット補正装置
の第１実施形態を示す回路図である。
の第１実施形態を示す回路図である。
【図２】図１に示す差動増幅器のオフセット補正装置の
第１の動作区間における等価回路図である。
第１の動作区間における等価回路図である。
【図３】図１に示す差動増幅器のオフセット補正装置の
第２の動作区間における等価回路図である。
第２の動作区間における等価回路図である。
【図４】図１に示す差動増幅器のオフセット補正装置の
第３の動作区間における等価回路図である。
第３の動作区間における等価回路図である。
【図５】図１に示す差動増幅器のオフセット補正装置の
第４の動作区間における等価回路図である。
第４の動作区間における等価回路図である。
【図６】図１に示す差動増幅器のオフセット補正装置の
動作特性を示すタイミング図及び波形図である。
動作特性を示すタイミング図及び波形図である。
【図７】本発明に係る差動増幅器のオフセット補正装置
の第２実施形態を示す回路図である。
の第２実施形態を示す回路図である。
【図８】図７に示す差動増幅器のオフセット補正装置の
第１の動作区間における等価回路図である。
第１の動作区間における等価回路図である。
【図９】図７に示す差動増幅器のオフセット補正装置の
第２の動作区間における等価回路図である。
第２の動作区間における等価回路図である。
【図１０】図７に示す差動増幅器のオフセット補正装置
の第３の動作区間における等価回路図である。
の第３の動作区間における等価回路図である。
【図１１】図７に示す差動増幅器のオフセット補正装置
の第４の動作区間における等価回路図である。
の第４の動作区間における等価回路図である。
【図１２】図７に示す差動増幅器のオフセット補正装置
の動作特性を示すタイミング図及び波形図である。
の動作特性を示すタイミング図及び波形図である。
【図１３】従来の差動増幅器のオフセット補正装置を示
す回路図である。
す回路図である。
２０２、４０２ 差動増幅器 ２０４、２２２、４０４、４２２ キャパシタ ２０６、２０８、２１０、４０６、４０８、４１０、４
１２ ＮＭＯＳトランジスタ
１２ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 AA45 AA53 CA13 CA36 CA92 FA20 HA10 HA29 HA38 HA39 KA05 MA11 PD01 TA01 TA06 5J091 AA01 AA12 AA45 AA53 CA13 CA36 CA92 FA20 HA10 HA29 HA38 HA39 KA05 MA11 TA01 TA06
Claims (5)
- 【請求項１】 負荷を駆動するための差動増幅器のオフ
セット補正装置において、 入力電圧の入力を受けるための入力段と、 差動入力電圧の入力を受けるための非反転入力段及び反
転入力段を有し、前記差動入力電圧による出力電圧を発
生させる出力段を有する差動増幅器と、 前記非反転入力段に接続される貯蔵手段と、 前記入力段と前記貯蔵手段との間に接続され、第１制御
信号によって制御され、前記入力段と前記貯蔵手段を選
択的に接続して前記入力電圧を前記貯蔵手段に伝達する
第１スイッチと、 前記入力段と前記非反転入力段との間に接続され、第２
制御信号によって制御され、前記入力段と前記非反転入
力段を選択的に接続して前記入力電圧を前記非反転入力
段に伝達する第２スイッチと、 前記出力段と前記貯蔵手段との間に接続され、前記第２
制御信号によって制御され、前記出力段と前記貯蔵手段
を選択的に接続して前記出力電圧を前記貯蔵手段に伝達
する第３スイッチと、を含むことを特徴とする差動増幅
器のオフセット補正装置。 - 【請求項２】 一つの入力電圧に対するオフセット検出
及び補正が、第１動作区間乃至第４動作区間から構成さ
れる一周期の間に行われ、前記第１動作区間乃至前記第
４動作区間で前記第１制御信号と前記第２制御信号のそ
れぞれの論理値は、 前記第１動作区間で、前記第１制御信号がローレベルの
論理値を有し、前記第２制御信号がハイレベルの論理値
を有し、 前記第２動作区間で、前記第１制御信号と前記第２制御
信号の両方ともローレベルの論理値を有し、 前記第３動作区間で、前記第１制御信号がハイレベルの
論理値を有し、前記第２制御信号がローレベルの論理値
を有し、 前記第４動作区間で、前記第１制御信号と前記第２制御
信号の両方ともローレベルの論理値を有することを特徴
とする請求項１記載の差動増幅器のオフセット補正装
置。 - 【請求項３】 前記差動増幅器はバッファであることを
特徴とする請求項１記載の差動増幅器のオフセット補正
装置。 - 【請求項４】 入力電圧の入力を受けるための入力段
と、 差動入力電圧の入力を受けるための非反転入力段と反転
入力段を有し、前記差動入力電圧による出力電圧を発生
させる出力段を有する差動増幅器と、 前記非反転入力段に接続される貯蔵手段と、 前記入力段と前記貯蔵手段との間に選択的に形成されて
前記入力電圧を前記貯蔵手段に伝達するための第１入力
経路と、 前記入力段と前記非反転入力段との間に選択的に形成さ
れて前記入力電圧を前記非反転入力段に直接入力するた
めの第２入力経路と、 前記出力段と前記反転入力段との間に形成されて前記出
力電圧を前記反転入力段に伝達するための第１フィード
バック経路と、 前記出力段と前記貯蔵手段との間に選択的に形成されて
前記出力電圧を前記貯蔵手段に伝達するための第２フィ
ードバック経路と、を含む差動増幅器において、 前記第２入力経路と前記第１及び第２フィードバック経
路が形成され、前記入力電圧に前記差動増幅器のオフセ
ット電圧が加えられた前記出力電圧が出力され、前記出
力電圧と前記入力電圧との電圧差であるオフセット電圧
が前記貯蔵手段に蓄えられる段階と、 前記第１フィードバック経路が形成され、前記出力電圧
のレベルがそのまま保持される段階と、 前記第１入力経路と前記第１フィードバック経路が形成
され、前記第１入力経路を介して前記入力電圧が前記貯
蔵手段に伝達されて、前記入力電圧から前記オフセット
電圧を減じた電圧が前記非反転入力段に入力されるとと
もに、前記入力電圧から前記オフセット電圧を減じた電
圧に前記差動増幅器のオフセット電圧が加えられて、前
記入力電圧と同一の大きさの前記出力電圧が出力される
段階と、 前記第１フィードバック経路が形成され、前記出力電圧
の電圧レベルがそのまま保持される段階と、を含むこと
を特徴とする差動増幅器のオフセット補正方法。 - 【請求項５】前記差動増幅器はバッファであることを特
徴とする請求項４記載の差動増幅器のオフセット補正方
法。
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