JP2002073418A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2002073418A JP2002073418A JP2000255318A JP2000255318A JP2002073418A JP 2002073418 A JP2002073418 A JP 2002073418A JP 2000255318 A JP2000255318 A JP 2000255318A JP 2000255318 A JP2000255318 A JP 2000255318A JP 2002073418 A JP2002073418 A JP 2002073418A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
Abstract
(57)【要約】
【課題】簡単なハードウエア構成を付加することにより
メモリアクセスを許可／禁止可能にする。 【解決手段】ローエンドマイクロプロセッサ１０は、ス
タックポインタ１８と、この内容ＳＰＶを設定値ＡＤＲ
１と比較する比較器１７と、その結果ＣＰを反転するイ
ンバータ１９と、ＣＰＵ１１からのライト要求信号ＷＲ
とインバータ１９の出力が供給されるアンドゲート１６
とを備え、アンドゲート１６の出力が、書込許可／禁止
をスタックの深さで決めることができるメモリ１２のラ
イトイネーブル信号入力端ＷＥに供給される。
メモリアクセスを許可／禁止可能にする。 【解決手段】ローエンドマイクロプロセッサ１０は、ス
タックポインタ１８と、この内容ＳＰＶを設定値ＡＤＲ
１と比較する比較器１７と、その結果ＣＰを反転するイ
ンバータ１９と、ＣＰＵ１１からのライト要求信号ＷＲ
とインバータ１９の出力が供給されるアンドゲート１６
とを備え、アンドゲート１６の出力が、書込許可／禁止
をスタックの深さで決めることができるメモリ１２のラ
イトイネーブル信号入力端ＷＥに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアクセスを
許可／禁止する機能を備えたマイクロプロセッサに関す
る。
許可／禁止する機能を備えたマイクロプロセッサに関す
る。
【０００２】
【従来の技術】携帯電話などの電子機器では、ローエン
ドのマイクロプロセッサが用いられている。例えばウエ
ブサイトから携帯電話にダウンロードしたプログラム
（以下、アプリケーションプログラム）を実行すると、
ユーザが設定したデータが不本意に書き換えられること
もあり得る。ハイエンドのマイクロプロセッサを用いた
場合には、メインプログラム（例えばＯＳ）を特権レベ
ルとして、メモリライトアクセス権や実行命令にレベル
を付けることにより、アプリケーションプログラムによ
るデータ破壊を防止することができる。
ドのマイクロプロセッサが用いられている。例えばウエ
ブサイトから携帯電話にダウンロードしたプログラム
（以下、アプリケーションプログラム）を実行すると、
ユーザが設定したデータが不本意に書き換えられること
もあり得る。ハイエンドのマイクロプロセッサを用いた
場合には、メインプログラム（例えばＯＳ）を特権レベ
ルとして、メモリライトアクセス権や実行命令にレベル
を付けることにより、アプリケーションプログラムによ
るデータ破壊を防止することができる。
【０００３】
【発明が解決しようとする課題】しかし、ローエンドマ
イクロプロセッサをハイエンドマイクロプロセッサに置
き換えると、コスト高になるとともに、開発済のＯＳを
含むソフトウエアを最初から構築し直したり、ハードウ
エアシステムを変更したりする必要がある。また、ＯＳ
の記憶容量が膨大になる。
イクロプロセッサをハイエンドマイクロプロセッサに置
き換えると、コスト高になるとともに、開発済のＯＳを
含むソフトウエアを最初から構築し直したり、ハードウ
エアシステムを変更したりする必要がある。また、ＯＳ
の記憶容量が膨大になる。
【０００４】本発明の目的は、このような問題点に鑑
み、簡単なハードウエア構成を付加することによりメモ
リアクセスを許可／禁止することが可能なマイクロプロ
セッサを提供することにある。
み、簡単なハードウエア構成を付加することによりメモ
リアクセスを許可／禁止することが可能なマイクロプロ
セッサを提供することにある。
【０００５】
【課題を解決するための手段及びその作用効果】本発明
によるマイクロプロセッサでは、スタックポインタと、
該スタックポインタの内容を設定値と比較しその結果に
応じてメモリアクセスを許可／禁止する信号を出力する
アクセス許可／禁止判定回路とを有する。
によるマイクロプロセッサでは、スタックポインタと、
該スタックポインタの内容を設定値と比較しその結果に
応じてメモリアクセスを許可／禁止する信号を出力する
アクセス許可／禁止判定回路とを有する。
【０００６】このマイクロプロセッサによれば、スタッ
クの深さに応じてメモリアクセスが許可又は禁止される
ので、例えば、予め格納されているメインプログラム実
行時にはスタックポインタ値が所定値より小さく、ユー
ザの操作により追加されたアプリケーションプログラム
の実行開始時にはスタックポインタ値が該所定値になる
ようにすることにより、メインプログラム実行時にはユ
ーザがデータをアクセスでき、アプリケーションプログ
ラム実行時にはこのデータをアクセスできないようにす
ることができる。
クの深さに応じてメモリアクセスが許可又は禁止される
ので、例えば、予め格納されているメインプログラム実
行時にはスタックポインタ値が所定値より小さく、ユー
ザの操作により追加されたアプリケーションプログラム
の実行開始時にはスタックポインタ値が該所定値になる
ようにすることにより、メインプログラム実行時にはユ
ーザがデータをアクセスでき、アプリケーションプログ
ラム実行時にはこのデータをアクセスできないようにす
ることができる。
【０００７】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。
施形態を説明する。
【０００９】［第１実施形態］図１は、本発明の第１実
施形態のマイクロプロセッサ１０の概略ブロック図であ
る。
施形態のマイクロプロセッサ１０の概略ブロック図であ
る。
【００１０】マイクロプロセッサ１０はローエンドであ
り、例えば、データバス幅及びアドレスバス幅はそれぞ
れ１６ビット及び３２ビットであって携帯電話に用いら
れる。
り、例えば、データバス幅及びアドレスバス幅はそれぞ
れ１６ビット及び３２ビットであって携帯電話に用いら
れる。
【００１１】ＣＰＵ１１は、演算回路、レジスタファイ
ル及び制御回路を備えて、各種演算及び制御を行なう。
マイクロプロセッサ１０には、ＲＡＭ１２及びＲＡＭ１
３が内蔵されている。ＣＰＵ１１と、ＲＡＭ１２及びＲ
ＡＭ１３との間は、データバス１４及びアドレスバス１
５で接続されている。例えばアドレスＡＤＲの最上位ビ
ットが‘１’のとき、ＲＡＭ１２がイネーブル状態、Ｒ
ＡＭ１３がディセーブル状態になり、これが‘０’のと
き、ＲＡＭ１２がディセーブル状態、ＲＡＭ１３がイネ
ーブル状態になる。
ル及び制御回路を備えて、各種演算及び制御を行なう。
マイクロプロセッサ１０には、ＲＡＭ１２及びＲＡＭ１
３が内蔵されている。ＣＰＵ１１と、ＲＡＭ１２及びＲ
ＡＭ１３との間は、データバス１４及びアドレスバス１
５で接続されている。例えばアドレスＡＤＲの最上位ビ
ットが‘１’のとき、ＲＡＭ１２がイネーブル状態、Ｒ
ＡＭ１３がディセーブル状態になり、これが‘０’のと
き、ＲＡＭ１２がディセーブル状態、ＲＡＭ１３がイネ
ーブル状態になる。
【００１２】ＣＰＵ１１は、ＲＡＭ１２又はＲＡＭ１３
に書き込みを行なう場合、ライト要求信号ＷＲを高レベ
ルにする。ＣＰＵ１１のライト要求信号出力端ＷＲは、
アンドゲート１６の一方の入力端及びＲＡＭ１３のライ
トイネーブル信号入力端ＷＥに接続されている。ＲＡＭ
１２のライトイネーブル信号入力端ＷＥには、アンドゲ
ート１６の出力端が接続されている。
に書き込みを行なう場合、ライト要求信号ＷＲを高レベ
ルにする。ＣＰＵ１１のライト要求信号出力端ＷＲは、
アンドゲート１６の一方の入力端及びＲＡＭ１３のライ
トイネーブル信号入力端ＷＥに接続されている。ＲＡＭ
１２のライトイネーブル信号入力端ＷＥには、アンドゲ
ート１６の出力端が接続されている。
【００１３】ＣＰＵ１１は、プログラムカウンタＰＣ及
びプログラムステータス（レジスタ）ＰＳを備えてい
る。ＣＰＵ１１は、上記レジスタファイル内のレジスタ
としてスタックポインタ１８を備えているが、図１では
便宜上、スタックポインタ１８がＣＰＵ１１の外部に記
載されている（他図も同様）。
びプログラムステータス（レジスタ）ＰＳを備えてい
る。ＣＰＵ１１は、上記レジスタファイル内のレジスタ
としてスタックポインタ１８を備えているが、図１では
便宜上、スタックポインタ１８がＣＰＵ１１の外部に記
載されている（他図も同様）。
【００１４】ＣＰＵ１１は、割込ルーチン又はサブルー
チンを実行する際に、本来の処理の前処理として、スタ
ックポインタ１８の内容ＳＰＶで指定されるスタック領
域１３１のアドレスに、プログラムカウンタＰＣの内容
を格納（退避）し、スタックポインタ１８の内容ＳＰＶ
をインクリメントし、同様に、スタックポインタ１８の
内容ＳＰＶで指定されるスタック領域１３１のアドレス
に、プログラムステータスＰＳの内容を格納し、スタッ
クポインタ１８の内容ＳＰＶをインクリメントする。
チンを実行する際に、本来の処理の前処理として、スタ
ックポインタ１８の内容ＳＰＶで指定されるスタック領
域１３１のアドレスに、プログラムカウンタＰＣの内容
を格納（退避）し、スタックポインタ１８の内容ＳＰＶ
をインクリメントし、同様に、スタックポインタ１８の
内容ＳＰＶで指定されるスタック領域１３１のアドレス
に、プログラムステータスＰＳの内容を格納し、スタッ
クポインタ１８の内容ＳＰＶをインクリメントする。
【００１５】ＣＰＵ１１は、割込ルーチン又はサブルー
チンから元のプログラムに戻る際に、後処理として上記
の場合と逆に、スタックポインタ１８の内容ＳＰＶをデ
クリメントし、スタックポインタ１８の内容ＳＰＶで指
定されるスタック領域１３１のアドレスからデータを読
み出してこれをプログラムステータスＰＳに格納（復
帰）し、同様に、スタックポインタ１８の内容ＳＰＶを
デクリメントし、スタックポインタ１８の内容ＳＰＶで
指定されるスタック領域１３１のアドレスからデータを
読み出してこれをプログラムカウンタＰＣに格納する。
チンから元のプログラムに戻る際に、後処理として上記
の場合と逆に、スタックポインタ１８の内容ＳＰＶをデ
クリメントし、スタックポインタ１８の内容ＳＰＶで指
定されるスタック領域１３１のアドレスからデータを読
み出してこれをプログラムステータスＰＳに格納（復
帰）し、同様に、スタックポインタ１８の内容ＳＰＶを
デクリメントし、スタックポインタ１８の内容ＳＰＶで
指定されるスタック領域１３１のアドレスからデータを
読み出してこれをプログラムカウンタＰＣに格納する。
【００１６】比較器１７は、スタックポインタ値ＳＰＶ
と、予め設定されているアドレス値ＡＤＲ１とを比較
し、ＳＰＶ≧ＡＤＲ１であれば比較結果ＣＰを高レベル
にし、そうでなければ比較結果ＣＰを低レベルにする。
この比較結果ＣＰは、インバータ１９を介してアンドゲ
ート１６の他方の入力端に供給される。
と、予め設定されているアドレス値ＡＤＲ１とを比較
し、ＳＰＶ≧ＡＤＲ１であれば比較結果ＣＰを高レベル
にし、そうでなければ比較結果ＣＰを低レベルにする。
この比較結果ＣＰは、インバータ１９を介してアンドゲ
ート１６の他方の入力端に供給される。
【００１７】ＲＡＭ１２には、ユーザが設定したモード
や電話番号などのデータが書き込まれている。ＲＡＭ１
３は、スタック領域１３１とワークエリアとからなる。
や電話番号などのデータが書き込まれている。ＲＡＭ１
３は、スタック領域１３１とワークエリアとからなる。
【００１８】マイクロプロセッサ１０内の不図示のプロ
グラムメモリには、例えば図２に示すようなプログラム
が格納されている。メインプログラム３０は、初期設定
ルーチン３１と、入力情報に応じた処理を行なう実行制
御プログラム３３とを備えている。サブルーチン３４及
び３５は任意のルーチンで利用可能である。アプリケー
ション設定ルーチン３６は、アプリケーションプログラ
ム３７に対し初期設定を行いこれを実行する。アプリケ
ーションプログラム３７は、例えばウエブサイトからダ
ウンロードされたものである。
グラムメモリには、例えば図２に示すようなプログラム
が格納されている。メインプログラム３０は、初期設定
ルーチン３１と、入力情報に応じた処理を行なう実行制
御プログラム３３とを備えている。サブルーチン３４及
び３５は任意のルーチンで利用可能である。アプリケー
ション設定ルーチン３６は、アプリケーションプログラ
ム３７に対し初期設定を行いこれを実行する。アプリケ
ーションプログラム３７は、例えばウエブサイトからダ
ウンロードされたものである。
【００１９】次に、上記の如く構成された本第１実施形
態の動作を説明する。
態の動作を説明する。
【００２０】図３（Ａ）は、スタックポインタ値ＳＰＶ
の変化を示している。
の変化を示している。
【００２１】ＳＰＶの初期値はＨ８０００＿００００で
ある。ここに、先頭のＨは１６進数であることを示し、
アンダーバー＿は１６ビットの区切りを示している。Ａ
ＤＲ１はＨ８０００＿０００４である。
ある。ここに、先頭のＨは１６進数であることを示し、
アンダーバー＿は１６ビットの区切りを示している。Ａ
ＤＲ１はＨ８０００＿０００４である。
【００２２】例えば、ユーザが携帯電話のキーを操作
し、これにより実行制御プログラム３３でサブルーチン
コール命令ＣＡＬＬ ＡＰＳＥＴが実行されると、アプ
リケーション設定ルーチン３６へ移り、その前処理で上
述のようにスタック領域１３１にプログラムカウンタＰ
Ｃ及びプログラムステータスＰＳの内容が格納されて、
スタックポインタ値ＳＰＶがＨ８０００＿０００２にな
る。アプリケーション設定ルーチン３６の本処理でサブ
ルーチンコール命令ＣＡＬＬ ＡＰＲＩが実行される
と、アプリケーションプログラム３７へ移り、その前処
理で上述のようにスタック領域１３１にプログラムカウ
ンタＰＣ及びプログラムステータスＰＳの内容が格納さ
れて、スタックポインタ値ＳＰＶがＨ８０００＿０００
４になる。
し、これにより実行制御プログラム３３でサブルーチン
コール命令ＣＡＬＬ ＡＰＳＥＴが実行されると、アプ
リケーション設定ルーチン３６へ移り、その前処理で上
述のようにスタック領域１３１にプログラムカウンタＰ
Ｃ及びプログラムステータスＰＳの内容が格納されて、
スタックポインタ値ＳＰＶがＨ８０００＿０００２にな
る。アプリケーション設定ルーチン３６の本処理でサブ
ルーチンコール命令ＣＡＬＬ ＡＰＲＩが実行される
と、アプリケーションプログラム３７へ移り、その前処
理で上述のようにスタック領域１３１にプログラムカウ
ンタＰＣ及びプログラムステータスＰＳの内容が格納さ
れて、スタックポインタ値ＳＰＶがＨ８０００＿０００
４になる。
【００２３】これにより、比較結果ＣＰが図３（Ｂ）に
示す如く高レベルとなり、ライト要求信号ＷＲのレベル
によらずアンドゲート１６の出力が低レベルとなる。し
たがって、アプリケーションプログラム３７においてＲ
ＡＭ１３の内容を書き換えることは可能であるが、ＲＡ
Ｍ１２の内容を書き換えることはできない。これによ
り、ユーザが設定したデータがアプリケーションプログ
ラム３７の実行により不本意に書き換えられるのが防止
される。
示す如く高レベルとなり、ライト要求信号ＷＲのレベル
によらずアンドゲート１６の出力が低レベルとなる。し
たがって、アプリケーションプログラム３７においてＲ
ＡＭ１３の内容を書き換えることは可能であるが、ＲＡ
Ｍ１２の内容を書き換えることはできない。これによ
り、ユーザが設定したデータがアプリケーションプログ
ラム３７の実行により不本意に書き換えられるのが防止
される。
【００２４】アプリケーションプログラム３７の後処理
において、スタック領域１３１に退避されている内容が
ＣＰＵ１１のプログラムステータスＰＳ及びプログラム
カウンタＰＣに復帰されて、スタックポインタ値ＳＰＶ
がＨ８０００＿０００２になり、比較結果ＣＰが低レベ
ルに戻って、ＲＡＭ１２の内容を書き換え可能になる。
アプリケーションプログラム３７の処理が終了し、ＣＡ
ＬＬ ＡＰＲＩの次の命令が実行される。アプリケーシ
ョン設定ルーチン３６の後処理において、上記同様に、
スタック領域１３１に退避されている内容がＣＰＵ１１
のプログラムステータスＰＳ及びプログラムカウンタＰ
Ｃに復帰され、スタックポインタ値ＳＰＶがＨ８０００
＿００００になる。アプリケーション設定ルーチン３６
の処理が終了し、ＣＡＬＬ ＡＰＳＥＴの次の命令が実
行される。
において、スタック領域１３１に退避されている内容が
ＣＰＵ１１のプログラムステータスＰＳ及びプログラム
カウンタＰＣに復帰されて、スタックポインタ値ＳＰＶ
がＨ８０００＿０００２になり、比較結果ＣＰが低レベ
ルに戻って、ＲＡＭ１２の内容を書き換え可能になる。
アプリケーションプログラム３７の処理が終了し、ＣＡ
ＬＬ ＡＰＲＩの次の命令が実行される。アプリケーシ
ョン設定ルーチン３６の後処理において、上記同様に、
スタック領域１３１に退避されている内容がＣＰＵ１１
のプログラムステータスＰＳ及びプログラムカウンタＰ
Ｃに復帰され、スタックポインタ値ＳＰＶがＨ８０００
＿００００になる。アプリケーション設定ルーチン３６
の処理が終了し、ＣＡＬＬ ＡＰＳＥＴの次の命令が実
行される。
【００２５】［第２実施形態］図４は、本発明の第２実
施形態のマイクロプロセッサ１０Ａの概略ブロック図で
ある。
施形態のマイクロプロセッサ１０Ａの概略ブロック図で
ある。
【００２６】ＲＡＭ１２は、アプリケーションプログラ
ムで書き換えが禁止されている領域１２１と、書き換え
が許可されている領域１２２とからなる。アドレスＡＤ
Ｒが書込保護領域１２１のアドレス範囲内であるかどう
かがアドレス範囲判定回路２０で判定され、範囲内であ
ると判定されると、アドレス範囲判定回路２０の出力が
高レベルとなる。この出力は、アンドゲート１６Ａに供
給される。
ムで書き換えが禁止されている領域１２１と、書き換え
が許可されている領域１２２とからなる。アドレスＡＤ
Ｒが書込保護領域１２１のアドレス範囲内であるかどう
かがアドレス範囲判定回路２０で判定され、範囲内であ
ると判定されると、アドレス範囲判定回路２０の出力が
高レベルとなる。この出力は、アンドゲート１６Ａに供
給される。
【００２７】マイクロプロセッサ１０Ａの他の構成は、
上記第１実施形態と同一である。
上記第１実施形態と同一である。
【００２８】本第２実施形態によれば、書込保護領域１
２１がアドレス指定され、かつ、ＳＰＶ≧ＡＤＲ１であ
るとき、書込保護領域１２１への書き込みが禁止され
る。
２１がアドレス指定され、かつ、ＳＰＶ≧ＡＤＲ１であ
るとき、書込保護領域１２１への書き込みが禁止され
る。
【００２９】［第３実施形態］図５は、本発明の第３実
施形態のマイクロプロセッサ１０Ｂの概略ブロック図で
ある。
施形態のマイクロプロセッサ１０Ｂの概略ブロック図で
ある。
【００３０】このマイクロプロセッサ１０Ｂでは、ＣＰ
Ｕ１１のライト要求信号出力端ＷＲとアンドゲート１６
Ａの出力端とがイクスクルーシブオアゲート２１の一方
及び他方の入力端に接続され、イクスクルーシブオアゲ
ート２１の出力端がＣＰＵ１１の割込要求信号入力端Ｉ
ＲＱに接続されている。また、基準値ＡＤＲ１を設定す
るレジスタ２２がマイクロプロセッサ１０Ｂに備えられ
ており、この内容を変えることにより、アプリケーショ
ンプログラムで書込保護領域１２１を書き換え可能にす
ることができる。
Ｕ１１のライト要求信号出力端ＷＲとアンドゲート１６
Ａの出力端とがイクスクルーシブオアゲート２１の一方
及び他方の入力端に接続され、イクスクルーシブオアゲ
ート２１の出力端がＣＰＵ１１の割込要求信号入力端Ｉ
ＲＱに接続されている。また、基準値ＡＤＲ１を設定す
るレジスタ２２がマイクロプロセッサ１０Ｂに備えられ
ており、この内容を変えることにより、アプリケーショ
ンプログラムで書込保護領域１２１を書き換え可能にす
ることができる。
【００３１】他の点は上記第２実施形態と同一である。
【００３２】ＲＡＭ１２及びＲＡＭ１３のライトイネー
ブル信号ＷＥが共に低レベル又は高レベルのときには、
割込要求信号ＩＲＱが低レベルである。ＲＡＭ１３のラ
イトイネーブル信号ＷＥが高レベルでＲＡＭ１２のライ
トイネーブル信号ＷＥが低レベルのときには、割込要求
信号ＩＲＱが高レベルとなり、その遷移の際に、ＣＰＵ
１１に対し割込要求が行なわれる。ＣＰＵ１１はこれに
応答して、例えば携帯電話の表示パネルに、書込保護領
域１２１に対する書き込みがアプリケーションプログラ
ムにより実行されようとしたができなかったために処理
が正常に実行されないことを表示する。ユーザがこの書
き込みを許可したいと判断した場合には、キーを操作し
てレジスタ２２の内容を例えばＨ８０００＿１０００に
変えることにより、書き換え可能にする。
ブル信号ＷＥが共に低レベル又は高レベルのときには、
割込要求信号ＩＲＱが低レベルである。ＲＡＭ１３のラ
イトイネーブル信号ＷＥが高レベルでＲＡＭ１２のライ
トイネーブル信号ＷＥが低レベルのときには、割込要求
信号ＩＲＱが高レベルとなり、その遷移の際に、ＣＰＵ
１１に対し割込要求が行なわれる。ＣＰＵ１１はこれに
応答して、例えば携帯電話の表示パネルに、書込保護領
域１２１に対する書き込みがアプリケーションプログラ
ムにより実行されようとしたができなかったために処理
が正常に実行されないことを表示する。ユーザがこの書
き込みを許可したいと判断した場合には、キーを操作し
てレジスタ２２の内容を例えばＨ８０００＿１０００に
変えることにより、書き換え可能にする。
【００３３】［第４実施形態］図６は、本発明の第４実
施形態のマイクロプロセッサ１０Ｃの概略ブロック図で
ある。
施形態のマイクロプロセッサ１０Ｃの概略ブロック図で
ある。
【００３４】この第４実施形態では、ＲＡＭ１２Ａがマ
イクロプロセッサ１０Ｃに外付けされている。その他の
点は上記第３実施形態と同一である。
イクロプロセッサ１０Ｃに外付けされている。その他の
点は上記第３実施形態と同一である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のマイクロプロセッサの
概略ブロック図である。
概略ブロック図である。
【図２】図１のマイクロプロセッサに格納されているプ
ログラムの概略説明図である。
ログラムの概略説明図である。
【図３】スタックポインタ値ＳＰＶの変化を示す図であ
る。
る。
【図４】本発明の第２実施形態のマイクロプロセッサの
概略ブロック図である。
概略ブロック図である。
【図５】本発明の第３実施形態のマイクロプロセッサの
概略ブロック図である。
概略ブロック図である。
【図６】本発明の第４実施形態のマイクロプロセッサの
概略ブロック図である。
概略ブロック図である。
１０、１０Ａ〜１０Ｄ マイクロプロセッサ １１ ＣＰＵ １２、１２Ａ、１３ ＲＡＭ １２１ 書込保護領域 １２２ 書込許可領域 １３１ スタック領域 １４ データバス １５ アドレスバス １６、１６Ａ アンドゲート １７ 比較器 １８ スタックポインタ １９ インバータ ２０ アドレス範囲判定回路 ２１ イクスクルーシブオアゲート ２２ レジスタ ３０ メインプログラム ３１ 初期設定ルーチン ３２ 状態確認ルーチン ３３ 実行制御プログラム ３４、３５ サブルーチン ３６ アプリケーション設定ルーチン ３７ アプリケーションプログラム ＷＲ ライト要求信号 ＷＥ ライトイネーブル信号 ＡＤＲ アドレス ＤＡＴ データ ＣＰ 比較結果 ＰＣ プログラムカウンタ ＰＳ プログラムステータス ＳＰＶ スタックポインタ値
Claims (5)
- 【請求項１】 スタックポインタと、 該スタックポインタの内容を設定値と比較しその結果に
応じてメモリアクセスを許可／禁止する信号を出力する
アクセス許可／禁止判定回路と、 を有することを特徴とするマイクロプロセッサ。 - 【請求項２】 上記アクセス許可／禁止判定回路は、ア
ドレス値が所定範囲内の値であるときに、上記比較結果
に応じてメモリアクセスを許可／禁止する信号を出力す
ることを特徴とする請求項１記載のマイクロプロセッ
サ。 - 【請求項３】 上記アクセス許可／禁止判定回路は、 上記スタックポインタの内容を設定値と比較する比較回
路と、 該比較回路の比較結果に応じて、ライトイネーブル信号
を有効／無効にすることによりメモリへの書き込みを許
可／禁止する信号を出力する論理回路と、 を有することを特徴とする請求項１記載のマイクロプロ
セッサ。 - 【請求項４】 上記アクセス許可／禁止判定回路は、 上記スタックポインタの内容を設定値と比較する比較回
路と、 該比較回路の比較結果に応じて、リードイネーブル信号
を有効／無効にすることによりメモリからの読み出しを
許可／禁止する信号を出力する論理回路と、 を有することを特徴とする請求項１記載のマイクロプロ
セッサ。 - 【請求項５】 上記メモリアクセス許可／禁止信号が供
給されるメモリをさらに有することを特徴とする請求項
１乃至４のいずれか１つに記載のマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255318A JP4605871B2 (ja) | 2000-08-25 | 2000-08-25 | マイクロプロセッサ |
| US09/791,874 US6647475B2 (en) | 2000-08-25 | 2001-02-26 | Processor capable of enabling/disabling memory access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255318A JP4605871B2 (ja) | 2000-08-25 | 2000-08-25 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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