JP2002057291A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JP2002057291A
JP2002057291A JP2000243765A JP2000243765A JP2002057291A JP 2002057291 A JP2002057291 A JP 2002057291A JP 2000243765 A JP2000243765 A JP 2000243765A JP 2000243765 A JP2000243765 A JP 2000243765A JP 2002057291 A JP2002057291 A JP 2002057291A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
element
layer
capacity
side
provided
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000243765A
Other languages
Japanese (ja)
Other versions
JP3540728B2 (en )
Inventor
Yoshitaka Aoki
Ichiro Mihara
Iwao Tawara
一郎 三原
伊和男 田原
由隆 青木
Original Assignee
Casio Comput Co Ltd
Iep Technologies:Kk
カシオ計算機株式会社
株式会社アイ・イー・ピー・テクノロジーズ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/141Analog devices
    • H01L2924/1423Monolithic Microwave Integrated Circuit [MMIC]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device as well as its manufacturing method where a capacity element is mounted with no increase in a chip area. SOLUTION: A first conductor layer 5, a dielectrics layer 8, and a second conductor layer 10 are laminated on a circuit element formation region DA to form a solid capacity element. Or, the dielectrics layer 8 is provided in the gap between one side and the other side of the first conductor layers 5 so provided as to adjoin each other on a first protective film 4 to form a planar capacity element. The dielectrics layer 8 is provided in the gap between one side and the other side of the first conductor layer 5 and a post 6 so provided as to adjoin each other on the first protective film 4 to form a capacity element. Thus, a capacity element is mounted with no increase in a chip area.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、CSP(Chip Siz BACKGROUND OF THE INVENTION The present invention is, CSP (Chip Siz
e Package)構造の半導体装置およびその製造方法に関する。 e Package) semiconductor device structure and a manufacturing method thereof.

【0002】 [0002]

【従来の技術】近年、チップとパッケージのサイズがほぼ等しくなるCSP構造の半導体装置が知られており、 In recent years, semiconductor devices have been known for CSP structure the size of the chip and the package are substantially equal,
その構造例を図24に示す。 The structure example shown in FIG. 24. この図に示す半導体装置2 The semiconductor device 2 shown in FIG.
0は、保護膜形成、導体層形成、ポスト形成および樹脂封止の各工程からなるパッケージ処理を終えたウエハを個々のチップにダイシングして得られる、所謂ウエハレベルCSPと呼ばれる構造を有している。 0, protective film formation, the conductive layer is formed, obtained by dicing the wafer having been subjected to the package processing consisting of the steps of post forming and resin sealing into individual chips, has a structure in which so-called wafer level CSP there. すなわち、半導体装置20は、ウエハ(半導体基板)1の表面(回路面)側にアルミ電極等からなる複数の接続パッド2を有し、この接続パッド2の上面側には各接続パッド2の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション3が形成される。 That is, the semiconductor device 20, wafer (semiconductor substrate) 1 of the surface (circuit surface) has a plurality of connection pads 2 made of aluminum electrode or the like, center of each connection pad 2 on the upper surface of the connection pad 2 parts so as to expose the passivation 3 is formed of silicon oxide or silicon nitride.

【0003】パッシベーション3の上面側には、各接続パッド2の中央部分が開口するよう保護膜4が形成される。 [0003] upper surface of the passivation 3, protective film 4 so that the central portion of each connection pad 2 is opened is formed. 保護膜4は例えばウエハ1の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。 Protective film 4 in After coating cure the polyimide resin material on the circuit surface side entire surface of the wafer 1, for example, be formed by resist stripping after performing resist patterning and protective film patterning with an etching solution. こうして形成される保護膜4上には、各接続パッド2と後述するポスト(柱状電極)6とを電気的に接続する導体層5が形成される。 Thus on the protective film 4 to be formed, the conductor layer 5 for electrically connecting the post (columnar electrode) 6, which will be described later with each connection pad 2 is formed. 導体層5上の所定箇所には、柱状電極である複数のポスト6が設けられる。 At a predetermined position on the conductor layer 5 has a plurality of posts 6 are columnar electrodes are provided. ポスト6を覆うように、ウエハ1の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜7が形成される。 So as to cover the post 6, the sealing film 7 to the entire circuit surface of the wafer 1 is molded of polyimide or resin material such as epoxy is formed. 封止膜7の上端面は切削研磨され、これにより露出するポスト6の端面6aについては、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理が施される。 The upper end face of the sealing film 7 is cut polished, the end face 6a of the posts 6 exposed by this to remove the oxide film on the surface, there metalized solder printing is performed on.

【0004】 [0004]

【発明が解決しようとする課題】ところで、Bluet THE INVENTION Problems to be Solved by the way, Bluet
oothモジュール等の無線I/Fを具現するトランシーバチップでは、PLL回路やVCO回路あるいはフィルタ回路などのRF機能要素が必須になる。 The transceiver chip embodying the wireless I / F such as ooth modules, RF functional elements such as a PLL circuit and VCO circuit or a filter circuit is required. これらRF These RF
機能要素を具現するには、容量素子(キャパシタ)等の各種受動素子をウエハ1の回路素子形成領域DA(図2 To implement the functional elements, capacitive elements (capacitors) circuit elements forming various passive elements wafer 1, such as area DA (Fig. 2
5参照)に設ける必要がある。 It is necessary to provide the 5 reference).

【0005】しかしながら、回路素子形成領域DAに容量素子を形成しようとすると、必然的にチップ面積の増大を招致してしまう。 However, in order to form a capacitor in the circuit element forming region DA, resulting in Bid inevitably increase in chip area. 上述したCSP構造による半導体装置20において、チップ面積が増大すると、1枚のウエハから個片化されるチップの数が少なくなる上、製造歩留りも悪化する、という問題が生じる。 In the semiconductor device 20 according to the CSP structure described above, the chip area increases, on the number of chips from a single wafer is singulated is reduced, even worse production yield, a problem arises. その為、現状ではRF機能要素を具現する各種受動素子をディスクリート部品としてチップに外付けする形態としているが、 Therefore, in the present situation it is a form for external to the chip various passive elements embodying the RF functional elements as discrete components,
そのような形態ではRFモジュールのダウンサイジング化が難しい、という弊害も派生する。 Difficult downsizing of the RF module in such form, also derived harmful effect.

【0006】そこで本発明は、このような事情に鑑みてなされたもので、チップ面積の増大を招くことなく容量素子を搭載することができる半導体装置および半導体装置の製造方法を提供することを目的としている。 [0006] The present invention has been made in view of such circumstances, it aims to provide a method of manufacturing a semiconductor device and a semiconductor device capable of mounting a capacitor without increasing the chip area It is set to.

【0007】 [0007]

【課題を解決するための手段】上記目的を達成するため、請求項1に記載の半導体装置は、回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成された第1の導体層と、 To achieve the above object, according to an aspect of a semiconductor device according to claim 1 includes a semiconductor substrate on which a circuit element forming region and a plurality of connection pads formed in the circuit element forming region and an insulating film formed in a semiconductor device and a plurality of columnar electrodes connected to the connection pad, a first conductor layer formed on said insulating film,
該第1の導体層上に形成された誘電体層と、該誘電体層上に設けられた第2の導体層を備え、前記第1の導体層と、前記誘電体層および前記第2の導体層と、により容量素子を形成することを特徴とする。 A first dielectric layer formed on the conductive layer of, a second conductor layer provided dielectric layer, wherein the first conductive layer, the dielectric layer and the second and the conductor layer, by and forming a capacitive element.

【0008】請求項2に記載の半導体装置は、回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上で互いに隣接する導体層と、該導体層の一方側と他方側との間隙に形成された誘電体層とを備え、前記隣接する導体層と前記誘電体層により形成された容量素子を備えていることを特徴とする。 [0008] The semiconductor device according to claim 2 is connected to the semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, to the connection pad a semiconductor device comprising a plurality of the columnar electrodes, the that, with the conductor layer adjacent to each other on the insulating film, and a dielectric layer formed in a gap between one side and the other side of the conductor layer, said adjacent wherein the conductive layer to the and a capacitive element formed by a dielectric layer.

【0009】請求項3に記載の半導体装置は、回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上で互いに隣接する導体層、及び、該導体層の各々の上に設けられた板状電極と、少なくとも前記隣接する板状電極の一方側と他方側との間隙に形成された誘電体層を備え、前記隣接する導体層及び板状電極と、前記誘電体層と、により形成された容量素子を備えていることを特徴とする。 [0009] The semiconductor device according to claim 3 is connected to the semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, to the connection pad that a semiconductor device comprising a plurality of the columnar electrodes, wherein the conductive layer adjacent to each other on the insulating film, and a plate-like electrode provided on each of the conductor layers, at least the adjacent plate-shaped electrode on the other hand comprising a dielectric layer formed in the gap between the side and the other side, characterized in that it comprises the the adjacent conductive layer and the plate-shaped electrode, and the dielectric layer, a capacitor formed by the .

【0010】請求項4に記載の半導体装置は、請求項2、3に記載の発明において、前記容量素子の一端および他端に柱状電極が設けられていることを特徴とする。 [0010] The semiconductor device according to claim 4 is the invention according to claim 2, characterized in that it is the columnar electrode is provided on one end and the other end of the capacitive element.

【0011】請求項5に記載の半導体装置は、請求項1 [0011] The semiconductor device according to claim 5, claim 1
乃至3のいずれかに記載の発明において、前記容量素子の周囲を保護膜で覆うことを特徴とする。 To the invention described in any one of 3, characterized in that covering the periphery of the capacitor element with a protective film.

【0012】請求項6に記載の半導体装置は、請求項1 [0012] The semiconductor device according to claim 6, claim 1
乃至3のいずれかに記載の発明において、前記容量素子の一端および他端が前記接続パッドに接続されていることを特徴とする。 To the invention described in any one of 3, one end and the other end of the capacitor element is characterized in that it is connected to the connection pad.

【0013】請求項7に記載の半導体装置は、請求項1 [0013] The semiconductor device according to claim 7, claim 1
乃至3のいずれかに記載の発明において、前記容量素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする。 To the invention described in any one of 3, one end of the capacitive element is connected to the connection pads, wherein the columnar electrodes are provided on the other end.

【0014】請求項8に記載の半導体装置は、請求項1 [0014] The semiconductor device according to claim 8, claim 1
乃至3のいずれかに記載の発明において、前記容量素子を複数備えていることを特徴とする。 To the invention described in any one of 3, characterized in that it comprises a plurality of said capacitive element.

【0015】請求項9に記載の半導体装置は、請求項8 [0015] The semiconductor device according to claim 9, claim 8
に記載の発明において、前記複数の容量素子は、一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され、他端に柱状電極が設けられている構成、及び、一端および他端に柱状電極が設けられている構成のうち、少なくとも2種類の構成を備えていることを特徴とする。 In the invention described in said plurality of capacitive elements is configured to one end and the other end is connected to the connection pads, one end of which is connected to the connection pad, the configuration is columnar electrode is provided on the other end, and of the configuration where the columnar electrodes are provided on one end and the other end, characterized in that it comprises at least two configurations.

【0016】請求項10に記載の半導体装置の製造方法は、回路素子形成領域と複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、 [0016] The method of manufacturing a semiconductor device according to claim 10 includes a semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, the connection pad a plurality of columnar electrodes connected to,
を備える半導体装置の製造方法において、前記半導体基板の回路素子形成領域上に絶縁膜を介して第1の導体層を形成する工程と、前記第1の導体層上に誘電体層を形成するとともに、前記誘電体層上に第2の導体層を設けて前記回路素子形成領域上に積層して容量素子を形成する工程と、を具備することを特徴とする。 The method of manufacturing a semiconductor device comprising the steps of forming a first conductive layer through an insulating film circuit element forming region of the semiconductor substrate, to form a dielectric layer on the first conductive layer , characterized by comprising a step of forming a capacitive element wherein the dielectric layer is provided a second conductor layer laminated on the circuit element formation region.

【0017】請求項11に記載の半導体装置の製造方法は、回路素子形成領域と複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、 [0017] The method of manufacturing a semiconductor device according to claim 11 includes a semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, the connection pad a plurality of columnar electrodes connected to,
を備える半導体装置の製造方法において、前記絶縁膜上に所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層とを形成する工程と、前記導体層の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、を具備することを特徴とする。 The method of manufacturing a semiconductor device comprising the steps of forming a conductive layer of the conductive layer on one side adjacent to each other at a predetermined gap on the insulating film and the other side, one side and the other side of the conductor layer characterized by comprising a step of forming a planar capacitive element to the circuit element forming region gap provided a dielectric layer with.

【0018】請求項12に記載の半導体装置の製造方法は、回路素子形成領域と複数の接続パッドが形成された半導体基板と、該半導体基板の回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、 [0018] The method of manufacturing a semiconductor device according to claim 12 includes a semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region of the semiconductor substrate, a plurality of columnar electrodes connected to the connection pads, the method for manufacturing a semiconductor device comprising a,
前記絶縁膜上に所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層とを形成する工程と、前記隣接する導体層の各々の上に板状電極を形成する工程と、少なくとも前記板状電極の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、を具備することを特徴とする。 Forming a conductive layer of the conductive layer on one side adjacent to each other at a predetermined gap on the insulating film and the other side, forming a plate electrode on each of the adjacent conductive layer , characterized by comprising the steps of: forming a planar capacitive element to at least the plate-like one into the gap between the side and the other side provided with a dielectric layer of the electrode the circuit element forming region.

【0019】請求項13に記載の半導体装置の製造方法は、回路素子形成領域と複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、前記絶縁膜上に、導体層と誘電体層とにより容量素子を形成する工程と、前記複数の接続パッドに接続された、少なくとも1つの柱状電極を形成する工程と、前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、 A method of manufacturing a semiconductor device according to claim 13 includes the steps of preparing a semiconductor wafer substrate having a plurality of chip formation regions having a circuit element forming region and a plurality of connection pads, the circuit element of each chip formation region a step of on-forming region to form an insulating film, on the insulating film, forming a capacitor element by a conductor layer and a dielectric layer, coupled to the plurality of connection pads, at least one of the columnar electrodes forming, and forming a plurality of semiconductor devices by dividing the semiconductor wafer substrate for each of the chip formation region,
を具備することを特徴とする。 Characterized by including the.

【0020】請求項14に記載の半導体装置の製造方法は、請求項13に記載の発明において、前記容量素子形成工程は、前記絶縁膜上で互いに隣接して形成された前記導体層と、該導体層の一方側と他方側との間隙に形成された誘電体層と、により容量素子を形成する工程を備えることを特徴とする。 [0020] The method of manufacturing a semiconductor device according to claim 14 is the invention according to claim 13, wherein the capacitive element forming step, said conductor layer formed adjacent to each other on said insulating film, said a dielectric layer formed in a gap between one side and the other side of the conductor layer, by characterized in that it comprises a step of forming a capacitive element.

【0021】請求項15に記載の半導体装置の製造方法は、請求項10乃至13のいずれかに記載の発明において、前記容量素子形成工程は、容量素子の周囲を保護膜で覆う工程を具備することを特徴とする半導体装置の製造方法。 [0021] The method of manufacturing a semiconductor device according to claim 15 is the invention according to any one of claims 10 to 13, wherein the capacitive element forming step comprises a step of covering the periphery of the capacitor element with a protective layer the method of manufacturing a semiconductor device, characterized in that.

【0022】本発明では、回路素子形成領域上に第1の導体層、誘電体層および第2の導体層とを積層してチップ内部に積層して容量素子を形成するようにしたので、 [0022] In the present invention, the first conductive layer in the circuit element forming region, since by laminating a dielectric layer and the second conductive layer so as to form a capacitor element laminated on the chip,
チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 It is possible to mount the capacitor without increasing the chip area. また、本発明では、回路素子形成領域上で誘電体層を導体層で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 In the present invention, it can be mounted the capacitor without causing since to form a planar capacitive element sandwiching a conductor layer dielectric layer in the circuit element formation region, increase in the chip area become. さらに、本発明では、回路素子形成領域上で誘電体層を導体層および柱状電極で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 Furthermore, in the present invention, since so as to form a planar capacitive element sandwiching a dielectric layer in the circuit element formation region in the conductor layer and the columnar electrode, for mounting the capacitor element without increasing the chip area it becomes possible.

【0023】 [0023]

【発明の実施の形態】以下、図面を参照して本発明の実施の形態について説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention are described with reference to the drawings. (1)第1の実施形態 図1〜図10は、第1の実施形態による半導体装置20 (1) First Embodiment FIGS. 1 to 10 of a semiconductor device according to a first embodiment 20
の構造およびその製造工程を説明する為の断面図である。 It is a sectional view for explaining the structure and the manufacturing process. これらの図において前述した従来例(図24参照) Conventional example described above in the figures (see Fig. 24)
と共通する部分には同一の番号を付し、その説明を省略する。 The same reference numerals are given to common portions and will be omitted. 第1の実施形態による半導体装置20が前述した従来例(図24参照)と相違する点は、下面が接続パッド2に接続される導体層5(以下、第1の導体層5と記す)と上面にポスト6が形成される導体層10(以下、 The point at which the semiconductor device 20 according to the first embodiment is different from the conventional example described above (see FIG. 24), the conductor layer 5 which lower surface is connected to the connection pads 2 (hereinafter, referred to as a first conductive layer 5) and conductive layer 10 the post 6 is formed on the upper surface (hereinafter,
第2の導体層10と記す)との間に誘電体層8を設けて容量素子(キャパシタ)を形成し、その容量素子の周囲を保護膜9(以下、第2の保護膜9)にて覆い、電気的に絶縁させる構造にしたことにある。 Provided dielectric layer 8 to form a capacitive element (capacitor) between the second referred to as a conductor layer 10) at the periphery of the capacitor element protective film 9 (hereinafter, the second protective film 9) covering, electrically lies in the structure to be insulated.

【0024】このような構造によって形成される容量素子は、誘電体層8を形成する誘電体の比誘電率、厚さおよび面積でその容量が決る。 The capacitive element formed by such a structure, the relative dielectric constant of the dielectric to form a dielectric layer 8, its capacity thickness and area determined. 誘電体層8を形成する誘電体としては、例えばチタン酸バリウム、チタン酸タンタル等が用いられる。 The dielectric that forms the dielectric layer 8, for example, barium titanate, tantalum or the like is used. また、回路素子形成領域DA上に積層して形成される容量素子は、各種態様で配置でき、例えば大容量の容量素子を設ける場合には図2(イ)に図示するように誘電体層8の面積を広げる態様とし、また複数の容量素子を設ける場合には図2(ロ)に図示する態様にする。 The capacitor element is stacked on the circuit element forming region DA can be placed in various embodiments, for example, large-capacity dielectric layer as is illustrated in FIG. 2 (b) when providing the capacitor 8 and aspect to widen the area, also in the case of providing a plurality of capacitive elements to embodiment illustrated in FIG. 2 (b).

【0025】次に、図3〜図10を参照して、上記構造による半導体装置20の製造工程について説明する。 Next, with reference to FIGS. 3 to 10, a description will be given of a manufacturing process of the semiconductor device 20 according to the above structure. 第1の実施形態による製造工程では、先ず図3に図示する通り、ウエハ1の回路面側に設けられたアルミ電極等からなる複数の接続パッド2の上面側に、それぞれ各接続パッド2の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション3を形成する。 In the manufacturing process according to the first embodiment, first, as shown in FIG. 3, a plurality of upper surface side of the connection pads 2 made of aluminum electrode or the like provided on the circuit face side of the wafer 1, each center of each connection pad 2 parts so as to expose the, a passivation 3 made of silicon oxide or silicon nitride. この後、パッシベーション3の上面側に各接続パッド2の中央部分が開口するよう保護膜4(以下、第1 Thereafter, the protective film 4 so that the central portion of each connection pad 2 to the upper surface of the passivation 3 is opened (hereinafter, first
の保護膜4と記す)を形成する。 Protective film referred to as 4) is formed of.

【0026】この第1の保護膜4は、例えばウエハ1の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。 [0026] The first protective film 4, for example, the circuit surface side entire polyimide resin material of the wafer 1 after coating is cured, resist stripping after performing resist patterning and protective film patterning with an etching solution It is formed by. 保護膜4は、ポリイミド系樹脂材を塗布してスピンコートする手法の他、スキージを用いる印刷法やノズルからのインク吐出による塗布法を用いることが可能であり、保護膜材料としてもポリイミド系樹脂材に限らず、エポキシ系樹脂材やPBO(ベンザオキシドール系)等を用いても良い。 Protective film 4, other techniques for spin-coating by coating a polyimide-based resin material, it is possible to use a coating method by ink ejection from the printing or nozzle used a squeegee, a polyimide resin as a protective film material is not limited to wood, it may be used such as an epoxy resin or PBO (benzylalkonium oxydol system).

【0027】次に、図4および図5に図示するように、 Next, as illustrated in FIGS. 4 and 5,
保護膜4に形成された開口部を介して露出される接続パッド2上に第1の導体層5を形成する。 Forming a first conductive layer 5 on the connection pad 2 which is exposed through the opening formed in the protective film 4. 第1の導体層5 The first conductive layer 5
は保護膜4の全面にUBMスパッタ処理等によりUBM UBM by UBM sputtering process or the like on the entire surface of the protective film 4
層(図示略)を堆積し、この後、導体層用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。 Depositing a layer (not shown), thereafter, allowed to photoresist coating curing the conductor layer, after performing patterning with an opening of a predetermined shape by photolithography, subjected to electroplating in the opening portion by the resist It is formed by. 第1の導体層5を形成する手法としては、 As a method of forming a first conductive layer 5,
これ以外に無電解メッキ方法を用いることもできる。 It can also be used an electroless plating method besides. 配線材料としては、良好な導電特性を備える銅、アルミおよび金あるいはこれらの合金を用いる。 As the wiring material, copper with good conductive properties, using aluminum and gold or an alloy thereof.

【0028】第1の導体層5を形成した後には、第1の導体層5上の所定箇所に誘電体層8を形成する。 [0028] After forming the first conductive layer 5, a dielectric layer 8 at a predetermined position on the first conductive layer 5. 誘電体層8は、例えばレジストでパターン形成した後、誘電体材料をスパッタリングで所定厚まで堆積させて層成する。 Dielectric layer 8, for example, by patterning a resist, to SoNaru by depositing a dielectric material to a predetermined thickness by sputtering. そして、誘電体層8を形成した後には、図6に図示するように、誘電体層8を他層と電気的に絶縁させると共に、第2の導体層10が設けられる部分や、ダイシングカットされる部分を開口するよう第2の保護膜9を形成する。 Then, after forming the dielectric layer 8, as shown in FIG. 6, the insulating the dielectric layer 8 to the other layers and electrically, parts or the second conductor layer 10 is provided, is diced the portion that forms the second protective film 9 to open. 第2の保護膜9は、前述した第1の保護膜4と同様、例えばウエハ1の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。 The second protective film 9, a first similar to the protective film 4, for example, after the circuit surface side entire surface of the wafer 1 is coated to cure the polyimide resin, resist patterning and protective film using an etching solution described above It is formed by resist stripping after subjected to patterning.

【0029】次いで、第2の保護膜9が形成されると、 [0029] Then, the second protective film 9 is formed,
図7に図示するように、第2の保護膜9に形成された開口部を介して露出される第1の導体層5と電気的に接続する一方、誘電体層8の上面側に電気的に接続する第2 As shown in FIG. 7, while connecting the first electrically conductive layer 5 exposed through the opening formed in the second protective film 9, electrically on the upper surface of the dielectric layer 8 the second is connected to the 2
の導体層10を形成する。 Forming a conductive layer 10 of. 第2の導体層10は、前述した第1の導体層5と同様、レジストでパターン形成した後に電解メッキを施すことで形成される。 The second conductive layer 10, similarly to the first conductive layer 5 described above, is formed by performing electrolytic plating after resist pattern formation. 第2の導体層10を形成した後は、図8に図示するように、各導体層10上の所定箇所にポスト6を設ける。 After forming the second conductive layer 10, as shown in FIG. 8, provided post 6 at a predetermined position on the conductor layers 10.

【0030】ポスト6は、例えば100〜150μm程度の厚さでポスト形成用のフォトレジストを塗布硬化させた上、第2の導体層10の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。 The posts 6, for example on the photoresist posts formed was coated and cured at a thickness of about 100-150 .mu.m, to form an opening exposing a predetermined portion of the second conductor layer 10, in the opening It is formed by applying electrolytic plating. ポスト6を形成する手法としては、これ以外に無電解メッキ方法やスタッドバンプ法を用いることもできる。 As a method of forming a post 6 can be used electroless plating method or the stud bump method other than this. ポスト材料は、良好な導電特性を備える銅、ハンダ、金あるいはニッケル等を用いる。 Post material, copper, solder, gold or nickel or the like having good conductivity characteristics. なお、ポスト形成材料としてはんだを用いる場合は、この後リフロー処理を施す事により球状の電極を形成することも出来る。 In the case of using the solder as a post formation material, it is also possible to form a spherical electrode by performing reflow processing steps. また、はんだを用いてポスト6を形成する場合には、上記の他に印刷法を用いることもできる。 In the case of forming the post 6 with solder, it is also possible to use a printing method in addition to the above.

【0031】こうして、図8に図示した構造が形成された後は、図9に図示するように、ポスト6を覆うように、ウエハ1の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜7を形成する。 [0031] Thus, after the structure shown is formed in FIG. 8, as shown in FIG. 9, so as to cover the posts 6, the entire circuit surface of the wafer 1 is molded of polyimide or resin material such as epoxy Te to form a sealing film 7. 封止膜7は、環境変化に対応する信頼性を確保する上で、好ましくは上述した第1の保護膜4や第2の保護膜9と主成分が実質的に同一な樹脂材とする。 Sealing film 7, in order to ensure the reliability corresponding to environmental changes, preferably the main component and the first protective layer 4 and the second protective film 9 described above is substantially the same resin material. なお、封止膜7を形成する手法としては、上記モールド法の他に、印刷法、浸漬法、スピンコート法、ダイコート法を用いることもできる。 As the method for forming the sealing film 7 can in addition to the above molding method, printing method, dipping method, spin coating method, also be used die coating.

【0032】ポスト6の樹脂封止後には、図10に示すように、封止膜7の上端面を切削研磨してポスト6の端面6aを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。 [0032] After the resin encapsulation of the post 6, as shown in FIG. 10, by cutting and polishing the upper surface of the sealing film 7 to expose the end face 6a of the posts 6, remove the oxide film on the surface, there subjected to a metallization process of solder printing and the like. この後、予め定められたカットラインCLに沿ってダイシングを施してウエハ1をチップに個片化する。 Thereafter, singulating the wafer 1 into chips subjected to dicing along the cut line CL predetermined. これにより、図1に図示した構造の半導体装置20が生成される。 Thus, the semiconductor device 20 of the illustrated structure 1 is produced.

【0033】さて、このような構造を有する半導体装置20では、第1の導体層5、誘電体層8および第2の導体層10とを積層して立体的に容量素子を形成しているので、第2の導体層再配線10およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI) [0033] Now, in the semiconductor device 20 having such a structure, the first conductive layer 5, since the form sterically capacitive element by laminating the conductor layer 10 of the dielectric layer 8 and the second , an integrated circuit in various forms a capacitor according to a second arrangement of the conductive layer rewiring 10 and post 6 (LSI)
に接続し得る。 It may be connected to. その具体例を、図11〜図14を参照して説明する。 A specific example will be described with reference to FIGS. 11 to 14. これらの図は、半導体装置20における第2の導体層10およびポスト6の配置態様に応じた容量素子の接続形態と、それに対応する等価回路を図示している。 These figures illustrate the connection of the capacitor element according to a second arrangement of the conductor layer 10 and the posts 6 in the semiconductor device 20, an equivalent circuit corresponding thereto.

【0034】図11は第1の導体層5、誘電体層8および第2の導体層10を積層してなる容量素子の一端および他端を外部に引出さず、接続パッド2−2,2−3を介してウエハ1に接続する形態を図示している。 FIG. 11 is not drawn to one end and the other end of the capacitive element formed by stacking a first conductive layer 5, the dielectric layer 8 and the second conductive layer 10 to the external connection pads 2-2,2 It illustrates a mode of connection to the wafer 1 through -3. 図12 Figure 12
はウエハ1と接続する接続パッド2−1,2−2に容量素子の一端を接続し、他端を端子T1,T2に接続する形態を図示している。 It illustrates an embodiment which connects the one end of the capacitor element to the connection pads 21 and 22 to be connected to the wafer 1, to connect the other end to the terminals T1, T2. 図13は並列的に設けた両容量素子の一端を接続パッド2−2に接続し、各他端を端子T Figure 13 connects one end of both capacitive element provided in parallel to the connection pads 2-2, the other ends terminals T
2,T3にそれぞれ接続する形態を図示している。 It illustrates a mode of connection respectively to 2, T3. 図1 Figure 1
4はウエハ1に接続する各接続パッド2−1〜2−3の内、接続パッド2−2に容量素子の一端を接続し、他端を端子T2に接続する形態を図示している。 4 among the connecting pads 2-1 to 2-3 are connected to the wafer 1, to connect one end of the capacitor element to the connection pads 2-2 illustrates an embodiment for connecting the other end to the terminal T2.

【0035】以上のように、第1の実施形態によれば、 [0035] As described above, according to the first embodiment,
回路素子形成領域DA上に第1の導体層5、誘電体層8 The first conductive layer 5 on the circuit element forming region DA, a dielectric layer 8
および第2の導体層10とを積層して立体的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 And since the second as by laminating a conductor layer 10 to form a sterically capacitive element, it is possible to mount the capacitor without increasing the chip area. また、回路素子形成領域DA上に複数の容量素子を設ける場合に、図11〜図14に示した容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Further, in the case of providing a plurality of capacitive elements on the circuit element forming region DA, it may be various forms of capacitive element shown in FIGS. 11 to 14 are provided in a mixed manner it is needless to say.

【0036】すなわち、第1の実施形態によれば、第2 [0036] That is, according to the first embodiment, the second
の導体層10およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI)に接続し得るので、チップ面積のダウンサイジング化は勿論、Blue Since the capacitor in accordance with the arrangement of the conductor layer 10 and the posts 6 in various forms may be connected to an integrated circuit (LSI), downsizing of the chip area, of course, Blue
toothモジュールに適用した場合には従来、必要とされていた外付け容量素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。 Conventionally when applied to a tooth module, because it incorporates a external capacitor has been required, it can also contribute to downsizing of the module.

【0037】なお、上述した第1の実施形態では、誘電体層8を単層としたが、これに限らず誘電体層8と第2 [0037] In the first embodiment described above, the dielectric layer 8 has a single layer, a dielectric layer 8 is not limited to this second
の導体層10とを交互に積み重ねた複層構造にて複数の容量素子を形成しても良い。 And the conductor layer 10 of the may be formed a plurality of capacitive elements in multilayer structure stacked alternately. その場合、交互に積み重ねた複数の第2の導体層10のパターンにより複数の容量素子を並列接続したり、直列接続することができる。 In that case, or in parallel connection a plurality of capacitive elements by the plurality of second pattern of conductive layer 10 alternately stacked, can be connected in series. また、第1の実施形態では、説明の簡略化を図る為、単に第1の導体層5、誘電体層8および第2の導体層10とを積層した容量素子としたが、実際にはその容量素子が他の導体層に与える影響、すなわち、浮遊容量や寄生容量を抑えるために、例えば、導体層5または導体層10 In the first embodiment, in order to simplify the description, only the first conductive layer 5, although the capacitive element formed by laminating a conductor layer 10 of the dielectric layer 8 and the second, in practice the effects of capacitive element has on the other conductor layers, i.e., in order to suppress stray capacitance and parasitic capacitance, for example, the conductor layer 5 or the conductor layer 10
と同一平面の近傍位置に、導体層5または導体層10と同じ材料よりなる、グランド層を設ける態様としても良い。 And in the vicinity of the flush, made of the same material as that of the conductor layer 5 or the conductor layer 10 may be as an aspect of providing a ground layer. さらに、第1の実施形態では、誘電体層8を設けて容量素子を形成するようにしたが、これに替えて、例えば第2の保護膜9に誘電体材料を混入させて誘電体層8 Furthermore, in the first embodiment, it was to form a capacitor by providing a dielectric layer 8, instead of this, for example by mixing a dielectric material in the second protective layer 9 dielectric layer 8
を兼ねるようにしても良い。 It may also serve as the.

【0038】(2)第2の実施形態 図15〜図18は、第2の実施形態による半導体装置2 [0038] (2) Second Embodiment FIG. 15 to FIG. 18, the semiconductor device according to a second embodiment 2
0の構造およびその製造工程を説明する為の断面図である。 0 is a sectional view for explaining the structure and manufacturing process of. これらの図において上述した第1の実施形態(図1 First embodiment described above in the drawings (Fig. 1
参照)と共通する部分には同一の番号を付し、その説明を省略する。 The same reference numerals are given to common parts and reference), and a description thereof will be omitted. 上述した第1の実施形態では、第1の導体層5、誘電体層8および第2の導体層10とを積層して立体的に容量素子を形成したのに対し、第2の実施形態では図15に図示するように、第1の保護膜4上で互いに隣接するよう配置された導体層5の一方側と他方側との間隙に誘電体層8を形成する。 In the first embodiment described above, the first conductive layer 5, whereas the formation of the three-dimensional capacitive element by laminating the conductor layer 10 of the dielectric layer 8 and the second, in the second embodiment as shown in FIG. 15, a dielectric layer 8 in a gap between one side and the other side of the arranged conductive layer 5 as adjacent to each other on the first protective film 4. つまり、誘電体層8を導体層5で挟み込んで平面的に容量素子を形成する構造としている。 That is, a structure forming a planar capacitive elements sandwich the dielectric layer 8 with a conductor layer 5.

【0039】上記構造により形成される容量素子は、第1の実施形態と同様、誘電体層8を形成する誘電体の比誘電率、厚さおよび面積でその容量が決る。 The capacitive elements formed by the above structure, as in the first embodiment, the relative dielectric constant of the dielectric to form a dielectric layer 8, its capacity thickness and area determined. 誘電体層8 Dielectric layer 8
を形成する誘電体としては、例えばチタン酸バリウム、 The dielectric forming the, for example, barium titanate,
チタン酸タンタル等が用いられる。 Titanate tantalum or the like is used. また、こうして回路素子形成領域DA上に平面的に形成される容量素子は、 The capacitor is dimensionally formed on the circuit element forming region DA thus,
各種態様で配置でき、例えば大容量の容量素子を設ける場合には図16(イ)に図示する態様に、また複数の容量素子を設ける場合には図16(ロ)に図示する態様にする。 It can be deployed in various embodiments, for example embodiments in the case of providing the capacitor of large capacity shown in FIG. 16 (b), also in the case of providing a plurality of capacitive elements to embodiment illustrated in FIG. 16 (b).

【0040】次に、図17〜図18を参照して、第2の実施形態による半導体装置20の製造工程について説明する。 Next, with reference to FIGS. 17 to 18, a description will be given of a manufacturing process of the semiconductor device 20 according to the second embodiment. 第2の実施形態による製造工程が上述した第1の実施形態と異なる点は、第1の保護膜4上で互いに隣接するよう配置された導体層5の一方側と他方側との間隙に誘電体層8を形成した後に第2の保護膜9を設けることにある。 The difference from the first embodiment manufacturing process according to the second embodiment described above, the dielectric in the gap between one side and the other side of the arranged conductive layer 5 as adjacent to each other on the first protective film 4 after forming the body layer 8 is in the provision of the second protective film 9. すなわち、第2の実施形態による製造工程では、第1の実施形態と同様、ウエハ1の回路面側に設けられたアルミ電極等からなる複数の接続パッド2の上面側に、それぞれ各接続パッド2の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション3を形成した後、このパッシベーション3 That is, in the manufacturing process according to the second embodiment, as in the first embodiment, a plurality of upper surface side of the connection pads 2 made of aluminum electrode or the like provided on the circuit face side of the wafer 1, each connected pad 2 of to expose the central portion, after forming the passivation 3 made of silicon oxide or silicon nitride, the passivation 3
の上面側に各接続パッド2の中央部分が開口するよう第1の保護膜4を形成する。 The central portion of each connection pad 2 to the upper surface side of forming the first protective film 4 so as to open.

【0041】第1の保護膜4を形成したら、図17に図示するように、第1の保護膜4に形成された開口部を介して露出される接続パッド2上に導体層5を形成する。 [0041] After forming the first protective film 4, as shown in FIG. 17, to form the conductive layer 5 on the connection pad 2 which is exposed through the opening formed in the first protective film 4 .
導体層5は保護膜4の全面にUBMスパッタ処理等によりUBM層(図示略)を堆積し、この後、導体層用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、 Conductor layer 5 UBM layer (not shown) is deposited by UBM sputtering process or the like on the entire surface of the protective film 4, thereafter, allowed to photoresist coating curing the conductor layer, the patterning having an opening of a predetermined shape by a photolithography technique after applying,
レジストによって開口された部分に電解メッキを施すことで形成される。 It is formed by applying electroless plating to the opening portion by the resist. この際、第1の保護膜4上の所定位置には誘電体層8を設けるための開口部(間隙)が形成される。 At this time, the predetermined position on the first protective film 4 opening for providing the dielectric layer 8 (gap) is formed.

【0042】導体層5を形成した後には、図17に示すように、第1の保護膜4上に設けられた開口部(間隙) [0042] After forming the conductor layer 5, as shown in FIG. 17, an opening provided in the first protective film 4 (gaps)
に誘電体層8を形成する。 To form the dielectric layer 8. 誘電体層8は、例えばレジストでパターン形成した後、誘電体材料をスパッタリングで所定厚まで堆積させて層成する。 Dielectric layer 8, for example, by patterning a resist, to SoNaru by depositing a dielectric material to a predetermined thickness by sputtering. そして、誘電体層8 Then, dielectric layer 8
を形成した後には、図18に図示するように、誘電体層8を電気的に絶縁すべく第2の保護膜9を形成し、続いて第2の保護膜9に形成された開口部を介して露出される導体層5と電気的に接続するポスト6を設ける。 After forming the can, as shown in FIG. 18, the second protective film 9 is formed so as to electrically insulate the dielectric layer 8, followed by openings formed in the second protective film 9 the post 6 is connected thereto in conductive layer 5 and the electrically exposed through provided.

【0043】この後、ポスト6を覆うように、ウエハ1 [0043] As this after, covering the post 6, the wafer 1
の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜7を形成する。 The entire circuit surface to form a sealing film 7 is molded by a resin material such as polyimide or epoxy. 封止膜7を形成した後は、封止膜7の上端面を切削研磨してポスト6の端面6aを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。 After the formation of the sealing film 7, by cutting and polishing the upper surface of the sealing film 7 to expose the end face 6a of the posts 6, remove the oxide film on the surface, there subjected to metallization processing solder printing. 次いで、予め定められたカットラインに沿ってダイシングを施してウエハ1をチップに個片化することによって、図15に図示した構造の半導体装置20が得られる。 By then singulating the wafer 1 into chips subjected to dicing along the cut line a predetermined semiconductor device 20 having the structure shown in FIG. 15 is obtained.

【0044】このような構造を有する半導体装置20では、誘電体層8を導体層5で挟み込んで平面的に容量素子を形成しているので、導体層5およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LS [0044] In the semiconductor device 20 having such a structure, since the form a planar capacitive elements sandwich the dielectric layer 8 with a conductor layer 5, depending on the arrangement of the conductor layer 5 and the post 6 volumes the elements in various forms integrated circuits (LS
I)に接続し得る。 It may be connected to I). その具体例を、図19〜図21を参照して説明する。 A specific example will be described with reference to FIGS. 19 to 21. これらの図は、半導体装置20における導体層5およびポスト6の配置態様に応じた容量素子の接続形態と、それに対応する等価回路を図示している。 These figures illustrate the connection of the capacitive element in accordance with the arrangement of the conductor layer 5 and the posts 6 in the semiconductor device 20, an equivalent circuit corresponding thereto.

【0045】図19は誘電体層8を導体層5で挟み込んで形成した容量素子の一端および他端をウエハ1に接続させずに外部へ引出す形態、つまり、予備的に用いる容量素子をチップ搭載した形態を図示している。 [0045] Figure 19 is a form draw one end and the other end of the capacitive element formed by sandwiching a dielectric layer 8 with a conductor layer 5 to the outside without connected to the wafer 1, i.e., the capacitor element used preliminarily chip mounting It illustrates the form. 図20は容量素子の一端および他端を外部に引出さず、直接的に接続パッド2−1,2−2を介してウエハ1に接続する形態を図示している。 Figure 20 is not drawn to one end and the other end of the capacitive element to the outside, are shown in the form of connecting to the wafer 1 through a direct connection pads 2-1 and 2-2. 図21はウエハ1と接続する接続パッド2−1,2−2に容量素子を並列接続する形態、 Embodiment Figure 21 is connected in parallel a capacitor to the connection pads 21 and 22 to be connected to the wafer 1,
つまり、補助的に用いる容量素子をチップ搭載した形態を図示している。 In other words, the capacitor element used adjunctively illustrates an embodiment in which the chip-mounting.

【0046】以上のように、第2の実施形態によれば、 [0046] As described above, according to the second embodiment,
回路素子形成領域DA上で誘電体層8を導体層5で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。 Since the dielectric layer 8 on the circuit element forming region DA so as to form a planar capacitive element sandwiching a conductor layer 5, it is possible to mount the capacitor without increasing the chip area. また、第2の実施形態によれば、平面的に容量素子を形成するから、立体的に容量素子を形成する第1の実施形態よりもプロセスの簡略化を図ることもできる。 Further, according to the second embodiment, since to form a planar capacitive element, it is also possible to simplify the process than in the first embodiment to form a sterically capacitive element. また、回路素子形成領域DA上に複数の容量素子を設ける場合に、図19〜図21に示した容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Further, in the case of providing a plurality of capacitive elements on the circuit element forming region DA, it may be various forms of capacitive element shown in FIGS. 19 to 21 are provided in a mixed manner it is needless to say.

【0047】すなわち、第2の実施形態では、導体層5 [0047] That is, in the second embodiment, the conductor layer 5
およびポスト6の配置態様に応じて容量素子を様々な形態で集積回路(LSI)に接続し得るので、チップ面積のダウンサイジング化は勿論、Bluetoothモジュールに適用した場合には従来、必要とされていた外付け容量素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。 And so depending on the arrangement of the posts 6 a capacitor in various forms may be connected to an integrated circuit (LSI), downsizing of the chip area, of course, conventional in the case of applying to the Bluetooth module, it is required because I can built external capacitance element, it can also contribute to downsizing of the module.

【0048】なお、第2の実施形態では、説明の簡略化を図る為、単に誘電体層8を第1の導体層5で挟み込んだ容量素子としたが、実際にはその容量素子が他の導体層に与える影響、すなわち、浮遊容量や寄生容量を抑えるために、例えば、導体層5と同一平面の近傍位置に、 [0048] In the second embodiment, in order to simplify the explanation, just it has been a sandwiched capacitive element dielectric layer 8 in the first conductive layer 5, in practice the capacitance element is other effect on the conductor layer, i.e., in order to suppress stray capacitance and parasitic capacitance, for example, in the vicinity of the conductor layer 5 and the same plane,
導体層5と同じ材料よりなる、グランド層を設ける態様としても良い。 Made of the same material as that of the conductor layer 5 may be aspects of providing a ground layer.

【0049】(3)第3の実施形態 次に、図22を参照して第3の実施形態について説明する。 [0049] (3) Third Embodiment Next, a third embodiment will be described with reference to FIG. 22. 図22は、第3の実施形態による半導体装置20の構造を示す断面図であり、この図において上述した第2 Figure 22 is a sectional view showing a structure of a semiconductor device 20 according to the third embodiment, the second described above in FIG.
の実施形態(図15参照)と共通する部分には同一の番号を付し、その説明を省略する。 The parts common to the embodiment (see FIG. 15) are denoted by the same numerals, and their description will be omitted.

【0050】上述した第2の実施形態では、誘電体層8 [0050] In the second embodiment described above, the dielectric layer 8
を第1の導体層5で挟み込んで平面的に容量素子を形成したのに対し、第3の実施形態では図22に図示するように、第1の保護膜4上で互いに隣接するよう配置された第1の導体層5およびポスト6の一方側と他方側との間隙に誘電体層8を形成する。 The contrast was formed first sandwiching by planarly capacitor element by a conductor layer 5, as in the third embodiment illustrated in FIG. 22, are arranged adjacent to each other on the first protective film 4 the gap between the one side and the other side of the first conductive layer 5 and a post 6 forms a dielectric layer 8. つまり、誘電体層8を第1の導体層5およびポスト6で挟み込んで平面的に容量素子を形成するようになっている。 In other words, so as to form a planar capacitive element sandwiching a dielectric layer 8 in the first conductive layer 5 and a post 6. この場合、誘電体層8を挟み込むポスト6は、角柱状もしくは平面視直方形をなす板状に形成する。 In this case, the post 6 sandwiching the dielectric layer 8 is formed in a plate shape that forms a prismatic or plan view rectangular shape. なお、誘電体層8を板状のポスト6のみで挟み込むようにしてもよい。 It is also possible to sandwich the dielectric layer 8 only a plate-shaped posts 6.

【0051】上述した構造にて形成される容量素子は、 The capacitive element formed by the above-described structure,
第2の実施形態と同様、誘電体層8を形成する誘電体の比誘電率、厚さおよび面積でその容量が決り、誘電体層8を形成する誘電体としては例えばチタン酸バリウム、 As in the second embodiment, the relative dielectric constant of the dielectric forming the dielectric layer 8, determines its capacity thickness and area, for example, barium titanate as a dielectric for forming the dielectric layer 8,
チタン酸タンタル等が用いられる。 Titanate tantalum or the like is used. こうして平面的に形成される容量素子は、誘電体層8を挟み込むポスト6の形状に応じて各種態様でチップ上に配置できる。 Thus capacitor is planar formed may be disposed on the chip in various modes depending on the shape of the post 6 sandwiching the dielectric layer 8. 例えば、ポスト6を平面視直方形をなす板状に形成した場合には図23(イ)に図示する態様で容量素子をチップ上に配置することになる。 For example, a capacitor in a manner shown in FIG. 23 (b) in the case of forming the posts 6 in a plate shape forming the plan view rectangular shape to be placed on the chip.

【0052】また、図23(ロ)に図示するように、板状のポスト6をチップ周縁に敷設する態様にすることも可能であり、このようにすることで誘電体層8の面積をより大きくすることができるため、大容量の容量素子を形成し得る。 [0052] Further, as shown in FIG. 23 (b), it is also possible to aspects of laying a plate-like post 6 to the chip periphery, more the area of ​​the dielectric layer 8 by such it is possible to increase, to form a capacitor of large capacity. このような構造を有する半導体装置20では、誘電体層8を導体層5およびポスト6で挟み込んで平面的に容量素子を形成しているので、図示は省略したが、前記第2の実施形態と同様に、容量素子を様々な形態で集積回路(LSI)に接続し得る。 In the semiconductor device 20 having such a structure, since the form a planar capacitive elements sandwich the dielectric layer 8 with a conductor layer 5 and the posts 6, although not shown, with the second embodiment Similarly, it may be connected to the integrated circuit (LSI) a capacitor in various forms. また、回路素子形成領域DA上に複数の容量素子を設ける場合に、これらの各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Further, in the case of providing a plurality of capacitive elements on the circuit element forming region DA, that these various forms may also be provided in a mixed manner it is needless to say.

【0053】以上のように、第3の実施形態によれば、 [0053] As described above, according to the third embodiment,
回路素子形成領域DA上で誘電体層8を第1の導体層5 The dielectric layer 8 on the circuit element forming region DA first conductive layer 5
およびポスト6で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく、 And since so as to form a planar capacitive elements through insertion at the post 6, without increasing the chip area,
前記第2の実施形態の場合より大きな容量素子を搭載することが可能になる。 It is possible to mount a large capacitance element than in the second embodiment. なお、上述した各実施形態に基づき、回路素子形成領域DA上に複数の容量素子を設ける場合に、各実施形態における容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。 Incidentally, on the basis of the above-described embodiments, the case of providing a plurality of capacitive elements on the circuit element forming region DA, the various forms of the capacitor in each embodiment may also be provided in a mixed manner refers until no.

【0054】 [0054]

【発明の効果】請求項1および請求項10に記載の発明によれば、回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成された第1の導体層と該第1の導体層上に形成された誘電体層と該誘電体層上に設けられた第2の導体層とにより形成された容量素子を備えて、回路素子形成領域上に積層して容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を形成し、搭載することができる。 Effects of the Invention According to the invention described in claims 1 and 10, a semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region the semiconductor device having a plurality of columnar electrodes, the connected to the connection pads, the first conductive layer and the first dielectric layer formed on the conductive layer and the formed on the insulating film a second capacitive element formed by a conductor layer provided on the dielectric layer, since to form the capacitor element laminated on the circuit element formation region, causing an increase in chip area without forming a capacitor, it can be mounted. 請求項2および請求項11に記載の発明によれば、回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上で互いに隣接する導体層と該導体層の一方側と他方側との間隙に形成された誘電体層とにより形成された容量素子を備えて、回路素子形成領域上に平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく、簡単な製造工程で、容量素子を形成し、搭載することができる。 According to the invention described in claims 2 and 11, a semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, to the connection pad in a semiconductor device and a plurality of columnar electrodes connected, formed by said dielectric layer formed in a gap between one side and the other side of the conductor layer and the conductor layer adjacent to each other on the insulating film It comprises a capacitive element, since in order to form a planar capacitive elements in the circuit element forming region, without increasing the chip area, a simple manufacturing process, to form a capacitor, be mounted it can. 請求項3および請求項12に記載の発明によれば、回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上で互いに隣接する導体層、及び、該導体層の各々の上に設けられた板状電極と、少なくとも前記隣接板状電極の一方側と他方側との間隙に形成された誘電体層とにより容量素子を形成するようにしたので、チップ面積の増大を招くことなく、大容量の容量素子を形成し、搭載することができる。 According to the invention described in claims 3 and 12, a semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, to the connection pad in a semiconductor device and a plurality of columnar electrodes connected, the insulated conductor layer which are adjacent to each other on the membrane, and a plate-like electrode provided on each of the conductor layers, at least the adjacent plate-shaped electrode while the a side and the other side of the dielectric layer formed in the gap since so as to form a capacitor element, without increasing the chip area, to form a capacitor having a large capacity, can be mounted it can. 請求項4〜9に記載の発明によれば、回路素子形成領域上に絶縁膜を介して設けられる容量素子を、回路素子形成領域の集積回路に対して様々な形態で接続し得るので、チップ面積の縮小、及びモジュール面積の縮小をを行うことができる。 According to the invention described in claim 4 to 9, the capacitor element provided over the insulating film on the circuit element forming region, since it can be connected in a variety of forms with respect to the integrated circuits of the circuit element formation region, a chip reduction of area, and a reduction in the module area can be performed. 請求項13〜15に記載の発明によれば、回路素子形成領域と複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板の回路素子形成領域上に、絶縁膜を介して、導体層と誘電体層による容量素子を形成し、前記複数の接続パッドに接続された、少なくとも1つの柱状電極を形成した後、チップ形成領域に分断して複数のチップを形成するようにしたので、回路素子形成領域上に、絶縁膜を介して容量素子を搭載した複数のチップを、まとめて形成することができる。 According to the invention described in claim 13 to 15, the circuit element forming region of a semiconductor wafer substrate having a plurality of chip formation regions having a circuit element forming region and a plurality of connection pads, via an insulating film, and the conductive layer forming a capacitor according to the dielectric layer, connected to said plurality of connection pads, after forming at least one of the columnar electrodes, since to form a plurality of chips by cutting the chip formation region, the circuit elements on the formation region, a plurality of chips mounted capacitive element through the insulating film can be collectively formed.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】第1の実施形態による半導体装置20の構造を示す断面図である。 1 is a sectional view showing a structure of a semiconductor device 20 according to the first embodiment.

【図2】容量素子に配置形態を説明するための平面図である。 2 is a plan view for explaining an arrangement of a capacitive element.

【図3】第1の実施形態による半導体装置の製造工程を説明する為の断面図である。 3 is a sectional view for explaining a manufacturing process of a semiconductor device according to the first embodiment.

【図4】図3に続く半導体装置の製造工程を説明する為の断面図である。 Is a cross-sectional view for the manufacturing process will be described of the semiconductor device continued from FIG. 3. FIG.

【図5】図4に続く半導体装置の製造工程を説明する為の断面図である。 5 is a cross-sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.

【図6】図5に続く半導体装置の製造工程を説明する為の断面図である。 6 is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.

【図7】図6に続く半導体装置の製造工程を説明する為の断面図である。 7 is a cross-sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.

【図8】図8に続く半導体装置の製造工程を説明する為の断面図である。 8 is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.

【図9】図9に続く半導体装置の製造工程を説明する為の断面図である。 9 is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG.

【図10】図9に続く半導体装置の製造工程を説明する為の断面図であり、個片化された半導体装置20の完成状態を示すものである。 [Figure 10] is a sectional view for explaining a manufacturing process of the semiconductor device continued from FIG. 9 shows a completed state of the singulated semiconductor device 20.

【図11】容量素子の接続態様を説明するための図である。 11 is a diagram for explaining the connection mode of the capacitive element.

【図12】容量素子の接続態様を説明するための図である。 12 is a diagram for explaining the connection mode of the capacitive element.

【図13】容量素子の接続態様を説明するための図である。 13 is a diagram for explaining the connection mode of the capacitive element.

【図14】容量素子の接続態様を説明するための図である。 14 is a diagram for explaining the connection mode of the capacitive element.

【図15】第2の実施形態による半導体装置20の構造を示す断面図である。 15 is a sectional view showing a structure of a semiconductor device 20 according to the second embodiment.

【図16】容量素子に配置形態を説明するための平面図である。 16 is a plan view for explaining an arrangement of a capacitive element.

【図17】第1の実施形態による半導体装置の製造工程を説明する為の断面図である。 17 is a cross-sectional view for explaining a manufacturing process of a semiconductor device according to the first embodiment.

【図18】図17に続く半導体装置の製造工程を説明する為の断面図である。 18 is a cross-sectional view for the manufacturing process will be described of the semiconductor device continued from FIG. 17.

【図19】容量素子の接続態様を説明するための図である。 19 is a diagram for explaining the connection mode of the capacitive element.

【図20】容量素子の接続態様を説明するための図である。 20 is a diagram for explaining the connection mode of the capacitive element.

【図21】容量素子の接続態様を説明するための図である。 21 is a diagram for explaining the connection mode of the capacitive element.

【図22】第3の実施形態による半導体装置20の構造を示す断面図である。 22 is a cross-sectional view showing a structure of a semiconductor device 20 according to the third embodiment.

【図23】容量素子に配置形態を説明するための平面図である。 23 is a plan view for explaining an arrangement of a capacitive element.

【図24】従来例による半導体装置20の構造を示す断面図である。 24 is a cross-sectional view showing a structure of a semiconductor device 20 according to the prior art.

【図25】ウエハ1の回路素子形成領域DAを示す平面図である。 25 is a plan view showing a circuit element forming region DA of the wafer 1.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 ウエハ(半導体基板) 2 接続パッド 3 パッシベーション 4 保護膜 5 第1の導電層 6 ポスト(柱状電極) 7 封止膜 8 誘電体層 9 保護膜 10 第2の導電層 20 半導体装置 1 wafer (semiconductor substrate) 2 connecting pads 3 passivation 4 protective film 5 first conductive layer 6 posts (columnar electrode) 7 sealing film 8 dielectric layer 9 protective layer 10 and the second conductive layer 20 semiconductor device

フロントページの続き (72)発明者 三原 一郎 東京都八王子市東浅川町550番地の1 株 式会社アイ・イー・ピー・テクノロジーズ 内 (72)発明者 青木 由隆 東京都羽村市栄町3丁目2番1号 カシオ 計算機株式会社羽村技術センター内 Fターム(参考) 5E082 AB03 BB10 FG03 FG26 FG27 FG42 KK01 5F038 AC05 AC17 BE07 EZ14 EZ15 Of the front page Continued (72) inventor Mihara per share formula of Hachioji, Tokyo Higashiasakawa-cho address 550 Ichiro company Ai E. P. within Technologies (72) inventor Yutaka Aoki Tokyo Hamura Sakae 3-chome No. 2 1 No. Casio computer Co., Ltd. Hamura technology Center in the F-term (reference) 5E082 AB03 BB10 FG03 FG26 FG27 FG42 KK01 5F038 AC05 AC17 BE07 EZ14 EZ15

Claims (15)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極とを備える半導体装置において、 前記絶縁膜上に形成された第1の導体層と、該第1の導体層上に形成された誘電体層と、該誘電体層上に設けられた第2の導体層を備え、前記第1の導体層と、前記誘電体層および前記第2の導体層と、により形成された容量素子を備えていることを特徴とする半導体装置。 Comprising 1. A semiconductor substrate circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, and a plurality of columnar electrodes connected to the connection pad in the semiconductor device, wherein a first conductor layer formed on the insulating film, and the first conductive layer on a dielectric layer formed, a second conductive layer provided on said dielectric layer provided, the semiconductor device characterized in that it comprises the a first conductor layer, said dielectric layer and the second conductive layer, a capacitor formed by the.
  2. 【請求項2】 回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、 前記絶縁膜上で互いに隣接する導体層と、該導体層の一方側と他方側との間隙に形成された誘電体層とを備え、 2. A circuit element forming region and the semiconductor substrate having a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, and a plurality of columnar electrodes connected to the connection pads, the a semiconductor device comprising, with the conductor layer adjacent to each other on the insulating film, and a dielectric layer formed in a gap between one side and the other side of the conductor layer,
    前記隣接する導体層と前記誘電体層により形成された容量素子を備えていることを特徴とする半導体装置。 A semiconductor device characterized by comprising a capacitor element formed by the dielectric layer and the adjacent conductive layer.
  3. 【請求項3】 回路素子形成領域及び複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置において、 前記絶縁膜上で互いに隣接する導体層、及び、該導体層の各々の上に設けられた板状電極と、少なくとも前記隣接する板状電極の一方側と他方側との間隙に形成された誘電体層を備え、前記隣接する導体層及び板状電極と、 3. A semiconductor substrate circuit element forming region and a plurality of connection pads are formed, an insulating film formed on the circuit element forming region, and a plurality of columnar electrodes connected to the connection pads, the a semiconductor device comprising a conductor layer which are adjacent to each other on said insulating film, and the gap between the plate-like electrode provided on each of the conductor layer, and the one side and the other side of at least the adjacent plate-shaped electrode and the conductor layer and the plate-shaped electrode comprising a dielectric layer, the adjacent formed,
    前記誘電体層と、により形成された容量素子を備えていることを特徴とする半導体装置。 A semiconductor device characterized by comprising the dielectric layers, a capacitive element formed by.
  4. 【請求項4】 請求項2、3に記載の発明において、前記容量素子の一端および他端に柱状電極が設けられていることを特徴とする半導体装置。 4. The invention of claim 2, the semiconductor device, wherein a columnar electrode is provided on one end and the other end of the capacitive element.
  5. 【請求項5】 請求項1乃至3のいずれかに記載の発明において、前記容量素子の周囲を保護膜で覆うことを特徴とする半導体装置。 5. The invention according to any one of claims 1 to 3, wherein a covering the periphery of the capacitor element with a protective film.
  6. 【請求項6】 請求項1乃至3のいずれかに記載の発明において、前記容量素子の一端および他端が前記接続パッドに接続されていることを特徴とする半導体装置。 6. The invention according to any one of claims 1 to 3, a semiconductor device having one end and the other end of the capacitor element is characterized in that it is connected to the connection pad.
  7. 【請求項7】 請求項1乃至3のいずれかに記載の発明において、前記容量素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする半導体装置。 7. The invention according to any one of claims 1 to 3, one end of the capacitive element is connected to the connection pads, the semiconductor device, wherein a columnar electrode is provided on the other end.
  8. 【請求項8】 請求項1乃至3のいずれかに記載の発明において、前記容量素子を複数備えていることを特徴とする半導体装置。 8. The invention according to any one of claims 1 to 3, the semiconductor device characterized in that it comprises a plurality of said capacitive element.
  9. 【請求項9】 請求項8に記載の発明において、前記複数の容量素子は、一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され他端に柱状電極が設けられている構成、及び、一端および他端に柱状電極が設けられている構成のうち、少なくとも2種類の構成を備えていることを特徴とする半導体装置。 In the invention according to 9. The method of claim 8, wherein the plurality of capacitive elements is configured to one end and the other end is connected to the connection pads, the columnar electrodes on the other end is connected one end to the connection pad configuration is provided, and, among the configuration in which the columnar electrode is provided on one end and the other end, the semiconductor device characterized in that it comprises at least two configurations.
  10. 【請求項10】 回路素子形成領域と複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続される複数の柱状電極と、を備える半導体装置の製造方法において、 前記半導体基板の回路素子形成領域上に絶縁膜を介して第1の導体層を形成する工程と、 前記第1の導体層上に誘電体層を形成するとともに、前記誘電体層上に第2の導体層を設けて前記回路素子形成領域上に積層して容量素子を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 10. A circuit element forming region and a plurality of semiconductor substrates which connection pads are formed, an insulating film formed on the circuit element forming region, and a plurality of columnar electrodes connected to the connection pads, the the method of manufacturing a semiconductor device comprising the steps of forming a first conductive layer through an insulating film circuit element forming region of the semiconductor substrate, to form a dielectric layer on the first conductive layer, the method of manufacturing a semiconductor device characterized by comprising a step of forming a capacitor element by laminating the dielectric layer on the provided second conductive layer on the circuit element formation region.
  11. 【請求項11】 回路素子形成領域と複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、 前記絶縁膜上に所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層とを形成する工程と、 前記導体層の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 11. The circuit element forming region and a plurality of semiconductor substrates which connection pads are formed, an insulating film formed on the circuit element forming region, and a plurality of columnar electrodes connected to the connection pads, the the method of manufacturing a semiconductor device comprising the steps of forming a conductive layer of the conductive layer on one side adjacent to each other at a predetermined gap on the insulating film and the other side, the one side and the other side of the conductor layer the method of manufacturing a semiconductor device which is characterized in that the gap by providing a dielectric layer comprising a step of forming a planar capacitive element to the circuit element forming region.
  12. 【請求項12】 回路素子形成領域と複数の接続パッドが形成された半導体基板と、該半導体基板の回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、 前記絶縁膜上に所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層とを形成する工程と、 前記隣接する導体層の各々の上に板状電極を形成する工程と、 少なくとも前記板状電極の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 12. A semiconductor substrate on which a circuit element forming region and a plurality of connection pads are formed, the insulating film formed on the circuit element forming region of a semiconductor substrate, a plurality of columnar electrodes connected to the connection pad If, in the manufacturing method of a semiconductor device comprising the steps of forming a conductive layer of the conductive layer on one side adjacent to each other at a predetermined gap on the insulating film and the other side, each of the adjacent conductive layer forming a plate electrode on the, forming a planar capacitive element to at least the plate-like one into the gap between the side and the other side provided with a dielectric layer of the electrode the circuit element formation region a method of manufacturing a semiconductor device characterized by comprising a.
  13. 【請求項13】 回路素子形成領域と複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、 前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、 前記絶縁膜上に、導体層と誘電体層とにより容量素子を形成する工程と、 前記複数の接続パッドに接続された、少なくとも1つの柱状電極を形成する工程と、 前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 13. A process for preparing a semiconductor wafer substrate having a plurality of chip formation regions having a circuit element forming region and a plurality of connection pads, forming an insulating film wherein on the circuit element forming region of each chip formation region , on the insulating film, forming a capacitor element by a conductor layer and a dielectric layer, connected to said plurality of connection pads, forming at least one of the columnar electrodes, the semiconductor wafer substrate wherein the method of manufacturing a semiconductor device characterized by comprising the step of divided for each chip formation region to form a plurality of semiconductor devices, the.
  14. 【請求項14】 請求項13に記載の発明において、 前記容量素子形成工程は、前記絶縁膜上で互いに隣接して形成された前記導体層と、該導体層の一方側と他方側との間隙に形成された誘電体層と、により容量素子を形成する工程を備えることを特徴とする半導体装置の製造方法。 14. The invention of claim 13, wherein the capacitive element forming step, a gap between the insulating film by the conductive layer formed adjacent to each other, the one side and the other side of the conductor layer the method of manufacturing a semiconductor device comprising: the dielectric layer formed by further comprising a step of forming a capacitor element.
  15. 【請求項15】 請求項10乃至13のいずれかに記載の発明において、 前記容量素子形成工程は、容量素子の周囲を保護膜で覆う工程を具備することを特徴とする半導体装置の製造方法。 15. The invention of any one of claims 10 to 13, wherein the capacitive element forming step, the semiconductor device manufacturing method characterized by comprising the step of covering the periphery of the capacitor element with a protective film.
JP2000243765A 2000-08-11 2000-08-11 The method of manufacturing a semiconductor device and a semiconductor device Expired - Fee Related JP3540728B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000243765A JP3540728B2 (en) 2000-08-11 2000-08-11 The method of manufacturing a semiconductor device and a semiconductor device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2000243765A JP3540728B2 (en) 2000-08-11 2000-08-11 The method of manufacturing a semiconductor device and a semiconductor device
US09924293 US6847066B2 (en) 2000-08-11 2001-08-08 Semiconductor device
KR20010047844A KR100443954B1 (en) 2000-08-11 2001-08-09 Semiconductor device
EP20010119376 EP1182703A3 (en) 2000-08-11 2001-08-10 Semiconductor device having integrated capacitor and/or inductor
CN 01125581 CN1177368C (en) 2000-08-11 2001-08-13 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2002057291A true true JP2002057291A (en) 2002-02-22
JP3540728B2 JP3540728B2 (en) 2004-07-07

Family

ID=18734567

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000243765A Expired - Fee Related JP3540728B2 (en) 2000-08-11 2000-08-11 The method of manufacturing a semiconductor device and a semiconductor device

Country Status (1)

Country Link
JP (1) JP3540728B2 (en)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6777776B2 (en) 2002-10-28 2004-08-17 Kabushiki Kaisha Toshiba Semiconductor device that includes a plurality of capacitors having different capacities
US7029946B2 (en) 2003-01-15 2006-04-18 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US7030494B2 (en) 2003-06-30 2006-04-18 Casio Computer Co., Ltd. Semiconductor package having built-in micro electric mechanical system and manufacturing method thereof
JP2006286690A (en) * 2005-03-31 2006-10-19 Casio Comput Co Ltd Semiconductor device and its manufacturing method
JP2007317692A (en) * 2006-05-23 2007-12-06 Casio Comput Co Ltd Semiconductor device, and its manufacturing process
US7531417B2 (en) 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US7759768B2 (en) 2002-04-29 2010-07-20 Infineon Technologies Ag Integrated circuit with intergrated capacitor and methods for making same
US7808073B2 (en) 2004-03-31 2010-10-05 Casio Computer Co., Ltd. Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both
US8283753B2 (en) 2006-03-15 2012-10-09 Renesas Electronics Corporation Semiconductor device
JP2013080764A (en) * 2011-10-03 2013-05-02 Murata Mfg Co Ltd Circuit module
JP2017038085A (en) * 2016-11-08 2017-02-16 株式会社村田製作所 Circuit module

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7531417B2 (en) 1998-12-21 2009-05-12 Megica Corporation High performance system-on-chip passive device using post passivation process
US7759768B2 (en) 2002-04-29 2010-07-20 Infineon Technologies Ag Integrated circuit with intergrated capacitor and methods for making same
US7253075B2 (en) 2002-10-28 2007-08-07 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6777776B2 (en) 2002-10-28 2004-08-17 Kabushiki Kaisha Toshiba Semiconductor device that includes a plurality of capacitors having different capacities
US7029946B2 (en) 2003-01-15 2006-04-18 Seiko Epson Corporation Method for manufacturing semiconductor device and semiconductor device
US7030494B2 (en) 2003-06-30 2006-04-18 Casio Computer Co., Ltd. Semiconductor package having built-in micro electric mechanical system and manufacturing method thereof
US7808073B2 (en) 2004-03-31 2010-10-05 Casio Computer Co., Ltd. Network electronic component, semiconductor device incorporating network electronic component, and methods of manufacturing both
JP2006286690A (en) * 2005-03-31 2006-10-19 Casio Comput Co Ltd Semiconductor device and its manufacturing method
US8575721B2 (en) 2006-03-15 2013-11-05 Renesas Electronics Corporation Semiconductor device
US8283753B2 (en) 2006-03-15 2012-10-09 Renesas Electronics Corporation Semiconductor device
JP2007317692A (en) * 2006-05-23 2007-12-06 Casio Comput Co Ltd Semiconductor device, and its manufacturing process
JP2013080764A (en) * 2011-10-03 2013-05-02 Murata Mfg Co Ltd Circuit module
JP2017038085A (en) * 2016-11-08 2017-02-16 株式会社村田製作所 Circuit module

Also Published As

Publication number Publication date Type
JP3540728B2 (en) 2004-07-07 grant

Similar Documents

Publication Publication Date Title
US7034386B2 (en) Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same
US7413929B2 (en) Integrated chip package structure using organic substrate and method of manufacturing the same
US7326592B2 (en) Stacked die package
US7666711B2 (en) Semiconductor device and method of forming double-sided through vias in saw streets
US20040137661A1 (en) Semiconductor device manufacturing method
US20050139954A1 (en) Radio frequency semiconductor device and method of manufacturing the same
US6891248B2 (en) Semiconductor component with on board capacitor
US20080054460A1 (en) Structure of wafer level package with area bump
US7012339B2 (en) Semiconductor chip with passive element in a wiring region of the chip
US6995044B2 (en) Manufacturing method of a semiconductor device incorporating a passive element and a redistribution board
US20050101116A1 (en) Integrated circuit device and the manufacturing method thereof
US20040063249A1 (en) Thin film semiconductor package and method of fabrication
US6943442B2 (en) Electronic parts packaging structure having mutually connected electronic parts that are buried in a insulating film
US7074696B1 (en) Semiconductor circuit module and method for fabricating semiconductor circuit modules
US7220667B2 (en) Semiconductor device and method of fabricating the same
US20060180938A1 (en) Semiconductor device, method of manufacturing the same, capacitor structure, and method of manufacturing the same
US7648911B2 (en) Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
US20020070400A1 (en) Capacitor, capacitor mounting structure, method for manufacturing same, semiconductor device, and method for manufacturing same
US20040251529A1 (en) Multi-chip ball grid array package
US7057290B2 (en) Electronic parts packaging structure and method of manufacturing the same
US20010028105A1 (en) Semiconductor device and method of manufacturing the same, circuit board and electronic instrument
US20090290317A1 (en) Printed circuit board, method of fabricating printed circuit board, and semiconductor device
US20040106335A1 (en) Semiconductor device and method of manufacturing the same
JP2001217337A (en) Semiconductor device and manufacturing method therefor
US7279750B2 (en) Semiconductor device incorporating a semiconductor constructing body and an interconnecting layer which is connected to a ground layer via a vertical conducting portion

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040325

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090402

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100402

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110402

Year of fee payment: 7

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120402

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120402

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120402

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140402

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees