JP7410700B2

JP7410700B2 - Methods for manufacturing semiconductor devices, semiconductor devices, and intermediates for semiconductor devices

Info

Publication number: JP7410700B2
Application number: JP2019221111A
Authority: JP
Inventors: 正人福島
Original assignee: Aoi Electronics Co Ltd
Current assignee: Aoi Electronics Co Ltd
Priority date: 2019-12-06
Filing date: 2019-12-06
Publication date: 2024-01-10
Anticipated expiration: 2039-12-06
Also published as: JP2021090035A

Description

本発明は、半導体装置の製造方法、半導体装置および半導体装置の中間体に関する。 The present invention relates to a method for manufacturing a semiconductor device, a semiconductor device, and an intermediate for a semiconductor device.

高密度のフリップチップ実装方式として、半導体ウエハを複数の半導体素子領域に仕分けして、各半導体素子領域に、内部配線に接続される外部電極を形成し、ダイシングにより各半導体素子に分離するＷＬＰ（Wafer Level Package）が知られている。
近年、半導体素子に接続されるコンデンサを、ＷＬＰに内蔵させることにより一層の高密度化を図ることが検討されている。
このようなＷＬＰとして、第１電極と、第２電極と、誘電体層が積層された薄膜キャパシタとを有する構造が知られている。薄膜キャパシタは、接着剤を用いてＷＬＰの絶縁層上に貼り付けられ、薄膜キャパシタの第１電極または第２電極と半導体素子の接続パッドとをＷＬＰの絶縁層上に形成した再配線により接続した構造を有する（例えば、特許文献１参照）。 As a high-density flip-chip mounting method, WLP ( Wafer Level Package) is known.
In recent years, consideration has been given to further increasing the density by incorporating a capacitor connected to a semiconductor element into a WLP.
As such a WLP, a structure having a first electrode, a second electrode, and a thin film capacitor in which dielectric layers are laminated is known. The thin film capacitor was pasted onto the insulating layer of the WLP using an adhesive, and the first or second electrode of the thin film capacitor and the connection pad of the semiconductor element were connected by rewiring formed on the insulating layer of the WLP. structure (for example, see Patent Document 1).

国際公開第２０１８／１２２９９５号International Publication No. 2018/122995

高密度実装を図るために、ＷＬＰは小型・高精度に形成される。特許文献１に開示された構造は、薄膜キャパシタを接着剤により半導体素子上に貼り付ける構造であるため、半導体素子１０の所定の領域に高精度に配置することができない。 In order to achieve high-density packaging, WLPs are formed in a small size and with high precision. Since the structure disclosed in Patent Document 1 is a structure in which a thin film capacitor is pasted onto a semiconductor element using an adhesive, it is not possible to arrange the thin film capacitor in a predetermined area of the semiconductor element 10 with high precision.

本発明の第１の態様によれば、半導体装置の製造方法は、第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層からなるキャパシタを有する半導体装置の製造方法であって、第１接続パッドおよび第２接続パッドを有する半導体素子を準備することと、前記半導体素子上に、前記第１接続パッドに電気的に接続される前記第一電極を形成することと、前記第一電極上に前記誘電体層を形成することと、前記誘電体層上に、前記第２接続パッドに電気的に接続される前記第二電極を形成することと、を含む。
本発明の第２の態様によれば、半導体装置は、第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層を含むキャパシタを有する半導体装置であって、第１接続パッドおよび第２接続パッドを有する半導体素子と、前記半導体素子上に形成され、前記第１接続パッドを露出する第１開口部および前記第２接続パッドを露出する第２開口部を有する第１絶縁層と、前記第１絶縁層上に成膜された前記第一電極と、前記第一電極上に成膜された前記誘電体層と、前記誘電体層上に成膜された前記第二電極と、前記第１開口部を介して前記第１接続パッドおよび前記第一電極に接続された第１配線と、前記第２開口部を介して前記第２接続パッドおよび前記第二電極に接続された第２配線とを備え、前記第一電極と前記第１配線、または前記第二電極と前記第２配線とは、連続する一つながりの構造を有する。
本発明の第３の態様によれば、半導体装置の中間体は、第一電極、第二電極、および第一電極と第二電極との間に設けられた誘電体層からなるキャパシタを有する半導体装置の中間体であって、第１接続パッドおよび第２接続パッドを有する半導体素子と、前記半導体素子上に形成され、前記第１接続パッドを露出する第１開口部および前記第２接続パッドを露出する第２開口部を有する第１絶縁層と、前記第１絶縁層上に形成され、誘電体の成膜領域を有する前記第一電極と、前記第１開口部を介して前記第１接続パッドおよび前記第一電極に接続された第１配線と、を備え、前記第一電極と前記第１配線は、連続する一つながりの構造を有する。
本発明の第４の態様によれば、半導体装置の製造方法は、第３の態様に記載された半導体装置の中間体を準備することと、前記半導体装置の中間体の前記第一電極上に設定した前記誘電体の成膜領域に誘電体層を積層することと、前記誘電体層と前記第２接続パッドを接続する第二電極および第２配線を形成することとを含む。 According to a first aspect of the present invention, a method for manufacturing a semiconductor device includes a semiconductor device having a capacitor including a first electrode, a second electrode, and a dielectric layer provided between the first electrode and the second electrode. A method for manufacturing a device, the method comprising: preparing a semiconductor element having a first connection pad and a second connection pad; and placing the first electrode electrically connected to the first connection pad on the semiconductor element. forming the dielectric layer on the first electrode; and forming the second electrode electrically connected to the second connection pad on the dielectric layer; including.
According to a second aspect of the present invention, a semiconductor device includes a capacitor including a first electrode, a second electrode, and a dielectric layer provided between the first electrode and the second electrode. a semiconductor element having a first connection pad and a second connection pad; a first opening formed on the semiconductor element that exposes the first connection pad; and a second opening that exposes the second connection pad. a first insulating layer formed on the first insulating layer, the first electrode formed on the first insulating layer, the dielectric layer formed on the first electrode, and the dielectric layer formed on the dielectric layer. a first wiring connected to the first connection pad and the first electrode through the first opening; and a first wiring connected to the second connection pad and the first electrode through the second opening. A second wiring connected to two electrodes is provided, and the first electrode and the first wiring, or the second electrode and the second wiring have a continuous structure.
According to a third aspect of the present invention, the intermediate body of a semiconductor device is a semiconductor device having a capacitor including a first electrode, a second electrode, and a dielectric layer provided between the first electrode and the second electrode. An intermediate body of the device includes a semiconductor element having a first connection pad and a second connection pad, a first opening formed on the semiconductor element and exposing the first connection pad, and the second connection pad. a first insulating layer having an exposed second opening, the first electrode formed on the first insulating layer and having a dielectric film formation region, and the first connection via the first opening. The device includes a pad and a first wiring connected to the first electrode, and the first electrode and the first wiring have a continuous structure.
According to a fourth aspect of the present invention, a method for manufacturing a semiconductor device includes the steps of: preparing an intermediate for the semiconductor device according to the third aspect; The method includes laminating a dielectric layer in the set dielectric film formation region, and forming a second electrode and a second wiring that connect the dielectric layer and the second connection pad.

本発明によれば、所定の領域にキャパシタを高精度に形成した半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device in which a capacitor is formed in a predetermined region with high precision.

本発明の半導体装置の第１の実施形態の断面図。FIG. 1 is a cross-sectional view of a first embodiment of a semiconductor device of the present invention. （Ａ）～（Ｄ）は、図１に図示された半導体装置の製造方法を説明するための各工程１～４の断面図。(A) to (D) are cross-sectional views of steps 1 to 4 for explaining the method for manufacturing the semiconductor device shown in FIG. 1; （Ａ）～（Ｄ）は、図２に続く半導体装置の製造工程５～８を説明するための断面図。(A) to (D) are cross-sectional views for explaining manufacturing steps 5 to 8 of the semiconductor device following FIG. 2; （Ａ）～（Ｃ）は、図３に続く半導体装置の製造工程９～１１を説明するための断面図。(A) to (C) are cross-sectional views for explaining semiconductor device manufacturing steps 9 to 11 following FIG. 3; （Ａ）～（Ｂ）は、図４に続く半導体装置の製造工程１２～１３を説明するための断面図。(A) to (B) are cross-sectional views for explaining semiconductor device manufacturing steps 12 to 13 following FIG. 4; 本発明の半導体装置の第２の実施形態の断面図。FIG. 3 is a cross-sectional view of a second embodiment of the semiconductor device of the present invention. （Ａ）～（Ｄ）は、図６に図示された半導体装置の製造方法を説明するための各工程１～４の断面図。(A) to (D) are cross-sectional views of steps 1 to 4 for explaining the method for manufacturing the semiconductor device shown in FIG. 6; （Ａ）～（Ｄ）は、図７に続く半導体装置の製造工程５～８を説明するための断面図。(A) to (D) are cross-sectional views for explaining manufacturing steps 5 to 8 of the semiconductor device following FIG. 7; （Ａ）～（Ｄ）は、図８に続く半導体装置の製造工程９～１２を説明するための断面図。(A) to (D) are cross-sectional views for explaining semiconductor device manufacturing steps 9 to 12 following FIG. 8; 本発明の半導体装置の第３の実施形態の断面図。FIG. 3 is a cross-sectional view of a third embodiment of the semiconductor device of the present invention. （Ａ）～（Ｄ）は、図１０に図示された半導体装置の製造方法を説明するための各工程１～４の断面図。(A) to (D) are cross-sectional views of steps 1 to 4 for explaining the method for manufacturing the semiconductor device shown in FIG. 10. （Ａ）～（Ｄ）は、図１１に続く半導体装置の製造工程５～８を説明するための断面図。(A) to (D) are cross-sectional views for explaining manufacturing steps 5 to 8 of the semiconductor device following FIG. 11; （Ａ）～（Ｃ）は、図１２に続く半導体装置の製造工程９～１１を説明するための断面図。(A) to (C) are cross-sectional views for explaining semiconductor device manufacturing steps 9 to 11 following FIG. 12; （Ａ）～（Ｂ）は、図１３に続く半導体装置の製造工程１２～１３を説明するための断面図。13A and 13B are cross-sectional views for explaining semiconductor device manufacturing steps 12 and 13 following FIG. 13. FIG.

以下、図面を参照して本発明の各実施形態を説明する。なお、以下に示す図面において、各部材の形状や、長さ、幅、厚さなどを含めた大きさは、発明の構成を明確にするため、適宜、実際とは異なる形状、サイズおよび比率で示されている。従って、図示された各部材の形状、サイズおよび長さ、幅、厚さの比率は、同一部材の同一要素や他の部材の同一要素と対比して斟酌されるべきではない。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings shown below, the shape, size, and size of each member, including length, width, thickness, etc., may be different from the actual shape, size, and ratio as appropriate in order to clarify the structure of the invention. It is shown. Accordingly, the shape, size, and ratio of length, width, and thickness of each illustrated member should not be considered in comparison to identical elements of the same member or to identical elements of other members.

－第１の実施形態－
以下、図１～図５を参照して、本発明の第１の実施形態を説明する。
図１は、本発明の半導体装置の第１の実施形態の断面図である。
半導体装置１００は、実用上は、１枚のウエハを用いて、多数個を同時に作製するが、以下の説明では、１つの半導体装置１００を作製するものとして説明する。なお、以下に示す各工程図は、ウエハの１つの半導体装置１００の領域を示すものであり、そのまま、多数個取りの場合にも適用できるものである。 -First embodiment-
A first embodiment of the present invention will be described below with reference to FIGS. 1 to 5.
FIG. 1 is a cross-sectional view of a first embodiment of a semiconductor device of the present invention.
In practice, a large number of semiconductor devices 100 are manufactured at the same time using one wafer, but in the following description, it is assumed that one semiconductor device 100 is manufactured. It should be noted that each process diagram shown below shows a region of one semiconductor device 100 on a wafer, and can be applied as it is to the case of manufacturing multiple semiconductor devices.

半導体装置１００は、半導体素子１０と、キャパシタ２０と、第１導体２５と、第１導体２５と間隔をあけて並置される第２導体２６と、第１導体２５と第２導体２６の各上層に設けられる第３導体２８と、第３導体２８上に所定の間隔で設けられる柱状電極５１、５１ａ（以下、代表符号５１とすることもある）と、半導体素子１０の表面を封止する封止樹脂５２と、柱状電極５１の上面に設けられるはんだボール５５とを備えている。なお、キャパシタ２０の一方の電極の直上に設けられている柱状電極に符号５１ａを付与する。
半導体素子１０は、半導体基板１１と、半導体基板１１の一面１１ｃ上に設けられた酸化シリコンや窒化シリコンなどの無機材料により形成された表面絶縁層１２と、表面絶縁層１２に設けられた開口部１２ａ、１２ｂのそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する。 The semiconductor device 100 includes a semiconductor element 10, a capacitor 20, a first conductor 25, a second conductor 26 arranged in parallel with the first conductor 25 with an interval, and upper layers of the first conductor 25 and the second conductor 26. a third conductor 28 provided on the third conductor 28, columnar electrodes 51, 51a (hereinafter also referred to as representative symbol 51) provided at a predetermined interval on the third conductor 28, and a seal that seals the surface of the semiconductor element 10. It includes a stopper resin 52 and a solder ball 55 provided on the upper surface of the columnar electrode 51. Note that a columnar electrode provided directly above one electrode of the capacitor 20 is designated by the reference numeral 51a.
The semiconductor element 10 includes a semiconductor substrate 11, a surface insulating layer 12 formed of an inorganic material such as silicon oxide or silicon nitride provided on one surface 11c of the semiconductor substrate 11, and an opening provided in the surface insulating layer 12. It has a first connection pad 13a and a second connection pad 13b exposed from each of 12a and 12b.

キャパシタ２０は、第一電極２１と、誘電体層２３と、第二電極２２により構成されている。第１導体２５の一部の領域が第一電極２１として機能する領域である。第３導体２８の一部の領域が第二電極２２として機能する領域である。すなわち、キャパシタ２０は、誘電体層２３と、第１導体２５のうち誘電体層２３と対向する領域である第一電極２１と、第３導体２８のうち誘電体層２３と対向する領域である第二電極２２とにより構成されている。 The capacitor 20 includes a first electrode 21, a dielectric layer 23, and a second electrode 22. A part of the first conductor 25 is a region that functions as the first electrode 21. A part of the third conductor 28 is a region that functions as the second electrode 22. That is, the capacitor 20 includes a dielectric layer 23, a first electrode 21 which is a region of the first conductor 25 that faces the dielectric layer 23, and a region of the third conductor 28 that faces the dielectric layer 23. and a second electrode 22.

表面絶縁層１２上には、第１絶縁層３１が形成されている。表面絶縁層１２は、半導体基板１１内に形成された素子および内部配線を保護するものであり、通常、半導体素子メーカにより形成され、数μｍ程度の厚さを有する。第１絶縁層３１には、表面絶縁層１２の開口部１２ａ、１２ｂ対応して、それぞれ、開口部３１ａ、３１ｂが形成されている。第１絶縁層３１は、エポキシ樹脂やポリイミド樹脂などの有機樹脂により形成される。第１絶縁層３１は、スピンコート法などにより、表面絶縁層１２より厚く、例えば、十数μｍ程度の厚さに形成されている。 A first insulating layer 31 is formed on the surface insulating layer 12 . The surface insulating layer 12 protects the elements and internal wiring formed in the semiconductor substrate 11, is usually formed by a semiconductor element manufacturer, and has a thickness of about several μm. Openings 31a and 31b are formed in the first insulating layer 31 in correspondence with the openings 12a and 12b of the surface insulating layer 12, respectively. The first insulating layer 31 is made of organic resin such as epoxy resin or polyimide resin. The first insulating layer 31 is formed to be thicker than the surface insulating layer 12, for example, about ten-odd micrometers, by a spin coating method or the like.

第１絶縁層３１上には、第１導体２５と、第２導体２６が形成されている。第１導体２５は、第１接続パッド１３ａに接続されている。第２導体２６は第２接続パッド１３ｂに接続されている。第１導体２５および第２導体２６は、銅系金属などの導電性のよい材料により形成されている。 A first conductor 25 and a second conductor 26 are formed on the first insulating layer 31. The first conductor 25 is connected to the first connection pad 13a. The second conductor 26 is connected to the second connection pad 13b. The first conductor 25 and the second conductor 26 are made of a highly conductive material such as copper-based metal.

第１導体２５は、キャパシタ２０の構成部材となる第一電極２１として機能する導体領域と、第１接続パッド１３ａと第一電極２１を接続する第１配線部２５ａとして機能する導体領域を有する。第１導体２５、すなわち、第一電極２１と第１配線部２５ａは、連続する一つながりの構造を有する。ここで、連続する一つながりの構造とは、接続部が無く、全体が一つの層として一体化して形成されている構造をいう。なお、連続する一つながりの構造の層を形成後、その層の一部をエッチングなどにより除去し、他の領域とは異なる厚さとした層構造は、連続する一つながりの構造に含まれる。 The first conductor 25 has a conductor region that functions as the first electrode 21 that is a component of the capacitor 20, and a conductor region that functions as the first wiring portion 25a that connects the first connection pad 13a and the first electrode 21. The first conductor 25, that is, the first electrode 21 and the first wiring portion 25a have a continuous structure. Here, the term "continuous, continuous structure" refers to a structure in which there is no connecting part and the entire structure is formed as one layer. Note that a layer structure in which a layer with a continuous, continuous structure is formed and then a part of the layer is removed by etching or the like to have a thickness different from that of other regions is included in the continuous, continuous structure.

第１絶縁層３１と第１導体２５の間、および第１絶縁層３１と第２導体２６の間には、シード層６１が形成されている。シード層６１は、第１導体２５および第２導体２６を形成する際、下地層として形成されたものが残存したものである。このことについては、後述する。 A seed layer 61 is formed between the first insulating layer 31 and the first conductor 25 and between the first insulating layer 31 and the second conductor 26. The seed layer 61 is a layer formed as a base layer that remains when the first conductor 25 and the second conductor 26 are formed. This will be discussed later.

第１導体２５上、第２導体２６上、および第１導体２５の開口と第２導体２６の開口から露出する第１絶縁層３１上には、第２絶縁層３２が形成されている。
第２絶縁層３２には、第一電極２１を露出する開口部３２ａ（図２（Ｄ）参照）が形成されている。第２絶縁層３２の各柱状電極５１が形成される部分には、第１導体２５および第２導体２６を露出する開口部３２ｂ（図２（Ｄ）参照）が形成されている。また、第２絶縁層３２には、第２導体２６の一部を露出する開口部３２ｃ（図２（Ｄ）参照）が形成されている。 A second insulating layer 32 is formed on the first conductor 25 , the second conductor 26 , and the first insulating layer 31 exposed from the openings of the first conductor 25 and the second conductor 26 .
An opening 32a (see FIG. 2(D)) is formed in the second insulating layer 32 to expose the first electrode 21. An opening 32b (see FIG. 2D) that exposes the first conductor 25 and the second conductor 26 is formed in a portion of the second insulating layer 32 where each columnar electrode 51 is formed. Furthermore, an opening 32c (see FIG. 2(D)) is formed in the second insulating layer 32 to expose a part of the second conductor 26.

第２絶縁層３２の開口部３２ａから露出された第一電極２１上には誘電体層２３が形成されている。誘電体層２３は、第２絶縁層３２上の全面に延在されている。第２絶縁層３２上の全面に延在された誘電体層２３は、第２絶縁層３２の開口部３２ｂ、３２ｃに対応する部分で除去され、開口部２３ｂ、２３ｃ（図３（Ｂ）参照）が形成されている。但し、誘電体層２３の開口部２３ｂ、２３ｃは、第２絶縁層３２の開口部３２ｂ、３２ｃより小さく形成され、第２絶縁層３２の開口部３２ｂ、３２ｃの周側面には、誘電体層２３が形成されている。第２導体２６は、誘電体層２３の開口部２３ｂ、２３ｃから露出している。 A dielectric layer 23 is formed on the first electrode 21 exposed through the opening 32 a of the second insulating layer 32 . The dielectric layer 23 extends over the entire surface of the second insulating layer 32 . The dielectric layer 23 extending over the entire surface of the second insulating layer 32 is removed at portions corresponding to the openings 32b, 32c of the second insulating layer 32, and the openings 23b, 23c (see FIG. 3(B)) are removed. ) is formed. However, the openings 23b and 23c of the dielectric layer 23 are formed smaller than the openings 32b and 32c of the second insulating layer 32, and the dielectric layer 23 is formed. The second conductor 26 is exposed through the openings 23b and 23c of the dielectric layer 23.

誘電体層２３は、例えば、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、Ｔａ_２Ｏ_５（五酸化タンタル）、ＢａＴｉＯ_３（チタン酸バリウム）などにより形成されている。
誘電体層の積層技術は周知であり、種々の方法が採用可能である。半導体素子の耐熱温度を考慮し、好ましくは、半導体素子の耐熱温度以下で誘電体層を成膜できる成膜方法を採用することが望ましい。 The dielectric layer 23 is made of, for example, SrTiO ₃ (strontium titanate), Ta ₂ O ₅ (tantalum pentoxide), BaTiO ₃ (barium titanate), or the like.
Lamination techniques for dielectric layers are well known, and various methods can be employed. In consideration of the allowable temperature limit of the semiconductor element, it is preferable to adopt a film forming method that can form the dielectric layer at a temperature lower than the allowable temperature limit of the semiconductor element.

第２絶縁層３２の開口部３２ａ、３２ｃ内およびその周囲には、第３導体２８が形成されている。
第３導体２８は、第二電極２２として機能する導体領域、および第二電極２２と第２導体２６とを接続する第２配線部２８ａとして機能する導体領域を有する。半導体素子１０の第２接続パッド１３ｂは、第２導体２６、第３導体２８の第２配線部２８ａを介して、キャパシタ２０の第二電極２２に接続されている。 A third conductor 28 is formed in and around the openings 32a and 32c of the second insulating layer 32.
The third conductor 28 has a conductor region that functions as the second electrode 22 and a conductor region that functions as a second wiring portion 28a that connects the second electrode 22 and the second conductor 26. The second connection pad 13b of the semiconductor element 10 is connected to the second electrode 22 of the capacitor 20 via the second wiring portion 28a of the second conductor 26 and the third conductor 28.

誘電体層２３のうち、第一電極２１および第二電極２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。 A region of the dielectric layer 23 sandwiched between the first electrode 21 and the second electrode 22 constitutes the dielectric layer of the capacitor 20 .

柱状電極５１は、誘電体層２３の開口部２３ｂ（図３（Ｆ）参照）から露出された第１導体２５上および第２導体２６に形成されている。柱状電極５１は、例えば、銅系金属などの導電性のよい材料により形成されている。
なお、柱状電極５１と誘電体層２３の間には、シード層６２が形成されている。シード層６２は、柱状電極５１を形成する際、下地層として形成されたものが残存したものである。 The columnar electrodes 51 are formed on the first conductor 25 and the second conductor 26 exposed through the opening 23b of the dielectric layer 23 (see FIG. 3(F)). The columnar electrode 51 is made of a highly conductive material such as copper-based metal, for example.
Note that a seed layer 62 is formed between the columnar electrode 51 and the dielectric layer 23. The seed layer 62 is a layer that remains after being formed as a base layer when forming the columnar electrode 51.

封止樹脂５２は、誘電体層２３上に形成され、柱状電極５１間に充填されている。封止樹脂５２は、エポキシやポリイミドなどの有機樹脂により形成されている。柱状電極５１の上面と封止樹脂５２の上面は、面一となっている。
各柱状電極５１の上面には、はんだボール５５が搭載されている。柱状電極５１は、はんだボール５５を介して外部の回路に接続される。
次に、図２～図５を参照して、第１の実施形態の半導体装置１００の製造方法を説明する。 The sealing resin 52 is formed on the dielectric layer 23 and filled between the columnar electrodes 51 . The sealing resin 52 is made of organic resin such as epoxy or polyimide. The upper surface of the columnar electrode 51 and the upper surface of the sealing resin 52 are flush with each other.
A solder ball 55 is mounted on the upper surface of each columnar electrode 51. The columnar electrode 51 is connected to an external circuit via a solder ball 55.
Next, a method for manufacturing the semiconductor device 100 of the first embodiment will be described with reference to FIGS. 2 to 5.

図２（Ａ）～（Ｄ）は、図１に図示された半導体装置の製造方法を説明するための各工程１～４の断面図であり、図３（Ａ）～（Ｄ）は、図２に続く半導体装置の製造工程５～８を説明するための断面図であり、図４（Ａ）～（Ｃ）は、図３に続く半導体装置の製造工程９～１１を説明するための断面図であり、図５（Ａ）～（Ｂ）は、図４に続く半導体装置の製造工程１２～１３を説明するための断面図である。
上述したように、半導体装置１００は、１枚のウエハを用いて作製し、最後にダイシングして分離することにより各半導体装置１００を得る。従って、以下に示す工程における半導体素子１０は、ウエハから分離していない状態であるが、以下では、半導体素子１０とする。
（工程１）
先ず、半導体基板１１と、半導体基板１１の一面１１ｃ上に設けられた表面絶縁層１２と、表面絶縁層１２に設けられた開口部１２ａ、１２ｂのそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する半導体素子１０を準備する。 2A to 2D are cross-sectional views of each process 1 to 4 for explaining the method for manufacturing the semiconductor device shown in FIG. FIGS. 4(A) to 4(C) are cross-sectional views for explaining semiconductor device manufacturing steps 5 to 8 following FIG. 2, and FIGS. FIGS. 5A and 5B are cross-sectional views for explaining semiconductor device manufacturing steps 12 and 13 following FIG. 4. FIG.
As described above, the semiconductor device 100 is manufactured using one wafer, and each semiconductor device 100 is obtained by finally dicing and separating the wafer. Therefore, although the semiconductor element 10 in the steps described below is not separated from the wafer, it will be referred to as the semiconductor element 10 below.
(Step 1)
First, the semiconductor substrate 11, the surface insulating layer 12 provided on the one surface 11c of the semiconductor substrate 11, and the first connection pad 13a and the second connection pad 13a exposed from the openings 12a and 12b provided in the surface insulating layer 12, respectively. A semiconductor element 10 having connection pads 13b is prepared.

そして、図２（Ａ）に図示されるように、表面絶縁層１２上にスピンコート法またはＣＶＤ（Chemical Vapor Deposition）法により第１絶縁層３１を成膜し、フォトリソグラフィ技術を用いて、第１絶縁層３１に第１接続パッド１３ａ、第２接続パッド１３ｂを露出する開口部３１ａ、３１ｂを形成する。 Then, as shown in FIG. 2A, a first insulating layer 31 is formed on the surface insulating layer 12 by a spin coating method or a CVD (Chemical Vapor Deposition) method, and a first insulating layer 31 is formed using a photolithography technique. Openings 31a and 31b are formed in the first insulating layer 31 to expose the first connection pad 13a and the second connection pad 13b.

（工程２）
次に、図２（Ｂ）に図示されるように、第１絶縁層３１上の全面（第１、第２接続パッド１３ａ、１３ｂ上を含む）にシード層６１を、例えば、スパッタ法により形成する。 (Step 2)
Next, as shown in FIG. 2B, a seed layer 61 is formed on the entire surface of the first insulating layer 31 (including on the first and second connection pads 13a and 13b) by, for example, sputtering. do.

（工程３）
次に、シード層６１上の全面に、図２（Ｃ）に図示される第１導体２５および第２導体２６を形成するための第１導体素材層（図示せず）を成膜する。第１導体素材層は、シード層６１を電流路とする電解めっき法により成膜するのが好ましい。そして、フォトリソグラフィ技術により第１導体素材層をパターニングして、第１導体２５および第２導体２６を形成する。フォトリソグラフィ技術とは、フォトレジストを成膜し、フォトレジスト上に、回路パターン形状を有するマスクを配置し、露光、現像してフォトレジストをマスクに対応するパターン形状に形成する周知の技術である。 (Step 3)
Next, a first conductor material layer (not shown) for forming the first conductor 25 and second conductor 26 shown in FIG. 2C is formed on the entire surface of the seed layer 61. The first conductive material layer is preferably formed by electrolytic plating using the seed layer 61 as a current path. The first conductor material layer is then patterned using photolithography to form the first conductor 25 and the second conductor 26. Photolithography technology is a well-known technology in which a photoresist is formed, a mask having a circuit pattern shape is placed on the photoresist, and the photoresist is formed into a pattern shape corresponding to the mask by exposure and development. .

第１導体２５の第一電極２１と第１配線部２５ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成されている。第１導体２５および第２導体２６を形成した後、第１導体２５と第２導体２６の間から露出するシード層６１をエッチングにより除去する。エッチングとしてはウエットエッチングが好ましい。 The first electrode 21 of the first conductor 25 and the first wiring portion 25a are formed in the same plating process, so that they are formed in a continuous, connected structure. After forming the first conductor 25 and the second conductor 26, the seed layer 61 exposed between the first conductor 25 and the second conductor 26 is removed by etching. Wet etching is preferred as the etching.

（工程４）
次に、図２（Ｃ）に図示される中間体（半導体装置完成までの各工程で得られる途中製品）の上面に、スピンコート法またはＣＶＤ法などにより第２絶縁層３２を成膜する。そして、フォトリソグラフィ技術により、図２（Ｄ）に示されるように、第２絶縁層３２の第一電極２１に対応する部分に、第一電極２１を露出する開口部３２ａを形成する。また、第２絶縁層３２の、各柱状電極５１が形成される部分に、第１導体２５の第１配線部２５ａの一部、および第２導体２６の一部を露出する開口部３２ｂを形成する。さらに、第２絶縁層３２に、第２導体２６の一部を露出する開口部３２ｃを形成する。 (Step 4)
Next, a second insulating layer 32 is formed on the upper surface of the intermediate (an intermediate product obtained in each step until the semiconductor device is completed) illustrated in FIG. 2C by a spin coating method, a CVD method, or the like. Then, as shown in FIG. 2D, an opening 32a exposing the first electrode 21 is formed in a portion of the second insulating layer 32 corresponding to the first electrode 21 by photolithography. In addition, an opening 32b is formed in the second insulating layer 32 at a portion where each columnar electrode 51 is formed to expose a part of the first wiring part 25a of the first conductor 25 and a part of the second conductor 26. do. Furthermore, an opening 32c is formed in the second insulating layer 32 to expose a portion of the second conductor 26.

（工程５）
次に、図３（Ａ）に図示されるように、図２（Ｄ）に図示される中間体の上面全体、すなわち、第２絶縁層３２上の全面、および第２絶縁層３２から露出される第１導体２５上および第２導体２６上の全面に誘電体層２３を成膜する。
（工程６）
そして、図３（Ｂ）に図示されるように、誘電体層２３をフォトリソグラフィ技術またはレーザによりパターニングする。また、誘電体層２３に、開口部２３ｂ、２３ｃをエッチングにより形成する。誘電体層２３の開口部２３ｂ、２３ｃの形成はドライエッチングが好ましい。誘電体層２３の開口部２３ｂ、２３ｃは、それぞれ、第２絶縁層３２の開口部３２ｂ、３２ｃより一回り小さく形成し、第２絶縁層３２の開口部３２ｂ、３２ｃの周縁部に誘電体層２３が残存するようにする。また、必要に応じ、誘電体層２３の、第２絶縁層３２の開口部３２ａ内に形成された部分の上層側をエッチングして、残存する誘電体層２３の厚さを調整する。誘電体層２３として、上述したように、ＳｒＴｉＯ_３、Ｔａ_２Ｏ_５、ＢａＴｉＯ_３などの高誘電材料を用いる。 (Step 5)
Next, as shown in FIG. 3(A), the entire upper surface of the intermediate shown in FIG. 2(D), that is, the entire surface on the second insulating layer 32, and A dielectric layer 23 is formed on the entire surface of the first conductor 25 and the second conductor 26.
(Step 6)
Then, as shown in FIG. 3B, the dielectric layer 23 is patterned using photolithography or laser. Furthermore, openings 23b and 23c are formed in the dielectric layer 23 by etching. Dry etching is preferably used to form the openings 23b and 23c in the dielectric layer 23. The openings 23b and 23c of the dielectric layer 23 are formed one size smaller than the openings 32b and 32c of the second insulating layer 32, respectively, and the dielectric layer is formed around the periphery of the openings 32b and 32c of the second insulating layer 32. 23 remain. Further, if necessary, the upper layer side of the portion of the dielectric layer 23 formed in the opening 32a of the second insulating layer 32 is etched to adjust the thickness of the remaining dielectric layer 23. As the dielectric layer 23, as described above, a high dielectric material such as SrTiO ₃ , Ta ₂ O ₅ , BaTiO ₃ or the like is used.

なお、誘電体層２３は、絶縁性を有している。第２絶縁層３２上に成膜された誘電体層２３を除去せず、そのまま残しているのは、誘電体層２３を絶縁層として活用するためであり、これにより、誘電体層２３のパターニング工程の能率化を図っている。 Note that the dielectric layer 23 has insulating properties. The reason why the dielectric layer 23 formed on the second insulating layer 32 is not removed and left as it is is to utilize the dielectric layer 23 as an insulating layer. We are trying to streamline the process.

（工程７）
次に、図３（Ｃ）に図示されるように、図３（Ｂ）に図示される中間体の上面全体、すなわち誘電体層２３上の全面、および誘電体層２３から露出する第１導体２５上および第２導体２６上にシード層６２を、スパッタ法などにより形成する。
（工程８）
そして、シード層６２を電流路として、電解めっきにより、図３（Ｄ）に図示される第３導体２８を形成するための導体素材層を成膜する。第３導体２８の導体素材層は、シード層６２上の全面に成膜されるが、フォトリソグラフィ技術を用いてエッチングすることにより図３（Ｄ）に図示されるようなパターンに形成する。フォトリソグラフィ技術に用いるフォトレジストは、ポジ型でもネガ型でもよい。第３導体２８は、第二電極２２および第２配線部２８ａを有する。第３導体２８の第二電極２２と第２配線部２８ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成される。 (Step 7)
Next, as illustrated in FIG. 3(C), the entire upper surface of the intermediate illustrated in FIG. 3(B), that is, the entire surface on the dielectric layer 23, and the first conductor exposed from the dielectric layer 23. A seed layer 62 is formed on the second conductor 25 and the second conductor 26 by sputtering or the like.
(Step 8)
Then, using the seed layer 62 as a current path, a conductive material layer for forming the third conductor 28 shown in FIG. 3(D) is formed by electrolytic plating. The conductive material layer of the third conductor 28 is formed on the entire surface of the seed layer 62, and is formed into a pattern as shown in FIG. 3(D) by etching using photolithography technology. The photoresist used in the photolithography technique may be positive type or negative type. The third conductor 28 has a second electrode 22 and a second wiring part 28a. The second electrode 22 of the third conductor 28 and the second wiring portion 28a are formed in the same plating process, so that they are formed in a continuous, connected structure.

（工程９）
次に、図４（Ａ）に図示されるように、引き続いて、シード層６２を電流路として電解めっきにより柱状電極５１を形成する。柱状電極５１の形成は、図示はしないが、図３（Ｄ）に図示される中間体の全面にフォトレジストを成膜し、フォトリソグラフィ技術により柱状電極５１を形成する部分に開口部を形成し、この開口部内に電解めっきによるめっき成長により形成する。柱状電極５１は、すべて、ほぼ同一の厚さに形成されるが、キャパシタ２０上に形成される柱状電極５１ａの上面が、誘電体層２３および第３導体２８の第二電極２２の厚さの分、他の柱状電極５１の上面より高い位置に形成される。 (Step 9)
Next, as shown in FIG. 4A, the columnar electrodes 51 are subsequently formed by electroplating using the seed layer 62 as a current path. Although not shown in the drawings, the columnar electrodes 51 are formed by forming a photoresist film on the entire surface of the intermediate shown in FIG. , is formed in this opening by plating growth using electrolytic plating. The columnar electrodes 51 are all formed to have approximately the same thickness, but the upper surface of the columnar electrode 51a formed on the capacitor 20 has a thickness equal to that of the dielectric layer 23 and the second electrode 22 of the third conductor 28. It is formed at a higher position than the upper surface of the other columnar electrodes 51.

（工程１０）
この後、図４（Ｂ）に図示されるように、柱状電極５１から露出するシード層６２をエッチングにより除去する。シード層６２のエッチングは、ウエットエッチングが好ましい。 (Step 10)
Thereafter, as shown in FIG. 4B, the seed layer 62 exposed from the columnar electrode 51 is removed by etching. The seed layer 62 is preferably etched by wet etching.

（工程１１）
次に、図４（Ｃ）に図示されるように、図４（Ｂ）に図示される中間体の上面全体、すなわち、柱状電極５１上、第３導体２８および柱状電極５１から露出した誘電体層２３を、封止樹脂５２により封止する。封止樹脂５２は、樹脂印刷法または樹脂モールド法により、キャパシタ２０上に形成される、最も高い柱状電極５１ａの上面を覆う厚さに形成する。 (Step 11)
Next, as shown in FIG. 4C, the entire upper surface of the intermediate shown in FIG. The layer 23 is sealed with a sealing resin 52. The sealing resin 52 is formed to a thickness that covers the upper surface of the tallest columnar electrode 51a formed on the capacitor 20 by a resin printing method or a resin molding method.

（工程１２）
次に、図５（Ａ）に図示されるように、封止樹脂５２および柱状電極５１の上部側を研削または研磨して、すべての柱状電極５１を、所定の厚さにする。封止樹脂５２および柱状電極５１の上部側を研削または研磨することにより、すべての柱状電極５１の上面と封止樹脂５２の上面は面一となる。 (Step 12)
Next, as shown in FIG. 5A, the sealing resin 52 and the upper sides of the columnar electrodes 51 are ground or polished to make all the columnar electrodes 51 have a predetermined thickness. By grinding or polishing the upper sides of the sealing resin 52 and the columnar electrodes 51, the upper surfaces of all the columnar electrodes 51 and the sealing resin 52 become flush with each other.

（工程１３）
そして、図５（Ｂ）に図示されるように、各柱状電極５１の上面に、はんだボール５５を搭載する。はんだボール５５の形成は、各柱状電極５１の上面に印刷によりはんだ層を形成し、リフロー炉に投入して、はんだボールを形成するようにしてもよい。このようにして、図１に図示される半導体装置１００を得ることができる。 (Step 13)
Then, as shown in FIG. 5(B), a solder ball 55 is mounted on the upper surface of each columnar electrode 51. The solder balls 55 may be formed by forming a solder layer on the upper surface of each columnar electrode 51 by printing, and placing the solder layer in a reflow oven to form the solder balls. In this way, the semiconductor device 100 shown in FIG. 1 can be obtained.

なお、上記実施形態では、半導体素子１０の表面絶縁層１２上に第１絶縁層３１を形成し、第１絶縁層３１上に第１、第２導体２５、２６を形成にする方法で例示した。しかし、表面絶縁層１２の保護機能の信頼性が高ければ、第１絶縁層３１を形成せず、表面絶縁層１２上に、直接、第１、第２導体２５、２６を形成するようにしてもよい。 In the above embodiment, the first insulating layer 31 is formed on the surface insulating layer 12 of the semiconductor element 10, and the first and second conductors 25 and 26 are formed on the first insulating layer 31. . However, if the reliability of the protective function of the surface insulating layer 12 is high, the first and second conductors 25 and 26 may be formed directly on the surface insulating layer 12 without forming the first insulating layer 31. Good too.

上記第１の実施形態によれば、下記の効果を奏する。
（１）半導体装置１００の製造方法は、第一電極２１、第二電極２２および第一電極２１と第二電極２２との間に設けられた誘電体層２３を含むキャパシタ２０を有する半導体装置の製造方法であって、第１接続パッド１３ａおよび第２接続パッド１３ｂを有する半導体素子１０を準備することと、半導体素子１０上に、第１接続パッド１３ａに電気的に接続される第一電極２１を形成することと、第一電極２１上に誘電体層２３を形成することと、誘電体層２３上に第２接続パッド１３ｂに電気的に接続される第二電極２２を形成することと、を含む。 According to the first embodiment, the following effects are achieved.
(1) A method for manufacturing the semiconductor device 100 includes a semiconductor device having a capacitor 20 including a first electrode 21, a second electrode 22, and a dielectric layer 23 provided between the first electrode 21 and the second electrode 22. A manufacturing method includes preparing a semiconductor device 10 having a first connection pad 13a and a second connection pad 13b, and providing a first electrode 21 electrically connected to the first connection pad 13a on the semiconductor device 10. forming a dielectric layer 23 on the first electrode 21; forming a second electrode 22 electrically connected to the second connection pad 13b on the dielectric layer 23; including.

特許文献１に記載された製造方法は、一対の電極間に誘電体層を設けたキャパシタを予め作製しておき、このキャパシタを、接着剤により半導体素子に貼り付ける方法である。このため、キャパシタをピックアップ装置により把持して半導体素子の領域に正確に位置決めする必要がある。しかし、ピックアップ装置によりキャパシタを把持する際にキャパシタが位置ずれしたり、接着剤の流動性により接着時に位置ずれをしたりするため、この方法による位置決めは、精度が低く、実用レベルに達していない。これに対し、本実施形態では、第一電極２１、誘電体層２３、第二電極２２のそれぞれを、順次、半導体素子１０上に形成する方法であり、ピックアップ装置も接着剤も用いない。このため、第一電極２１、誘電体層２３および第二電極２２から構成されるキャパシタ２０を、半導体素子１０の所定の領域に高精度に形成することができる。 The manufacturing method described in Patent Document 1 is a method in which a capacitor in which a dielectric layer is provided between a pair of electrodes is produced in advance, and this capacitor is attached to a semiconductor element using an adhesive. Therefore, it is necessary to grip the capacitor with a pickup device and accurately position it in the area of the semiconductor element. However, positioning using this method has low accuracy and has not reached a practical level because the capacitor may be misaligned when it is gripped by a pickup device, or may be misaligned during bonding due to the fluidity of the adhesive. . In contrast, in the present embodiment, the first electrode 21, the dielectric layer 23, and the second electrode 22 are each formed sequentially on the semiconductor element 10, and neither a pickup device nor an adhesive is used. Therefore, the capacitor 20 composed of the first electrode 21, the dielectric layer 23, and the second electrode 22 can be formed in a predetermined region of the semiconductor element 10 with high precision.

また、特許文献１に記載された製造方法は、接着剤を用いるため、接着剤からのガスの発生や溶剤の流動など、生産性に影響する課題が生じる。本実施形態によれば、これらの対処が必要なく、生産性を高めることができる。 Further, since the manufacturing method described in Patent Document 1 uses an adhesive, problems that affect productivity arise, such as gas generation from the adhesive and flow of a solvent. According to this embodiment, these measures are not necessary and productivity can be improved.

（２）第一電極２１を形成することは、第１接続パッド１３ａに接続されるように第１導電層を成膜することと、第１導電層をパターニングして第一電極２１、および第一電極２１を第１接続パッド１３ａに接続する第一配線２５ａとして機能する第１導体２５を形成することとを含む。つまり、キャパシタ２０の第一電極２１は、第１導電層をパターニングして第１配線部２５ａと共に形成される。このため、第一電極２１と第１配線部２５ａとの位置決めは必要が無く、高精度かつ高能率に行うことができる。 (2) Forming the first electrode 21 includes forming a first conductive layer so as to be connected to the first connection pad 13a, and patterning the first conductive layer to form the first electrode 21 and the first conductive layer. The method includes forming a first conductor 25 that functions as a first wiring 25a that connects one electrode 21 to the first connection pad 13a. That is, the first electrode 21 of the capacitor 20 is formed together with the first wiring portion 25a by patterning the first conductive layer. Therefore, there is no need to position the first electrode 21 and the first wiring section 25a, and the positioning can be performed with high precision and high efficiency.

（３）上記実施形態の半導体装置１００は、第一電極２１、第二電極２２、および第一電極２１と第二電極２２との間に設けられた誘電体層２３を含むキャパシタ２０を有する半導体装置１００であって、第１接続パッド１３ａおよび第２接続パッド１３ｂを有する半導体素子１０と、半導体素子１０上に形成され、第１接続パッド１３ａを露出する第１開口部３１ａおよび第２接続パッド１３ｂを露出する第２開口部３１ｂを有する第１絶縁層３１と、第１絶縁層３１上に形成された第一電極２１と、第一電極２１上に形成された誘電体層２３と、誘電体層２３上に形成された第二電極２２と、開口部３１ａを介して第１接続パッド１３ａおよび第一電極２１に接続された第１配線部２５ｂと、第２開口部３１ｂを介して第２接続パッド１３ｂおよび第二電極２２に接続された第２配線部２８ａとを備え、第一電極２１と第１配線部２５ａは、連続する一つながりの構造である。このため、第一電極２１と第１配線部２５ａとの接続に把持装置も接着剤も用いない。従って、キャパシタ２０を、半導体素子１０の所定の領域に高精度に形成することができる。 (3) The semiconductor device 100 of the above embodiment is a semiconductor having a capacitor 20 including a first electrode 21, a second electrode 22, and a dielectric layer 23 provided between the first electrode 21 and the second electrode 22. A device 100 includes a semiconductor element 10 having a first connection pad 13a and a second connection pad 13b, a first opening 31a formed on the semiconductor element 10 and exposing the first connection pad 13a, and a second connection pad. a first insulating layer 31 having a second opening 31b that exposes the first insulating layer 31b; a first electrode 21 formed on the first insulating layer 31; a dielectric layer 23 formed on the first electrode 21; The second electrode 22 formed on the body layer 23, the first wiring part 25b connected to the first connection pad 13a and the first electrode 21 through the opening 31a, and the The first electrode 21 and the first wiring part 25a have a continuous structure. Therefore, neither a gripping device nor an adhesive is used to connect the first electrode 21 and the first wiring portion 25a. Therefore, the capacitor 20 can be formed in a predetermined region of the semiconductor element 10 with high precision.

－第２の実施形態－
図６～図９を参照して、本発明の第２の実施形態を説明する。
図６は、本発明の半導体装置の第２の実施形態の断面図である。
第２の実施形態の半導体装置１００は、第１の実施形態に対し、第２絶縁層１３２と誘電体層１２３の上下が反転した構造を有する。すなわち、第１の実施形態では、半導体素子１０上に第１導体素材層が積層され、パターニングで第１電極２１と第１配線部２５ａを含む第１導体２５、および第２導体２６が形成され、この上に第２絶縁層３２が積層され、さらにその上に誘電体層２３が積層される工程である。一方、第２の実施形態では、半導体素子１０上に第１導体素材層が積層され、第１電極２１と第１配線部２５ａを含む第１導体２５、および第２導体２６が形成され、この上に誘電体層１２３が積層され、さらにその上に第２絶縁層１３２が積層される工程である。
以下、詳細に説明するが、以下の説明においては、主に第１の実施形態と相違する構成を説明し、同一の構成については、対応する構成に同一の符号を付し、適宜、説明を省略する。
半導体装置１００は、第１の実施形態と同様、半導体素子１０と、キャパシタ２０と、第１導体２５と、第２導体２６と、第３導体２８と、柱状電極５１、５１ａと、封止樹脂５２と、はんだボール５５とを備えている。
半導体素子１０は、第１の実施形態と同様、半導体基板１１と、表面絶縁層１２と、表面絶縁層１２の開口部１２ａ、１２ｂのそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する。 -Second embodiment-
A second embodiment of the present invention will be described with reference to FIGS. 6 to 9.
FIG. 6 is a cross-sectional view of the second embodiment of the semiconductor device of the present invention.
The semiconductor device 100 of the second embodiment has a structure in which the second insulating layer 132 and the dielectric layer 123 are upside down compared to the first embodiment. That is, in the first embodiment, a first conductor material layer is laminated on the semiconductor element 10, and the first conductor 25 including the first electrode 21 and the first wiring part 25a and the second conductor 26 are formed by patterning. , the second insulating layer 32 is laminated thereon, and the dielectric layer 23 is further laminated thereon. On the other hand, in the second embodiment, a first conductor material layer is laminated on the semiconductor element 10, a first conductor 25 including a first electrode 21 and a first wiring part 25a, and a second conductor 26 are formed. In this step, a dielectric layer 123 is laminated thereon, and a second insulating layer 132 is further laminated thereon.
A detailed explanation will be given below, but in the following explanation, mainly the configurations that are different from the first embodiment will be explained, and for the same configurations, the corresponding configurations will be denoted by the same reference numerals, and the explanation will be given as appropriate. Omitted.
Similar to the first embodiment, the semiconductor device 100 includes a semiconductor element 10, a capacitor 20, a first conductor 25, a second conductor 26, a third conductor 28, columnar electrodes 51 and 51a, and a sealing resin. 52 and a solder ball 55.
As in the first embodiment, the semiconductor element 10 includes a semiconductor substrate 11, a surface insulating layer 12, and first connection pads 13a and second connection pads 13b exposed from openings 12a and 12b of the surface insulation layer 12, respectively. has.

キャパシタ２０は、第一電極２１と、誘電体層１２３と、第二電極２２により構成されている。第１導体２５の一部の領域が第一電極２１として機能する領域である。第３導体２８の一部の領域が第二電極２２として機能する領域である。すなわち、キャパシタ２０は、誘電体層１２３と、第１導体２５の誘電体層１２３と対向する領域である第一電極２１と、第３導体の誘電体層１２３と対向する領域である第二電極２２により構成されている。 The capacitor 20 includes a first electrode 21, a dielectric layer 123, and a second electrode 22. A part of the first conductor 25 is a region that functions as the first electrode 21. A part of the third conductor 28 is a region that functions as the second electrode 22. That is, the capacitor 20 includes a dielectric layer 123, a first electrode 21 which is a region of the first conductor 25 facing the dielectric layer 123, and a second electrode which is a region of the third conductor facing the dielectric layer 123. 22.

表面絶縁層１２上には、第１絶縁層３１が形成されている。第１絶縁層３１には、表面絶縁層１２の開口部１２ａ、１２ｂに対応して、それぞれ、開口部３１ａ、３１ｂが形成されている。 A first insulating layer 31 is formed on the surface insulating layer 12 . Openings 31a and 31b are formed in the first insulating layer 31, corresponding to the openings 12a and 12b of the surface insulating layer 12, respectively.

第１絶縁層３１上には、第１導体２５と、第２導体２６が形成されている。第１導体２５は、第１接続パッド１３ａに接続されている。第２導体２６は、第２接続パッド１３ｂに接続されている。第１導体２５および第２導体２６は、銅系金属などの導電性のよい材料により形成されている。但し、銅系金属に限定されるものはなく、クロム、銀、金など、他の金属を用いることもできる。 A first conductor 25 and a second conductor 26 are formed on the first insulating layer 31. The first conductor 25 is connected to the first connection pad 13a. The second conductor 26 is connected to the second connection pad 13b. The first conductor 25 and the second conductor 26 are made of a highly conductive material such as copper-based metal. However, it is not limited to copper-based metals, and other metals such as chromium, silver, and gold can also be used.

第１導体２５は、キャパシタ２０の構成部材となる第一電極２１と、第１接続パッド１３ａと第一電極２１を接続する第１配線部２５ａとを有する。第１導体２５、すなわち、第一電極２１と第１配線部２５ａは、連続する一つながりの構造を有する。 The first conductor 25 includes a first electrode 21 that is a component of the capacitor 20, and a first wiring portion 25a that connects the first connection pad 13a and the first electrode 21. The first conductor 25, that is, the first electrode 21 and the first wiring portion 25a have a continuous structure.

第１導体２５上、第２導体２６上、および第１導体２５の開口と第２導体２６の開口から露出する第１絶縁層３１上には、誘電体層１２３が形成されている。誘電体層１２３は、第１導体２５の外周側面および第２導体２６の外周側面にも形成されている。 A dielectric layer 123 is formed on the first conductor 25, the second conductor 26, and the first insulating layer 31 exposed from the openings of the first conductor 25 and the second conductor 26. The dielectric layer 123 is also formed on the outer peripheral side surface of the first conductor 25 and the outer peripheral side surface of the second conductor 26 .

誘電体層１２３には、柱状電極５１が形成される領域に対応して開口部１２３ｂ（図８（Ａ）参照）が形成されている。また、誘電体層１２３には、第２導体２６の一部を露出する開口部１２３ｃ（図８（Ａ）参照）が形成されている。 An opening 123b (see FIG. 8A) is formed in the dielectric layer 123 in correspondence to a region where the columnar electrode 51 is formed. Further, an opening 123c (see FIG. 8A) is formed in the dielectric layer 123 to expose a part of the second conductor 26.

誘電体層１２３上には、第２絶縁層１３２が形成されている。第２絶縁層１３２の第一電極２１に対応する部分には、誘電体層１２３を露出する開口部１３２ａ（図８（Ｂ）参照）が形成されている。第２絶縁層１３２の各柱状電極５１が形成される部分には、第１導体２５および第２導体２６を露出する開口部１３２ｂ（図８（Ｂ）参照）が形成されている。また、第２絶縁層１３２には、第２導体２６の一部を露出する開口部１３２ｃ（図８（Ｂ）参照）が形成されている。 A second insulating layer 132 is formed on the dielectric layer 123. An opening 132a (see FIG. 8B) that exposes the dielectric layer 123 is formed in a portion of the second insulating layer 132 corresponding to the first electrode 21. An opening 132b (see FIG. 8B) that exposes the first conductor 25 and the second conductor 26 is formed in a portion of the second insulating layer 132 where each columnar electrode 51 is formed. Furthermore, an opening 132c (see FIG. 8(B)) is formed in the second insulating layer 132 to expose a part of the second conductor 26.

第２絶縁層１３２の開口部１３２ａから露出された誘電体層１２３上には、第３導体２８が形成されている。第３導体２８は、第二電極２２、および第二電極２２と第２導体２６とを接続する第２配線部２８ａとを有する。半導体素子１０の第２接続パッド１３ｂは、第２導体２６、第３導体２８の第２配線部２８ａを介してキャパシタ２０を構成する第二電極２２に接続されている。 A third conductor 28 is formed on the dielectric layer 123 exposed through the opening 132a of the second insulating layer 132. The third conductor 28 includes a second electrode 22 and a second wiring portion 28a that connects the second electrode 22 and the second conductor 26. The second connection pad 13b of the semiconductor element 10 is connected to the second electrode 22 forming the capacitor 20 via the second wiring portion 28a of the second conductor 26 and the third conductor 28.

誘電体層１２３の、第一電極２１および第二電極２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。 A region of the dielectric layer 123 sandwiched between the first electrode 21 and the second electrode 22 constitutes the dielectric layer of the capacitor 20 .

柱状電極５１、封止樹脂５２およびはんだボール５５の構成は、第１の実施形態と同様である。
次に、第２の実施形態の半導体装置１００の製造方法を説明する。 The configurations of the columnar electrodes 51, the sealing resin 52, and the solder balls 55 are the same as in the first embodiment.
Next, a method for manufacturing the semiconductor device 100 of the second embodiment will be described.

図７（Ａ）～（Ｄ）は、図６に図示された半導体装置の製造方法を説明するための各工程１－４の断面図であり、図８（Ａ）～（Ｄ）は、図７に続く半導体装置の製造工程５－８を説明するための断面図であり、図９（Ａ）～（Ｄ）は、図８に続く半導体装置の製造工程９－１２を説明するための断面図ある。
図７（Ａ）～（Ｃ）に図示される工程１－４は、第１の実施形態の図２（Ａ）～（Ｃ）と同様である。
（工程１）
図７（Ａ）に図示されるように、半導体素子１０の表面絶縁層１２上に第１絶縁層３１を成膜し、第１絶縁層３１に第１接続パッド１３ａ、第２接続パッド１３ｂを露出する開口部３１ａ、３１ｂを形成する。
（工程２）
そして、図７（Ｂ）に図示されるように、第１絶縁層３１上の全面（第１、第２接続パッド１３ａ、１３ｂ上を含む）にシード層６１を、例えば、スパッタにより形成する。 7(A) to (D) are cross-sectional views of each step 1-4 for explaining the manufacturing method of the semiconductor device shown in FIG. 9A to 9D are cross-sectional views for explaining a semiconductor device manufacturing process 9-12 following FIG. 8; FIGS. There is a diagram.
Steps 1-4 illustrated in FIGS. 7A to 7C are similar to those in FIGS. 2A to 2C of the first embodiment.
(Step 1)
As shown in FIG. 7A, a first insulating layer 31 is formed on the surface insulating layer 12 of the semiconductor element 10, and a first connection pad 13a and a second connection pad 13b are formed on the first insulating layer 31. Exposed openings 31a and 31b are formed.
(Step 2)
Then, as shown in FIG. 7B, a seed layer 61 is formed on the entire surface of the first insulating layer 31 (including on the first and second connection pads 13a and 13b) by, for example, sputtering.

（工程３）
次に、図７（Ｃ）に図示されるように、シード層６１上の全面に第１導体２５および第２導体２６を形成するための第１導体素材層（図示せず）を成膜する。そして、フォトリソグラフィ技術により第１導体素材層をパターニングして、第１導体２５および第２導体２６を形成する。 (Step 3)
Next, as illustrated in FIG. 7C, a first conductor material layer (not shown) for forming the first conductor 25 and the second conductor 26 is formed on the entire surface of the seed layer 61. . The first conductor material layer is then patterned using photolithography to form the first conductor 25 and the second conductor 26.

第一電極２１と第１配線部２５ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成されている。第１導体２５および第２導体２６を形成した後、第１導体２５および第２導体２６から露出するシード層６１をエッチングにより除去する。エッチングとしてはウエットエッチングが好ましい。 Since the first electrode 21 and the first wiring portion 25a are formed in the same plating process, they are formed in a continuous structure. After forming the first conductor 25 and the second conductor 26, the seed layer 61 exposed from the first conductor 25 and the second conductor 26 is removed by etching. Wet etching is preferred as the etching.

（工程４）
次に、図７（Ｄ）に図示されるように、第１導体２５上と第２導体２６上の全面、および第１導体２５と第２導体２６間から露出する第１絶縁層３１上に誘電体層１２３を成膜する。誘電体層１２３は、第１導体２５、第２導体２６の外周側面にも形成される。 (Step 4)
Next, as shown in FIG. 7(D), the entire surface of the first conductor 25 and the second conductor 26 and the first insulating layer 31 exposed from between the first conductor 25 and the second conductor 26 are covered. A dielectric layer 123 is formed. The dielectric layer 123 is also formed on the outer peripheral side surfaces of the first conductor 25 and the second conductor 26 .

（工程５）
そして、図８（Ａ）に図示されるように、誘電体層１２３をフォトリソグラフィ技術またはレーザによりパターニングする。また、誘電体層１２３の柱状電極５１が形成される部分をドライエッチング法などにより除去して、誘電体層１２３に開口部１２３ｂを形成する。誘電体層１２３の開口部１２３ｂからは第１導体２５および第２導体２６が露出する。また、誘電体層１２３に、第２導体２６の一部を露出する開口部１２３ｃを形成する。 (Step 5)
Then, as shown in FIG. 8A, the dielectric layer 123 is patterned using photolithography or laser. Further, a portion of the dielectric layer 123 where the columnar electrode 51 is formed is removed by dry etching or the like to form an opening 123b in the dielectric layer 123. The first conductor 25 and the second conductor 26 are exposed through the opening 123b of the dielectric layer 123. Further, an opening 123c is formed in the dielectric layer 123 to expose a part of the second conductor 26.

（工程６）
次に、図８（Ｂ）に図示されるように、図８（Ａ）に図示された中間体の上面全体、すなわち、誘電体層１２３上の全面、誘電体層１２３の開口部１２３ｂ、１２３ｃから露出する第１導体２５上および第２導体２６上に、絶縁層１３２を成膜する。そして、第２絶縁層１３２の第一電極２１に対応する部分に、誘電体層１２３を露出する開口部１３２ａを形成する。また、第２絶縁層１３２のうち、誘電体層１２３の開口部１２３ｂ、１２３ｃに対応する部分に、開口部１３２ｂ、１３２ｃを形成する。第２絶縁層１３２の開口部１３２ｂ、１３２ｃからは第１導体２５および第２導体２６が露出する。 (Step 6)
Next, as shown in FIG. 8B, the entire upper surface of the intermediate shown in FIG. An insulating layer 132 is formed on the first conductor 25 and the second conductor 26 exposed from the insulating layer 132 . Then, an opening 132a exposing the dielectric layer 123 is formed in a portion of the second insulating layer 132 corresponding to the first electrode 21. Furthermore, openings 132b and 132c are formed in the second insulating layer 132 in portions corresponding to the openings 123b and 123c of the dielectric layer 123. The first conductor 25 and the second conductor 26 are exposed through the openings 132b and 132c of the second insulating layer 132.

（工程７）
次に、図８（Ｃ）に図示されるように、第２絶縁層１３２上の全面、および第２絶縁層１３２の開口部１３２ａ～１３２ｃから露出する誘電体層１２３上にシード層６２を成膜する。そして、シード層６２を電流路として、電解めっきにより、図８（Ｃ）に図示される第３導体２８を形成するための導体素材層を成膜する。第３導体２８の導体素材層は、シード層６２上全面に成膜されるが、フォトリソグラフィ技術を用いてエッチングすることにより図８（Ｃ）に図示されるようなパターンに形成する。フォトリソグラフィ技術に用いるフォトレジストは、ポジ型でもネガ型でもよい。 (Step 7)
Next, as shown in FIG. 8C, a seed layer 62 is formed on the entire surface of the second insulating layer 132 and on the dielectric layer 123 exposed from the openings 132a to 132c of the second insulating layer 132. To form a film. Then, using the seed layer 62 as a current path, a conductive material layer for forming the third conductor 28 shown in FIG. 8(C) is formed by electrolytic plating. The conductor material layer of the third conductor 28 is formed over the entire surface of the seed layer 62, and is etched using photolithography to form a pattern as shown in FIG. 8C. The photoresist used in the photolithography technique may be positive type or negative type.

第３導体２８は、第二電極２２として機能する導体領域、および第２配線部２８ａとして機能する導体領域を有する。第二電極２２は、キャパシタ２０の第二電極２２を構成する。第２配線部２８ａは、第二電極２２と、第２導体２６とを接続する。第３導体２８の第二電極２２と第２配線部２８ａは、同一のめっき工程で形成されるため連続する一つながりの構造に形成される。 The third conductor 28 has a conductor region that functions as the second electrode 22 and a conductor region that functions as the second wiring portion 28a. The second electrode 22 constitutes the second electrode 22 of the capacitor 20 . The second wiring portion 28a connects the second electrode 22 and the second conductor 26. The second electrode 22 of the third conductor 28 and the second wiring portion 28a are formed in the same plating process, so that they are formed in a continuous, connected structure.

誘電体層１２３のうち、第一電極２１および第二電極２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。
キャパシタ２０を構成する領域外の第１導体２５上および第２導体２６上に成膜された誘電体層１２３を除去せず、そのまま残しているのは、誘電体層１２３を絶縁層として活用するためであり、これにより、誘電体層１２３のパターニング工程の能率化を図っている。 A region of the dielectric layer 123 sandwiched between the first electrode 21 and the second electrode 22 constitutes the dielectric layer of the capacitor 20 .
The reason why the dielectric layer 123 formed on the first conductor 25 and the second conductor 26 outside the area constituting the capacitor 20 is left as is without being removed is to utilize the dielectric layer 123 as an insulating layer. This is to improve the efficiency of the patterning process of the dielectric layer 123.

以下、図８（Ｄ）～図９（Ｄ）の工程は、それぞれ、第１の実施形態の図４（Ａ）～図５（Ｂ）の工程と同様である。
（工程８）（工程９）
図８（Ｄ）に図示されるように、引き続いて、シード層６２を電流路として電解めっきにより柱状電極５１、５１ａを形成し、図９（Ａ）に図示されるように、柱状電極５１、５１ａから露出するシード層６２をエッチングにより除去する。エッチングとしてはウエットエッチングが好ましい。
（工程１０）
次に、図９（Ｂ）に図示されるように、柱状電極５１が形成された上部側を、封止樹脂５２により封止する。封止樹脂５２は、キャパシタ２０上に形成される、最も高い柱状電極５１ａの上面を覆う厚さに形成する。 Hereinafter, the steps in FIGS. 8(D) to 9(D) are similar to the steps in FIGS. 4(A) to 5(B) of the first embodiment, respectively.
(Step 8) (Step 9)
As illustrated in FIG. 8(D), the columnar electrodes 51, 51a are subsequently formed by electrolytic plating using the seed layer 62 as a current path, and as illustrated in FIG. 9(A), the columnar electrodes 51, The seed layer 62 exposed from 51a is removed by etching. Wet etching is preferred as the etching.
(Step 10)
Next, as shown in FIG. 9B, the upper side on which the columnar electrodes 51 are formed is sealed with a sealing resin 52. The sealing resin 52 is formed to a thickness that covers the upper surface of the tallest columnar electrode 51a formed on the capacitor 20.

（工程１１）
次に、図９（Ｃ）に図示されるように、封止樹脂５２および柱状電極５１の上部側を研削または研磨して、すべての柱状電極５１を、所定の厚さにする。
（工程１２）
そして、図９（Ｄ）に図示されるように、各柱状電極５１の上面に、はんだボール５５を搭載する。このようにして、図６に図示される第２の実施形態の半導体装置１００を得ることができる。 (Step 11)
Next, as shown in FIG. 9C, the sealing resin 52 and the upper sides of the columnar electrodes 51 are ground or polished to make all the columnar electrodes 51 have a predetermined thickness.
(Step 12)
Then, as shown in FIG. 9(D), a solder ball 55 is mounted on the upper surface of each columnar electrode 51. In this way, the semiconductor device 100 of the second embodiment illustrated in FIG. 6 can be obtained.

第２の実施形態における半導体装置１００の製造方法は、第一電極２１、第二電極２２、および第一電極２１と第二電極２２との間に設けられた誘電体層１２３を含むキャパシタ２０を有する半導体装置の製造方法であって、半導体素子１０上に、第１接続パッド１３ａに電気的に接続された第一電極２１を形成することと、第一電極２１上に誘電体層１２３を形成することと、誘電体層１２３上に第２接続パッド１３ｂに電気的に接続された第二電極２２を形成することと、を含む。
また、キャパシタ２０の第一電極２１は、第１導体２５をパターニングして第１配線部２５ａと共に形成される。
従って、第２の実施形態においても、第１の実施形態の効果（１）、（２）と同様な効果を奏する。 A method for manufacturing a semiconductor device 100 according to the second embodiment includes a capacitor 20 including a first electrode 21, a second electrode 22, and a dielectric layer 123 provided between the first electrode 21 and the second electrode 22. A method for manufacturing a semiconductor device comprising: forming a first electrode 21 electrically connected to a first connection pad 13a on a semiconductor element 10; and forming a dielectric layer 123 on the first electrode 21. and forming a second electrode 22 on the dielectric layer 123 electrically connected to the second connection pad 13b.
Further, the first electrode 21 of the capacitor 20 is formed together with the first wiring portion 25a by patterning the first conductor 25.
Therefore, the second embodiment also provides effects similar to effects (1) and (2) of the first embodiment.

－第３の実施形態－
図１０～図１４を参照して、本発明の第３の実施形態を説明する。
図１０は、本発明の半導体装置の第３の実施形態の断面図である
第１の実施形態の半導体装置では、第一電極２１および第一配線部２５ａを連続する一つながりの構造の第１導体２５として形成し、第二電極２２および第二配線部２８ａを連続する一つながりの構造の第３導体２８として形成されている。
これに対して、第３の実施形態の半導体装置では、第一電極１２１と、第一配線１４１とをそれぞれ独立して形成し、両者は接続部１４２で接続されている。すなわち、第３の実施形態の半導体装置１００は、第一電極１２１をバリア層１２８と第一電極部１２７により形成した構造を有する。また、第３の実施形態の半導体装置１００では、第一電極１２１は、第１接続パッド１３ａに接続された第一配線１４１と連続する一つながりの構造を有しておらず、接続部１４２で接続されている。さらに、第３の実施形態の半導体装置１００は、第２導体１２６の第二電極１２２と、第２接続パッド１３ｂに接続される第２配線部１２６ａを有し、第二電極１２２と第２配線部１２６ａが連続する一つながりの構造とされている。
以下、さらに詳細に説明するが、以下の説明においては、主に第１の実施形態と相違する構成を説明し、同一の構成については、対応する構成に同一の符号を付し、適宜、説明を省略する。 -Third embodiment-
A third embodiment of the present invention will be described with reference to FIGS. 10 to 14.
FIG. 10 is a cross-sectional view of the third embodiment of the semiconductor device of the present invention. It is formed as a conductor 25, and is formed as a third conductor 28 having a continuous structure in which the second electrode 22 and the second wiring portion 28a are connected.
On the other hand, in the semiconductor device of the third embodiment, the first electrode 121 and the first wiring 141 are formed independently, and are connected by a connecting portion 142. That is, the semiconductor device 100 of the third embodiment has a structure in which the first electrode 121 is formed by the barrier layer 128 and the first electrode section 127. Furthermore, in the semiconductor device 100 of the third embodiment, the first electrode 121 does not have a continuous structure that is continuous with the first wiring 141 connected to the first connection pad 13a, and the first electrode 121 does not have a continuous structure that is continuous with the first wiring 141 connected to the first connection pad 13a. It is connected. Furthermore, the semiconductor device 100 of the third embodiment has a second wiring part 126a connected to the second electrode 122 of the second conductor 126 and the second connection pad 13b, and the second electrode 122 and the second wiring part 126a are connected to the second connection pad 13b. The portion 126a has a continuous structure.
Although it will be explained in more detail below, in the following explanation, mainly the configurations that are different from the first embodiment will be explained, and for the same configurations, the corresponding configurations will be given the same reference numerals, and the explanation will be given as appropriate. omitted.

半導体装置１００は、半導体素子１０と、キャパシタ２０と、第一配線１４１と、第２導体１２６と、柱状電極５１、５１ａと、封止樹脂５２と、はんだボール５５とを備えている。
半導体素子１０は、第１の実施形態と同様、半導体基板１１と、表面絶縁層１２と、表面絶縁層１２の開口部１２ａ、１２ｂそれぞれから露出する第１接続パッド１３ａおよび第２接続パッド１３ｂを有する。 The semiconductor device 100 includes a semiconductor element 10, a capacitor 20, a first wiring 141, a second conductor 126, columnar electrodes 51 and 51a, a sealing resin 52, and a solder ball 55.
Similar to the first embodiment, the semiconductor element 10 includes a semiconductor substrate 11, a surface insulating layer 12, and a first connection pad 13a and a second connection pad 13b exposed from openings 12a and 12b of the surface insulation layer 12, respectively. have

キャパシタ２０は、第一電極１２１と、誘電体層２２３と、第二電極１２２により構成されている。第一電極１２１は、バリア層１２８と第一電極部１２７の多層構造を有している。第２導体１２６は、第二電極１２２、および第二電極１２２と第２接続パッド１３ｂとを接続する第２配線部１２６ａを有する。第２導体１２６、すなわち、第２電極１２２と第２配線部１２６ａは、連続する一つながりの構造を有する。 The capacitor 20 includes a first electrode 121, a dielectric layer 223, and a second electrode 122. The first electrode 121 has a multilayer structure including a barrier layer 128 and a first electrode section 127. The second conductor 126 has a second electrode 122 and a second wiring portion 126a that connects the second electrode 122 and the second connection pad 13b. The second conductor 126, that is, the second electrode 122 and the second wiring portion 126a have a continuous structure.

キャパシタ２０が形成された領域に対応する部分の第１絶縁層３１上には、バリア層１２８が形成され、バリア層１２８上には第一電極部１２７が積層されている。バリア層１２８と第一電極部１２７は、キャパシタ２０の第一電極１２１を構成する。第一電極部１２７上には誘電体層２２３が積層されている。 A barrier layer 128 is formed on a portion of the first insulating layer 31 corresponding to the region where the capacitor 20 is formed, and a first electrode portion 127 is laminated on the barrier layer 128. Barrier layer 128 and first electrode section 127 constitute first electrode 121 of capacitor 20 . A dielectric layer 223 is laminated on the first electrode section 127.

誘電体層２２３上、およびキャパシタ２０が形成された領域に対応する部分以外の部分の第１絶縁層３１上には、第一配線１４１および第２導体１２６を形成するためのシード層６３が形成されている。但し、第一配線１４１および第２導体１２６が分離される部分では、シード層６３は除去されている。 A seed layer 63 for forming the first wiring 141 and the second conductor 126 is formed on the dielectric layer 223 and on a portion of the first insulating layer 31 other than the portion corresponding to the region where the capacitor 20 is formed. has been done. However, the seed layer 63 is removed at the portion where the first wiring 141 and the second conductor 126 are separated.

誘電体層２２３上に形成されたシード層６３上には、第２導体１２６が形成されている。第２導体１２６は、誘電体層２２３上に形成された第二電極１２２、および第二電極１２２と第２接続パッド１３ｂとを接続する第２配線部１２６ａを有する。第２導体１２６、換言すれば、第二電極１２２と第２配線部１２６ａは、連続する一つながりの構造を有する。 A second conductor 126 is formed on the seed layer 63 formed on the dielectric layer 223. The second conductor 126 has a second electrode 122 formed on the dielectric layer 223, and a second wiring part 126a that connects the second electrode 122 and the second connection pad 13b. The second conductor 126, in other words, the second electrode 122 and the second wiring portion 126a have a continuous structure.

バリア層１２８に積層された第一電極部１２７の第一配線１４１側の端部には、誘電体層２２３が積層されていない接続部１４２が形成されている。つまり、第一配線１４１と、第一電極部１２７とは、接続部１４２で接続されている。 A connecting portion 142 on which the dielectric layer 223 is not laminated is formed at the end of the first electrode portion 127 laminated on the barrier layer 128 on the first wiring 141 side. That is, the first wiring 141 and the first electrode section 127 are connected through the connection section 142.

第２導体１２６の第２配線部１２６ａと、バリア層１２８および第一電極部１２７とは離間しており、この離間した部分には、誘電体層２２３が両部材の絶縁材として充填されている。 The second wiring portion 126a of the second conductor 126, the barrier layer 128, and the first electrode portion 127 are separated from each other, and this separated portion is filled with a dielectric layer 223 as an insulating material for both members. .

誘電体層２２３における第一電極１２１と第二電極１２２に挟まれた領域が、キャパシタ２０の誘電体層を構成する。 A region of the dielectric layer 223 sandwiched between the first electrode 121 and the second electrode 122 constitutes the dielectric layer of the capacitor 20 .

第一配線１４１および第２導体１２６上には、柱状電極５１、５１ａが形成されている。柱状電極５１、５１ａ、封止樹脂５２およびはんだボール５５の構成は、第１の実施形態と同様である。
次に、第３の実施形態の半導体装置１００の製造方法を説明する。 Column electrodes 51 and 51a are formed on the first wiring 141 and the second conductor 126. The configurations of the columnar electrodes 51, 51a, the sealing resin 52, and the solder balls 55 are the same as in the first embodiment.
Next, a method for manufacturing the semiconductor device 100 of the third embodiment will be described.

図１１（Ａ）～（Ｄ）は、図１０に図示された半導体装置の製造方法を説明するための各工程１～４の断面図であり、図１２（Ａ）～（Ｄ）は、図１１に続く半導体装置の製造工程５～８を説明するための断面図であり、図１３（Ａ）～（Ｃ）は、図１２に続く半導体装置の製造工程９～１１を説明するための断面図であり、図１４（Ａ）～（Ｂ）は、図１３に続く半導体装置の製造工程１２～１３を説明するための断面図である。
図１１（Ａ）に図示される工程は、第１の実施形態の図２（Ａ）と同様である。
（工程１）
図１１（Ａ）に図示されるように、半導体素子１０の表面絶縁層１２上に第１絶縁層３１を成膜し、第１絶縁層３１に第１接続パッド１３ａ、第２接続パッド１３ｂを露出する開口部１２ａ、１２ｂを形成する。 11(A) to (D) are cross-sectional views of each process 1 to 4 for explaining the manufacturing method of the semiconductor device shown in FIG. 10, and FIGS. 12(A) to (D) are 13A to 13C are cross-sectional views for explaining semiconductor device manufacturing steps 5 to 8 following FIG. 11, and FIGS. FIGS. 14A and 14B are cross-sectional views for explaining semiconductor device manufacturing steps 12 and 13 following FIG. 13.
The process illustrated in FIG. 11(A) is the same as that in FIG. 2(A) of the first embodiment.
(Step 1)
As shown in FIG. 11A, a first insulating layer 31 is formed on the surface insulating layer 12 of the semiconductor element 10, and a first connection pad 13a and a second connection pad 13b are formed on the first insulating layer 31. Exposed openings 12a and 12b are formed.

（工程２）
次に、図１１（Ｂ）に図示されるように、第１絶縁層３１上の全面（第１、第２接続パッド１３ａ、１３ｂ上を含む）に、パターニングにより形成されるバリア層１２８のバリア素材層１２８Ｍ、およびパターニングにより第一電極部１２７が形成される導体素材層１２７Ｍを、例えば、スパッタにより、この順で積層する。 (Step 2)
Next, as illustrated in FIG. 11B, a barrier layer 128 is formed by patterning on the entire surface of the first insulating layer 31 (including on the first and second connection pads 13a and 13b). The material layer 128M and the conductor material layer 127M on which the first electrode portion 127 is formed by patterning are laminated in this order by, for example, sputtering.

（工程３）
次に、図１１（Ｃ）に図示されるように、図１０に図示される第一電極部１２７を残す領域上にマスク７１を形成する。
（工程４）
そして、図１１（Ｄ）に図示されるように、マスク７１から露出された導体素材層１２７Ｍおよびバリア素材層１２８Ｍのを、ウエットエッチングにより除去する。この後、マスク７１を除去する。 (Step 3)
Next, as shown in FIG. 11C, a mask 71 is formed over the region where the first electrode portion 127 shown in FIG. 10 is to be left.
(Step 4)
Then, as shown in FIG. 11(D), the conductor material layer 127M and barrier material layer 128M exposed from the mask 71 are removed by wet etching. After this, the mask 71 is removed.

（工程５）
次に、図１２（Ａ）に図示されるように、パターニングにより誘電体素材層２２３Ｍを半導体素子１０の上部全面に成膜する。
（工程６）
そして、図１２（Ｂ）に図示されるように、フォトリソグラフィ技術を用いて、誘電体素材層２２３Ｍ上にマスク７２を形成する。
マスク７２は、誘電体素材層２２３Ｍの、第一電極部１２７とバリア層１２８の接続部１４２に対応する部分がマスク７２から露出するように形成する。また、マスク７２のうち、接続部１４２側と反対側の端部は、第２接続パッド１３ｂに達しない位置に設ける。 (Step 5)
Next, as shown in FIG. 12A, a dielectric material layer 223M is formed over the entire upper surface of the semiconductor element 10 by patterning.
(Step 6)
Then, as shown in FIG. 12(B), a mask 72 is formed on the dielectric material layer 223M using photolithography.
The mask 72 is formed so that a portion of the dielectric material layer 223M corresponding to the connection portion 142 between the first electrode portion 127 and the barrier layer 128 is exposed from the mask 72. Further, the end of the mask 72 on the side opposite to the connection portion 142 is provided at a position that does not reach the second connection pad 13b.

（工程７）
次に、図１２（Ｃ）に図示されるように、ドライエッチングなどにより、誘電体素材層２２３Ｍのマスク７２から露出した部分を除去し、誘電体層２２３を形成する。この後、マスク７２を除去する。
なお、図１１（Ｄ）に示す工程で、第一電極部１２７となる領域以外の導体素材層１２７Ｍとバリア層１２８となる領域以外のバリア素材層１２８Ｍを除去する方法で例示したが、図１２（Ｄ）に示す工程では、第一電極部１２７となる領域以外の導体素材層１２７Ｍのみを除去し、バリア層１２８となる領域以外のバリア素材層１２８Ｍは残してもよい。この方法の場合、図１２（Ｃ）の工程で、誘電体素材層２２３Ｍを除去した後、不要なバリア素材層１２８Ｍを、例えば、ウエットエッチングにより除去する。 (Step 7)
Next, as shown in FIG. 12C, the portion of the dielectric material layer 223M exposed from the mask 72 is removed by dry etching or the like to form the dielectric layer 223. After this, mask 72 is removed.
Note that in the step shown in FIG. 11(D), a method is illustrated in which the conductor material layer 127M in a region other than the region to become the first electrode portion 127 and the barrier material layer 128M in a region other than the region to become the barrier layer 128 is removed. In the step shown in (D), only the conductive material layer 127M other than the region that will become the first electrode portion 127 may be removed, and the barrier material layer 128M other than the region that will become the barrier layer 128 may be left. In this method, in the step of FIG. 12C, after removing the dielectric material layer 223M, the unnecessary barrier material layer 128M is removed by, for example, wet etching.

（工程８）
次に、図１２（Ｄ）に図示されるように、半導体素子１０の上部全面に、シード層６３を、例えば、スパッタにより形成する。 (Step 8)
Next, as illustrated in FIG. 12(D), a seed layer 63 is formed over the entire upper surface of the semiconductor element 10 by, for example, sputtering.

次に、シード層６３を電流路として、シード層６３上に、第一配線１４１および第２導体１２６を形成するための導電素材層（図示せず）を、例えば、電解めっきにより成膜する。
（工程９）
そして、図１３（Ａ）に図示されるように、フォトリソグラフィ技術を用いて、導電素材層をパターニングし、第一配線１４１、他の配線１４１ａおよび第２導体１２６を形成する。この状態で、第一配線１４１は、シード層６３を介して第１接続パッド１３ａに接続されると共に、接続部１４２でバリア層１２８と第一電極部１２７に接続される。また、第２導体１２６は、シード層６３を介して第２接続パッド１３ｂに接続される。誘電体層２２３上に形成される第二電極１２２と、第二電極１２２と第２接続パッド１３ｂとを接続する第２配線部１２６ａは、同一の成膜工程で形成されるため、連続する一つながりの構造に形成される。
これにより、図１３（Ａ）に図示される中間体が得られる。 Next, a conductive material layer (not shown) for forming the first wiring 141 and the second conductor 126 is formed on the seed layer 63 by, for example, electrolytic plating, using the seed layer 63 as a current path.
(Step 9)
Then, as illustrated in FIG. 13A, the conductive material layer is patterned using photolithography technology to form the first wiring 141, another wiring 141a, and the second conductor 126. In this state, the first wiring 141 is connected to the first connection pad 13a via the seed layer 63, and is also connected to the barrier layer 128 and the first electrode part 127 at the connection part 142. Further, the second conductor 126 is connected to the second connection pad 13b via the seed layer 63. The second electrode 122 formed on the dielectric layer 223 and the second wiring part 126a connecting the second electrode 122 and the second connection pad 13b are formed in the same film formation process, so they are formed in one continuous layer. Formed into a structure of connections.
As a result, an intermediate shown in FIG. 13(A) is obtained.

（工程１０）
引き続いて、シード層６３を電流路として、第一配線１４１上、他の配線１４１ａ上および第２導体１２６上に柱状電極５１、５１ａを形成する。そして、図１３（Ｂ）に図示されるように、第一配線１４１と他の配線１４１ａの間、および第２導体１２６と他の配線１４１ａの間から露出するシード層６３を除去する。
以下、図１３（Ｃ）～図１４（Ｂ）の工程は、それぞれ、第１の実施形態の図４（Ａ）～図５（Ｂ）と同様である。 (Step 10)
Subsequently, columnar electrodes 51 and 51a are formed on the first wiring 141, the other wiring 141a, and the second conductor 126 using the seed layer 63 as a current path. Then, as illustrated in FIG. 13B, the seed layer 63 exposed between the first wiring 141 and the other wiring 141a and between the second conductor 126 and the other wiring 141a is removed.
Hereinafter, the steps in FIGS. 13(C) to 14(B) are the same as those in FIGS. 4( A ) to 5(B) of the first embodiment, respectively.

（工程１１）
図１３（Ｃ）に図示されるように、柱状電極５１が形成された上部側を、封止樹脂５２により封止する。封止樹脂５２は、キャパシタ２０上に形成される、最も高い柱状電極５１ａの上面を覆う厚さに形成する。 (Step 11)
As shown in FIG. 13C, the upper side on which the columnar electrodes 51 are formed is sealed with a sealing resin 52. The sealing resin 52 is formed to a thickness that covers the upper surface of the tallest columnar electrode 51a formed on the capacitor 20.

（工程１２）
次に、図１４（Ａ）に図示されるように、封止樹脂５２および柱状電極５１の上部側を研削または研磨して、すべての柱状電極５１、５１ａを所定の厚さにする。
（工程１３）
そして、図１４（Ｂ）に図示されるように、各柱状電極５１の上面に、はんだボール５５を搭載する。このようにして、図１０に図示される第３実施形態の半導体装置１００を得ることができる。 (Step 12)
Next, as shown in FIG. 14A, the sealing resin 52 and the upper sides of the columnar electrodes 51 are ground or polished to make all the columnar electrodes 51, 51a have a predetermined thickness.
(Step 13)
Then, as shown in FIG. 14(B), a solder ball 55 is mounted on the upper surface of each columnar electrode 51. In this way, the semiconductor device 100 of the third embodiment illustrated in FIG. 10 can be obtained.

第３の実施形態における半導体装置１００の製造方法は、第一電極１２１、第二電極１２２、および第一電極１２１と第二電極１２２との間に設けられた誘電体層２２３を含むキャパシタ２０を有する半導体装置の製造方法であって、半導体素子１０上に、第１接続パッド１３ａに電気的に接続された第一電極１２１を形成することと、誘電体層２２３を第一電極１２１上に形成することと、誘電体層２２３上に第２接続パッド１３ｂに電気的に接続された第二電極１２２を形成することと、を含む。
従って、第１の実施形態の効果（１）と同様な効果を奏する。 A method for manufacturing a semiconductor device 100 according to the third embodiment includes a capacitor 20 including a first electrode 121, a second electrode 122, and a dielectric layer 223 provided between the first electrode 121 and the second electrode 122. A method for manufacturing a semiconductor device comprising: forming a first electrode 121 electrically connected to a first connection pad 13a on a semiconductor element 10; and forming a dielectric layer 223 on the first electrode 121. and forming a second electrode 122 on the dielectric layer 223 electrically connected to the second connection pad 13b.
Therefore, the same effect as effect (1) of the first embodiment is achieved.

また、キャパシタ２０の第二電極１２２と、第二電極１２２と第２接続パッド１３ｂを接続する第２配線部１２６ａは、連続する一つながりの構造を有する第２導体１２６として成膜される。このため、第二電極１２２と第２配線部１２６ａとの位置決めを行う必要が無く、高精度かつ高能率に行うことができる。 Further, the second electrode 122 of the capacitor 20 and the second wiring portion 126a connecting the second electrode 122 and the second connection pad 13b are formed as a second conductor 126 having a continuous structure. Therefore, there is no need to position the second electrode 122 and the second wiring section 126a, and the positioning can be performed with high precision and high efficiency.

第３の実施形態では、第一電極１２１をバリア層１２８と第一電極部１２７により形成した構造として例示した。しかし、バリア層１２８を設けず、第一電極１２１を第一電極部１２７のみの一層構造としてもよい。但し、その場合には、第一電極部１２７に第一配線１４１に接続される接続部１４２を設ける必要がある。 In the third embodiment, the first electrode 121 is illustrated as having a structure formed by the barrier layer 128 and the first electrode part 127. However, the barrier layer 128 may not be provided, and the first electrode 121 may have a single-layer structure with only the first electrode portion 127. However, in that case, it is necessary to provide the first electrode part 127 with a connecting part 142 connected to the first wiring 141.

なお、上記各実施形態では、半導体素子１０上に、キャパシタ２０が１つ形成された半導体装置１００として例示した。しかし、本発明は、半導体素子１０上に、複数のキャパシタ２０が形成される半導体装置にも適用することが可能である。 Note that in each of the above embodiments, the semiconductor device 100 is exemplified in which one capacitor 20 is formed on the semiconductor element 10. However, the present invention can also be applied to a semiconductor device in which a plurality of capacitors 20 are formed on the semiconductor element 10.

第１、第２の実施形態では、誘電体層２３、１２３と、第２絶縁層３２、１３２とを積層して一層の絶縁層を構成する構造として例示した。しかし、第２絶縁層３２、１３２を設けずに、誘電体層２３、１２３のみで第２絶縁層を構成してもよい。逆に、キャパシタ２０を構成する領域以外の誘電体層２３、１２３を除去し、第２絶縁層３２、１３２のみの単層構造としてもよい。 In the first and second embodiments, the dielectric layers 23 and 123 and the second insulating layers 32 and 132 are stacked to form one insulating layer. However, the second insulating layer may be composed only of the dielectric layers 23 and 123 without providing the second insulating layers 32 and 132. Conversely, the dielectric layers 23 and 123 in areas other than the regions constituting the capacitor 20 may be removed to form a single layer structure of only the second insulating layers 32 and 132.

第３の実施形態において、誘電体層２２３の、キャパシタ２０を構成する部分以外の部分を残しておいて、配線間の絶縁層として構成するようにしてもよい。 In the third embodiment, a portion of the dielectric layer 223 other than the portion constituting the capacitor 20 may be left and configured as an insulating layer between wirings.

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。上記各実施形態を組み合わせたり、適宜、変形したりしてもよく、本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。 Although various embodiments and modifications have been described above, the present invention is not limited to these. The embodiments described above may be combined or modified as appropriate, and other aspects that can be considered within the scope of the technical idea of the present invention are also included within the scope of the present invention.

１０半導体素子
１２表面絶縁層
１３ａ第１接続パッド
１３ｂ第２接続パッド
２０キャパシタ
２１、１２１第一電極
２２、１２２第二電極
２３、１２３、２２３誘電体層
２５第１導体（第１導電層）
２５ａ第１配線部（第一配線）
２６第２導体（第２導電層）
１２７第一電極部（第一電極）
２８第３導体（第２導電層）
３１第１絶縁層
３２、１３２第２絶縁層
５１、５１ａ柱状電極
５２封止樹脂
５５はんだボール
６１～６３シード層
１００半導体装置
１２６第２導体（第２導電層）
１２６ａ第２配線部（第２配線）
１２８バリア層
１３２第２絶縁層
１４１第一配線
１４２接続部
10 Semiconductor element 12 Surface insulating layer 13a First connection pad 13b Second connection pad 20 Capacitor 21, 121 First electrode 22, 122 Second electrode 23, 123, 223 Dielectric layer 25 First conductor (first conductive layer)
25a First wiring section (first wiring)
26 Second conductor (second conductive layer)
127 First electrode part (first electrode)
28 Third conductor (second conductive layer)
31 first insulating layer 32, 132 second insulating layer 51, 51a columnar electrode 52 sealing resin 55 solder ball 61-63 seed layer 100 semiconductor device 126 second conductor (second conductive layer)
126a Second wiring section (second wiring)
128 Barrier layer 132 Second insulating layer 141 First wiring 142 Connection part

Claims

A method for manufacturing a semiconductor device having a capacitor including a first electrode, a second electrode, and a dielectric layer provided between the first electrode and the second electrode,
preparing a semiconductor device having a first connection pad and a second connection pad;
forming the first electrode electrically connected to the first connection pad on the semiconductor element;
forming the dielectric layer on the first electrode;
forming the second electrode electrically connected to the second connection pad on the dielectric layer ;
forming the first electrode electrically connected to the first connection pad;
Depositing a first conductive layer;
patterning the first conductive layer to form the first electrode;
forming a second conductive layer to be connected to the first connection pad;
A method of manufacturing a semiconductor device , comprising patterning the second conductive layer to form a first wiring that connects the first electrode to the first connection pad .

A method for manufacturing a semiconductor device according to claim 1 , comprising:
Forming the second electrode comprises:
A method of manufacturing a semiconductor device, comprising patterning the second conductive layer to form the second electrode.

A method for manufacturing a semiconductor device according to claim 2 , comprising:
A method for manufacturing a semiconductor device, comprising forming a second wiring connecting the second electrode to the second connection pad by patterning the second conductive layer.

A method for manufacturing a semiconductor device according to claim 1, comprising:
forming the second electrode electrically connected to the second connection pad;
forming the second conductive layer so as to be connected to the second connection pad ;
A method for manufacturing a semiconductor device, comprising patterning the second conductive layer to form the second electrode and a second wiring connecting the second connection pad and the second electrode.

A method for manufacturing a semiconductor device according to claim 1, comprising:
A method for manufacturing a semiconductor device, including forming columnar electrodes on the first electrode and the second electrode, respectively.

A semiconductor device having a capacitor including a first electrode, a second electrode, and a dielectric layer provided between the first electrode and the second electrode,
a semiconductor element having a first connection pad and a second connection pad;
a first insulating layer formed on the semiconductor element and having a first opening exposing the first connection pad and a second opening exposing the second connection pad;
the first electrode formed on the first insulating layer;
the dielectric layer formed on the first electrode;
the second electrode formed on the dielectric layer;
a first wiring formed on the first insulating layer and connecting the first connection pad and the first electrode through the first opening;
a second wiring formed on the first insulating layer and connecting the second connection pad and the second electrode through the second opening;
In the semiconductor device, the second electrode and the second wiring have a continuous structure.

7. The semiconductor device according to claim 6 ,
A semiconductor device including columnar electrodes formed on the first electrode and the second electrode, respectively .

7. The semiconductor device according to claim 6 ,
A semiconductor device comprising a sealing resin that seals the first electrode, the second electrode, the first wiring, the second wiring, and the semiconductor element .