JP2002016173A - Semiconductor device - Google Patents

Semiconductor device

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JP2002016173A
JP2002016173A JP2000198427A JP2000198427A JP2002016173A JP 2002016173 A JP2002016173 A JP 2002016173A JP 2000198427 A JP2000198427 A JP 2000198427A JP 2000198427 A JP2000198427 A JP 2000198427A JP 2002016173 A JP2002016173 A JP 2002016173A
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semiconductor chip
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semiconductor device
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bottom plate
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JP2000198427A
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Hirofumi Fujioka
Seiji Oka
Satoshi Yanagiura
誠次 岡
聡 柳浦
弘文 藤岡
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Mitsubishi Electric Corp
三菱電機株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device for enabling high density wiring and preventing peeling at the time of reflow.
SOLUTION: A substrate 1 is composed of a bottom plate 11 composed of a metal and a frame material 12 composed of a resin composite material and is provided with a recessed part 22. A semiconductor chip 2 is buried in the recessed part 22, an insulation layer 3 provided with an inter-layer conductive part 42 on the terminal of the semiconductor chip 2 is provided on it and the insulation layer 3 is provided with conductor wiring 41 in continuity with the inter-layer conductive part. Further, the insulation layer provided with a stud via and a conductor wiring pattern are laminated on the conductor wiring 41 by a build-up method.
COPYRIGHT: (C)2002,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、特に半導体チップ等の電子部品を実装した半導体装置に関するものである。 BACKGROUND OF THE INVENTION The present invention relates particularly to a semiconductor device mounted with electronic components such as semiconductor chips.

【0002】 [0002]

【従来の技術】従来、半導体インターポーザー基板を含んだパッケージのチップとインターポーザー基板の接続はワイヤーボンドかバンプ接続で行っているが、位置合わせ精度や電極の微細化に限界があり、0.4mm以下のピッチに対応するのは困難と考えられる。 Conventionally, the connection of the package of the chip and interposer substrate including a semiconductor interposer substrate is carried out at or bump connecting wire bonds, but there is a limit to miniaturization of the alignment accuracy and the electrode, 0. It is considered to be difficult to correspond to the following pitch 4mm.

【0003】この対策として、高密度配線半導体チップをフェイスアップで基板に埋め込み、アウターバンプを引き出す方法が下記特許公報に記載されている。 [0003] As a countermeasure, embedded in a substrate of high-density wiring semiconductor chip in a face-up, a method of drawing out the outer bumps are described in the following patent publications. 即ち、 In other words,
特開平4−25038号公報には、基材凹部に、外部接続端子が表面に設けられたチップを埋め込み、この上に絶縁層を設けて上記外部接続端子部分にビアホールを形成した後、上層回路とバンプを形成し、それ以外の領域にソルダーレジストを形成したもので、上記基材としては、アルミニウム等の金属を用い、凹部をエッチングや機械的切削により設けたものや、熱硬化性樹脂等を用い、凹部を機械的切削や射出成形により設けたものが記載されている。 JP-A-4-25038, the base recess, embedded chips external connection terminal is provided on the surface, after forming the via hole to the external connection terminal portion of the insulating layer provided on the upper layer circuit and forming a bump, made by forming a solder resist in the other regions, as the base material, a metal such as aluminum, which recesses provided by etching, mechanical cutting or thermosetting resin used, it has been described as provided by mechanical cutting or injection molding the recess.

【0004】また、特開平9−321408号公報には、上記公報と同様にして半導体チップを埋め込み、さらにビルドアップにより多層化したもので、半導体チップの外部接続端子として、スタッドバンプを用い、上記凹部は削り出しにより形成したものや、打ち抜かれたものが記載されている。 [0004] JP-A-9-321408, buried semiconductor chips in the same manner as the above publication, in which further multilayered by a build-up, as external connection terminals of the semiconductor chip, using the stud bumps, the recesses and those formed by shaving, which was punched is described.

【0005】また、特開平1−175297号公報には、一枚の基板の両面に、半導体チップの大きさの貫通孔を同一箇所に形成した二枚の基板を貼り合せた基板を用い、上記貫通孔に半導体チップを埋め込むことにより、高密度実装を行い、上記基板としてはガラスエポキシ等、銅張り積層板を用いたものが記載されている。 [0005] JP-A-1-175297, on both sides of a single substrate, using a substrate bonding the two substrates with the size of the through-hole of the semiconductor chip is formed in the same place, the by embedding the semiconductor chip into the through hole, subjected to high-density mounting, it has been described that using glass epoxy or the like, a copper-clad laminate as the substrate.

【0006】 [0006]

【発明が解決しようとする課題】しかしながら、特開平4−25038号公報に記載のものは、配線の展開が一層なので十分な引きまわしができず、放熱対策として金属基材表面に凹部を形成したものを用いているが、加工に高いコストがかかったり、リフロー時に、金属基材とこの上に設けた絶縁層との熱膨張の差により、金属基材と絶縁層の間に剥離が生じるという課題があった。 [SUMMARY OF THE INVENTION However, those described in JP-A-4-25038, can not sufficiently pull turning because deployment of wiring is more, to form a recess on the metal substrate surface as a heat dissipation are used things, it takes high processing costs, during reflow, the difference in thermal expansion between the metal substrate and an insulating layer provided thereon, that the peeling between the insulating layer a metal substrate occurs there is a problem. また、樹脂からなる基材は、樹脂を機械加工したり、熱可塑性樹脂を射出成形して得ているが前者は高いコストがかかり、後者は離型剤を含有しているため上からコーティングする絶縁層との密着性が悪く、また、基材自体の熱膨張率が大きいため、半導体チップとの熱膨張係数差が大きく、リフロー時に半導体チップが割れたり、半導体チップとの間に剥離が生じやすいという課題があった。 The base material made of resin, or machining the resin, a thermoplastic resin is obtained by injection molding the former takes high cost, the latter is coated over for containing a release agent poor adhesion to the insulating layer, the thermal expansion coefficient of the substrate itself is large, the thermal expansion coefficient difference between the semiconductor chip is large, cracked semiconductor chips, the peeling between the semiconductor chip occurs at the time of reflow there is a problem that cheap. さらに後者ではチップの放熱性が悪く、チップの誤動作の原因となる。 Furthermore poor heat dissipation of the chip in the latter, causing malfunction of the chip.

【0007】特開平9−321408号公報に記載のものは、スタッドバンプを用いるのでスタッドビア構造を得るのが困難であるため、高密度の配線引きまわしには不向きで、また、凹部を削り出した基板の材料は考慮されていないので、上記と同様、リフロー時に半導体チップ間に剥離が生じやすい、チップの放熱が不十分という課題があった。 [0007] as described in JP-A-9-321408, since it is difficult to obtain a stud via structure because use stud bump, is not suitable for high-density wiring pull turning, also exits scraping recess since then the material of the substrate was not taken into account, as described above, the peeling between the semiconductor chip is likely to occur, the heat dissipation of the chip is a problem that insufficient during reflow.

【0008】特開平1−175297号公報に記載のものは、第1、第2の基板(底板と枠材に相当)としてガラスエポキシ等銅張り積層板が用いられているが、熱伝導性が悪く放熱性に課題があった。 [0008] those described in Japanese Patent Laid-Open No. 1-175297, the first, a glass epoxy copper-clad laminate is used as the second substrate (corresponding to the bottom plate and the frame member), thermal conductivity there has been a problem in poor heat dissipation.

【0009】本発明はかかる課題を解消するためになされたもので、放熱性に優れ、かつリフロー時の剥離の発生が防止された半導体装置か得られる。 [0009] The present invention has been made in order to solve such a problem, excellent heat dissipation, and the resulting semiconductor device or the occurrence of peeling is prevented during reflow.

【0010】 [0010]

【課題を解決するための手段】本発明に係る第1の半導体装置は、凹部を有する基板、上記凹部に埋め込まれた半導体チップ、上記半導体チップおよび基板表面を被覆し、上記半導体チップの接続端子部に開口を有する絶縁層、上記開口を導電性材料で導通をとった層間導通部、 A first semiconductor device according to the present invention SUMMARY OF THE INVENTION, the substrate having a concave portion, semiconductor chip embedded in the concave portion, the semiconductor chip and the substrate surface is coated, the connection terminals of the semiconductor chip insulating layer having an opening in the part, interlayer conductive portion took conducting the opening with a conductive material,
並びに上記絶縁層に設け、上記層間導通部と導通する導体配線を備えた半導体装置であって、上記基板が、サーマルバイヤーを形成した樹脂複合材料、または金属からなる底板と、この底板に接着され、上記半導体チップより大きい貫通孔を有し、ポリイミドまたは樹脂複合材料からなる枠材とを備えたものである。 And provided in the insulating layer, a semiconductor device having a conductor wiring electrically connected to the interlayer conductive portion, the substrate is a resin composite material to form a thermal buyer or a bottom plate made of metal, is adhered to the bottom plate has the semiconductor chip is larger than the through-hole, in which a frame member made of polyimide or resin composite material.

【0011】本発明に係る第2の半導体装置は、上記第1の半導体装置において、導体配線上にビルドアップ法により、ビア内を導電性の材料で充填したスタッドビアを有する絶縁層と導体配線を順次積層したものである。 [0011] The second semiconductor device according to the present invention is the first semiconductor device, the build-up method on the conductor wiring, the insulating layer and the conductor wiring having a stud vias filled with the via with a conductive material the one in which are sequentially laminated.

【0012】本発明に係る第3の半導体装置は、上記第1または第2の半導体装置において、樹脂複合材料が樹脂と、ガラスクロス、ガラス不織布、ポリアミド系不織布または液晶ポリマー系不織布とで構成されているものである。 A third semiconductor device according to the present invention, in the first or second semiconductor device, the resin composite material is composed of a resin, glass cloth, glass nonwoven fabric, a polyamide nonwoven fabric or a liquid crystal polymer-based nonwoven and those are.

【0013】 [0013]

【発明の実施の形態】実施の形態1. DETAILED DESCRIPTION OF THE INVENTION Embodiment 1. 図1(a)〜 Figure 1 (a) ~
(h)は、本発明の実施の形態の半導体装置を製造する工程を示す説明図であり、図中、1は基板で、底板11 (H) is a diagram showing a process of manufacturing a semiconductor device of the embodiment of the present invention, in the drawings, indicated at 1 is a substrate, the bottom plate 11
と枠材12からなり、2は半導体チップ、22は凹部、 And it consists frame material 12, 2 denotes a semiconductor chip, 22 is concave,
3は絶縁層、31は開口、4は導体層、41は導体配線、42は層間導通部、5はバンプ、6はソルダーレジストである。 3 denotes an insulating layer, 31 is an opening, 4 is the conductor layer, 41 conductor wirings, 42 interlayer conductive portions, 5 bumps, 6 is a solder resist.

【0014】本発明の実施の形態に係る凹部を有する基板1は、底板11と枠材12からなり枠材12により基板1に凹部22を形成し、枠材12は半導体チップ2を底板11にフェイスアップして載置できる半導体チップ2より大きい貫通孔を有したものである。 [0014] substrate 1 having a recess according to an embodiment of the present invention, a recess 22 is formed on the substrate 1 by made frame member 12 from the bottom plate 11 and the frame member 12, the frame member 12 in the bottom plate 11 of the semiconductor chip 2 and face-up is obtained having a mounting may semiconductor chip 2 is greater than the through-hole.

【0015】底板11としては、銅、42アロイもしくはアルミ等の金属、またはサーマルバイヤーを形成した樹脂複合材料が用いられ、放熱性に優れるという効果がある。 [0015] As the bottom plate 11, copper, 42 alloy or metal such as aluminum or resin composite material forming the thermal buyer is used, there is an effect that excellent heat dissipation. 樹脂複合材料の樹脂成分としては、エポキシ、ポリパラフェニレン系樹脂またはBTレジンが用いられ、 As the resin component of the resin composite material, epoxy, polyparaphenylene-based resin or BT resin is used,
補強成分としては、液晶ポリマー不織布、ポリアミド繊維不織布、ガラスクロスまたはガラス不織布が用いられる。 As the reinforcing component, the liquid crystal polymer non-woven fabric, polyamide fiber nonwoven fabric, glass cloth or glass nonwoven fabric is used. サーマルバイヤーとは底板上部(チップ実装側)に発生した熱を底板裏側に逃がすために形成されたスルーホールのことで、底板にφ0.25mm〜φ0.6mm The thermal buyer that the through holes formed in order to release the heat generated in the bottom plate upper (chip mounting side) in the bottom plate back, Fai0.25Mm~fai0.6Mm the bottom plate
の貫通孔をドリル等であけ、その孔壁または孔全体に金属メッキまたは高熱伝導材料を充填したものである。 Drilled through-holes in a drill or the like, it is obtained by filling a metal plating or high thermal conductivity material throughout the pore walls or pores. 高熱伝導材料とは有機樹脂に金属粒子やセラミック粒子を充填したもので熱伝導率が1.0W/mK以上のものである。 The high thermal conductivity material is intended thermal conductivity greater than 1.0 W / mK in those filled with metal particles or ceramic particles in an organic resin. 底板にその裏面となる側に銅箔を貼り付けた樹脂複合材料を用い、サーマルバイヤーを設けた場合、サーマルバイヤーを伝わって裏側に回った熱はさらに底板裏側の銅箔に伝わりそこから空気中に効率的に放熱され、 A resin composite material pasted copper foil on the side which becomes the back surface to the bottom plate, the case of providing a thermal buyers, heat around the back side transmitted the thermal buyer is transmitted further to the copper foil of the base plate rear side from which the air efficiently it is radiated to,
銅箔の上に放熱フィンやファンなどを設けることにより放熱性は一層強化される。 Heat dissipation by providing a heat dissipation fin or fan above the copper foil is further enhanced. また、底板にその両面に銅箔を貼り付けた樹脂複合材料を用いる場合は、半導体チップを設ける位置にサーマルバイヤーを形成して放熱性を維持し、かつ枠材を設ける位置の金属層を除くことにより枠材との密着性を向上することができる。 In the case of using the resin composite material pasted copper foil on both surfaces to the bottom plate, forming a thermal buyer position where the semiconductor chip to maintain the heat dissipation, and excluding the metal layer of the position where the frame member it is possible to improve the adhesion between the frame material by. また、底板11として金属を用いると、放熱性に優れるとともに、 Moreover, the use of metal as the bottom plate 11, which is excellent in heat dissipation,
半導体チップ2との熱膨張率差が小さいため、リフロー時の剥離を防止できる。 Since the difference in thermal expansion coefficient between the semiconductor chip 2 is small, it can be prevented delamination during reflow.

【0016】また、枠材12としては、上記樹脂複合材料プリプレグの他、ポリイミドフィルムまたは液晶ポリマーフィルムが用いられるが、ポリイミドフィルムは耐熱性に優れるとともに、熱膨張率が小さく、絶縁層との密着性が良いためリフロー時の剥離を防止できる。 Further, as the frame member 12, in addition to the resin composite material prepreg, but a polyimide film or a liquid crystal polymer film is used, the polyimide film is excellent in heat resistance, thermal expansion coefficient is small, adhesion between the insulating layer sex can prevent separation during reflow for good.

【0017】さらに、本発明に係る半導体パッケージは底板の片側に絶縁層と導体配線を積んでゆくので、後工程において反りが発生しないようなある程度剛性の高い底板、枠板が好ましく、例えば底板に銅を用いる場合は0.5mm厚以上の銅板が好ましく、枠板の厚さは用いる半導体チップの厚さと同程度が良い。 Furthermore, the semiconductor package according to the present invention Yuku gained insulating layer and the conductor wiring on one side of the bottom plate, high bottom plate of somewhat rigid, such as a warp is not generated in the later step, the preferred frame plate, for example, the bottom plate preferably 0.5mm thickness or more of the copper plate in the case of using copper, the thickness of the frame plate is a good thickness approximately the same semiconductor chip used.

【0018】また、ビルドアップ法により絶縁層と導体配線を積層して多層配線を施す場合、本実施の形態に係わる上記基板を用いることにより、チップから発生する熱を効率よく外部に放熱することができ、チップの温度上昇を押さえチップの誤動作や破壊を防止するという効果が得られる。 Further, if the stacked insulating layer and the conductor wiring by a build-up method applying multi-layer wiring, by using the above substrate according to this embodiment, to dissipate the heat generated from the chip to the outside efficiently It can be, the effect is obtained of preventing malfunction and destruction of the chip holding the temperature rise of the chip.

【0019】次に、図1を用いて、本発明の実施の形態の半導体装置を製造する工程を説明する。 Next, with reference to FIG. 1, illustrating a process of manufacturing a semiconductor device according to the embodiment of this invention. まず、上記枠材12と底板11を貼り合わせることにより凹部22を有する基板1を得る{図1(a)}。 First, obtain a substrate 1 having a recess 22 by bonding the frame member 12 and the bottom plate 11 {FIG. 1 (a)}. 貼り合わせは熱プレスまたは熱ラミネーターが量産性の点で好ましい。 Lamination hot pressing or hot laminator is preferred in terms of mass production. 枠材が複合材プリプレグの場合はそのまま貼り合わせ可能であるが、樹脂フィルムの場合接着剤を用いる必要がある。 Although if the frame member is of composite prepreg can be bonded directly, it is necessary to use a case of a resin film adhesive.

【0020】次に、上記のようにして得られた基板1の凹部22に半導体チップをフェイスアップして貼り付ける{図1(b)}。 Next, face-up semiconductor chip in the recess 22 of the substrate 1 obtained as described above paste {FIG 1 (b)}. 貼り付けには高放熱性の観点から熱伝導性の高いダイボンド剤を用いることが好ましい。 It is preferable to use a high thermal conductivity die bonding agent in paste from the viewpoint of high heat dissipation. 熱伝導性の高いダイボンド材とはエポキシ樹脂やポリイミド樹脂中に銅、銀、アルミナ、ダイヤモンド、窒化珪素または窒化硼素などのフィラーを高充填したもので、熱伝導率としては、2.0W/m・K以上が好ましい。 Copper epoxy resin or polyimide resin is a high thermal conductivity die bonding material, silver, alumina, diamond, a filler, such as silicon nitride or boron nitride obtained by highly filled, as the thermal conductivity, 2.0 W / m · K or more is preferable.

【0021】次に上から一層目の絶縁層3を形成する(図1(c)}。絶縁層3は液状樹脂、フィルム樹脂、 The turn form a first layer of the insulating layer 3 from the top (FIG. 1 (c)}. Insulating layer 3 is a liquid resin, film resins,
RCC(Resin Coated Copper)のいずれでも良いが、多層に積層する観点から上層の平坦性は重要であり、その点を考慮するとフィルムまたはR RCC (Resin Coated Copper), but in either good flatness of the upper layer from the viewpoint of laminating the multi-layer is important, consider that point and the film or R
CCが好ましく、図は絶縁層としてRCCを用いた場合を示し、絶縁層に導体層4が貼られている。 CC is preferred, figure shows a case of using the RCC as the insulating layer, the conductive layer 4 is affixed to the insulating layer. 絶縁層がR Insulating layer is R
CCの場合、積層は熱プレスまたは真空ラミネーターを用い、フィルムの場合は真空ラミネーターを用いる。 For CC, lamination using a hot press or vacuum laminator, in the case of films used vacuum laminator.

【0022】絶縁層3に開口31(バイアホール)を形成する{図1(d)}が、絶縁層が感光性を有している場合は露光、現像により一括でバイアホールを形成することが可能であり、感光性を有していない場合はレーザー光を用いてバイアホールを形成する。 [0022] to form an opening 31 (via hole) in the insulating layer 3 {Fig 1 (d)} is, when the insulating layer has photosensitivity exposure, to form the via hole at once by developing It is possible, if it has no photosensitivity to form a via hole using a laser beam. レーザー光としては炭酸ガスレーザー、エキシマレーザー、YAGレーザーの高調波が好ましい。 Carbon dioxide laser as a laser light, an excimer laser, a harmonic YAG laser is preferred. エキシマレーザーはマスクを用いたエリア一括露光が可能であり、他のレーザーは一穴ずつのビーム照射となる。 Excimer laser is capable of area batch exposure using a mask, other lasers is the beam irradiation by one gang. また、レーザーでバイアホールを形成した場合、バイアホール底部に絶縁膜残渣が残ったり、また絶縁膜に銅箔が付いていない場合、絶縁膜に銅メッキ密着性を付与させるために、絶縁膜のパターニング工程の後、過マンガン酸処理工程、プラズマ処理工程またはオゾン水処理工程の何れかを施す必要がある。 Also, when forming a via hole by laser, if the via-hole bottom or left insulating film residue, also does not have a copper foil on an insulating film, in order to impart a copper plating adhesiveness with the insulating film, the insulating film after the patterning step, permanganic acid treatment step, it is necessary to perform any of the plasma treatment step, or ozone water treatment process.

【0023】得られたバイアホール31に導電性材料を充填して層間導通部42を形成する{図1(e)}。 The conductive material in the via holes 31 obtained by filling the forming the interlayer conductive portion 42 {FIG. 1 (e)}. 層間導通部42は開口31に導電性材料を充填することにより形成するので、スタッドビア形成が可能になり、高密度実装が可能となる。 Since interlayer conductive portion 42 is formed by filling a conductive material in the opening 31 allows the stud via formation becomes the high-density mounting. 充填する方法として銅メッキを用いる方法と導電性ペーストを用いる方法がある。 There is a method using the method and the conductive paste using the copper plating as a method for filling. 絶縁層にRCCを用いた場合、導電性ペーストでバイアホールを充填することによりメッキレスでの配線形成が可能となる。 When using the RCC insulating layer, it is possible to interconnect formation in Mekkiresu by filling the via holes with a conductive paste. 導電性ペーストでバイアホールを充填する場合は減圧下で印刷可能であるスクリーン印刷を用いるのが好ましい、但し設備の都合上減圧下で印刷出来ない場合でも、加圧下で硬化することによりボイドレスの充填が可能である。 When filling the via holes with a conductive paste is preferred to use a screen printing can be printed under reduced pressure, however, even if that can not be printed in convenience vacuo equipment, filling of void-less by curing under pressure it is possible. 絶縁層に銅箔が付いていない場合は、メッキによりバイアホールを充填する方法が工程を短縮できる点で好ましい。 If it does not have a copper foil on the insulating layer, preferably in that way to fill the via holes by plating can be shortened process. バイアホール充填を銅メッキで行う場合は通常の無電解メッキ後、特殊なビアフィル銅メッキメッキ用電解メッキ液を用いる必要があるがこれらは市販されており、容易に入手可能である。 After the usual electroless plating case of via holes filled with copper plating, it is necessary to use a special via fill copper plating plating electroplating solution but these are commercially available, are readily available. 但しビアフィル銅メッキでビアを充填した場合、絶縁膜表面にも厚いC However when filled vias in via fill copper plating, thick C in the insulating film surface
uメッキが形成される場合もあるので、その場合は必要に応じ表面銅メッキ膜厚をハーフエッチングまたは研磨によって薄くする必要がある。 Since there is a case where u plating is formed, in which case it is necessary to reduce by half-etching or polishing the surface copper plating thickness required.

【0024】次に得られた導体層4を通常のサブトラスト法により導体配線41を形成する{図1(f)}。 [0024] Then, the obtained conductor layer 4 to form the conductive wiring 41 by a conventional sub-trust {FIG 1 (f)}. また微細な配線形成を行う場合はセミアデティブ銅メッキ法を適用しても良い。 Or it may be applied Semiadetibu copper plating method when performing fine wiring formation. この方法は無電解メッキ形成後、 After this method is electroless plating,
メッキレジストパターンを形成し、開口部に電解メッキを積み上げ、配線形成を行った後、レジストを剥離し、 Forming a plating resist pattern, stacking the electroplating in the opening, after the wiring formation, the resist was removed,
パターン間に残った無電解メッキをソフトエッチングで除去することにより微細で厚い銅配線パターンを得るためのものである。 It is for obtaining a thick copper interconnection pattern fine by remaining the electroless plating is removed by soft etching between the patterns.

【0025】さらに絶縁層形成、バイアホール形成、バイアホール導体接続(又は充填)、配線形成を繰り返すことによりビルドアップ配線層の多層化が達成され、本発明の実施の形態の半導体装置を得ることができ、さらに、最外層パターン上にソルダーレジスト6を形成し{図1(g)}、接続用のバンプ5やボールを形成する(図1(h)}。 Furthermore the insulating layer formed, via holes formed, via-hole conductors connected (or filling), multi-layered build-up wiring layer is achieved by repeating the wiring formation, to obtain a semiconductor device of the embodiment of the present invention It can be further a solder resist 6 is formed on the outermost pattern {Fig. 1 (g)}, to form the bumps 5 and balls for connection (Fig. 1 (h)}.

【0026】 [0026]

【実施例】実施例1. EXAMPLE 1. 厚さ0.5mmの405mm×3 With a thickness of 0.5mm 405mm × 3
40mm銅板を底板11とし、酸化膜除去処理後、シランカップリング剤処理する。 The 40mm copper plate and the bottom plate 11, after the oxide film removing process, to process a silane coupling agent. 次に、250μm厚FR− Then, 250μm thickness FR-
5{商品名:エポキシマルチR−1766,松下電工(株)製}ガラスクロス・エポキシプリプレグに15m 5 {trade name: Epoxy Multi R-1766, Matsushita Electric Works, Ltd.} 15 m glass cloth-epoxy prepregs
m角の孔を28個(縦4列、横7列)あけたものを枠材12とし、これを上記銅板に、プレス積層することにより、凹部22を設けた基板1を得る。 Hole 28 amino m square (four vertical columns, horizontal column 7) drilled what the frame material 12, which in the copper plate, by press lamination to obtain a substrate 1 provided with the recess 22.

【0027】上記凹部22に、高熱伝導性粘着シート{商品名:T−gon2000,サーマゴンINC製} [0027] the recess 22, the high thermal conductive adhesive sheet {trade name: T-gon2000, manufactured Samagon INC}
を貼り付けた後、14mm角の半導体チップ2{pin After pasting the semiconductor chip 2 of 14mm angle {pin
数2025、パット(表面処理された銅)径φ100μ Number 2025, Pat (surface-treated copper) diameter φ100μ
m、最短ピッチ370μmの千鳥配列}を、フェイスアップで圧着する。 m, the staggered arrangement of the shortest pitch 370 .mu.m}, crimping face up. 次に、68μm厚の感光性ドライフィルム(DFと略す){商品名:ViaLux,Dupo Next, 68 .mu.m (abbreviated as DF) photosensitive dry film thickness {trade name: Vialux, Dupo
nt(株)製}を真空ラミネーターで上からラミネートし、チップの端子部分に合わせて紫外線を用いてパターニングを行い、φ75μmビアホール穴を形成する。 nt the Corp.} is laminated from above with a vacuum laminator, patterning is performed using an ultraviolet to fit the terminal portion of the chip, forming a φ75μm via hole bore. 次に、過マンガン酸工程(膨潤・過マンガン酸処理・還元)を行い、DFの表面粗化を行った後、無電解メッキおよびビアフィル電解銅メッキ{商品名:キューブライト,荏原ユージーライト(株)製}を施しビア穴を埋め込むと同時にDF上に導体層を形成する。 Next, the permanganic acid step (swelling and permanganic acid treatment and reduction), after surface roughening of the DF, electroless plating and via fill electrolytic copper plating {trade name: Cube light, Ebara Yuji Light (strain ) Ltd.} alms simultaneously embed the via hole to form a conductive layer on the DF. このとき導体層厚は25μmであった。 In this case the conductor layer thickness was 25 [mu] m. 次に導体層をハーフエッチングし、導体層厚を10μmとしたのちエッチングドライフィルムにより導体層のパターニングを行った。 Then half-etching the conductive layer was patterned conductor layer by etching the dry film after the conductive layer thickness was 10 [mu] m. ビア上のランド径はφ100μm、配線L/Sは30μm/3 Land diameter of the vias φ100μm, wiring L / S is 30μm / 3
0μmとした。 It was 0μm.

【0028】得られた基板上の配線を表面処理(CZ処理){商品名:エッチボンド,メック(株)製}し、5 The wiring on the resultant substrate to a surface treatment (CZ process) {trade name: etch bond, MEC Co.}, and 5
0μm厚の感光性ドライフィルム{商品名:ViaLu 0μm thick photosensitive dry film {trade name: ViaLu
x,Dupont(株)製}をラミネート後、前工程と同様、ビアフィルメッキされたバイアホールおよび厚さ10μmの導体層を作製し、配線パターンをエッチングにより形成する。 x, after lamination the Dupont (Ltd.)}, similarly to the previous step, to prepare a conductive layer of the via fill plated via holes and thickness 10 [mu] m, a wiring pattern is formed by etching. 以下同様な工程で導体層が合計9層になるように順次積み上げ、最上層に端子部を開口させたソルダーレジストを形成する。 Conductor layer is stacked sequentially for a total of nine layers in the same step below, to form a solder resist is opened terminal portions on the uppermost layer. 最後に個片にカットすることにより、基板1枚につき28個の半導体パッケージを得た。 By cutting the end piece and one substrate per give 28 pieces of the semiconductor package. 得られたパッケージのチップ・底板裏面間の熱抵抗を測定したところ0.1℃/Wであった。 The thermal resistance between the resulting package chip base plate back surface was 0.1 ° C. / W was measured.

【0029】実施例2. [0029] Example 2. 厚さ0.5mmの405mm× With a thickness of 0.5mm 405mm ×
340mmの42アロイ板を底板11とし、これをシランカップリング剤処理した。 42 alloy plate of 340mm and the bottom plate 11, which was treated silane coupling agent. その後、15mm角の孔を28個(縦4列、横7列)あけた250μm厚液晶ポリマー不織布・エポキシプリプレグを枠材12とし、これを上記アロイ板にプレス積層し、凹部22を設けた基板1を得た。 Thereafter, the substrate hole 28 amino 15mm square (four vertical columns, horizontal column 7) a 250μm thick liquid crystal polymer non-woven fabric epoxy prepreg opened and the frame material 12, which was pressed laminated on the alloy plate, provided with recesses 22 1 was obtained. 凹部22に高熱伝導性粘着シート{商品名: High thermal conductive adhesive sheet {trade name recess 22:
T−gon2000,サーマゴンINC製}を貼り付けた後、14mm角の半導体チップ2{pin数202 T-gon2000, after attaching the Samagon made INC}, the semiconductor chip 2 of 14mm angle {pin number 202
5、パット(表面処理済みの銅)径φ100μm、最短ピッチ370μmの千鳥配列}を、フェイスアップで圧着する。 5, Pat (surface treated copper) diameter Fai100myuemu, the staggered arrangement of the shortest pitch 370 .mu.m}, crimping face up.

【0030】次に、RCC(樹脂厚100μm、銅箔厚12μm){商品名:R−0870,松下電工(株) [0030] Next, RCC (resin thickness 100 [mu] m, copper thickness 12 [mu] m) {trade name: R-0870, Matsushita Electric Works
製}を熱プレスで上から積層し、チップの端子部分に合わせて炭酸ガスレーザーを用いてパターニングを行い、 The manufacturing} stacked from above by hot press and then subjected to patterning by means of the carbon dioxide gas laser in accordance with the terminal portion of the chip,
φ75μmビアホール穴を形成した。 To form a φ75μm via hole hole. 但しこのあとビア底に残った樹脂残渣を除去するため酸素プラズマでホールクリーニングを行った。 However was holes cleaned with an oxygen plasma to remove residual resin residue after this via bottom. 次にエポキシ樹脂に銀コート銅フィラーを含有した導電性ペースト{商品名:京都エレックス社(株)製}を真空スクリーン印刷機を用いてビア穴に埋め込み、熱硬化した後はみ出した部分を研磨により除去した。 Then conductive paste containing silver-coated copper filler in the epoxy resin: Embedding {trade name of Kyoto Elex Co., Ltd.} and the via holes using a vacuum screen printing machine, by polishing the protruding part after thermosetting It was removed.

【0031】次にエッチングドライフィルムにより導体層のパターニングを行った。 [0031] then subjected to patterning of the conductive layer by etching the dry film. ビア上のランド径はφ10 Land diameter of the vias φ10
0μm、配線のL/Sは30μm/30μmとした。 0μm, L / S of wiring was 30μm / 30μm. 得られた基板上の配線に黒化処理を施し、50μm厚のR Subjected to a blackening treatment in the wiring on the obtained substrate of 50μm thickness R
CCを積層後、前工程と同様レーザー穴あけ、導電性ペーストが充填されたバイアホールおよび配線パターンをエッチングにより形成する。 After laminating the CC, pre-process and similar laser drilling, the conductive paste is formed by etching a via hole and a wiring pattern which is filled. 以下同様な工程で導体層が合計9層になるように順次積み上げ、最上層に端子部を開口させたソルダーレジストを形成する。 Conductor layer is stacked sequentially for a total of nine layers in the same step below, to form a solder resist is opened terminal portions on the uppermost layer. 最後に個片にカットすることにより、基板1枚につき28個の半導体パッケージを得た。 By cutting the end piece and one substrate per give 28 pieces of the semiconductor package. 得られたパッケージのチップ・底板裏面間の熱抵抗を測定したところ0.2W/℃であった。 The thermal resistance between the chip base plate back surface of the resultant package was 0.2 W / ° C. was measured.

【0032】実施例3. [0032] Example 3. 厚さ0.7mmで405mm× 405mm × a thickness of 0.7mm
340mmの銅板を底板11とし、これを酸化膜除去処理、シランカップリング剤処理する。 The 340mm of the copper plate and the bottom plate 11, oxide film removal process this is treated silane coupling agent. 15mm角の孔を28個(縦4列、横7列)あけた150μm厚の片面接着剤付きプラズマ表面処理済みポリイミドフィルムを枠材12として、上記底板11に熱圧着し、凹部を有する基板を形成した。 Hole 28 amino 15mm angle (vertical four rows, horizontal column 7) 150 [mu] m plasma surface-treated polyimide film with one side adhesive thickness drilled as the frame member 12, and thermocompression bonding the bottom plate 11, a substrate having a recess the formed. 凹部に高熱伝導性粘着シート{商品名:T−gon2000,サーマゴンINC製}を貼り付けた後、14mm角の半導体チップ2{pin数20 High thermal conductive adhesive sheet in a recess {trade name: T-gon2000, Samagon made INC} After pasting, the semiconductor chip 2 {pin number of 14mm square 20
25、パット(表面処理銅)径φ100μm、最短ピッチ370μmの千鳥配列}を、フェイスアップで圧着する。 25, pads (surface-treated copper) diameter Fai100myuemu, the staggered arrangement of the shortest pitch 370 .mu.m}, crimping face up.

【0033】次に68μm厚の感光性ドライフィルム(DF){商品名:ViaLux,Dupont(株) [0033] Next 68μm thick photosensitive dry film (DF) {trade name: ViaLux, Dupont (Ltd.)
製}を真空ラミネーターで上からラミネートし、チップの端子部分に合わせて紫外線を用いてパターニングを行い、φ75μmのビアホール穴を形成した。 The manufacturing} laminated from above in a vacuum laminator, patterning is performed using an ultraviolet to fit the terminal portion of the chip, via holes were formed hole in Fai75myuemu. 次に過マンガン酸工程(膨潤・過マンガン酸処理・還元)を行い、 Then it performs a permanganic acid step (swelling and permanganic acid treatment and reduction),
DFの表面粗化を行った後、無電解メッキおよびビアフィル電解銅メッキ{商品名:キューブライト,荏原ユージーライト(株)製}を施しビア穴を埋め込むと同時にDF上に導体層を形成する。 After surface roughening of the DF, electroless plating and via fill electrolytic copper plating: forming a conductive layer on the {trade name cube light, Ebara Yuji write Corp.} alms on DF simultaneously embed the via hole. このとき導体層厚は25μ In this case the conductor layer thickness is 25μ
mであった。 It was m. 次に導体層をハーフエッチングし、導体層厚を10μmとしたのちエッチングドライフィルムにより導体層のパターニングを行った。 Then half-etching the conductive layer was patterned conductor layer by etching the dry film after the conductive layer thickness was 10 [mu] m. ビア上のランド径はφ100μm、配線のL/Sは30μm/30μmとした。 Land diameter of the vias φ100μm, L / S of wiring was 30μm / 30μm. 得られた基板上の配線にCZ処理を施し、50μm The resulting CZ processing on the wiring substrate, 50 [mu] m
厚のDF{商品名:ViaLux,Dupont(株) The thickness of the DF {trade name: ViaLux, Dupont (Ltd.)
製}をラミネート後、前工程と同様、ビアフィルメッキされたバイアホールおよび厚さ10μmの導体層を作製し、配線パターンをエッチングにより形成する。 After lamination the manufacturing}, similarly to the previous step, to prepare a conductive layer of the via fill plated via holes and thickness 10 [mu] m, a wiring pattern is formed by etching. 以下同様な工程で導体層が合計9層になるように順次積み上げ、最上層に端子部を開口させたソルダーレジストを形成する。 Conductor layer is stacked sequentially for a total of nine layers in the same step below, to form a solder resist is opened terminal portions on the uppermost layer. 最後に個片にカットすることにより、基板1枚につき28個の半導体パッケージを得た。 By cutting the end piece and one substrate per give 28 pieces of the semiconductor package. 得られたパッケージのチップ・底板裏面間の熱抵抗を測定したところ0.1W/℃であった。 The thermal resistance between the chip base plate back surface of the resultant package was 0.1 W / ° C. was measured.

【0034】実施例4. [0034] Example 4. 厚さ1mmで両面に厚18μm Thickness of 18μm on both sides with a thickness of 1mm
の銅箔を貼り付けた405mm×340mmのガラスエポキシ積層板{商品名:エポキシマルチ、松下電工(株)製}の、半導体チップを実装する部分に予め4個のφ0.3mmの貫通孔をドリルであけ、デスミアした後、20μm厚のスルーホールめっきを行い、サーマルバイヤーホールを形成しこれを底板11とする。 405mm × 340 mm glass epoxy laminate was adhered copper foil {trade name: Epoxy Multi, Matsushita Electric Works, Ltd.} of the through hole in advance four φ0.3mm the portion for mounting a semiconductor chip drill in opened, after desmearing performs 20μm through hole plating thickness, to form a thermal buyers hole to the bottom plate 11 of this.

【0035】15mm角の孔を28個(縦4列、横7 The holes 28 pieces of 15mm x 15mm (four vertical columns, horizontal 7
列)あけた250μm厚のガラスエポキシプリプレグF Column) drilled 250μm glass epoxy prepreg F of thickness
R−4{松下電工(株)製}を枠材12として、上記底板11にプレス積層し、凹部を有する基板を形成した。 R-4 {Matsushita Electric Works, Ltd.} as the frame material 12, pressed laminated on the bottom plate 11 to form a substrate having a recess.
この際、凹部にはサーマルバイヤーホールが露出している状態にある。 In this case, the concave portion is in a state of thermal buyers hole is exposed. 上記凹部に高熱伝導性粘着シート{商品名:T−gon2000,サーマゴンINC製}を貼り付けた後、14mm角の半導体チップ2{pin数20 High thermal conductive adhesive sheet to the recess {trade name: T-gon2000, Samagon made INC} After pasting, the semiconductor chip 2 {pin number of 14mm square 20
25、パット(表面処理銅)径φ100μm、最短ピッチ370μmの千鳥配列}を、フェイスアップで圧着する。 25, pads (surface-treated copper) diameter Fai100myuemu, the staggered arrangement of the shortest pitch 370 .mu.m}, crimping face up.

【0036】次に、68μm厚の感光性ドライフィルム(DF){商品名:ViaLux,Dupont(株) [0036] Next, 68 .mu.m thick photosensitive dry film (DF) {trade name: ViaLux, Dupont (Ltd.)
製}を真空ラミネーターで上からラミネートし、チップの端子部分に合わせて紫外線を用いてパターニングを行い、φ75μmのビアホール穴を形成した。 The manufacturing} laminated from above in a vacuum laminator, patterning is performed using an ultraviolet to fit the terminal portion of the chip, via holes were formed hole in Fai75myuemu. 次に過マンガン酸工程(膨潤・過マンガン酸処理・還元)を行い、 Then it performs a permanganic acid step (swelling and permanganic acid treatment and reduction),
DFの表面粗化を行った後、無電解メッキおよびビアフィル電解銅メッキ{商品名:キューブライト,荏原ユージーライト(株)製}を施しビア穴を埋め込むと同時にDF上に導体層を形成する。 After surface roughening of the DF, electroless plating and via fill electrolytic copper plating: forming a conductive layer on the {trade name cube light, Ebara Yuji write Corp.} alms on DF simultaneously embed the via hole. この際、下面に露出してサーマルバイヤー内もめっきされる。 In this case, a thermal inside buyer exposed on the lower surface is also plated. このとき導体層厚は25μmであった。 In this case the conductor layer thickness was 25 [mu] m. 次に導体層をハーフエッチングし、 Then half-etching the conductive layer,
導体層厚を10μmとしたのちエッチングドライフィルムにより導体層のパターニングを行った。 Was patterned conductive layer by etching the dry film after the conductive layer thickness was 10 [mu] m. ビア上のランド径は100μm、配線のL/Sは30μm/30μm Land diameter on the vias 100 [mu] m, L / S wiring 30 [mu] m / 30 [mu] m
とした。 And the. 得られた基板上の配線にCZ処理を施し、50 The resulting CZ processing on the wiring on the board, 50
μm厚のDF{商品名:ViaLux,Dupont μm thickness of DF {trade name: ViaLux, Dupont
(株)製}をラミネート後、前工程と同様、ビアフィルメッキされたバイアホールおよび厚さ10μmの導体層を作製し、配線パターンをエッチングにより形成する。 Corp.} and after lamination, as before step, to prepare a conductive layer of the via fill plated via holes and thickness 10 [mu] m, a wiring pattern is formed by etching.
以下同様な工程で導体層が合計9層になるように順次積み上げ、最上層に端子部を開口させたソルダーレジストを形成する。 Conductor layer is stacked sequentially for a total of nine layers in the same step below, to form a solder resist is opened terminal portions on the uppermost layer. 最後に個片にカットすることにより、基板1枚につき28個の半導体パッケージを得た。 By cutting the end piece and one substrate per give 28 pieces of the semiconductor package. 得られたパッケージのチップ・底板裏面間の熱抵抗を測定したところ0.9W/℃であった。 The thermal resistance between the chip base plate back surface of the resultant package was 0.9 W / ° C. was measured.

【0037】比較例1.30mm角、5mm厚ガラスエポキシ積層板{商品名:FR−4,松下電工製}に、実装する14mm角の半導体チップ(pin数2025) [0037] Comparative Example 1.30mm square, 5 mm thick glass epoxy laminate {trade name: FR-4, Matsushita Electric Works, Ltd.}, a semiconductor chip of 14mm square implementing (pin number 2025)
と同形状の凹部を機械的切削法により形成し、チップをフェイスアップでシリコーンダイボンド剤にて基板凹部に接着した。 A recess having the same shape is formed by a mechanical cutting method and, adhered to the substrate recess in a silicone die bond agent chips face up. さらにその上から感光性エポキシ系層間絶縁膜{商品名:XP−9500cc,シプレィ・ファーイースト(株)製}を硬化後の厚さ50μmになるように塗布し、90℃45分乾燥した。 Furthermore photosensitive epoxy based interlayer insulating film thereon: was coated to a thickness 50μm after cure {trade name XP-9500cc, Shipurei Far East Co., Ltd.}, and dried 90 ° C. 45 minutes. チップの端子部分に合わせて紫外線を用いてパターニングを行い、φ75μ Patterning is performed using an ultraviolet to fit the terminal portion of the chip, Fai75myu
mビアホール穴を形成した。 It was formed m via-hole hole. 次に過マンガン酸工程(膨潤・過マンガン酸処理・還元)を行い、表面粗化を行った後、無電解銅メッキ・電解銅メッキを行ったところビアホール形状に沿った形でメッキが形成された。 Then performs a permanganic acid step (swelling and permanganic acid treatment and reduction), after surface roughening, plating is formed in line with the via hole shape was subjected to electroless copper plating electrolytic copper plating It was. ついでフォトエッチング法にて銅のパターニング(L/S=3 Then copper patterning of by a photo-etching method (L / S = 3
0μm/30μm)を行った。 0μm / 30μm) was carried out. 次に配線引きまわしのため同様なプロセスでフォトビアビルドアップ法にて多層配線を形成した。 And then at a similar process for the wiring pull once to form a multilayer wiring by a photo via the build-up method. このときスタットビア構造がとれないため上下層のビアを少しずらしてテアドロップ型ランドを用いた。 Using tear drop type land a little shifted via the upper and lower layers for this time Sutattobia structure can not be taken. そのためバンプ間に配線を2本通すことができず、合計17層積み上げなければならなくなった。 Therefore it is not possible to pass two wires between the bumps, it had to stacked total of 17 layers. さらにできあがったパッケージはマザーボード接続の際金バンプでDBA(ダイレクト ボンディング アタッチ)接続を試みたが加圧の際に端子部の沈降が起こり、 Is further finished package tried DBA in Saikin bump motherboard connection (direct bonding attach) connection occurs precipitation of the terminal portion at the time of pressurization,
良好な接続が得られなかった。 Good connection could not be obtained. また、得られたパッケージのチップ・底板裏面間の熱抵抗を測定したところ1. The measured thermal resistance between the chip base plate back surface of the resulting package 1.
8W/℃であり、この構成ではチップから生じた熱を効率良く逃がすことができなかった。 Was 8W / ° C., it was not possible to efficiently release the heat generated from the chip in this configuration.

【0038】比較例2.30mm角、1mm厚銅板に、 [0038] Comparative Example 2.30mm angle, to 1mm thick copper plate,
実装する14mm角の半導体チップ(pin数202 The semiconductor chip of 14mm square implementing (pin number 202
5)と同形状の凹部を機械的切削法により形成し、チップをフェイスアップでシリコーンダイボンド剤にて基板凹部に接着した。 5) and is formed by a mechanical cutting method recess having the same shape, and adhered to the substrate recess in a silicone die bond agent chips face up. さらにその上から感光性エポキシ系層間絶縁膜{商品名:XP−9500cc,シプレィ(株)製}を硬化後の厚さ50μmになるように塗布し、90℃45分乾燥した。 Furthermore photosensitive epoxy based interlayer insulating film thereon: was coated to a thickness 50μm after cure {trade name XP-9500cc, Shipurei Corp.}, and dried 90 ° C. 45 minutes. チップの端子部分に合わせて紫外線を用いてパターニングを行い、φ75μmのビアホール穴を形成した。 Patterning is performed using an ultraviolet to fit the terminal portion of the chip, via holes were formed hole in Fai75myuemu. 次に過マンガン酸工程(膨潤・ Then permanganate acid process (swelling and
過マンガン酸処理・還元)を行い、表面粗化を行った後、無電解銅メッキ・電解銅メッキを行ったところビアホール形状に沿った形でメッキが形成された。 Performed permanganate treatment and reduction), after surface roughening, plating is formed in line with the via hole shape was subjected to electroless copper plating electrolytic copper plating. ついでフォトエッチング法にて銅のパターニング(L/S=30 Then copper patterning of by a photo-etching method (L / S = 30
μm/30μm)を行った。 μm / 30μm) was carried out. 次に配線引きまわしのため同様なプロセスでフォトビアビルドアップ法にて多層配線を形成した。 And then at a similar process for the wiring pull once to form a multilayer wiring by a photo via the build-up method. このときスタットビア構造がとれないため上下層のビアを少しずらしてテアドロップ型ランドを用いた。 Using tear drop type land a little shifted via the upper and lower layers for this time Sutattobia structure can not be taken. そのためバンプ間に配線を2本通すことができず、合計17層積み上げなければならなくなった。 Therefore it is not possible to pass two wires between the bumps, it had to stacked total of 17 layers. 得られたパッケージのチップ・底板裏面間の熱抵抗を測定したところ、良好であったが、さらにできあがった半導体パッケージはマザーボード接続の際金バンプでDBA接続を試みたが加圧の際に端子部の沈降が起こり、良好な接続が得られなかった。 The thermal resistance between the resulting package chip bottom plate rear surface was measured, it was good, further resulting semiconductor package terminal portions when tried to DBA connection Saikin bumps motherboard connection of the pressure It takes place of sedimentation, is a good connection could not be obtained. また得られたパッケージを半田リフローテストしたところ金属基材部とエポキシ層間絶縁膜の間に剥離が発生した。 The resulting package delamination during solder reflow tested at the metal substrate portion and the epoxy interlayer insulating film occurs. これは金属と層間絶縁膜の熱膨張差およびビルドアップ層の層数が多いために大きな応力が生じたことに起因する。 This is due to a large stress occurs due to the large number of layers of the thermal expansion difference and the build-up layer of metal and the interlayer insulating film.

【0039】 [0039]

【発明の効果】本発明の第1の半導体装置は、凹部を有する基板、上記凹部に埋め込まれた半導体チップ、上記半導体チップおよび基板表面を被覆し、上記半導体チップの接続端子部に開口を有する絶縁層、上記開口を導電性材料で導通をとった層間導通部、並びに上記絶縁層に設け、上記層間導通部と導通する導体配線を備えた半導体装置であって、上記基板が、サーマルバイヤーを形成した樹脂複合材料、または金属からなる底板と、この底板に接着され、上記半導体チップより大きい貫通孔を有し、ポリイミドまたは樹脂複合材料からなる枠材とを備えたもので、放熱性に優れ、リフロー時の剥離が防止できるという効果がある。 EFFECT OF THE INVENTION A first semiconductor device of the present invention includes a substrate having a concave portion, semiconductor chip embedded in the concave portion, the semiconductor chip and the substrate surface is coated, having an opening in the connecting terminal portions of the semiconductor chip insulating layer, interlayer conductive portion took conducting the opening with a conductive material, and provided on the insulating layer, a semiconductor device having a conductor wiring electrically connected to the interlayer conductive portion, the substrate, the thermal buyers forming resin composite or a bottom plate made of metal, is adhered to the bottom plate, has the semiconductor chip is larger than the through-hole, which has a frame member made of polyimide or resin composite material, excellent heat dissipation , there is an effect that the peeling at the time of reflow can be prevented.

【0040】本発明の第2の半導体装置は、上記第1の半導体装置において、導体配線上にビルドアップ法により、ビア内を導電性の材料で充填したスタッドビアを有する絶縁層と導体配線を順次積層したもので、高密度配線が可能であるという効果がある。 The second semiconductor device of the present invention is the first semiconductor device, the build-up method on the conductor wire, an insulating layer and a conductor wire having a stud vias filled with the via with a conductive material obtained by sequentially stacking, there is an effect that it is capable of high-density wiring.

【0041】本発明の第3の半導体装置は、上記第1または第2の半導体装置において、樹脂複合材料が樹脂と、ガラスクロス、ガラス不織布、ポリアミド系不織布または液晶ポリマー系不織布とで構成されているもので、リフロー時の剥離が防止でき、耐熱性に優れるという効果がある。 The third semiconductor device of the present invention, in the first or second semiconductor device, the resin composite material is a resin, glass cloth, formed of a glass nonwoven fabric, a polyamide nonwoven fabric or a liquid crystal polymer-based nonwoven those are, peeling at the time of reflow can be prevented, there is an effect that excellent heat resistance.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施の形態の半導体装置を製造する工程を示す説明図である。 1 is an explanatory diagram showing a step of manufacturing the semiconductor device of the embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 基板、11 底板、12 枠材、2 半導体チップ、 1 substrate, 11 bottom plate, 12 frame member, 2 a semiconductor chip,
22 凹部、3 絶縁層、4 導体層、41 導体配線、4 22 recess, third insulating layer, 4 the conductive layer, 41 conductor wirings, 4
2 層間導通部。 2 interlayer conductive portions.

Claims (3)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 凹部を有する基板、上記凹部に埋め込まれた半導体チップ、上記半導体チップおよび基板表面を被覆し、上記半導体チップの接続端子部に開口を有する絶縁層、上記開口を導電性材料で導通を持たせた層間導通部、並びに上記絶縁層に設け、上記層間導通部と導通する導体配線を備えた半導体装置であって、上記基板が、サーマルバイヤーを形成した樹脂複合材料、または金属からなる底板と、この底板に接着され、上記半導体チップより大きい貫通孔を有し、ポリイミドまたは樹脂複合材料からなる枠材とを備えたものであることを特徴とする半導体装置。 1. A substrate having a concave portion, semiconductor chip embedded in the recess, to cover the semiconductor chip and the substrate surface, an insulating layer having an opening in the connecting terminal portions of the semiconductor chip, a conductive material the opening interlayer conductive portions which gave continuity, as well as provided in the insulating layer, a semiconductor device having a conductor wiring electrically connected to the interlayer conductive portion, the substrate is a resin composite material to form a thermal buyer or a metal, a bottom plate made, is bonded to the bottom plate, has the semiconductor chip is larger than the through hole, and wherein a is obtained and a frame member made of polyimide or resin composite material.
  2. 【請求項2】 導体配線上にビルドアップ法により、ビア内を導電性の材料で充填したスタッドビアを有する絶縁層と導体配線を順次積層したことを特徴とする請求項1に記載の半導体装置。 By wherein buildup method on the conductor wiring, the semiconductor device according to claim 1, characterized in that successively laminated an insulating layer and a conductor wire having a stud vias filled with the via with a conductive material .
  3. 【請求項3】 樹脂複合材料が樹脂と、ガラスクロス、 3. A resin composite material is a resin, glass cloth,
    ガラス不織布、ポリアミド系不織布または液晶ポリマー系不織布とで構成されていることを特徴とする請求項1 Claim, characterized in that it consists of non-woven glass fabric, a polyamide nonwoven fabric or a liquid crystal polymer-based nonwoven fabric 1
    または請求項2に記載の半導体装置。 Or a semiconductor device according to claim 2.
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