JP4561079B2 - Manufacturing method of semiconductor device - Google Patents

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Description

この発明は半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

近年、集積回路が形成された半導体基板における集積度の増大に伴って、半導体基板における接続端子数が増加する傾向にある。このような半導体基板を回路基板に実装する際の実装面積の増大を抑制するために、半導体基板の上面に、絶縁膜を介して各接続端子に接続される再配線及び各再配線の他端部側に接続して形成される柱状電極等の外部接続用電極を備えて、各外部接続用電極上に半田ボールを形成して回路基板にフェースダウン方式でボンディングして実装するように構成された半導体装置がある。このような半導体装置において、塵埃、湿気、機械的破損に対する保護効果を増大するために、半導体基板の上面、下面および側面をポリイミドやエポキシ樹脂からなる絶縁膜で覆うようにしたものがある（例えば、特許文献１参照）。   In recent years, as the degree of integration in a semiconductor substrate on which an integrated circuit is formed increases, the number of connection terminals in the semiconductor substrate tends to increase. In order to suppress an increase in mounting area when mounting such a semiconductor substrate on a circuit board, a rewiring connected to each connection terminal via an insulating film on the upper surface of the semiconductor substrate and the other end of each rewiring It is configured to have external connection electrodes such as columnar electrodes formed by connecting to the part side, and solder balls are formed on each external connection electrode and bonded to the circuit board by a face-down method. There are semiconductor devices. In such a semiconductor device, there is one in which an upper surface, a lower surface, and a side surface of a semiconductor substrate are covered with an insulating film made of polyimide or epoxy resin in order to increase a protective effect against dust, moisture, and mechanical damage (for example, , See Patent Document 1).

特開２００１−３３２６４３号公報JP 2001-332643 A

ところで、上記従来の半導体装置では、シリコン基板の上面、下面および側面をポリイミドやエポキシ樹脂からなる絶縁膜で覆っているので、温度変化により、特に、シリコン基板の側面と該側面を覆っている絶縁膜との間にその熱膨張係数差に起因する応力が集中する場合があり、それにより、シリコン基板の側面と該側面を覆っている絶縁膜との接合部分に亀裂が発生することがあるという問題があった。   By the way, in the conventional semiconductor device, since the upper surface, the lower surface and the side surface of the silicon substrate are covered with an insulating film made of polyimide or epoxy resin, the insulation which covers the side surface and the side surface of the silicon substrate in particular due to temperature change. The stress due to the difference in thermal expansion coefficient may concentrate between the film and the crack, which may occur at the joint between the side surface of the silicon substrate and the insulating film covering the side surface. There was a problem.

そこで、この発明は、シリコン基板等からなる半導体構基板とその側面を覆っている絶縁層との間にその熱膨張係数差に起因して生じる応力を緩和することができる半導体装置を提供することを目的とする。
また、この発明は、半導体構成体の側面を覆う絶縁層を容易に形成することができる半導体装置の製造方法を提供することを目的とする。 Accordingly, the present invention provides a semiconductor device capable of relieving stress caused by a difference in thermal expansion coefficient between a semiconductor structure substrate made of a silicon substrate or the like and an insulating layer covering the side surface thereof. With the goal.
Another object of the present invention is to provide a method for manufacturing a semiconductor device in which an insulating layer covering the side surface of the semiconductor structure can be easily formed.

請求項１に記載の発明は、ベース板上に、各々が半導体基板と、前記半導体基板上に設けられた複数の接続パッドと、前記複数の接続パッドにそれぞれ接続された複数の再配線と、前記複数の再配線にそれぞれ接続された前記外部接続用電極としての複数の柱状電極と、前記複数の柱状電極の上面を露出した状態で前記複数の柱状電極の周囲を覆う封止膜と、前記半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記半導体構成体の周囲の前記ベース板上に前記半導体構成体と隙間をおいて外部絶縁層を形成する工程と、前記半導体構成体と前記外部絶縁層との間の前記隙間における前記ベース板上に少なくとも樹脂を含む絶縁材料をスクリーン印刷法により供給し、この供給された絶縁材料中の樹脂を硬化させて前記半導体構成体に接し、且つ前記柱状電極の上面、前記封止膜の上面及び前記外部絶縁層の上面と面一な上面の絶縁層を形成する工程と、前記半導体構成体、前記外部絶縁層および前記絶縁層上に少なくとも１層の上層絶縁膜を形成する工程と、前記上層絶縁膜のいずれかの層上に、接続パッド部を有する少なくとも１層の上層再配線を前記半導体構成体の外部接続用電極に電気的に接続させて形成する工程と、前記ベース板を含む前記半導体構成体間における部分を切断して少なくとも前記半導体構成体が１つ含まれる半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記絶縁材料は、樹脂中に熱膨張係数低下用材料が混入されたものからなることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記絶縁材料は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂のいずれかの樹脂中に熱膨張係数低下用材料としての繊維やフィラーが混入されたものからなることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記絶縁材料は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂、熱可塑性樹脂のいずれかからなることを特徴とするものである。
請求項５に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記絶縁材料はペースト状であることを特徴とするものである。
請求項６に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記絶縁材料は粉末状であることを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、前記上層再配線の接続パッド部の少なくとも一部を前記絶縁層上に配置することを特徴とするものである。
請求項８に記載の発明は、請求項１に記載の発明において、前記切断は、前記半導体構成体間における前記上層絶縁膜、前記絶縁層および前記ベース板を切断することを特徴とするものである。
請求項９に記載の発明は、請求項１〜４のいずれかに記載の発明において、前記外部絶縁層は、前記絶縁層とは異なる絶縁材料によって形成されることを特徴とするものである。
請求項１０に記載の発明は、請求項１に記載の発明において、前記外部絶縁層をプリプレグ材によって形成することを特徴とするものである。
請求項１１に記載の発明は、請求項１に記載の発明において、前記切断は、前記半導体構成体間における前記上層絶縁膜、前記外部絶縁層および前記ベース板を切断することを特徴とするものである。
請求項１２に記載の発明は、請求項１に記載の発明において、前記上層再配線の接続パッド部の少なくとも一部を前記外部絶縁層上に配置することを特徴とするものである。
請求項１３に記載の発明は、請求項１に記載の発明において、前記上層再配線の接続パッド部を除く部分を覆う最上層絶縁膜を形成する工程を有することを特徴とするものである。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
請求項１５に記載の発明は、請求項１４に記載の発明において、前記半田ボールを前記半導体構成体の上面を除く領域上に配置し、前記半導体構成体上における前記最上層絶縁膜上に遮光層を形成する工程を有することを特徴とするものである。
請求項１６に記載の発明は、請求項１に記載の発明において、前記上層再配線の接続パッド部を前記半導体構成体上に配置することを特徴とするものである。
請求項１７に記載の発明は、請求項１に記載の発明において、前記上層再配線は接続パッドのみからなり、該接続パッド上に半田ボールを形成する工程を有することを特徴とするものである。
請求項１８に記載の発明は、請求項１７に記載の発明において、前記接続パッドのみからなる上層再配線を前記上層絶縁膜に設けられた開口部を介して前記再配線の接続パッド部に接続し、前記接続パッドのみからなる上層再配線の直径を前記開口部の直径の２倍以上とすることを特徴とするものである。
請求項１９に記載の発明は、請求項１に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とするものである。
請求項２０に記載の発明は、請求項１９に記載の発明において、前記半導体構成体が複数個含まれたものとして、前記複数の半導体構成体間およびその周囲における前記ベース板上に前記絶縁層が設けられ、前記絶縁層の周囲における前記ベース板上に、前記絶縁層とは異なる絶縁材料からなる外部絶縁層が設けられたものを得ることを特徴とするものである。 According to the first aspect of the present invention, on the base plate, each of the semiconductor substrate, a plurality of connection pads provided on the semiconductor substrate, a plurality of rewirings respectively connected to the plurality of connection pads, A plurality of columnar electrodes as the external connection electrodes respectively connected to the plurality of rewirings; a sealing film that covers the periphery of the plurality of columnar electrodes in a state where the upper surfaces of the plurality of columnar electrodes are exposed; A step of arranging a plurality of semiconductor structures having a plurality of external connection electrodes provided on a semiconductor substrate so as to be spaced apart from each other; and a gap between the semiconductor structure and the semiconductor structure on the base plate around the semiconductor structure An insulating material including at least a resin on the base plate in the gap between the semiconductor structure and the external insulating layer by a screen printing method. Curing the resin in the insulating material so as to be in contact with the semiconductor structure and forming an insulating layer having an upper surface flush with the upper surface of the columnar electrode, the upper surface of the sealing film, and the upper surface of the external insulating layer Forming at least one upper insulating film on the semiconductor structure, the external insulating layer, and the insulating layer; and at least one layer having a connection pad portion on any of the upper insulating films Forming an upper layer rewiring electrically connected to an external connection electrode of the semiconductor structure, and cutting at least one semiconductor structure by cutting a portion between the semiconductor structures including the base plate And a step of obtaining a plurality of included semiconductor devices.
The invention according to claim 2 is characterized in that, in the invention according to claim 1 , the insulating material is made of a material in which a thermal expansion coefficient reducing material is mixed in a resin.
According to a third aspect of the present invention, in the first aspect of the invention, the insulating material is heated in any one of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, and a calzo resin. It consists of what mixed the fiber and filler as a material for expansion coefficient fall.
The invention according to claim 4 is the invention according to claim 1 , wherein the insulating material is any one of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, a calzo resin, and a thermoplastic resin. It is characterized by.
The invention according to claim 5 is the invention according to any one of claims 1 to 4 , wherein the insulating material is in a paste form.
The invention according to claim 6 is the invention according to any one of claims 1 to 4 , wherein the insulating material is in a powder form.
According to a seventh aspect of the present invention, in the first aspect of the present invention, at least a part of the connection pad portion of the upper layer rewiring is arranged on the insulating layer.
The invention according to claim 8 is the invention according to claim 1 , wherein the cutting is performed by cutting the upper insulating film, the insulating layer, and the base plate between the semiconductor structures. is there.
The invention according to claim 9 is the invention according to any one of claims 1 to 4 , wherein the external insulating layer is formed of an insulating material different from the insulating layer.
The invention described in claim 10 is characterized in that, in the invention described in claim 1 , the outer insulating layer is formed of a prepreg material.
The invention according to claim 11 is the invention according to claim 1 , wherein the cutting is performed by cutting the upper insulating film, the outer insulating layer, and the base plate between the semiconductor structural bodies. It is.
According to a twelfth aspect of the present invention, in the first aspect of the invention, at least a part of the connection pad portion of the upper layer rewiring is disposed on the outer insulating layer.
According to a thirteenth aspect of the present invention, in the first aspect of the present invention, the method further includes the step of forming an uppermost insulating film that covers a portion of the upper layer rewiring except for the connection pad portion.
According to a fourteenth aspect of the invention, there is provided the method according to the thirteenth aspect , further comprising a step of forming solder balls on the connection pad portions of the upper layer rewiring.
According to a fifteenth aspect of the present invention, in the invention according to the fourteenth aspect , the solder balls are disposed on a region excluding the upper surface of the semiconductor structure, and light shielding is performed on the uppermost insulating film on the semiconductor structure. It has the process of forming a layer, It is characterized by the above-mentioned.
According to a sixteenth aspect of the present invention, in the first aspect of the present invention, the connection pad portion of the upper layer rewiring is disposed on the semiconductor structure.
According to a seventeenth aspect of the present invention, in the first aspect of the invention, the upper layer rewiring includes only a connection pad, and includes a step of forming a solder ball on the connection pad. .
According to an eighteenth aspect of the present invention, in the invention of the seventeenth aspect , an upper layer rewiring composed only of the connection pad is connected to a connection pad portion of the rewiring through an opening provided in the upper layer insulating film. In addition, the diameter of the upper layer rewiring composed only of the connection pad is set to be twice or more the diameter of the opening.
The invention described in claim 19 is characterized in that, in the invention described in claim 1 , the cutting is performed so that a plurality of the semiconductor structural bodies are included.
According to a twentieth aspect of the invention, in the invention of the nineteenth aspect, it is assumed that a plurality of the semiconductor structures are included, and the insulating layer is formed on the base plate between and around the plurality of semiconductor structures. And an external insulating layer made of an insulating material different from that of the insulating layer is provided on the base plate around the insulating layer.

この発明によれば、半導体基板を有する半導体構成体の周囲におけるベース板上に、樹脂中に熱膨張係数低下用材料が混入されたものからなる絶縁層を設けているので、樹脂のみからなる絶縁層を設ける場合と比較して、半導体基板とその側面を覆っている絶縁層との間にその熱膨張係数差に起因して生じる応力を緩和することができる。
また、この発明によれば、半導体構成体の周囲におけるベース板上に少なくとも樹脂を含む絶縁材料をスクリーン印刷法により供給し、この供給された絶縁材料中の樹脂を硬化させて絶縁層を形成しているので、半導体構成体の側面を覆う絶縁層を容易に形成することができる。 According to the present invention, since the insulating layer made of the resin in which the material for reducing the thermal expansion coefficient is mixed is provided on the base plate around the semiconductor structure having the semiconductor substrate, the insulating material made only of the resin is provided. Compared with the case where a layer is provided, the stress caused by the difference in thermal expansion coefficient between the semiconductor substrate and the insulating layer covering the side surface can be relaxed.
According to the invention, an insulating material containing at least a resin is supplied onto the base plate around the semiconductor structure by screen printing, and the insulating layer is formed by curing the resin in the supplied insulating material. Therefore, an insulating layer covering the side surface of the semiconductor structure can be easily formed.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板１を備えている。ベース板１は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）等を含浸させたもの、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料、あるいは、銅やアルミニウム等の金属材料からなっている。 (First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device includes a planar rectangular base plate 1. The base plate 1 is made of glass fiber, aramid fiber, liquid crystal fiber or the like impregnated with epoxy resin, polyimide resin, BT (bismaleimide / triazine) resin, PPE (polyphenylene ether), silicon, glass, ceramics, It is made of an insulating material such as a single resin, or a metal material such as copper or aluminum.

ベース板１の上面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。   On the upper surface of the base plate 1, the lower surface of the planar rectangular semiconductor structure 2 having a size somewhat smaller than the size of the base plate 1 is bonded via an adhesive layer 3 made of a die bond material. In this case, the semiconductor structure 2 has a rewiring, a columnar electrode, and a sealing film, which will be described later, and is generally called a CSP (chip size package). Since a method of obtaining individual semiconductor structures 2 by dicing after forming rewiring, columnar electrodes, and a sealing film thereon is employed, it is also called wafer level CSP (W-CSP). Below, the structure of the semiconductor structure 2 is demonstrated.

半導体構成体２は平面方形状のシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。シリコン基板４の上面中央部には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。   The semiconductor structure 2 includes a planar rectangular silicon substrate (semiconductor substrate) 4. The silicon substrate 4 is bonded to the base plate 1 via the adhesive layer 3. An integrated circuit (not shown) having a predetermined function is provided at the center of the upper surface of the silicon substrate 4, and a plurality of connection pads 5 made of aluminum-based metal or the like are provided at the periphery of the upper surface so as to be connected to the integrated circuit. Yes.

接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。   An insulating film 6 made of silicon oxide or the like is provided on the upper surface of the silicon substrate 4 excluding the central portion of the connection pad 5, and the central portion of the connection pad 5 is exposed through an opening 7 provided in the insulating film 6. Yes. A protective film (insulating film) 8 made of an epoxy resin, a polyimide resin, or the like is provided on the upper surface of the insulating film 6. In this case, an opening 9 is provided in the protective film 8 at a portion corresponding to the opening 7 of the insulating film 6.

保護膜８の上面には下地金属層１０が設けられている。下地金属層１０の上面全体には、例えば銅からなる再配線１１が設けられている。下地金属層１０を含む再配線１１の一端部は、両開口部７、９を介して接続パッド５に接続されている。再配線１１の接続パッド部上面には銅からなる柱状電極１２が設けられている。再配線１１を含む保護膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３がその上面が柱状電極１２の上面と面一となるように設けられている。ここで、下地金属層１０は、例えば、スパッタにより形成された銅による薄膜であってもよく、またスパッタにより形成されたチタン等の薄膜上に、スパッタにより銅あるいはアルミによる薄膜を積層形成したものであってもよい。   A base metal layer 10 is provided on the upper surface of the protective film 8. A rewiring 11 made of, for example, copper is provided on the entire upper surface of the base metal layer 10. One end of the rewiring 11 including the base metal layer 10 is connected to the connection pad 5 through both openings 7 and 9. A columnar electrode 12 made of copper is provided on the upper surface of the connection pad portion of the rewiring 11. A sealing film 13 made of epoxy resin, polyimide resin, or the like is provided on the upper surface of the protective film 8 including the rewiring 11 so that the upper surface is flush with the upper surface of the columnar electrode 12. Here, the base metal layer 10 may be, for example, a thin film made of copper formed by sputtering, or a thin film made of copper or aluminum formed by sputtering on a thin film such as titanium formed by sputtering. It may be.

このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、再配線１１、柱状電極１２、封止膜１３を含んで構成されている。   As described above, the semiconductor structure 2 called W-CSP includes the silicon substrate 4, the connection pad 5, and the insulating film 6, and further includes the protective film 8, the rewiring 11, the columnar electrode 12, and the sealing film 13. It is configured.

半導体構成体２の周囲におけるベース板１の上面には方形枠状の絶縁層２１がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。絶縁層２１は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂のいずれかの樹脂中に熱膨張係数低下用材料としての繊維やフィラーが混入されたものからなっている。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。   A rectangular frame-shaped insulating layer 21 is provided on the upper surface of the base plate 1 around the semiconductor structure 2 so that the upper surface is substantially flush with the upper surface of the semiconductor structure 2. The insulating layer 21 is made of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, or a calzo resin in which fibers or fillers as materials for lowering the thermal expansion coefficient are mixed. Yes. In this case, the fiber is glass fiber, aramid fiber, or the like. The filler is a silica filler or a ceramic filler.

絶縁層２１の周囲におけるベース板１の上面には方形枠状の外部絶縁層２２がその上面が半導体構成体２および絶縁層２１の上面とほぼ面一となるように設けられている。外部絶縁層２２は、、例えば、ガラス繊維やアラミド繊維にエポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂を含浸させた、通常、プリプレグ材と言われるものものからなるが、これに限らず、熱硬化性樹脂や、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものであってもよい。   A rectangular frame-shaped external insulating layer 22 is provided on the upper surface of the base plate 1 around the insulating layer 21 so that the upper surface thereof is substantially flush with the upper surfaces of the semiconductor structure 2 and the insulating layer 21. The outer insulating layer 22 is made of, for example, what is usually referred to as a prepreg material in which a glass fiber or an aramid fiber is impregnated with a thermosetting resin such as an epoxy resin or a BT resin, but is not limited thereto. A thermosetting resin or a resin in which a reinforcing material such as glass fiber or silica filler is dispersed in the thermosetting resin may be used.

半導体構成体２、絶縁層２１および外部絶縁層２２の上面には第１の上層絶縁膜２３がその上面を平坦とされて設けられている。第１の上層絶縁膜２３は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を含有させたものである。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。   A first upper insulating film 23 is provided on the upper surface of the semiconductor structure 2, the insulating layer 21, and the external insulating layer 22 so that the upper surface is flat. The first upper-layer insulating film 23 is generally used as a build-up material used for a build-up substrate. For example, a reinforcing material such as a fiber or a filler in a thermosetting resin such as an epoxy resin or a BT resin. Is contained. In this case, the fiber is glass fiber, aramid fiber, or the like. The filler is a silica filler or a ceramic filler.

第１の上層絶縁膜２３の上面には銅等からなる第１の下地金属層２４が設けられている。第１の下地金属層２４の上面全体には、例えば銅からなる第１の上層再配線２５が設けられている。第１の下地金属層２４を含む第１の上層再配線２５の一端部は、柱状電極１２の上面中央部に対応する部分における第１の上層絶縁膜２３に設けられた開口部２６を介して柱状電極１２の上面に接続されている。   A first base metal layer 24 made of copper or the like is provided on the upper surface of the first upper insulating film 23. A first upper layer rewiring 25 made of, for example, copper is provided on the entire upper surface of the first base metal layer 24. One end portion of the first upper layer rewiring 25 including the first base metal layer 24 is connected through an opening 26 provided in the first upper layer insulating film 23 in a portion corresponding to the central portion of the upper surface of the columnar electrode 12. It is connected to the upper surface of the columnar electrode 12.

第１の上層再配線２５を含む第１の上層絶縁膜２３の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる第２の上層絶縁膜２７が設けられている。第２の上層絶縁膜２７の上面には銅等からなる第２の下地金属層２８が設けられている。第２の下地金属層２８の上面全体には、例えば銅からなる第２の上層再配線２９が設けられている。第２の下地金属層２８を含む第２の上層再配線２９の一端部は、第１の上層再配線２５の接続パッド部に対応する部分における第２の上層絶縁膜２７に設けられた開口部２８を介して第１の上層再配線２５の接続パッド部に接続されている。   On the upper surface of the first upper layer insulating film 23 including the first upper layer rewiring 25, a second upper layer insulating film 27 made of epoxy resin, polyimide resin or the like is provided. A second base metal layer 28 made of copper or the like is provided on the upper surface of the second upper insulating film 27. A second upper layer rewiring 29 made of, for example, copper is provided on the entire upper surface of the second base metal layer 28. One end portion of the second upper layer rewiring 29 including the second base metal layer 28 is an opening provided in the second upper layer insulating film 27 in a portion corresponding to the connection pad portion of the first upper layer rewiring 25. 28 is connected to the connection pad portion of the first upper layer rewiring 25.

第２の上層再配線２９を含む第２の上層絶縁膜２７の上面にはソルダーレジスト等からなるオーバーコート膜（最上層絶縁膜）３１が設けられている。第２の上層再配線２９の接続パッド部に対応する部分におけるオーバーコート膜３１には開口部３２が設けられている。開口部３２内およびその上方には半田ボール３３が第２の上層再配線２９の接続パッド部に接続されて設けられている。複数の半田ボール３３は、オーバーコート膜３１の上面にマトリクス状に配置されている。   An overcoat film (uppermost layer insulating film) 31 made of a solder resist or the like is provided on the upper surface of the second upper layer insulating film 27 including the second upper layer rewiring 29. An opening 32 is provided in the overcoat film 31 at a portion corresponding to the connection pad portion of the second upper layer rewiring 29. Solder balls 33 are provided in and above the opening 32 so as to be connected to the connection pad portion of the second upper layer rewiring 29. The plurality of solder balls 33 are arranged in a matrix on the upper surface of the overcoat film 31.

以上のように、この半導体装置では、半導体構成体２の周囲におけるベース１板上に、樹脂中に熱膨張係数低下用材料が混入されたものからなる絶縁層２１を設けているので、樹脂のみからなる絶縁層を設ける場合と比較して、半導体構成体２とその側面を覆っている絶縁層２１との間に生じる応力を緩和することができる。   As described above, in this semiconductor device, since the insulating layer 21 made of a material in which the thermal expansion coefficient reducing material is mixed in the resin is provided on the base 1 plate around the semiconductor structure 2, only the resin is provided. Compared with the case where the insulating layer made of is provided, the stress generated between the semiconductor structure 2 and the insulating layer 21 covering the side surface thereof can be relaxed.

ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール３３の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、第２の上層再配線２９の接続パッド部（オーバーコート膜３１の開口部３２内の部分）のサイズおよびピッチを柱状電極１２のサイズおよびピッチよりも大きくするためである。   By the way, the size of the base plate 1 is made somewhat larger than the size of the semiconductor structure 2 because the solder ball 33 is arranged in the semiconductor structure in accordance with the increase in the number of connection pads 5 on the silicon substrate 4. Thus, the size and pitch of the connection pad portion (the portion in the opening 32 of the overcoat film 31) of the second upper layer rewiring 29 is made larger than the size and pitch of the columnar electrode 12. This is to make it larger.

このため、マトリクス状に配置された第２の上層再配線２９の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の側面の外側に設けられた絶縁層２１および外部絶縁層２２に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール３３のうち、少なくとも最外周の半田ボール３３は半導体構成体２よりも外側に位置する周囲に配置されている。   Therefore, the connection pad portions of the second upper layer rewiring 29 arranged in a matrix form not only the region corresponding to the semiconductor structure 2 but also the insulating layer 21 provided outside the side surface of the semiconductor structure 2 and It is also disposed on a region corresponding to the external insulating layer 22. That is, among the solder balls 33 arranged in a matrix, at least the outermost solder ball 33 is arranged around the semiconductor structure 2.

次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板４上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。   Next, in order to describe an example of a method for manufacturing the semiconductor device, first, a method for manufacturing the semiconductor structure 2 will be described. In this case, first, as shown in FIG. 2, on the silicon substrate 4 in a wafer state, a connection pad 5 made of aluminum metal or the like, an insulating film 6 made of silicon oxide or the like, and a protection made of epoxy resin or polyimide resin or the like. A film 8 is provided, and a central portion of the connection pad 5 is exposed through openings 7 and 9 formed in the insulating film 6 and the protective film 8. In the above, on the silicon substrate 4 in the wafer state, an integrated circuit having a predetermined function is formed in a region where each semiconductor structure is formed, and the connection pad 5 is electrically connected to the integrated circuit formed in the corresponding region. Connected.

次に、図３に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層１０を形成する。この場合、下地金属層１０は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。これは、後述する第１、第２の下地金属層２４、２８の場合も同様である。   Next, as shown in FIG. 3, a base metal layer 10 is formed on the entire upper surface of the protective film 8 including the upper surface of the connection pad 5 exposed through the openings 7 and 9. In this case, the base metal layer 10 may be only a copper layer formed by electroless plating, or may be only a copper layer formed by sputtering, and a thin film such as titanium formed by sputtering. A copper layer may be formed on the layer by sputtering. The same applies to first and second base metal layers 24 and 28 described later.

次に、下地金属層１０の上面にメッキレジスト膜４１をパターン形成する。この場合、再配線１１形成領域に対応する部分におけるメッキレジスト膜４１には開口部４２が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４１の開口部４２内の下地金属層１０の上面に再配線１１を形成する。次に、メッキレジスト膜４１を剥離する。   Next, a plating resist film 41 is pattern-formed on the upper surface of the base metal layer 10. In this case, an opening 42 is formed in the plating resist film 41 in a portion corresponding to the rewiring 11 formation region. Next, by performing electrolytic plating of copper using the base metal layer 10 as a plating current path, the rewiring 11 is formed on the upper surface of the base metal layer 10 in the opening 42 of the plating resist film 41. Next, the plating resist film 41 is peeled off.

次に、図４に示すように、再配線１１を含む下地金属層１０の上面にメッキレジスト膜４３をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜４３には開口部４４が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４３の開口部４４内の再配線１１の接続パッド部上面に柱状電極１２を形成する。   Next, as shown in FIG. 4, a plating resist film 43 is formed on the upper surface of the base metal layer 10 including the rewiring 11. In this case, an opening 44 is formed in the plating resist film 43 in a portion corresponding to the columnar electrode 12 formation region. Next, the columnar electrode 12 is formed on the upper surface of the connection pad portion of the rewiring 11 in the opening 44 of the plating resist film 43 by performing electrolytic plating of copper using the base metal layer 10 as a plating current path.

次に、メッキレジスト膜４３を剥離し、次いで、柱状電極１２および再配線１１をマスクとして下地金属層１０の不要な部分をエッチングして除去すると、図５に示すように、再配線１１下にのみ下地金属層１０が残存される。   Next, the plating resist film 43 is peeled off, and then unnecessary portions of the base metal layer 10 are removed by etching using the columnar electrodes 12 and the rewiring 11 as a mask. As shown in FIG. Only the base metal layer 10 remains.

次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１２および再配線１１を含む保護膜８の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。   Next, as shown in FIG. 6, the entire upper surface of the protective film 8 including the columnar electrode 12 and the rewiring 11 is sealed with an epoxy resin, a polyimide resin, or the like by screen printing, spin coating, die coating, or the like. The stop film 13 is formed so that its thickness is greater than the height of the columnar electrode 12. Therefore, in this state, the upper surface of the columnar electrode 12 is covered with the sealing film 13.

次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図７に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。ここで、柱状電極１２の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１２の高さにばらつきがあるため、このばらつきを解消して、柱状電極１２の高さを均一にするためである。   Next, the upper surface side of the sealing film 13 and the columnar electrode 12 is appropriately polished to expose the upper surface of the columnar electrode 12 and to include the exposed upper surface of the columnar electrode 12 as shown in FIG. The upper surface of the stop film 13 is flattened. Here, the reason for appropriately polishing the upper surface side of the columnar electrode 12 is that the height of the columnar electrode 12 formed by electrolytic plating varies. It is to make it.

次に、図８に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。   Next, as shown in FIG. 8, the adhesive layer 3 is bonded to the entire lower surface of the silicon substrate 4. The adhesive layer 3 is made of a die bond material such as an epoxy resin or a polyimide resin, and is fixed to the silicon substrate 4 in a semi-cured state by heating and pressing. Next, the adhesive layer 3 fixed to the silicon substrate 4 is affixed to a dicing tape (not shown), passed through the dicing step shown in FIG. 9, and then peeled off from the dicing tape, as shown in FIG. A plurality of semiconductor structures 2 having the adhesive layer 3 on the lower surface of 4 are obtained.

このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。   Since the semiconductor structure 2 obtained in this way has the adhesive layer 3 on the lower surface of the silicon substrate 4, it is extremely troublesome to provide an adhesive layer on the lower surface of the silicon substrate 4 of each semiconductor structure 2 after the dicing process. Work becomes unnecessary. In addition, the operation | work which peels from a dicing tape after a dicing process is very simple compared with the operation | work which each provides an adhesive layer on the lower surface of the silicon substrate 4 of each semiconductor structure 2 after a dicing process.

次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が方形状のベース板１を用意する。   Next, an example of manufacturing the semiconductor device shown in FIG. 1 using the semiconductor structure 2 obtained in this way will be described. First, as shown in FIG. 10, the base plate 1 is prepared in such a size that a plurality of the base plates 1 shown in FIG.

次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。次に、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に、例えば、格子状でシート状の第１の絶縁材料２２ａを位置決めして配置する。なお、第１の絶縁材料２２ａを配置した後に、半導体構成体２を配置するようにしてもよい。   Next, the adhesive layer 3 bonded to the lower surface of the silicon substrate 4 of the semiconductor structure 2 is bonded to a plurality of predetermined locations on the upper surface of the base plate 1. In this bonding, the adhesive layer 3 is fully cured by heating and pressing. Next, for example, a lattice-like and sheet-like first insulating material 22a is positioned and arranged on the upper surface of the base plate 1 between the semiconductor structural bodies 2 and outside the semiconductor structural bodies 2 disposed on the outermost periphery. Note that the semiconductor structure 2 may be disposed after the first insulating material 22a is disposed.

格子状の第１の絶縁材料２２ａは、例えば、ガラス繊維にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材に、型抜き加工やエッチング等により複数の方形状の貫通孔４５を形成することにより得られる。この場合、第１の絶縁材料２２ａは、平坦性を得るためにシート状であることが好ましいが、必ずしもプリプレグ材に限られるものではなく、熱硬化性樹脂や、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものであってもよい。   The grid-like first insulating material 22a is formed by, for example, applying a die-cut to a prepreg material in which a glass fiber is impregnated with a thermosetting resin such as an epoxy resin and the thermosetting resin is semi-cured into a sheet shape. It is obtained by forming a plurality of rectangular through holes 45 by processing or etching. In this case, the first insulating material 22a is preferably in the form of a sheet in order to obtain flatness, but is not necessarily limited to the prepreg material, and is not limited to a thermosetting resin or a glass fiber in the thermosetting resin. Alternatively, a reinforcing material such as silica filler may be dispersed.

ここで、第１の絶縁材料２２ａの貫通孔４５のサイズは半導体構成体２のサイズよりもある程度大きくなっている。このため、第１の絶縁材料２２ａと半導体構成体２との間にはある程度の隙間４６が形成されている。また、この状態では、第１の絶縁材料２２ａの上面と半導体構成体２の上面とはほぼ同一の平面上に配置されている。   Here, the size of the through hole 45 of the first insulating material 22 a is somewhat larger than the size of the semiconductor structure 2. For this reason, a certain gap 46 is formed between the first insulating material 22a and the semiconductor structure 2. Further, in this state, the upper surface of the first insulating material 22a and the upper surface of the semiconductor structure 2 are arranged on substantially the same plane.

次に、図１１に示すように、半導体構成体２および第１の絶縁材料２２ａの上面に、メッシュ状の印刷版やメタルマスク等からなる印刷マスク４７を密接させて配置する。この場合、隙間４６に対応する部分における印刷マスク４７には開口部４８が設けられている。次に、印刷マスク４７上においてスキージ４９を図１１において右方向に移動させることにより、すなわち、スクリーン印刷法により、印刷マスク４７上に予め供給された第２の絶縁材料２１ａを印刷マスク４７の開口部４８を介して隙間４６内に供給する。   Next, as shown in FIG. 11, a printing mask 47 made of a mesh-like printing plate, a metal mask, or the like is placed in close contact with the upper surfaces of the semiconductor structure 2 and the first insulating material 22a. In this case, an opening 48 is provided in the printing mask 47 in a portion corresponding to the gap 46. Next, the squeegee 49 is moved rightward in FIG. 11 on the printing mask 47, that is, the second insulating material 21a supplied in advance on the printing mask 47 by the screen printing method is opened in the printing mask 47. It is supplied into the gap 46 via the part 48.

第２の絶縁材料２１ａは、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂のいずれかの樹脂中に熱膨張係数低下用材料としての繊維やフィラーが混入されたものからなっている。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。また、第２の絶縁材料２１ａはペースト状または粉末状である。第２の絶縁材料２１ａがペースト状である場合には、気泡混入を防止するために、加圧式のスクリーン印刷が好ましい。   The second insulating material 21a is a resin in which fibers or fillers as a material for decreasing the thermal expansion coefficient are mixed in any of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, and a calzo resin. It is made up of. In this case, the fiber is glass fiber, aramid fiber, or the like. The filler is a silica filler or a ceramic filler. The second insulating material 21a is in the form of a paste or powder. In the case where the second insulating material 21a is in a paste form, pressure type screen printing is preferable in order to prevent air bubbles from entering.

次に、印刷マスク４７を取り除く。この状態では、隙間４６内に供給された第２の絶縁材料２１ａは、印刷マスク４７の厚さに相当する分だけ、隙間４６上に突出されている。次に、図１２に示す一対の加熱加圧板５１、５２を用いて、第１および第２の第１の絶縁材料２２ａ、２１ａを加熱加圧する。この加熱加圧処理は、気泡混入を防止するために、真空中で行なうのが好ましい。   Next, the print mask 47 is removed. In this state, the second insulating material 21 a supplied into the gap 46 protrudes above the gap 46 by an amount corresponding to the thickness of the print mask 47. Next, the first and second first insulating materials 22a and 21a are heated and pressurized using a pair of heating and pressing plates 51 and 52 shown in FIG. This heat and pressure treatment is preferably performed in a vacuum in order to prevent air bubbles from entering.

そして、加熱により溶融された両絶縁材料２２ａ、２１ａ中の樹脂がその後の冷却により硬化し、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に外部絶縁層２２が固着されて形成され、また、隙間４６内に絶縁層２１が固着されて形成される。また、隙間４６内に供給された第２の絶縁材料２１ａの一部の、余剰分による薄い絶縁層（図示せず）が半導体構成体２および外部絶縁層２２の上面に形成される。   Then, the resin in both insulating materials 22a and 21a melted by heating is cured by the subsequent cooling, and is externally attached to the upper surface of the base plate 1 between the semiconductor structural bodies 2 and outside the semiconductor structural bodies 2 arranged on the outermost periphery. The insulating layer 22 is fixed and formed, and the insulating layer 21 is fixed and formed in the gap 46. In addition, a thin insulating layer (not shown) of a part of the second insulating material 21 a supplied into the gap 46 is formed on the upper surfaces of the semiconductor structure 2 and the external insulating layer 22.

このように、半導体構成体２と第１の絶縁材料２２ａとの間におけるベース板１上に第２の絶縁材料２１ａをスクリーン印刷法により供給し、この供給された第２の絶縁材料２１ａ中の樹脂を第１の絶縁材料２２ａ中の樹脂と共に硬化させて絶縁層２１を形成しているので、半導体構成体２の側面を覆う絶縁層２１を容易に形成することができる。   Thus, the second insulating material 21a is supplied onto the base plate 1 between the semiconductor structure 2 and the first insulating material 22a by screen printing, and the second insulating material 21a in the supplied second insulating material 21a is supplied. Since the insulating layer 21 is formed by curing the resin together with the resin in the first insulating material 22a, the insulating layer 21 covering the side surface of the semiconductor structure 2 can be easily formed.

この場合、図７に示すように、ウエハ状態において、半導体構成体２の柱状電極１２の高さは均一とされ、且つ、柱状電極１２の上面を含む封止膜１３の上面は平坦化されているため、図１２に示す状態において、複数の半導体構成体２の各厚さは同じである。そこで、図１２に示す状態において、半導体構成体２の上面を加圧制限面として加熱加圧処理を行なうと、半導体構成体２、絶縁層２１および外部絶縁層２２の上面は平坦面となる。   In this case, as shown in FIG. 7, in the wafer state, the height of the columnar electrode 12 of the semiconductor structure 2 is uniform, and the upper surface of the sealing film 13 including the upper surface of the columnar electrode 12 is flattened. Therefore, in the state shown in FIG. 12, the thicknesses of the plurality of semiconductor structures 2 are the same. Therefore, in the state shown in FIG. 12, when the heat and pressure treatment is performed using the upper surface of the semiconductor structure 2 as the pressure limiting surface, the upper surfaces of the semiconductor structure 2, the insulating layer 21, and the external insulating layer 22 become flat surfaces.

ここで、図１０に示す状態において、第１の絶縁材料２２ａの厚さを半導体構成体２の厚さよりもある程度厚くし、隙間４６内に第２の絶縁材料２１ａを供給しないで、一対の加熱加圧板５１、５２を用いて第１の絶縁材料２２ａを加熱加圧した場合には、第１の絶縁材料２２ａ中の溶融された樹脂が押し出されて隙間４６に充填される。しかしながら、この場合、隙間４６には、第１の絶縁材料２２ａ中の溶融されて押し出された樹脂のみが充填されるため、この樹脂のみからなる絶縁層とシリコン基板４との間の熱膨張係数差が比較的大きくなってしまい、好ましくない。   Here, in the state shown in FIG. 10, the thickness of the first insulating material 22 a is made somewhat thicker than the thickness of the semiconductor structure 2, and the second insulating material 21 a is not supplied into the gap 46, and a pair of heating is performed. When the first insulating material 22 a is heated and pressurized using the pressure plates 51 and 52, the molten resin in the first insulating material 22 a is pushed out and filled in the gap 46. However, in this case, since the gap 46 is filled with only the melted and extruded resin in the first insulating material 22a, the thermal expansion coefficient between the insulating layer made only of this resin and the silicon substrate 4 is filled. The difference becomes relatively large, which is not preferable.

これに対し、上記実施形態の場合には、隙間４６には、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂のいずれかの樹脂中に熱膨張係数低下用材料としての繊維やフィラーが混入されたものからなる絶縁層２１が形成されるため、この絶縁層２１とシリコン基板４との間の熱膨張係数差が比較的小さくなり、樹脂のみからなる絶縁層が形成される場合と比較して、半導体構成体２とその側面を覆っている絶縁層２１との間にその熱膨張係数差に起因して生じる応力を緩和することができる。   On the other hand, in the case of the above embodiment, the gap 46 has a material for reducing the thermal expansion coefficient in any one of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, and a calzo resin. Since the insulating layer 21 made of a mixture of fibers and fillers is formed, the difference in coefficient of thermal expansion between the insulating layer 21 and the silicon substrate 4 becomes relatively small, and an insulating layer made only of resin is formed. Compared with the case where it is done, the stress which arises by the thermal expansion coefficient difference between the semiconductor structure 2 and the insulating layer 21 which covers the side surface can be relieved.

さて、絶縁層２１および外部絶縁層２２を形成したら、次に、必要に応じて、半導体構成体２の上面等に形成された余分な樹脂層をバフ研磨やベルト研磨で除去する。この場合の研磨は、半導体構成体２の上面等に形成された樹脂層を除去するものであるため、安価で低精度のバフ研磨やベルト研磨で十分である。   Now, after the insulating layer 21 and the external insulating layer 22 are formed, an excess resin layer formed on the upper surface of the semiconductor structure 2 or the like is then removed by buffing or belt polishing as necessary. The polishing in this case is to remove the resin layer formed on the upper surface of the semiconductor structure 2 and the like, and thus inexpensive and low-precision buff polishing or belt polishing is sufficient.

次に、図１３に示すように、半導体構成体２、絶縁層２１および外部絶縁層２２の上面に第１の上層絶縁膜２３を形成する。この場合、第１の上層絶縁膜２３は、ビルドアップ材をラミネートすることによって形成する。ビルドアップ材としては、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。また、第１の上層絶縁膜２３は、熱硬化性樹脂のみからなるシート材をラミネートすることによって形成するようにしてもよく、また、液状樹脂を塗布することによって形成するようにしてもよい。   Next, as shown in FIG. 13, a first upper insulating film 23 is formed on the upper surfaces of the semiconductor structure 2, the insulating layer 21, and the external insulating layer 22. In this case, the first upper insulating film 23 is formed by laminating a buildup material. As a build-up material, there is a material in which a silica filler is mixed in a thermosetting resin such as an epoxy resin or a BT resin to make the thermosetting resin semi-cured. Further, the first upper insulating film 23 may be formed by laminating a sheet material made of only a thermosetting resin, or may be formed by applying a liquid resin.

ここで、図１１に示す工程後に、半導体構成体２および第１、第２の絶縁材料２２ａ、２１ａの上面に、第１の上層絶縁膜２３を形成するためのシート状の第３の絶縁材料を配置し、次いで、一対の加熱加圧板５１、５２を用いて加熱加圧処理を行ない、図１３に示すように、絶縁層２１、外部絶縁層２２および第１の上層絶縁膜２３を同時に形成するようにしてもよい。   Here, after the step shown in FIG. 11, the sheet-like third insulating material for forming the first upper insulating film 23 on the upper surface of the semiconductor structure 2 and the first and second insulating materials 22a and 21a. Then, heat and pressure treatment is performed using a pair of heat and pressure plates 51 and 52, and as shown in FIG. 13, the insulating layer 21, the external insulating layer 22, and the first upper insulating film 23 are formed simultaneously. You may make it do.

この場合、第１の上層絶縁膜２３の上面は、上側の加熱加圧板５１の下面によって押さえ付けられるため、平坦面となる。したがって、第１の上層絶縁膜２３の上面を平坦化するための研磨工程は不要である。このため、ベース板１のサイズが例えば５００×５００ｍｍ程度と比較的大きくても、その上に配置された複数の半導体構成体２に対して第１の上層絶縁膜２３の上面の平坦化を一括して簡単に行なうことができる。   In this case, the upper surface of the first upper insulating film 23 is pressed by the lower surface of the upper heating / pressurizing plate 51 and thus becomes a flat surface. Therefore, a polishing process for planarizing the upper surface of the first upper insulating film 23 is not necessary. For this reason, even if the size of the base plate 1 is relatively large, for example, about 500 × 500 mm, the upper surface of the first upper insulating film 23 is flattened for the plurality of semiconductor structures 2 disposed thereon. And can be done easily.

次に、図１４に示すように、レーザビームを照射するレーザ加工あるいはフォトリソグラフィ法により、柱状電極１２の上面中央部に対応する部分における第１の上層絶縁膜２３に開口部２６を形成する。次に、必要に応じて、開口部２６内等に発生したエポキシスミア等をデスミア処理により除去する。   Next, as shown in FIG. 14, an opening 26 is formed in the first upper insulating film 23 in a portion corresponding to the central portion of the upper surface of the columnar electrode 12 by laser processing or photolithography with laser beam irradiation. Next, the epoxy smear etc. which generate | occur | produced in the opening part 26 etc. are removed by a desmear process as needed.

次に、図１５に示すように、開口部２６を介して露出された柱状電極１２の上面を含む第１の上層絶縁膜２３の上面全体に第１の下地金属層２４を形成する。次に、第１の下地金属層２４の上面にメッキレジスト膜５３をパターン形成する。この場合、第１の上層再配線２５形成領域に対応する部分におけるメッキレジスト膜５３には開口部５４が形成されている。   Next, as shown in FIG. 15, a first base metal layer 24 is formed on the entire upper surface of the first upper insulating film 23 including the upper surface of the columnar electrode 12 exposed through the opening 26. Next, a plating resist film 53 is patterned on the upper surface of the first base metal layer 24. In this case, an opening 54 is formed in the plating resist film 53 in a portion corresponding to the first upper layer rewiring 25 formation region.

次に、第１の下地金属層２４をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５３の開口部５４内の第１の下地金属層２４の上面に第１の上層再配線２５を形成する。次に、メッキレジスト膜５３を剥離し、次いで、第１の上層再配線２５をマスクとして第１の下地金属層２４の不要な部分をエッチングして除去すると、図１６に示すように、第１の上層再配線２５下にのみ第１の下地金属層２４が残存される。   Next, by performing copper electroplating using the first base metal layer 24 as a plating current path, a first upper layer rewiring is formed on the upper surface of the first base metal layer 24 in the opening 54 of the plating resist film 53. 25 is formed. Next, the plating resist film 53 is peeled off, and then unnecessary portions of the first base metal layer 24 are removed by etching using the first upper layer rewiring 25 as a mask, as shown in FIG. The first base metal layer 24 remains only under the upper layer rewiring 25.

次に、図１７に示すように、スクリーン印刷法やスピンコーティング法等により、第１の上層再配線２５を含む第１の上層絶縁膜２３の上面にエポキシ系樹脂やポリイミド系樹脂等からなる第２の上層絶縁膜２７を形成する。この場合、第１の上層再配線２５の接続パッド部に対応する部分における第２の上層絶縁膜２７には開口部３０が形成されている。   Next, as shown in FIG. 17, the first upper layer insulating film 23 including the first upper layer rewiring 25 is formed on the upper surface of the first upper layer insulating film 23 including the first upper layer insulating film 23 by a screen printing method, a spin coating method, or the like. 2 upper insulating film 27 is formed. In this case, an opening 30 is formed in the second upper insulating film 27 in a portion corresponding to the connection pad portion of the first upper rewiring 25.

次に、開口部３０を介して露出された第１の上層再配線２５の接続パッド部上面を含む第２の上層絶縁膜２７の上面全体に第２の下地金属層２８を形成する。次に、第２の下地金属層２７の上面にメッキレジスト膜５５をパターン形成する。この場合、第２の上層再配線２９形成領域に対応する部分におけるメッキレジスト膜５５には開口部５６が形成されている。   Next, the second base metal layer 28 is formed on the entire upper surface of the second upper insulating film 27 including the upper surface of the connection pad portion of the first upper layer rewiring 25 exposed through the opening 30. Next, a plating resist film 55 is patterned on the upper surface of the second base metal layer 27. In this case, an opening 56 is formed in the plating resist film 55 in a portion corresponding to the second upper layer rewiring 29 formation region.

次に、第２の下地金属層２８をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜５５の開口部５６内の第２の下地金属層２８の上面に第２の上層再配線２９を形成する。次に、メッキレジスト膜５５を剥離し、次いで、第２の上層再配線２９をマスクとして第２の下地金属層２８の不要な部分をエッチングして除去すると、図１８に示すように、第２の上層再配線２９下にのみ第２の下地金属層２８が残存される。   Next, by performing copper electroplating using the second base metal layer 28 as a plating current path, a second upper layer rewiring is formed on the upper surface of the second base metal layer 28 in the opening 56 of the plating resist film 55. 29 is formed. Next, the plating resist film 55 is peeled off, and then unnecessary portions of the second base metal layer 28 are removed by etching using the second upper layer rewiring 29 as a mask, as shown in FIG. The second base metal layer 28 remains only under the upper layer rewiring 29.

次に、図１９に示すように、スクリーン印刷法やスピンコーティング法等により、第２の上層再配線２９を含む第２の上層絶縁膜２７の上面にソルダーレジスト等からなるオーバーコート膜３１を形成する。この場合、第２の上層再配線２９の接続パッド部に対応する部分におけるオーバーコート膜３１には開口部３２が形成されている。   Next, as shown in FIG. 19, an overcoat film 31 made of a solder resist or the like is formed on the upper surface of the second upper layer insulating film 27 including the second upper layer rewiring 29 by screen printing, spin coating, or the like. To do. In this case, an opening 32 is formed in the overcoat film 31 in a portion corresponding to the connection pad portion of the second upper layer rewiring 29.

次に、開口部３２内およびその上方に半田ボール３３を第２の上層再配線２９の接続パッド部に接続させて形成する。次に、図２０に示すように、互いに隣接する半導体構成体２間において、オーバーコート膜３１、第２の上層絶縁膜２７、第１の上層絶縁膜２３、外部絶縁層２２およびベース板１を切断すると、図１に示す半導体装置が複数個得られる。   Next, a solder ball 33 is formed in the opening 32 and above it by connecting it to the connection pad portion of the second upper layer rewiring 29. Next, as shown in FIG. 20, the overcoat film 31, the second upper layer insulating film 27, the first upper layer insulating film 23, the outer insulating layer 22, and the base plate 1 are disposed between the adjacent semiconductor structures 2. When cut, a plurality of semiconductor devices shown in FIG. 1 are obtained.

以上のように、上記製造方法では、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して、絶縁層２１、外部絶縁層２２、第１、第２の上層絶縁膜２３、２７、第１、第２の上層再配線２５、２９、オーバーコート膜３１および半田ボール３３の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１２に示す工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。   As described above, in the manufacturing method described above, a plurality of semiconductor structures 2 are arranged on the base plate 1 via the adhesive layer 3, and the insulating layers 21, the external insulating layers 22, The first and second upper layer insulating films 23 and 27, the first and second upper layer rewirings 25 and 29, the overcoat film 31 and the solder ball 33 are collectively formed, and then divided into a plurality of pieces. Since the semiconductor device is obtained, the manufacturing process can be simplified. Further, after the step shown in FIG. 12, a plurality of semiconductor structures 2 can be transported together with the base plate 1, so that the manufacturing process can be simplified.

（第２実施形態）
図２１はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、半導体構成体２の周囲におけるベース板１の上面に、樹脂中に熱膨張係数低下用材料が混入された絶縁層２１のみを設けた点である。この場合、絶縁層は２１は、図１１に示す工程において、第１の絶縁材料２２ａを配置しないで、半導体構成体２間におけるベース板１の上面にスクリーン印刷法により第２の絶縁材料２１ａを供給し、一対の加熱加圧板を用いて加熱加圧処理を行なうと、形成される。なお、半導体構成体２および第２の絶縁材料２１ａの上面に図１３に示す第１の上層絶縁膜２３または第１の上層絶縁膜２３形成用の絶縁材料を配置し、一対の加熱加圧板を用いて加熱加圧処理を行なうようにしてもよい。 (Second Embodiment)
FIG. 21 is a sectional view of a semiconductor device as a second embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 1 is that only the insulating layer 21 in which the thermal expansion coefficient reducing material is mixed in the resin is provided on the upper surface of the base plate 1 around the semiconductor structure 2. It is. In this case, the insulating layer 21 is not provided with the first insulating material 22a in the step shown in FIG. 11, and the second insulating material 21a is applied to the upper surface of the base plate 1 between the semiconductor structures 2 by screen printing. It is formed by supplying and performing a heat and pressure treatment using a pair of heat and pressure plates. The first upper insulating film 23 shown in FIG. 13 or the insulating material for forming the first upper insulating film 23 shown in FIG. 13 is arranged on the upper surfaces of the semiconductor structure 2 and the second insulating material 21a, and a pair of heating and pressing plates are provided. You may make it heat-press-process using.

この第２実施形態においても、半導体構成体２の周囲におけるベース１板上に、樹脂中に熱膨張係数低下用材料が混入されたものからなる絶縁層２１を設けているので、樹脂のみからなる絶縁層を設ける場合と比較して、半導体構成体２とその側面を覆っている絶縁層２１との間にその熱膨張係数差に起因して生じる応力を緩和することができる。   Also in the second embodiment, since the insulating layer 21 made of a material in which the thermal expansion coefficient reducing material is mixed in the resin is provided on the base 1 plate around the semiconductor structure 2, it is made of only the resin. Compared with the case where an insulating layer is provided, the stress caused by the difference in thermal expansion coefficient between the semiconductor structure 2 and the insulating layer 21 covering the side surface can be relaxed.

（第３実施形態）
図２２はこの発明の第３実施形態としての半導体装置の断面図を示す。例えば、図２０に示す場合には、互いに隣接する半導体構成体２間において、切断したが、これに限らず、２個またはそれ以上の複数の半導体構成体２を１組として切断するようにしてもよい。すなわち、この発明の第３実施形態における半導体装置は、１つの半導体装置に複数の半導体構成体を含む、マルチチップモジュール型の構成を備えるものであり、図２２に示す半導体装置は、１つの半導体装置に２個の半導体構成体２を含むように切断した場合を示す。 (Third embodiment)
FIG. 22 is a sectional view of a semiconductor device as a third embodiment of the present invention. For example, in the case shown in FIG. 20, the semiconductor structure 2 adjacent to each other is cut, but the present invention is not limited to this, and two or more semiconductor structures 2 are cut as a set. Also good. That is, the semiconductor device according to the third embodiment of the present invention has a multi-chip module type configuration in which one semiconductor device includes a plurality of semiconductor structures, and the semiconductor device shown in FIG. The case where it cut | disconnects so that the apparatus may include the two semiconductor structures 2 is shown.

ただし、この場合、２個の半導体構成体２間の間隔は比較的狭く、その間におけるベース板１の上面には絶縁層２１のみが設けられ、２個の半導体構成体２の周囲におけるベース板１の上面には方形枠状の絶縁層２１および外部絶縁層２２が設けられている。したがって、この場合も、各半導体構成体２の周囲におけるベース１板上に、樹脂中に熱膨張係数低下用材料が混入されたものからなる絶縁層２１を設けているので、樹脂のみからなる絶縁層を設ける場合と比較して、半導体構成体２とその側面を覆っている絶縁層２１との間にその熱膨張係数差に起因して生じる応力を緩和することができる。   However, in this case, the interval between the two semiconductor structures 2 is relatively narrow, and only the insulating layer 21 is provided on the upper surface of the base plate 1 between them, and the base plate 1 around the two semiconductor structures 2 is provided. A rectangular frame-shaped insulating layer 21 and an external insulating layer 22 are provided on the upper surface of the substrate. Therefore, also in this case, since the insulating layer 21 made of the material in which the thermal expansion coefficient reducing material is mixed in the resin is provided on the base 1 plate around each semiconductor structure 2, the insulation made of only the resin is provided. Compared with the case where a layer is provided, the stress caused by the difference in thermal expansion coefficient between the semiconductor structure 2 and the insulating layer 21 covering the side surface can be relaxed.

（第４実施形態）
図２３はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、シリコン基板４上の集積回路に光が入射するのを防止するために、半導体構成体２上におけるオーバーコート膜３１の上面に、シリコン基板４の平面サイズよりもやや大きめの平面方形状の遮光層６１を設けた点である。遮光層６１は、遮光性金属シートを貼り付けることにより、あるいは、印刷法によりカーボンブラック入りの樹脂層を形成することにより、形成されている。 (Fourth embodiment)
FIG. 23 is a sectional view of a semiconductor device as a fourth embodiment of the present invention. This semiconductor device differs greatly from the case shown in FIG. 1 in that silicon is formed on the upper surface of the overcoat film 31 on the semiconductor structure 2 in order to prevent light from entering the integrated circuit on the silicon substrate 4. This is that a light blocking layer 61 having a planar rectangular shape slightly larger than the planar size of the substrate 4 is provided. The light shielding layer 61 is formed by attaching a light shielding metal sheet or by forming a resin layer containing carbon black by a printing method.

この場合、半導体構成体２上におけるオーバーコート膜３１の上面に遮光層６１を設けているため、この領域に半田ボール３３を配置することはできない。そこで、半田ボール３３の配置領域を確保するため、ベース板１および外部絶縁層２２の平面サイズを適宜に大きくし、半導体構成体２の周囲における絶縁層２１および外部絶縁層２２上に半田ボール３３を配置している。   In this case, since the light shielding layer 61 is provided on the upper surface of the overcoat film 31 on the semiconductor structure 2, the solder balls 33 cannot be disposed in this region. Therefore, in order to secure the arrangement area of the solder balls 33, the planar sizes of the base plate 1 and the external insulating layer 22 are appropriately increased, and the solder balls 33 are formed on the insulating layer 21 and the external insulating layer 22 around the semiconductor structure 2. Is arranged.

（第５実施形態）
図２４はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、第１の上層絶縁膜２３の上面に設けられた第１の下地金属層２４を含む第１の上層再配線２５の少なくとも一部と、ベース板１の下面に設けられた下地金属層６２を含む下層再配線６３とを、第１の上層絶縁膜２３、絶縁層２１およびベース板１に設けられた貫通孔６４の内壁面に設けられた下地金属層６５を含む上下導通部６６を介して接続した点である。 (Fifth embodiment)
FIG. 24 is a sectional view of a semiconductor device as a fifth embodiment of the present invention. This semiconductor device differs greatly from the case shown in FIG. 1 in that at least a part of the first upper layer rewiring 25 including the first base metal layer 24 provided on the upper surface of the first upper layer insulating film 23. The lower layer rewiring 63 including the base metal layer 62 provided on the lower surface of the base plate 1 is provided on the inner wall surface of the first upper layer insulating film 23, the insulating layer 21 and the through hole 64 provided in the base plate 1. The connection is made through the vertical conduction part 66 including the underlying metal layer 65 formed.

ただし、この場合、半導体構成体２の周囲におけるベース板２の上面に絶縁層２１のみを設けているが、絶縁層２１の周囲におけるベース板２の上面に外部絶縁層を設け、外部絶縁層に上下導通用の貫通孔を設けるようにしてもよい。また、下層再配線６６はソルダーレジスト等からなる下層絶縁膜６７によって覆われている。さらに、上下導通部６６内には、上下配線の電気的な導通を良くするために、銅ペースト、銀ペースト、導電性樹脂等からなる導電材６８が充填されているが、絶縁性樹脂が充填されていてもよく、また、空洞であってもよい。   However, in this case, only the insulating layer 21 is provided on the upper surface of the base plate 2 around the semiconductor structure 2, but an external insulating layer is provided on the upper surface of the base plate 2 around the insulating layer 21. A through hole for vertical conduction may be provided. The lower layer rewiring 66 is covered with a lower layer insulating film 67 made of a solder resist or the like. Furthermore, in order to improve the electrical continuity of the upper and lower wirings, the vertical conduction part 66 is filled with a conductive material 68 made of copper paste, silver paste, conductive resin, etc., but is filled with an insulating resin. Or may be a cavity.

ところで、図２４では、第１の上層再配線２５はオーバーコート膜３１によって覆われ、オーバーコート膜３１に設けられた開口部３２を介して露出された第１の上層再配線２５の接続パッド部上面には半田ボール３３が設けられている。すなわち、この場合、上層絶縁膜および上層再配線は１層である。したがって、上層絶縁膜および上層再配線は１層であってもよく、また、図示していないが、２層以上であってもよい。そして、上層絶縁膜および上層再配線を２層以上とする場合には、第２層以上の上層再配線と下層再配線とをその間に介在された絶縁膜に形成された貫通孔内に形成された上下導通部を介して接続するようにしてもよい。   24, the first upper layer rewiring 25 is covered with the overcoat film 31, and the connection pad portion of the first upper layer rewiring 25 exposed through the opening 32 provided in the overcoat film 31. Solder balls 33 are provided on the upper surface. That is, in this case, the upper insulating film and the upper layer rewiring are one layer. Accordingly, the upper insulating film and the upper layer rewiring may be one layer, or two or more layers although not shown. When the upper layer insulating film and the upper layer rewiring have two or more layers, the upper layer rewiring and the lower layer rewiring of the second layer or more are formed in a through hole formed in the insulating film interposed therebetween. Alternatively, the connection may be made via a vertical conduction part.

次に、図２４に示す半導体装置の一部の製造方法の一例について簡単に説明する。図１４に示すように、レーザビームを照射するレーザ加工により、第１の上層絶縁膜２３に開口部２６を形成するとき、同じレーザ加工により、第１の上層絶縁膜２３、絶縁層２１およびベース板１に貫通孔６４を形成する。次に、必要に応じて、開口部２６内および貫通孔６４内等に発生したエポキシスミア等をデスミア処理により除去する。   Next, an example of a method for manufacturing a part of the semiconductor device shown in FIG. 24 will be briefly described. As shown in FIG. 14, when the opening 26 is formed in the first upper insulating film 23 by laser processing with laser beam irradiation, the first upper insulating film 23, the insulating layer 21 and the base are formed by the same laser processing. A through hole 64 is formed in the plate 1. Next, the epoxy smear etc. which generate | occur | produced in the opening part 26, the through-hole 64, etc. are removed by a desmear process as needed.

次に、下地金属層２４を含む第１の上層再配線２５の形成と同時に、下地金属層６２を含む下層再配線６３および下地金属層６５を含む上下導通部６６を形成する。次に、スクリーン印刷法等により、上下導通部６６内に銅ペースト、銀ペースト、導電性樹脂等からなる導電材６８を充填する。次に、必要に応じて、上下導通部６６内から突出された余分の導電材６８をバフ研磨やベルト研磨等により除去する。次に、第１の上層絶縁膜３１の形成と同時に、下層絶縁膜６７を形成する。   Next, simultaneously with the formation of the first upper layer rewiring 25 including the base metal layer 24, the lower layer rewiring 63 including the base metal layer 62 and the vertical conduction portion 66 including the base metal layer 65 are formed. Next, a conductive material 68 made of a copper paste, a silver paste, a conductive resin, or the like is filled in the vertical conduction portion 66 by screen printing or the like. Next, as necessary, excess conductive material 68 protruding from the inside of the vertical conduction portion 66 is removed by buffing or belt polishing. Next, the lower insulating film 67 is formed simultaneously with the formation of the first upper insulating film 31.

（第６実施形態）
図２５はこの発明の第６実施形態としての半導体装置の断面図を示す。上記第１実施形態では、図１に示すように、半導体構成体２として、外部接続用電極としての柱状電極１２と、柱状電極１２の上面を除く部分を覆う封止膜１３とを有するものを用いているが、これに限定されるものではない。すなわち、図２５に示すこの発明の第６実施形態の半導体装置における半導体構成体２は、接続パッド部を有する再配線１１と、再配線１１の接続パッド部を除く部分を覆う絶縁膜７１と、絶縁膜７１に設けられた開口部７２を介して露出された再配線１１の接続パッド部上面に設けられた下地金属層７２を含む接続パッド（外部接続用電極）７３とを有する。 (Sixth embodiment)
FIG. 25 shows a sectional view of a semiconductor device as a sixth embodiment of the present invention. In the first embodiment, as shown in FIG. 1, the semiconductor structure 2 includes a columnar electrode 12 as an external connection electrode and a sealing film 13 that covers a portion excluding the upper surface of the columnar electrode 12. Although used, it is not limited to this. That is, the semiconductor structure 2 in the semiconductor device according to the sixth embodiment of the present invention shown in FIG. 25 includes a rewiring 11 having a connection pad portion, an insulating film 71 covering a portion of the rewiring 11 excluding the connection pad portion, And a connection pad (external connection electrode) 73 including a base metal layer 72 provided on the upper surface of the connection pad portion of the rewiring 11 exposed through the opening 72 provided in the insulating film 71.

この場合、絶縁膜７１の上面および半導体構成体２の周囲におけるベース板１の上面には絶縁層２１がその上面が接続パッド７４の上面と面一となるように設けられている。絶縁層２１はスクリーン印刷法により形成され、必要に応じ、その上面はバフ研磨やベルト研磨等により研磨されている。そして、下地金属層２４を含む第１の上層再配線２５の一端部は、第１の上層絶縁膜２３の開口部２６を介して接続パッド７４に接続されている。   In this case, the insulating layer 21 is provided on the upper surface of the insulating film 71 and the upper surface of the base plate 1 around the semiconductor structure 2 so that the upper surface thereof is flush with the upper surface of the connection pad 74. The insulating layer 21 is formed by a screen printing method, and its upper surface is polished by buffing, belt polishing, or the like as necessary. One end portion of the first upper layer rewiring 25 including the base metal layer 24 is connected to the connection pad 74 through the opening 26 of the first upper layer insulating film 23.

（第７実施形態）
図２６はこの発明の第７実施形態としての半導体装置の断面図を示す。すなわち、図２６に示すこの発明の第７実施形態における半導体構成体２は、外部接続用電極としての接続パッド部を有する再配線１１と、再配線１１の接続パッド部を除く部分を覆う絶縁膜７１と、再配線１１の接続パッド部に対応する部分における絶縁膜７１に設けられた開口部７２とを有するものである。 (Seventh embodiment)
FIG. 26 is a sectional view of a semiconductor device as a seventh embodiment of the present invention. That is, the semiconductor structure 2 according to the seventh embodiment of the present invention shown in FIG. 26 includes a rewiring 11 having a connection pad portion as an external connection electrode, and an insulating film covering a portion of the rewiring 11 excluding the connection pad portion. 71 and an opening 72 provided in the insulating film 71 in a portion corresponding to the connection pad portion of the rewiring 11.

ただし、この場合、半導体構成体２の周囲におけるベース板１の上面には絶縁層２１が設けられている。また、第１の上層再配線２５はオーバーコート膜３１によって覆われ、オーバーコート膜３１に設けられた開口部３２を介して露出された第１の上層再配線２５の接続パッド部上面には半田ボール３３が設けられている。すなわち、この場合、上層絶縁膜２３および上層再配線２５は１層である。また、半田ボール３３は、半導体構成体２上にのみ配置されている。そして、下地金属層２４を含む第１の上層再配線２５の一端部は、第１の上層絶縁膜２３および絶縁膜７１の開口部２６、７２を介して再配線１１の接続パッド部に接続されている。   However, in this case, an insulating layer 21 is provided on the upper surface of the base plate 1 around the semiconductor structure 2. The first upper layer rewiring 25 is covered with the overcoat film 31, and the upper surface of the connection pad portion of the first upper layer rewiring 25 exposed through the opening 32 provided in the overcoat film 31 is soldered. A ball 33 is provided. That is, in this case, the upper insulating film 23 and the upper rewiring 25 are one layer. Further, the solder balls 33 are disposed only on the semiconductor structure 2. One end portion of the first upper layer rewiring 25 including the base metal layer 24 is connected to the connection pad portion of the rewiring 11 through the first upper layer insulating film 23 and the openings 26 and 72 of the insulating film 71. ing.

次に、図２６に示す半導体装置の一部の製造方法の一例について説明する。まず、図２７に示すように、ウエハ状態のシリコン基板４上に形成された保護膜８の上面に下地金属層１０を含む再配線１１が形成されたものを用意する。   Next, an example of a method for manufacturing a part of the semiconductor device shown in FIG. 26 will be described. First, as shown in FIG. 27, a substrate in which a rewiring 11 including a base metal layer 10 is formed on the upper surface of a protective film 8 formed on a silicon substrate 4 in a wafer state is prepared.

次に、図２８に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、再配線１１を含む保護膜８の上面全体にエポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂のいずれかからなる絶縁膜７１をその厚さが下地金属層１０を含む再配線１１の厚さよりも厚くなるように形成する。したがって、この状態では、再配線１１の接続パッド部上面は絶縁膜７１によって覆われている。   Next, as shown in FIG. 28, an epoxy resin, a polyimide resin, an acrylic resin, polybenzoxazole is formed on the entire upper surface of the protective film 8 including the rewiring 11 by screen printing, spin coating, die coating, or the like. An insulating film 71 made of either a resin or a calzo resin is formed so that its thickness is larger than the thickness of the rewiring 11 including the base metal layer 10. Therefore, in this state, the upper surface of the connection pad portion of the rewiring 11 is covered with the insulating film 71.

次に、シリコン基板４の下面全体に接着層３を接着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図２９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。この状態では、再配線１１の接続パッド部上面は絶縁膜７１によって覆われたままである。   Next, the adhesive layer 3 is bonded to the entire lower surface of the silicon substrate 4. Next, the adhesive layer 3 fixed to the silicon substrate 4 is attached to a dicing tape (not shown), and after the dicing process shown in FIG. A plurality of semiconductor structures 2 having the above are obtained. In this state, the upper surface of the connection pad portion of the rewiring 11 is still covered with the insulating film 71.

次に、図３０に示すように、比較的大きいベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。次に、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面にスクリーン印刷法により絶縁材料２１ａを供給し、次いで、それらの上面にシート状の絶縁材料２３ａを配置し、次いで、一対の加熱加圧板を用いて加熱加圧処理を行なうと、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に絶縁層２１が形成され、且つ、半導体構成体２および絶縁層２１の上面に第１の上層絶縁膜２３が形成される。   Next, as shown in FIG. 30, the adhesive layer 3 bonded to the lower surface of the silicon substrate 4 of the semiconductor structure 2 is bonded to a plurality of predetermined locations on the upper surface of the relatively large base plate 1. Next, the insulating material 21a is supplied to the upper surface of the base plate 1 between the semiconductor structural members 2 and outside the semiconductor structural members 2 arranged on the outermost periphery by screen printing, and then the sheet-shaped insulating material is formed on the upper surfaces thereof. 23a is disposed, and then a heat and pressure treatment is performed using a pair of heat and pressure plates, an insulating layer is formed on the upper surface of the base plate 1 between the semiconductor structures 2 and outside the semiconductor structure 2 disposed on the outermost periphery. 21 is formed, and a first upper insulating film 23 is formed on the upper surfaces of the semiconductor structure 2 and the insulating layer 21.

次に、図３１に示すように、レーザビームを照射するレーザ加工あるいはフォトリソグラフィ法により、再配線１１の接続パッド部上面中央部に対応する部分における第１の上層絶縁膜２３および絶縁膜７１に開口部２６、７２を形成する。この場合、第１の上層絶縁膜２３および絶縁膜７１に開口部２６、７２を同時に形成するため、別々に形成する場合と比較して、製造工程数を少なくすることができる。次に、必要に応じて、開口部２６、７２内等に発生したエポキシスミア等をデスミア処理により除去する。以下、第１の上層再配線２５形成工程、オーバーコート膜３１形成工程、半田ボール３３形成工程および切断工程を経ると、図２６に示す半導体装置が複数個得られる。   Next, as shown in FIG. 31, the first upper insulating film 23 and the insulating film 71 in the portion corresponding to the central portion of the upper surface of the connection pad portion of the rewiring 11 are formed by laser processing or photolithography with laser beam irradiation. Openings 26 and 72 are formed. In this case, since the openings 26 and 72 are simultaneously formed in the first upper insulating film 23 and the insulating film 71, the number of manufacturing steps can be reduced as compared with the case where they are formed separately. Next, the epoxy smear etc. which generate | occur | produced in the opening parts 26 and 72 etc. are removed by a desmear process as needed. Thereafter, through the first upper layer rewiring 25 forming step, the overcoat film 31 forming step, the solder ball 33 forming step, and the cutting step, a plurality of semiconductor devices shown in FIG. 26 are obtained.

（第８実施形態）
図３２はこの発明の第８実施形態としての半導体装置の断面図を示す。この半導体装置において、図２６に示す場合と異なる点は、半導体構成体２は絶縁膜７１を備えて織らず、再配線１１を含む保護膜８の上面およびその周囲に設けられた絶縁層２１の上面に第１の上層絶縁膜２３が設けられ、第１の上層絶縁膜２３の開口部２６上およびその周囲における第１の上層絶縁膜２３の上面に下地金属層２４を含む接続パッド２５が再配線１１の接続パッド部に接続されて設けられ、下地金属層２４を含む接続パッド２５の表面に半田ボール３３が設けられた点である。 (Eighth embodiment)
FIG. 32 is a sectional view of a semiconductor device as an eighth embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 26 is that the semiconductor structure 2 is not woven with the insulating film 71, and the upper surface of the protective film 8 including the rewiring 11 and the insulating layer 21 provided around it. A first upper-layer insulating film 23 is provided on the upper surface, and the connection pad 25 including the base metal layer 24 is formed on the upper surface of the first upper-layer insulating film 23 on and around the opening 26 of the first upper-layer insulating film 23 again. A solder ball 33 is provided on the surface of the connection pad 25 provided to be connected to the connection pad portion of the wiring 11 and including the base metal layer 24.

この場合、第１の上層絶縁膜２３の上面に設けられた下地金属層２４を含む第１の上層再配線２５は下地金属層２４を含む接続パッド２５のみからなっている。そして、レーザビーム照射によるレーザ加工により形成される第１の上層絶縁膜２３の開口部２６の直径は３０〜１００μｍであるの対し、接続パッド２５の直径は開口部２６の直径の２倍以上で小さくても２００μｍ程度であり、多くは３００μｍ以上である。   In this case, the first upper layer rewiring 25 including the base metal layer 24 provided on the upper surface of the first upper layer insulating film 23 includes only the connection pads 25 including the base metal layer 24. The diameter of the opening 26 of the first upper insulating film 23 formed by laser processing by laser beam irradiation is 30 to 100 μm, whereas the diameter of the connection pad 25 is more than twice the diameter of the opening 26. Even if it is small, it is about 200 μm, and most is 300 μm or more.

したがって、接続パッド２５の中心位置が開口部２６の中心位置から多少ずれても別に支障はなく、この結果、接続パッド２５を形成するためのエッチングパターン要求精度をある程度低く設定することができ、ひいては、低価格の露光システムとエッチングプロセスにより接続パッド２５をパターン形成することができる。また、図２６に示すソルダーレジスト等からなるオーバーコート膜３１を備えていないので、半導体装置のコストをより一層低減することができる。   Therefore, there is no problem even if the center position of the connection pad 25 is slightly deviated from the center position of the opening 26. As a result, the etching pattern required accuracy for forming the connection pad 25 can be set to be low to some extent. The connection pads 25 can be patterned by a low-cost exposure system and etching process. In addition, since the overcoat film 31 made of a solder resist or the like shown in FIG. 26 is not provided, the cost of the semiconductor device can be further reduced.

（その他の実施形態）
なお、例えば、図７あるいは図２７に示す工程後に、シリコン基板４の下面側を適宜に研磨し、シリコン基板４の厚さを適宜に薄くするようにしてもよい。また、上記各実施形態において、絶縁層２１を形成するための材料としてエポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂、熱可塑性樹脂のいずれかを用い、スクリーン印刷法によりペースト状または粉末状として供給するようにしてもよい。さらに、ベース板１は、１枚の部材に限らず、絶縁膜および配線が交互に積層された多層印刷回路板としてもよい。 (Other embodiments)
For example, after the step shown in FIG. 7 or FIG. 27, the lower surface side of the silicon substrate 4 may be appropriately polished so that the thickness of the silicon substrate 4 is appropriately reduced. In each of the above embodiments, any one of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, a calzo resin, and a thermoplastic resin is used as a material for forming the insulating layer 21. May be supplied as a paste or powder. Furthermore, the base plate 1 is not limited to a single member, and may be a multilayer printed circuit board in which insulating films and wirings are alternately stacked.

この発明の第１実施形態としての半導体装置の断面図。1 is a cross-sectional view of a semiconductor device as a first embodiment of the present invention. 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。Sectional drawing of what was prepared initially in an example of the manufacturing method of the semiconductor device shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. 図１３に続く工程の断面図。Sectional drawing of the process following FIG. 図１４に続く工程の断面図。FIG. 15 is a sectional view of a step following FIG. 14. 図１５に続く工程の断面図。FIG. 16 is a cross-sectional view of the process following FIG. 15. 図１６に続く工程の断面図。FIG. 17 is a cross-sectional view of the process following FIG. 16. 図１７に続く工程の断面図。FIG. 18 is a cross-sectional view of the process following FIG. 17. 図１８に続く工程の断面図。FIG. 19 is a cross-sectional view of the process following FIG. 18. 図１９に続く工程の断面図。FIG. 20 is a cross-sectional view of the process following FIG. 19. この発明の第２実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 2nd Embodiment of this invention. この発明の第３実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 3rd Embodiment of this invention. この発明の第４実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 4th Embodiment of this invention. この発明の第５実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 5th Embodiment of this invention. この発明の第６実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 6th Embodiment of this invention. この発明の第７実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 7th Embodiment of this invention. 図２６に示す半導体装置の製造方法の一例において、当初用意したものの断面図。FIG. 27 is a cross-sectional view of what is initially prepared in the example of the method for manufacturing the semiconductor device shown in FIG. 26. 図２７に続く工程の断面図。FIG. 28 is a sectional view of a step following FIG. 27. 図２８に続く工程の断面図。FIG. 29 is a sectional view of a step following FIG. 28. 図２９に続く工程の断面図。FIG. 30 is a sectional view of a step following FIG. 29; 図３０に続く工程の断面図。FIG. 31 is a sectional view of a step following FIG. 30. この発明の第８実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 8th Embodiment of this invention.

符号の説明Explanation of symbols

１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５ 接続パッド
６ 絶縁膜
８ 保護膜
１１ 再配線
１２ 柱状電極
１３ 封止膜
２１ 絶縁層
２２ 外部絶縁層
２３ 第１の上層絶縁膜
２５ 第１の上層再配線
２７ 第２の上層絶縁膜
２９ 第２の上層再配線
３１ オーバーコート膜
３３ 半田ボール DESCRIPTION OF SYMBOLS 1 Base board 2 Semiconductor structure 3 Adhesion layer 4 Silicon substrate 5 Connection pad 6 Insulating film 8 Protective film 11 Redistribution 12 Columnar electrode 13 Sealing film 21 Insulating layer 22 External insulating layer 23 1st upper layer insulating film 25 1st Upper layer rewiring 27 Second upper layer insulating film 29 Second upper layer rewiring 31 Overcoat film 33 Solder ball

Claims (20)

ベース板上に、各々が半導体基板と、前記半導体基板上に設けられた複数の接続パッドと、前記複数の接続パッドにそれぞれ接続された複数の再配線と、前記複数の再配線にそれぞれ接続された前記外部接続用電極としての複数の柱状電極と、前記複数の柱状電極の上面を露出した状態で前記複数の柱状電極の周囲を覆う封止膜と、前記半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、
前記半導体構成体の周囲の前記ベース板上に前記半導体構成体と隙間をおいて外部絶縁層を形成する工程と、
前記半導体構成体と前記外部絶縁層との間の前記隙間における前記ベース板上に少なくとも樹脂を含む絶縁材料をスクリーン印刷法により供給し、この供給された絶縁材料中の樹脂を硬化させて前記半導体構成体に接し、且つ前記柱状電極の上面、前記封止膜の上面及び前記外部絶縁層の上面と面一な上面の絶縁層を形成する工程と、
前記半導体構成体、前記外部絶縁層および前記絶縁層上に少なくとも１層の上層絶縁膜を形成する工程と、
前記上層絶縁膜のいずれかの層上に、接続パッド部を有する少なくとも１層の上層再配線を前記半導体構成体の外部接続用電極に電気的に接続させて形成する工程と、
前記ベース板を含む前記半導体構成体間における部分を切断して少なくとも前記半導体構成体が１つ含まれる半導体装置を複数個得る工程と、
を有することを特徴とする半導体装置の製造方法。 On the base plate, each is connected to the semiconductor substrate, the plurality of connection pads provided on the semiconductor substrate, the plurality of rewirings respectively connected to the plurality of connection pads, and the plurality of rewirings. In addition, a plurality of columnar electrodes as the external connection electrodes, a sealing film that covers the periphery of the plurality of columnar electrodes with the top surfaces of the plurality of columnar electrodes exposed, and a plurality of columns provided on the semiconductor substrate Arranging a plurality of semiconductor structures having external connection electrodes spaced apart from each other;
Forming an external insulating layer on the base plate around the semiconductor structure with a gap from the semiconductor structure;
An insulating material containing at least a resin is supplied onto the base plate in the gap between the semiconductor structure and the outer insulating layer by a screen printing method, and the resin in the supplied insulating material is cured, thereby the semiconductor. Forming an insulating layer that is in contact with the structure and is flush with the upper surface of the columnar electrode, the upper surface of the sealing film, and the upper surface of the external insulating layer;
Forming at least one upper insulating film on the semiconductor structure, the external insulating layer and the insulating layer;
Forming at least one upper layer rewiring having a connection pad portion on any layer of the upper insulating film by electrically connecting to an external connection electrode of the semiconductor structure;
Cutting a portion between the semiconductor structures including the base plate to obtain a plurality of semiconductor devices including at least one semiconductor structure;
A method for manufacturing a semiconductor device, comprising: 請求項１に記載の発明において、前記絶縁材料は、樹脂中に熱膨張係数低下用材料が混入されたものからなることを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the insulating material is made of a resin in which a material for reducing a thermal expansion coefficient is mixed. 請求項１に記載の発明において、前記絶縁材料は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂のいずれかの樹脂中に熱膨張係数低下用材料としての繊維やフィラーが混入されたものからなることを特徴とする半導体装置の製造方法。 In the invention according to claim 1 , the insulating material is an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, a calzo resin, a fiber as a material for decreasing a thermal expansion coefficient, A method for manufacturing a semiconductor device, comprising a filler mixed therein. 請求項１に記載の発明において、前記絶縁材料は、エポキシ系樹脂、ポリイミド系樹脂、アクリル系樹脂、ポリベンゾオキサゾール樹脂、カルゾ樹脂、熱可塑性樹脂のいずれかからなることを特徴とする半導体装置の製造方法。 The semiconductor device according to claim 1 , wherein the insulating material is one of an epoxy resin, a polyimide resin, an acrylic resin, a polybenzoxazole resin, a calzo resin, and a thermoplastic resin. Production method. 請求項１〜４のいずれかに記載の発明において、前記絶縁材料はペースト状であることを特徴とする半導体装置の製造方法。 In the invention described in any one of claims 1 to 4, a method of manufacturing a semiconductor device, wherein the insulation material is a paste. 請求項１〜４のいずれかに記載の発明において、前記絶縁材料は粉末状であることを特徴とする半導体装置の製造方法。 In the invention described in any one of claims 1 to 4, a method of manufacturing a semiconductor device, wherein the insulation material is a powder. 請求項１に記載の発明において、前記上層再配線の接続パッド部の少なくとも一部を前記絶縁層上に配置することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein at least a part of the connection pad portion of the upper layer rewiring is disposed on the insulating layer. 請求項１に記載の発明において、前記切断は、前記半導体構成体間における前記上層絶縁膜、前記絶縁層および前記ベース板を切断することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the cutting is performed by cutting the upper insulating film, the insulating layer, and the base plate between the semiconductor structures. 請求項１に記載の発明において、前記外部絶縁層は、前記絶縁層とは異なる絶縁材料によって形成されることを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the external insulating layer is formed of an insulating material different from that of the insulating layer. 請求項１に記載の発明において、前記外部絶縁層をプリプレグ材によって形成することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the external insulating layer is formed of a prepreg material. 請求項１に記載の発明において、前記切断は、前記半導体構成体間における前記上層絶縁膜、前記外部絶縁層および前記ベース板を切断することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the cutting is performed by cutting the upper insulating film, the outer insulating layer, and the base plate between the semiconductor structures. 請求項１に記載の発明において、前記上層再配線の接続パッド部の少なくとも一部を前記外部絶縁層上に配置することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein at least a part of the connection pad portion of the upper layer rewiring is disposed on the outer insulating layer. 請求項１に記載の発明において、前記上層再配線の接続パッド部を除く部分を覆う最上層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , further comprising a step of forming an uppermost layer insulating film that covers a portion of the upper layer rewiring except a connection pad portion. 請求項１３に記載の発明において、前記上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。 14. The method of manufacturing a semiconductor device according to claim 13 , further comprising a step of forming a solder ball on the connection pad portion of the upper layer rewiring. 請求項１４に記載の発明において、前記半田ボールを前記半導体構成体の上面を除く領域上に配置し、前記半導体構成体上における前記最上層絶縁膜上に遮光層を形成する工程を有することを特徴とする半導体装置の製造方法。 15. The method according to claim 14 , further comprising: disposing the solder ball on a region excluding the upper surface of the semiconductor structure, and forming a light shielding layer on the uppermost insulating film on the semiconductor structure. A method of manufacturing a semiconductor device. 請求項１に記載の発明において、前記上層再配線の接続パッド部を前記半導体構成体上に配置することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the connection pad portion of the upper layer rewiring is disposed on the semiconductor structure. 請求項１に記載の発明において、前記上層再配線は接続パッドのみからなり、該接続パッド上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the upper layer rewiring includes only connection pads, and a solder ball is formed on the connection pads. 請求項１７に記載の発明において、前記接続パッドのみからなる上層再配線を前記上層絶縁膜に設けられた開口部を介して前記再配線の接続パッド部に接続し、前記接続パッドのみからなる上層再配線の直径を前記開口部の直径の２倍以上とすることを特徴とする半導体装置の製造方法。 18. The upper layer consisting only of the connection pad in the invention according to claim 17 , wherein the upper layer redistribution made only of the connection pad is connected to the connection pad portion of the rewiring through an opening provided in the upper layer insulating film. A method of manufacturing a semiconductor device, wherein the diameter of the rewiring is set to be twice or more the diameter of the opening. 請求項１に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とする半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1 , wherein the cutting is performed so that a plurality of the semiconductor structures are included. 請求項１９に記載の発明において、前記半導体構成体が複数個含まれたものとして、前記複数の半導体構成体間およびその周囲における前記ベース板上に前記絶縁層が設けられ、前記絶縁層の周囲における前記ベース板上に、前記絶縁層とは異なる絶縁材料からなる前記外部絶縁層が設けられたものを得ることを特徴とする半導体装置の製造方法。 The invention according to claim 19 , wherein the insulating layer is provided on the base plate between and around the plurality of semiconductor structures, as a plurality of the semiconductor structures are included, and around the insulating layers A method of manufacturing a semiconductor device, comprising: obtaining the external insulating layer made of an insulating material different from the insulating layer on the base plate.
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