JP4461801B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

この発明は半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

従来の半導体装置には、シリコン基板のサイズ外にも接続端子としての半田ボールを備えるため、上面に複数の接続パッドを有するシリコン基板をベース板の上面に接着層を介して接着し、シリコン基板の周囲におけるベース板の上面に絶縁層を設け、シリコン基板および絶縁層の上面に上層絶縁膜を設け、上層絶縁膜の上面に上層配線をシリコン基板の接続パッドに接続させて設け、上層配線の接続パッド部を除く部分を最上層絶縁膜で覆い、上層配線の接続パッド部上に半田ボールを設けたものがある（例えば、特許文献１参照）。   Since the conventional semiconductor device includes solder balls as connection terminals in addition to the size of the silicon substrate, a silicon substrate having a plurality of connection pads on the upper surface is bonded to the upper surface of the base plate via an adhesive layer. An insulating layer is provided on the upper surface of the base plate around the substrate, an upper insulating film is provided on the upper surface of the silicon substrate and the insulating layer, and an upper wiring is provided on the upper surface of the upper insulating film so as to be connected to a connection pad of the silicon substrate. In some cases, a portion excluding the connection pad portion is covered with an uppermost insulating film, and a solder ball is provided on the connection pad portion of the upper wiring (see, for example, Patent Document 1).

特開２００３−２９８００５号公報JP 2003-298005 A

ところで、上記従来の半導体装置では、シリコン基板の側面をポリイミド系樹脂やエポキシ樹脂等からなる絶縁層で覆っているので、シリコン基板と絶縁層との間の密着性が劣り、また、シリコン基板と絶縁層との間の熱膨張係数差がかなり大きく、そのため、シリコン基板と絶縁層との間に熱ストレスによる剥離が発生することがあるという問題があった。   By the way, in the conventional semiconductor device, since the side surface of the silicon substrate is covered with an insulating layer made of polyimide resin, epoxy resin or the like, the adhesion between the silicon substrate and the insulating layer is inferior. The difference in coefficient of thermal expansion between the insulating layer and the insulating layer is quite large, so that there is a problem that peeling due to thermal stress may occur between the silicon substrate and the insulating layer.

そこで、この発明は、シリコン基板等からなる半導体基板とその側面を覆っている絶縁層との間の密着性を良くすることができ、且つ、半導体基板と絶縁層との間の熱ストレスによる剥離を抑制することができる半導体装置およびその製造方法を提供することを目的とする。   Therefore, the present invention can improve the adhesion between a semiconductor substrate made of a silicon substrate or the like and the insulating layer covering the side surface, and peeling due to thermal stress between the semiconductor substrate and the insulating layer. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can suppress the above.

この発明は、上記目的を達成するため、ベース部材上に設けられた半導体構成体を、半導体基板、該半導体基板上に設けられた複数の外部接続用電極および前記半導体基板の側面に設けられた絶縁膜を有するものとし、前記半導体構成体の周囲における前記ベース部材上に絶縁層を設け、さらに前記半導体構成体と前記ベース部材との間に設けられ、前記半導体構成体の下面に位置する第１領域及び前記第１領域の外側に位置し、前記第１領域よりも薄い段差となる凹部が形成されている第２領域を有する接着層と、を備えたことを特徴とするものである。 In order to achieve the above object, according to the present invention, a semiconductor structure provided on a base member is provided on a semiconductor substrate, a plurality of external connection electrodes provided on the semiconductor substrate, and a side surface of the semiconductor substrate. An insulating layer is provided , an insulating layer is provided on the base member around the semiconductor structure, and is further provided between the semiconductor structure and the base member and located on the lower surface of the semiconductor structure. And an adhesive layer having a second region located outside the first region and the first region and having a recess that is thinner than the first region .

この発明によれば、半導体構成体は半導体基板の側面に設けられた絶縁膜を一体的に有するものであるので、半導体基板とその側面を覆っている絶縁膜との密着性は良く、また、当該絶縁膜とその側面を覆っている絶縁層との間の密着性も絶縁材料同士であるから良く、したがって、半導体基板とその側面を絶縁膜を介して覆っている絶縁層との間の密着性を良くすることができ、且つ、半導体基板とその側面を絶縁膜を介して覆っている絶縁層との間の熱ストレスによる剥離を抑制することができる。   According to this invention, since the semiconductor structure integrally includes the insulating film provided on the side surface of the semiconductor substrate, the adhesion between the semiconductor substrate and the insulating film covering the side surface is good, Adhesion between the insulating film and the insulating layer covering the side surface is also good because the insulating materials are in contact with each other. Therefore, the adhesion between the semiconductor substrate and the insulating layer covering the side surface through the insulating film is good. It is possible to improve the property, and it is possible to suppress peeling due to thermal stress between the semiconductor substrate and the insulating layer covering the side surface of the semiconductor substrate with an insulating film interposed therebetween.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面方形状のベース板（ベース部材）１を備えている。ベース板１は、例えば、ガラス布、アラミド繊維等からなる基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させたもの、あるいは、エポキシ系樹脂等の熱硬化性樹脂のみからなっている。 (First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device includes a planar rectangular base plate (base member) 1. The base plate 1 is made of, for example, a base material made of glass cloth, aramid fiber or the like impregnated with a thermosetting resin such as an epoxy resin, or only a thermosetting resin such as an epoxy resin.

ベース板１の上面には、ベース板１のサイズよりもある程度小さいサイズの平面方形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する配線、柱状電極、封止膜を有しており、一般的にはＣＳＰ(chip size package)と呼ばれるものであり、特に、後述の如く、シリコンウエハ上に配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。   On the upper surface of the base plate 1, the lower surface of the planar rectangular semiconductor structure 2 having a size somewhat smaller than the size of the base plate 1 is bonded via an adhesive layer 3 made of a die bond material. In this case, the semiconductor structure 2 has wiring, columnar electrodes, and a sealing film, which will be described later, and is generally called a CSP (chip size package). Since a method of obtaining individual semiconductor structural bodies 2 by dicing after forming wirings, columnar electrodes, and a sealing film is adopted, it is particularly called wafer level CSP (W-CSP). Below, the structure of the semiconductor structure 2 is demonstrated.

半導体構成体２はシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。この場合、接着層３のサイズはシリコン基板４のサイズよりもある程度大きくなっている。そして、シリコン基板４の周囲に突出された接着層３の上面には凹部３ａが設けられている。すなわち、凹部３ａの部分における接着層３の厚さはシリコン基板４下の接着層３の厚さよりもある程度薄くなっている。   The semiconductor structure 2 includes a silicon substrate (semiconductor substrate) 4. The silicon substrate 4 is bonded to the base plate 1 via the adhesive layer 3. In this case, the size of the adhesive layer 3 is somewhat larger than the size of the silicon substrate 4. A recess 3 a is provided on the upper surface of the adhesive layer 3 protruding around the silicon substrate 4. That is, the thickness of the adhesive layer 3 in the concave portion 3a is somewhat smaller than the thickness of the adhesive layer 3 under the silicon substrate 4.

シリコン基板４の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。   An integrated circuit (not shown) having a predetermined function is provided on the upper surface of the silicon substrate 4, and a plurality of connection pads 5 made of aluminum-based metal or the like are provided on the periphery of the upper surface so as to be connected to the integrated circuit. An insulating film 6 made of silicon oxide or the like is provided on the upper surface of the silicon substrate 4 excluding the central portion of the connection pad 5, and the central portion of the connection pad 5 is exposed through an opening 7 provided in the insulating film 6. Yes.

絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。保護膜８の上面には銅等からなる下地金属層１０が設けられている。下地金属層１０の上面全体には銅からなる配線１１が設けられている。下地金属層１０を含む配線１１の一端部は、両開口部７、９を介して接続パッド５に接続されている。   A protective film (insulating film) 8 made of an epoxy resin, a polyimide resin, or the like is provided on the upper surface of the insulating film 6. In this case, an opening 9 is provided in the protective film 8 at a portion corresponding to the opening 7 of the insulating film 6. A base metal layer 10 made of copper or the like is provided on the upper surface of the protective film 8. A wiring 11 made of copper is provided on the entire upper surface of the base metal layer 10. One end of the wiring 11 including the base metal layer 10 is connected to the connection pad 5 through both openings 7 and 9.

配線１１の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１２が設けられている。配線１１を含む保護膜８の上面および接着層３の凹部３ａ上におけるシリコン基板４の側面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１３がその上面が柱状電極１２の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、配線１１、柱状電極１２、封止膜１３を含んで構成されている。   A columnar electrode (external connection electrode) 12 made of copper is provided on the upper surface of the connection pad portion of the wiring 11. A sealing film (insulating film) 13 made of an epoxy resin, a polyimide resin, or the like is formed on the upper surface of the protective film 8 including the wiring 11 and the side surface of the silicon substrate 4 on the recess 3 a of the adhesive layer 3. It is provided so as to be flush with the upper surface. Thus, the semiconductor structure 2 called W-CSP includes the silicon substrate 4, the connection pad 5, and the insulating film 6, and further includes the protective film 8, the wiring 11, the columnar electrode 12, and the sealing film 13. Has been.

半導体構成体２の周囲におけるベース板１の上面には方形枠状の絶縁層１４がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。絶縁層１４は、通常、プリプレグ材と言われるもので、例えば、ガラス布、アラミド繊維等からなる基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させたものからなっている。   A rectangular frame-shaped insulating layer 14 is provided on the upper surface of the base plate 1 around the semiconductor structure 2 so that the upper surface is substantially flush with the upper surface of the semiconductor structure 2. The insulating layer 14 is generally referred to as a prepreg material, and is made of, for example, a base material made of glass cloth, aramid fiber or the like impregnated with a thermosetting resin such as an epoxy resin.

半導体構成体２および絶縁層１４の上面には第１の上層絶縁膜１５がその上面を平坦とされて設けられている。第１の上層絶縁膜１５は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を分散させたものからなっている。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。   A first upper insulating film 15 is provided on the upper surface of the semiconductor structure 2 and the insulating layer 14 with the upper surface being flat. The first upper-layer insulating film 15 is a so-called build-up material used for a build-up substrate. For example, a reinforcing material such as a fiber or a filler in a thermosetting resin such as an epoxy resin or a BT resin. Is made up of distributed. In this case, the fiber is glass fiber, aramid fiber, or the like. The filler is a silica filler or a ceramic filler.

柱状電極１２の上面中央部に対応する部分における第１の上層絶縁膜１５には開口部１６が設けられている。第１の上層絶縁膜１５の上面には銅等からなる第１の上層下地金属層１７が設けられている。第１の上層下地金属層１７の上面全体には銅からなる第１の上層配線１８が設けられている。第１の上層下地金属層１７を含む第１の上層配線１８の一端部は、第１の上層絶縁膜１５の開口部１６を介して柱状電極１２の上面に接続されている。   An opening 16 is provided in the first upper insulating film 15 at a portion corresponding to the center of the upper surface of the columnar electrode 12. A first upper base metal layer 17 made of copper or the like is provided on the upper surface of the first upper insulating film 15. A first upper layer wiring 18 made of copper is provided on the entire upper surface of the first upper base metal layer 17. One end of the first upper wiring 18 including the first upper base metal layer 17 is connected to the upper surface of the columnar electrode 12 through the opening 16 of the first upper insulating film 15.

第１の上層配線１８を含む第１の上層絶縁膜１５の上面には第１の上層絶縁膜１５と同一の材料からなる第２の上層絶縁膜１９が設けられている。第１の上層配線１８の接続パッドに対応する部分における第２の上層絶縁膜１９には開口部２０が設けられている。第２の上層絶縁膜１９の上面には銅等からなる第２の上層下地金属層２１が設けられている。第２の上層下地金属層２１の上面全体には銅からなる第２の上層配線２２が設けられている。第２の上層下地金属層２１を含む第２の上層配線２２の一端部は、第２の上層絶縁膜１９の開口部２０を介して第１の上層配線１８の接続パッド部に接続されている。   A second upper layer insulating film 19 made of the same material as that of the first upper layer insulating film 15 is provided on the upper surface of the first upper layer insulating film 15 including the first upper layer wiring 18. An opening 20 is provided in the second upper layer insulating film 19 in a portion corresponding to the connection pad of the first upper layer wiring 18. A second upper base metal layer 21 made of copper or the like is provided on the upper surface of the second upper insulating film 19. A second upper wiring 22 made of copper is provided on the entire upper surface of the second upper base metal layer 21. One end portion of the second upper layer wiring 22 including the second upper base metal layer 21 is connected to the connection pad portion of the first upper layer wiring 18 through the opening 20 of the second upper layer insulating film 19. .

第２の上層配線２２を含む第２の上層絶縁膜１９の上面にはソルダーレジスト等からなる最上層絶縁膜２３が設けられている。第２の上層配線２２の接続パッド部に対応する部分における最上層絶縁膜２３には開口部２４が設けられている。開口部２４内およびその上方には半田ボール２５が第２の上層配線２２の接続パッド部に接続されて設けられている。複数の半田ボール２５は、最上層絶縁膜２３上にマトリクス状に配置されている。   An uppermost insulating film 23 made of a solder resist or the like is provided on the upper surface of the second upper insulating film 19 including the second upper wiring 22. An opening 24 is provided in the uppermost insulating film 23 in a portion corresponding to the connection pad portion of the second upper layer wiring 22. Solder balls 25 are provided in and above the opening 24 so as to be connected to the connection pads of the second upper layer wiring 22. The plurality of solder balls 25 are arranged in a matrix on the uppermost insulating film 23.

ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール２５の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、第２の上層配線２２の接続パッド部（最上層絶縁膜２３の開口部２４内の部分）のサイズおよびピッチを柱状電極１２のサイズおよびピッチよりも大きくするためである。   By the way, the size of the base plate 1 is made somewhat larger than the size of the semiconductor structure 2 because the solder ball 25 is arranged in the semiconductor structure in accordance with the increase in the number of connection pads 5 on the silicon substrate 4. Thus, the size and pitch of the connection pad portion (the portion in the opening 24 of the uppermost insulating film 23) of the second upper layer wiring 22 is made larger than the size and pitch of the columnar electrode 12. This is to make it larger.

このため、マトリクス状に配置された第２の上層配線２２の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の周側面の外側に設けられた絶縁層１４に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２５のうち、少なくとも最外周の半田ボール２５は半導体構成体２よりも外側に位置する周囲に配置されている。   For this reason, the connection pad portions of the second upper layer wirings 22 arranged in a matrix form not only the region corresponding to the semiconductor structure 2 but also the insulating layer 14 provided outside the peripheral side surface of the semiconductor structure 2. It is also arranged on the corresponding area. That is, among the solder balls 25 arranged in a matrix, at least the outermost solder balls 25 are arranged around the semiconductor structure 2.

次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）４ａ上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。   Next, an example of a method for manufacturing the semiconductor device 2 will be described. In this case, first, as shown in FIG. 2, on the silicon substrate (semiconductor substrate) 4a in the wafer state, the connection pads 5 made of aluminum metal or the like, the insulating film 6 made of silicon oxide or the like, and the epoxy resin or polyimide resin. A protective film 8 made of the like is provided, and the connection pad 5 is exposed through the openings 7 and 9 formed in the insulating film 6 and the protective film 8.

上記において、ウエハ状態のシリコン基板４ａには、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。なお、図２において符号３１で示す領域は、ダイシングラインに対応する領域である。   In the above, on the silicon substrate 4a in the wafer state, an integrated circuit having a predetermined function is formed in a region where each semiconductor structure is formed, and the connection pad 5 is electrically connected to the integrated circuit formed in the corresponding region. Connected. In FIG. 2, an area indicated by reference numeral 31 is an area corresponding to a dicing line.

次に、図３に示すように、シリコン基板４ａの下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４ａに固着する。次に、接着層３の下面をダイシングテープ３２の上面に貼り付ける。   Next, as shown in FIG. 3, the adhesive layer 3 is bonded to the entire lower surface of the silicon substrate 4a. The adhesive layer 3 is made of a die bond material such as an epoxy resin or a polyimide resin, and is fixed to the silicon substrate 4a in a semi-cured state by heating and pressing. Next, the lower surface of the adhesive layer 3 is attached to the upper surface of the dicing tape 32.

次に、図４に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層１０を形成する。この場合、下地金属層１０は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。これは、後述する第１、第２の上層下地金属層１７、２１も同様である。   Next, as shown in FIG. 4, a base metal layer 10 is formed on the entire upper surface of the protective film 8 including the upper surface of the connection pad 5 exposed through the openings 7 and 9. In this case, the base metal layer 10 may be only a copper layer formed by electroless plating, or may be only a copper layer formed by sputtering, and a thin film such as titanium formed by sputtering. A copper layer may be formed on the layer by sputtering. The same applies to first and second upper base metal layers 17 and 21 described later.

次に、下地金属層１０の上面にメッキレジスト膜３３をパターン形成する。この場合、配線１１形成領域に対応する部分におけるメッキレジスト膜３３には開口部３４が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３３の開口部３４内の下地金属層１０の上面に配線１１を形成する。次に、メッキレジスト膜３３を剥離する。   Next, a plating resist film 33 is pattern-formed on the upper surface of the base metal layer 10. In this case, an opening 34 is formed in the plating resist film 33 in a portion corresponding to the wiring 11 formation region. Next, by performing electrolytic plating of copper using the base metal layer 10 as a plating current path, the wiring 11 is formed on the upper surface of the base metal layer 10 in the opening 34 of the plating resist film 33. Next, the plating resist film 33 is peeled off.

次に、図５に示すように、配線１１を含む下地金属層１０の上面にメッキレジスト膜３５をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜３５には開口部３６が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３５の開口部３６内の配線１１の接続パッド部上面に柱状電極１２を形成する。次に、メッキレジスト膜３５を剥離し、次いで、配線１１をマスクとして下地金属層１０の不要な部分をエッチングして除去すると、図６に示すように、配線１１下にのみ下地金属層１０が残存される。   Next, as shown in FIG. 5, a plating resist film 35 is patterned on the upper surface of the base metal layer 10 including the wiring 11. In this case, an opening 36 is formed in the plating resist film 35 in a portion corresponding to the columnar electrode 12 formation region. Next, the columnar electrode 12 is formed on the upper surface of the connection pad portion of the wiring 11 in the opening 36 of the plating resist film 35 by performing electrolytic plating of copper using the base metal layer 10 as a plating current path. Next, the plating resist film 35 is peeled off, and then unnecessary portions of the base metal layer 10 are removed by etching using the wiring 11 as a mask, so that the base metal layer 10 is only under the wiring 11 as shown in FIG. Remain.

次に、図７に示すように、ダイシングライン３１およびその両側の領域において、保護膜８、絶縁膜６およびシリコン基板４ａをフルカットする。この場合、接着層３の中間までカットする。すると、ウエハ状態のシリコン基板４ａは個々のシリコン基板４に分離されるが、各シリコン基板４の下面が接着層３を介してダイシングテープ３２に貼り付けられているので、バラバラになることはない。また、上記カットにより、各シリコン基板４間における接着層３の上面には凹部３ａが形成されている。   Next, as shown in FIG. 7, the protective film 8, the insulating film 6, and the silicon substrate 4a are fully cut in the dicing line 31 and the regions on both sides thereof. In this case, it is cut to the middle of the adhesive layer 3. Then, the silicon substrate 4a in the wafer state is separated into individual silicon substrates 4. However, since the lower surface of each silicon substrate 4 is attached to the dicing tape 32 via the adhesive layer 3, it does not fall apart. . In addition, a recess 3 a is formed on the upper surface of the adhesive layer 3 between the silicon substrates 4 by the cut.

次に、図８に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１２、配線１１を含む保護膜８の上面全体および接着層３の凹部３ａ内を含む各シリコン基板４間にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。また、シリコン基板４の側面は封止膜１３によって覆われている。   Next, as shown in FIG. 8, each silicon substrate including the entire upper surface of the protective film 8 including the columnar electrode 12 and the wiring 11 and the inside of the recess 3 a of the adhesive layer 3 by screen printing, spin coating, die coating, or the like. A sealing film 13 made of epoxy resin, polyimide resin, or the like is formed between the layers 4 so that the thickness thereof is greater than the height of the columnar electrode 12. Therefore, in this state, the upper surface of the columnar electrode 12 is covered with the sealing film 13. The side surface of the silicon substrate 4 is covered with a sealing film 13.

次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図９に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。ここで、柱状電極１２の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１２の高さにばらつきがあるため、このばらつきを解消して、柱状電極１２の高さを均一にするためである。   Next, the upper surface side of the sealing film 13 and the columnar electrode 12 is appropriately polished to expose the upper surface of the columnar electrode 12 and to include the exposed upper surface of the columnar electrode 12 as shown in FIG. The upper surface of the stop film 13 is flattened. Here, the reason for appropriately polishing the upper surface side of the columnar electrode 12 is that the height of the columnar electrode 12 formed by electrolytic plating varies. It is to make it.

次に、図１０に示すように、ダイシングライン３１に沿って封止膜１３をフルカットする。この場合、ダイシングテープ３２の中間までカットする。すると、封止膜１３は各シリコン基板４間において分離されるが、この場合も、各シリコン基板４の下面が接着層３を介してダイシングテープ３２に貼り付けられているので、バラバラになることはない。また、この状態においても、シリコン基板４の側面は封止膜１３によって覆われている。   Next, as shown in FIG. 10, the sealing film 13 is fully cut along the dicing line 31. In this case, it cuts to the middle of the dicing tape 32. Then, the sealing film 13 is separated between the silicon substrates 4, but in this case as well, the lower surface of each silicon substrate 4 is attached to the dicing tape 32 via the adhesive layer 3, so that the sealing film 13 is separated. There is no. Even in this state, the side surface of the silicon substrate 4 is covered with the sealing film 13.

次に、封止膜１３等を含むシリコン基板４を接着層３と共にダイシングテープ３２から剥がすと、図１に示すように、シリコン基板４の側面が封止膜１３で覆われ、且つ、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。なお、この剥離工程は、ダイシングテープ３２から半導体構成体２を１個ずつ剥離する工程であるので、次工程の直前に剥離するようにしてもよい。   Next, when the silicon substrate 4 including the sealing film 13 and the like is peeled from the dicing tape 32 together with the adhesive layer 3, the side surface of the silicon substrate 4 is covered with the sealing film 13 as shown in FIG. A plurality of semiconductor structures 2 having the adhesive layer 3 on the lower surface of 4 are obtained. In addition, since this peeling process is a process which peels the semiconductor structure 2 from the dicing tape 32 one by one, you may make it peel immediately before the following process.

このようにして得られた半導体構成体２では、シリコン基板４の側面に設けられた封止膜（絶縁膜）１３を一体的に有するものであるので、シリコン基板４とその側面を覆っている封止膜１３との密着性を良くすることができ、且つ、シリコン基板４とその側面を覆っている封止膜１３との間の熱ストレスによる剥離を抑制することができる。   Since the semiconductor structure 2 obtained in this way has a sealing film (insulating film) 13 provided integrally on the side surface of the silicon substrate 4, it covers the silicon substrate 4 and its side surface. Adhesion with the sealing film 13 can be improved, and peeling due to thermal stress between the silicon substrate 4 and the sealing film 13 covering the side surface can be suppressed.

次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１１に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面方形状のベース板１を用意する。ベース板１は、例えば、通常、プリント基板用して用いられる材料であればよく、一例を挙げれば、ガラス繊維等の基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を硬化させてシート状となしたものであってもよく、また、エポキシ系樹脂等の熱硬化性樹脂のみからなるを硬化させてシート状となしたものであってもよい。   Next, an example of manufacturing the semiconductor device shown in FIG. 1 using the semiconductor structure 2 obtained in this way will be described. First, as shown in FIG. 11, the base plate 1 shown in FIG. 1 has a size that allows a plurality of base plates 1 to be collected. The base plate 1 may be, for example, a material that is usually used for a printed circuit board. For example, a base material such as glass fiber is impregnated with a thermosetting resin such as an epoxy resin, and is thermosetting. The resin may be cured to form a sheet, or it may be a sheet formed by curing only a thermosetting resin such as an epoxy resin.

次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４およびその側面に設けられた封止膜１３の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。一例として、加熱機構付きのボンディングツール（図示せず）を用い、図１０に示すように、ダイシングテープ３２上に接着層３を介して貼り付けられた半導体構成体２を１個ずつピックアップし、加熱した状態で一定の圧力をかけながら、ピックアップした半導体構成体２をその接着層３を介してベース板１の上面の所定の箇所に仮圧着する。   Next, the adhesive layer 3 bonded to the lower surface of the silicon substrate 4 of the semiconductor structure 2 and the sealing film 13 provided on the side surface thereof is bonded to a plurality of predetermined positions on the upper surface of the base plate 1. In this bonding, the adhesive layer 3 is fully cured by heating and pressing. As an example, using a bonding tool (not shown) with a heating mechanism, as shown in FIG. 10, the semiconductor structures 2 attached on the dicing tape 32 via the adhesive layer 3 are picked up one by one, While applying a certain pressure in a heated state, the picked-up semiconductor structure 2 is temporarily pressure-bonded to a predetermined location on the upper surface of the base plate 1 through the adhesive layer 3.

次に、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に、格子状の２枚の絶縁層形成用シート１４ａ、１４ｂをピン等で位置決めしながら積層して配置し、さらにその上面に第１の上層絶縁膜形成用シート１５ａを配置する。なお、２枚の絶縁層形成用シート１４ａ、１４ｂを積層して配置した後に、半導体構成体２を配置するようにしてもよい。   Next, the two grid-like insulating layer forming sheets 14a and 14b are positioned with pins or the like on the upper surface of the base plate 1 between the semiconductor structural bodies 2 and outside the semiconductor structural body 2 arranged on the outermost periphery. The first upper-layer insulating film forming sheet 15a is arranged on the upper surface. The semiconductor structure 2 may be arranged after the two insulating layer forming sheets 14a and 14b are laminated and arranged.

絶縁層形成用シート１４ａ、１４ｂは、ガラス布等の基材にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態（Ｂステージ）にしてシート状となしたプリプレグ材に、型抜き加工やエッチング等により複数の方形状の開口部３７を形成することにより得られる。この場合、絶縁層形成用シート１４ａ、１４ｂは、平坦性を得るためにシート状であることが必要であるが、材料は、必ずしもプリプレグ材に限られるものではなく、熱硬化性樹脂中にシリカフィラーやガラス繊維等の補強材を混入させたものであってもよく、また、熱硬化性樹脂のみからなるものであってもよい。   The insulating layer forming sheets 14a and 14b are prepregs obtained by impregnating a base material such as a glass cloth with a thermosetting resin such as an epoxy resin and making the thermosetting resin semi-cured (B stage) into a sheet shape. It is obtained by forming a plurality of rectangular openings 37 in a material by die cutting or etching. In this case, the insulating layer forming sheets 14a and 14b need to be in a sheet form in order to obtain flatness, but the material is not necessarily limited to the prepreg material, and the thermosetting resin contains silica. A reinforcing material such as a filler or glass fiber may be mixed therein, or it may be composed only of a thermosetting resin.

第１の上層絶縁膜形成用シート１５ａは、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。なお、第１の上層絶縁膜形成用シート１５ａは、上述のプリプレグ材または熱硬化性樹脂のみからなるものであってもよい。   The first upper insulating film forming sheet 15a is not limited, but a sheet-like build-up material is preferable. As the build-up material, silica in epoxy resin, BT resin, or other thermosetting resin is used. There is one in which a filler is mixed to make a thermosetting resin in a semi-cured state. The first upper insulating film forming sheet 15a may be made of only the prepreg material or the thermosetting resin described above.

ここで、絶縁層形成用シート１４ａ、１４ｂの開口部３７のサイズは半導体構成体２のサイズよりもやや大きくなっている。このため、絶縁層形成用シート１４ａ、１４ｂと半導体構成体２との間には隙間３８が形成されている。また、絶縁層形成用シート１４ａ、１４ｂの合計厚さは、半導体構成体２の厚さよりもある程度厚く、後述の如く、加熱加圧されたときに、隙間３８を十分に埋めることができる程度の厚さとなっている。   Here, the size of the opening 37 of the insulating layer forming sheets 14 a and 14 b is slightly larger than the size of the semiconductor structure 2. For this reason, a gap 38 is formed between the insulating layer forming sheets 14 a and 14 b and the semiconductor structure 2. In addition, the total thickness of the insulating layer forming sheets 14a and 14b is somewhat thicker than the thickness of the semiconductor structure 2, and as will be described later, when heated and pressurized, the gap 38 can be sufficiently filled. It is thick.

この場合、絶縁層形成用シート１４ａ、１４ｂとして、厚さが同じものを用いているが、厚さが異なるものを用いてもよい。また、絶縁層形成用シートは、上記の如く、２層であってもよいが、１層または３層以上であってもよい。なお、第１の上層絶縁膜形成用シート１５ａの厚さは、図１において、半導体構成体２上に形成すべき第１の上層絶縁膜１５の厚さに対応する厚さまたはそれよりもやや厚い厚さとなっている。   In this case, the insulating layer forming sheets 14a and 14b have the same thickness, but may have different thicknesses. Further, the insulating layer forming sheet may have two layers as described above, but may have one layer or three or more layers. Note that the thickness of the first upper-layer insulating film forming sheet 15a corresponds to the thickness of the first upper-layer insulating film 15 to be formed on the semiconductor structure 2 in FIG. It is thick.

次に、図１２に示すように、一対の加熱加圧板３９、４０を用いて上下から絶縁層形成用シート１４ａ、１４ｂおよび第１の上層絶縁膜形成用シート１５ａを加熱加圧する。すると、絶縁層形成用シート１４ａ、１４ｂ中の溶融された熱硬化性樹脂が押し出されて、図１１に示す隙間３８に充填され、その後の冷却により、各半導体構成体２の周囲におけるベース板１の上面に絶縁層１４が形成される。また、半導体構成体２および絶縁層１４の上面に第１の上層絶縁膜１５が形成される。   Next, as shown in FIG. 12, the insulating layer forming sheets 14 a and 14 b and the first upper insulating film forming sheet 15 a are heated and pressed from above and below using a pair of heating and pressing plates 39 and 40. Then, the melted thermosetting resin in the insulating layer forming sheets 14a and 14b is extruded and filled in the gap 38 shown in FIG. 11, and the base plate 1 around each semiconductor component 2 is then cooled. An insulating layer 14 is formed on the upper surface of the substrate. A first upper insulating film 15 is formed on the upper surfaces of the semiconductor structure 2 and the insulating layer 14.

この場合、半導体構成体２はシリコン基板４の側面に設けられた封止膜１３を一体的に有するものであるので、シリコン基板４とその側面を覆っている封止膜１３との密着性は良く、また、例えばエポキシ系樹脂からなる封止膜１３とその側面を覆っている例えばエポキシ系樹脂を含む絶縁層１４との間の密着性も同じ樹脂同士であるから良く、したがって、シリコン基板４とその側面を封止膜１３を介して覆っている絶縁層１４との間の密着性を良くすることができ、且つ、シリコン基板４とその側面を封止膜１３を介して覆っている絶縁層１４との間の熱ストレスによる剥離を抑制することができる。   In this case, since the semiconductor structure 2 integrally includes the sealing film 13 provided on the side surface of the silicon substrate 4, the adhesion between the silicon substrate 4 and the sealing film 13 covering the side surface is Also, the adhesion between the sealing film 13 made of, for example, epoxy resin and the insulating layer 14 covering the side surface of, for example, epoxy resin, may be the same resin. Between the silicon substrate 4 and its side surface through the sealing film 13 and the insulating layer 14 covering the side surface through the sealing film 13. Separation due to thermal stress with the layer 14 can be suppressed.

次に、図１３に示すように、レーザビームを照射するレーザ加工により、柱状電極１２の上面中央部に対応する部分における第１の上層絶縁膜１５に開口部１６を形成する。次に、必要に応じて、開口部１６内等に発生したエポキシスミア等をデスミア処理により除去する。   Next, as shown in FIG. 13, an opening 16 is formed in the first upper insulating film 15 at a portion corresponding to the center of the upper surface of the columnar electrode 12 by laser processing with laser beam irradiation. Next, the epoxy smear etc. which generate | occur | produced in the opening part 16 etc. are removed by a desmear process as needed.

次に、図１４に示すように、開口部１６を介して露出された柱状電極１２の上面を含む第１の上層絶縁膜１５の上面全体に、銅の無電解メッキ等により、第１の上層下地金属層１７を形成する。次に、第１の上層下地金属層１７の上面にメッキレジスト膜４１をパターン形成する。この場合、第１の上層配線１８形成領域に対応する部分におけるメッキレジスト膜４１には開口部４２が形成されている。   Next, as shown in FIG. 14, the first upper layer is formed on the entire upper surface of the first upper insulating film 15 including the upper surface of the columnar electrode 12 exposed through the opening 16 by electroless plating of copper or the like. A base metal layer 17 is formed. Next, a plating resist film 41 is patterned on the upper surface of the first upper base metal layer 17. In this case, an opening 42 is formed in the plating resist film 41 in a portion corresponding to the first upper wiring 18 forming region.

次に、下地金属層１９をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４１の開口部４２内の第１の上層下地金属層１７の上面に第１の上層配線１８を形成する。次に、メッキレジスト膜４１を剥離し、次いで、第１の上層配線１８をマスクとして第１の上層下地金属層１７の不要な部分をエッチングして除去すると、図１５に示すように、第１の上層配線１８下にのみ第１の上層下地金属層１７が残存される。   Next, the first upper wiring 18 is formed on the upper surface of the first upper base metal layer 17 in the opening 42 of the plating resist film 41 by performing copper electroplating using the base metal layer 19 as a plating current path. To do. Next, the plating resist film 41 is peeled off, and then unnecessary portions of the first upper base metal layer 17 are removed by etching using the first upper layer wiring 18 as a mask. As shown in FIG. The first upper base metal layer 17 remains only under the upper wiring 18.

次に、図１６に示すように、第１の上層配線１８を含む第１の上層絶縁膜１５の上面にシート状のビルドアップ材等からなる第２の上層絶縁膜１９を形成する。次に、レーザビームを照射するレーザ加工により、第１の上層配線１８の接続パッド部に対応する部分における第２の上層絶縁膜１９に開口部２０を形成する。次に、必要に応じて、開口部２０内等に発生したエポキシスミア等をデスミア処理により除去する。   Next, as shown in FIG. 16, a second upper layer insulating film 19 made of a sheet-like buildup material or the like is formed on the upper surface of the first upper layer insulating film 15 including the first upper layer wiring 18. Next, an opening 20 is formed in the second upper insulating film 19 in a portion corresponding to the connection pad portion of the first upper wiring 18 by laser processing with laser beam irradiation. Next, the epoxy smear etc. which generate | occur | produced in the opening part 20 grade | etc., Are removed by a desmear process as needed.

次に、図１７に示すように、開口部２０を介して露出された第１の上層配線１８の接続パッド部を含む第２の上層絶縁膜１９の上面全体に、銅の無電解メッキ等により、第２の上層下地金属層２１を形成する。次に、第２の上層下地金属層２１の上面にメッキレジスト膜４３をパターン形成する。この場合、第２の上層配線２２形成領域に対応する部分におけるメッキレジスト膜４３には開口部４４が形成されている。   Next, as shown in FIG. 17, the entire upper surface of the second upper-layer insulating film 19 including the connection pad portion of the first upper-layer wiring 18 exposed through the opening 20 is formed by copper electroless plating or the like. Then, the second upper base metal layer 21 is formed. Next, a plating resist film 43 is patterned on the upper surface of the second upper base metal layer 21. In this case, an opening 44 is formed in the plating resist film 43 in a portion corresponding to the second upper-layer wiring 22 formation region.

次に、第２の上層下地金属層２１をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４３の開口部４４内の第２の上層下地金属層２１の上面に第２の上層配線２２を形成する。次に、メッキレジスト膜４３を剥離し、次いで、第２の上層配線２２をマスクとして第２の上層下地金属層２１の不要な部分をエッチングして除去すると、図１８に示すように、第２の上層配線２２下にのみ第２の上層下地金属層２１が残存される。   Next, by performing copper electroplating using the second upper base metal layer 21 as a plating current path, the second upper layer is formed on the upper surface of the second upper base metal layer 21 in the opening 44 of the plating resist film 43. A wiring 22 is formed. Next, the plating resist film 43 is peeled off, and then unnecessary portions of the second upper layer underlying metal layer 21 are removed by etching using the second upper layer wiring 22 as a mask, as shown in FIG. The second upper base metal layer 21 remains only under the upper layer wiring 22.

次に、図１９に示すように、スクリーン印刷法やスピンコーティング法等により、第２の上層配線２２を含む第２の上層絶縁膜１９の上面にソルダーレジスト等からなる最上層絶縁膜２３を形成する。この場合、第２の上層配線２２の接続パッド部に対応する部分における最上層絶縁膜２３には開口部２４が形成されている。次に、開口部２４内およびその上方に半田ボール２５を第２の上層配線２２の接続パッド部に接続させて形成する。   Next, as shown in FIG. 19, an uppermost insulating film 23 made of a solder resist or the like is formed on the upper surface of the second upper insulating film 19 including the second upper wiring 22 by a screen printing method, a spin coating method, or the like. To do. In this case, an opening 24 is formed in the uppermost insulating film 23 in a portion corresponding to the connection pad portion of the second upper layer wiring 22. Next, a solder ball 25 is formed in the opening 24 and above the opening 24 by connecting to the connection pad portion of the second upper layer wiring 22.

次に、図２０に示すように、互いに隣接する半導体構成体２間において、最上層絶縁膜２３、第２の上層絶縁膜１９、第１の上層絶縁膜１５、絶縁層１４およびベース板１を切断すると、図１に示す半導体装置が複数個得られる。   Next, as shown in FIG. 20, between the semiconductor structures 2 adjacent to each other, the uppermost insulating film 23, the second upper insulating film 19, the first upper insulating film 15, the insulating layer 14, and the base plate 1 are When cut, a plurality of semiconductor devices shown in FIG. 1 are obtained.

以上のように、上記製造方法では、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して、第１、第２の上層配線１８、２２および半田ボール２５の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１２に示す製造工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。   As described above, in the manufacturing method described above, the plurality of semiconductor structures 2 are arranged on the base plate 1 via the adhesive layer 3, and the first and second upper-layer wirings 18 with respect to the plurality of semiconductor structures 2. , 22 and the solder balls 25 are collectively formed and then divided to obtain a plurality of semiconductor devices, so that the manufacturing process can be simplified. In addition, after the manufacturing process shown in FIG. 12, a plurality of semiconductor structures 2 can be transported together with the base plate 1, so that the manufacturing process can be simplified.

（製造方法の他の例）
上記製造方法では、図７に示すように、柱状電極１２を形成して、配線１１下にのみ下地金属層１０を残存させた後に、ダイシングライン３１およびその両側の領域において、保護膜８、絶縁膜６およびシリコン基板４ａをフルカットする場合について説明したが、これに限定されるものではない。例えば、図３に示すように、シリコン基板４ａの下面全体に接着層３を接着し、接着層３の下面をダイシングテープ３２の上面に貼り付けた後に、図２１に示すように、ダイシングライン３１およびその両側の領域において、保護膜８、絶縁膜６およびシリコン基板４ａをフルカットするようにしてもよい。この場合も、接着層３の中間までカットする。 (Other examples of manufacturing methods)
In the above manufacturing method, as shown in FIG. 7, after the columnar electrode 12 is formed and the base metal layer 10 is left only under the wiring 11, the protective film 8 and the insulating film are formed in the dicing line 31 and the regions on both sides thereof. Although the case where the film 6 and the silicon substrate 4a are fully cut has been described, the present invention is not limited to this. For example, as shown in FIG. 3, the adhesive layer 3 is adhered to the entire lower surface of the silicon substrate 4a, and the lower surface of the adhesive layer 3 is attached to the upper surface of the dicing tape 32, and then, as shown in FIG. Further, the protective film 8, the insulating film 6, and the silicon substrate 4a may be fully cut in the regions on both sides thereof. Also in this case, it cuts to the middle of the adhesive layer 3.

（第２実施形態）
図２２はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、半導体構成体２を、シリコン基板４と接着層３との間に介在された、エポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂からなる下層絶縁膜２６を有する構成とした点である。 (Second Embodiment)
FIG. 22 is a sectional view of a semiconductor device as a second embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 1 is that the semiconductor structure 2 is made of a thermosetting resin such as an epoxy resin or a polyimide resin interposed between the silicon substrate 4 and the adhesive layer 3. The lower layer insulating film 26 is configured.

この半導体装置を製造する場合には、一例として、図２に示すものを用意した後に、図２３に示すように、スクリーン印刷法やスピンコーティング法等により、シリコン基板４ａの下面にエポキシ系樹脂やポリイミド系樹脂等の熱硬化性樹脂からなる下層絶縁膜２６を形成する。次に、下層絶縁膜２６の下面に接着層３を接着する。次に、接着層３の下面をダイシングテープ３２の上面に貼り付ける。   In the case of manufacturing this semiconductor device, for example, after preparing the one shown in FIG. 2, as shown in FIG. 23, an epoxy resin or the like is applied to the lower surface of the silicon substrate 4a by a screen printing method, a spin coating method, or the like. A lower insulating film 26 made of a thermosetting resin such as polyimide resin is formed. Next, the adhesive layer 3 is bonded to the lower surface of the lower insulating film 26. Next, the lower surface of the adhesive layer 3 is attached to the upper surface of the dicing tape 32.

次に、図４〜図６に示す場合と同様の工程を経た後に、図２４に示すように、ダイシングライン３１およびその両側の領域において、保護膜８、絶縁膜６、シリコン基板４ａおよび下層絶縁膜２６をフルカットする。この場合も、接着層３の中間までカットする。次に、図８および図９に示す場合と同様の工程を経た後に、図２５に示すように、ダイシングライン３１に沿って封止膜１３および接着層３をフルカットする。この場合も、ダイシングテープ３２の中間までカットする。以下の工程は、上記第１実施形態の場合と同じであるので、省略する。   Next, after the same steps as shown in FIGS. 4 to 6, as shown in FIG. 24, the protective film 8, the insulating film 6, the silicon substrate 4 a and the lower layer insulation are formed in the dicing line 31 and the regions on both sides thereof. The membrane 26 is fully cut. Also in this case, it cuts to the middle of the adhesive layer 3. Next, after the same steps as shown in FIGS. 8 and 9, the sealing film 13 and the adhesive layer 3 are fully cut along the dicing line 31 as shown in FIG. 25. Also in this case, cutting is performed up to the middle of the dicing tape 32. Since the following steps are the same as those in the first embodiment, a description thereof will be omitted.

そして、この半導体装置では、半導体構成体２は、半導体基板１の絶縁膜１３が一体的に形成されたものであるから、半導体基板１とその側面を絶縁膜１３を介して覆っている絶縁層１４との間の密着性を良くすることができる、という上記第１実施形態と同様の効果を有するものであり、加えて、半導体構成体２はシリコン基板４の下面に設けられた下層絶縁膜２６を一体的に有するものであるので、シリコン基板４とその下面を覆っている下層絶縁膜２６との密着性は良く、また、例えばエポキシ系樹脂からなる下層絶縁膜２６とその下面を覆っている例えばエポキシ系樹脂からなる接着層３との間の密着性も同じ樹脂同士であるから良く、したがって、シリコン基板４と該シリコン基板４をベース板１に接着するための接着層３との間の密着性を良くすることができ、且つ、シリコン基板４と接着層３との間の熱ストレスによる剥離を抑制することができる、という効果を有する。   In this semiconductor device, since the semiconductor structure 2 is formed by integrally forming the insulating film 13 of the semiconductor substrate 1, the insulating layer covering the semiconductor substrate 1 and its side surface via the insulating film 13. 14 has an effect similar to that of the first embodiment in that the adhesion between the semiconductor structure 2 and the semiconductor structure 2 is a lower insulating film provided on the lower surface of the silicon substrate 4. 26, the adhesion between the silicon substrate 4 and the lower insulating film 26 covering the lower surface thereof is good, and the lower insulating film 26 made of, for example, epoxy resin and the lower surface thereof are covered. The adhesion between the adhesive layer 3 made of, for example, an epoxy resin may be the same resin, and therefore, between the silicon substrate 4 and the adhesive layer 3 for bonding the silicon substrate 4 to the base plate 1. It can improve the adhesion, and it is possible to suppress separation due to thermal stress between the silicon substrate 4 and the adhesive layer 3, an effect that.

（第３実施形態）
図２６はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図２２に示す場合と異なる点は、シリコン基板４の周囲における接着層３の上面に凹部を設けずに、シリコン基板４の周囲における下層絶縁膜２６の上面に凹部２６ａを設けた点である。 (Third embodiment)
FIG. 26 shows a sectional view of a semiconductor device as a third embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 22 is that a recess 26 a is provided on the upper surface of the lower insulating film 26 around the silicon substrate 4 without providing a recess on the upper surface of the adhesive layer 3 around the silicon substrate 4. It is a point.

この半導体装置を製造する場合には、一例として、図２４に示すような工程において、図２７に示すように、ダイシングライン３１およびその両側の領域において、保護膜８、絶縁膜６およびシリコン基板４ａをフルカットする。この場合、下層絶縁膜２６の中間までカットする。そして、図２５に示すような工程において、図２８に示すように、ダイシングライン３１に沿って封止膜１３、下層絶縁膜２６および接着層３をフルカットする。この場合も、ダイシングテープ３２の中間までカットする。   In the case of manufacturing this semiconductor device, as an example, in the process shown in FIG. 24, as shown in FIG. 27, in the dicing line 31 and the regions on both sides thereof, the protective film 8, the insulating film 6 and the silicon substrate 4a. Full cut. In this case, cutting is performed up to the middle of the lower insulating film 26. 25, the sealing film 13, the lower insulating film 26, and the adhesive layer 3 are fully cut along the dicing line 31, as shown in FIG. Also in this case, cutting is performed up to the middle of the dicing tape 32.

（その他の実施形態）
なお、上記実施形態では、互いに隣接する半導体構成体２間において切断したが、これに限らず、２個またはそれ以上の半導体構成体２を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、複数で１組の半導体構成体２は同種、異種のいずれであってもよい。また、上記実施形態では、上層配線を２層とした場合について説明したが、これに限らず、１層または３層以上としてもよい。さらに、ベース板１は、プリント基板のコア材のみでなく、コア材の一面または両面に銅箔等の金属箔が全面あるいはパターニングされて形成された基板、銅やステンレス鋼等からなる金属板、あるいはガラス基板、セラミック基板等であってもよく、また、１枚の部材に限らず、絶縁膜および配線が交互に積層された多層印刷回路板であってもよい。 (Other embodiments)
In the above-described embodiment, the semiconductor structures 2 adjacent to each other are cut. However, the present invention is not limited to this, and two or more semiconductor structures 2 are cut as a set to obtain a multichip module type semiconductor device. You may make it obtain. In this case, the plurality of sets of semiconductor structures 2 may be the same type or different types. In the above-described embodiment, the case where the upper layer wiring is formed of two layers has been described. Furthermore, the base plate 1 is not only the core material of the printed circuit board, but also a substrate formed by patterning or patterning a metal foil such as copper foil on one or both sides of the core material, a metal plate made of copper or stainless steel, Or a glass substrate, a ceramic substrate, etc. may be sufficient, and not only one member but the multilayer printed circuit board by which the insulating film and the wiring were laminated | stacked alternately may be sufficient.

この発明の第１実施形態としての半導体装置の断面図。1 is a cross-sectional view of a semiconductor device as a first embodiment of the present invention. 図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。Sectional drawing of what was prepared initially in an example of the manufacturing method of the semiconductor device shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. 図１３に続く工程の断面図。Sectional drawing of the process following FIG. 図１４に続く工程の断面図。FIG. 15 is a sectional view of a step following FIG. 14. 図１５に続く工程の断面図。FIG. 16 is a cross-sectional view of the process following FIG. 15. 図１６に続く工程の断面図。FIG. 17 is a cross-sectional view of the process following FIG. 16. 図１７に続く工程の断面図。FIG. 18 is a cross-sectional view of the process following FIG. 17. 図１８に続く工程の断面図。FIG. 19 is a cross-sectional view of the process following FIG. 18. 図１９に続く工程の断面図。FIG. 20 is a cross-sectional view of the process following FIG. 19. 図１に示す半導体装置の製造方法の他の例を説明するために示す所定の工程の断面図。Sectional drawing of the predetermined process shown in order to demonstrate the other example of the manufacturing method of the semiconductor device shown in FIG. この発明の第２実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 2nd Embodiment of this invention. 図２２に示す半導体装置を製造する際の所定の工程の断面図。FIG. 23 is a cross-sectional view of a predetermined step when manufacturing the semiconductor device shown in FIG. 22; 図２２に示す工程後の所定の工程の断面図。FIG. 23 is a cross-sectional view of a predetermined step after the step shown in FIG. 22. 図２４に示す工程後の所定の工程の断面図。FIG. 25 is a cross-sectional view of a predetermined step after the step shown in FIG. 24. この発明の第３実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 3rd Embodiment of this invention. 図２６に示す半導体装置を製造する際の所定の工程の断面図。FIG. 27 is a cross-sectional view of a predetermined step when manufacturing the semiconductor device shown in FIG. 26. 図２７に示す工程後の所定の工程の断面図。FIG. 28 is a cross-sectional view of a predetermined step after the step shown in FIG. 27.

符号の説明Explanation of symbols

１ ベース板
２ 半導体構成体
３ 接着層
４ シリコン基板
５ 接続パッド
１１ 配線
１２ 柱状電極
１３ 封止膜
１４ 絶縁層
１５ 第１の上層絶縁膜
１８ 第１の上層配線
１９ 第２の上層絶縁膜
２２ 第２の上層配線
２３ 最上層絶縁膜
２５ 半田ボール
２６ 下層絶縁膜 DESCRIPTION OF SYMBOLS 1 Base board 2 Semiconductor structure 3 Adhesion layer 4 Silicon substrate 5 Connection pad 11 Wiring 12 Columnar electrode 13 Sealing film 14 Insulating layer 15 1st upper layer insulating film 18 1st upper layer wiring 19 2nd upper layer insulating film 22 1st 2 upper layer wiring 23 uppermost layer insulating film 25 solder ball 26 lower layer insulating film

Claims (16)

ベース部材と、前記ベース部材上に設けられ、且つ、半導体基板、該半導体基板上に設けられた複数の外部接続用電極および前記半導体基板の側面に設けられた絶縁膜を有する少なくとも１つの半導体構成体と、前記半導体構成体の周囲における前記ベース部材上に設けられた絶縁層と、前記半導体構成体および前記絶縁層上に前記半導体構成体の外部接続用電極に電気的に接続されて設けられ、接続パッド部を有する少なくとも１層の上層配線と、前記半導体構成体と前記ベース部材との間に設けられ、前記半導体構成体の下面に位置する第１領域及び前記第１領域の外側に位置し、前記第１領域よりも薄い段差となる凹部が形成されている第２領域を有する接着層と、を備えていることを特徴とする半導体装置。 At least one semiconductor configuration including a base member, a semiconductor substrate, a plurality of external connection electrodes provided on the semiconductor substrate, and an insulating film provided on a side surface of the semiconductor substrate. A body, an insulating layer provided on the base member around the semiconductor structure, and an electrically connected electrode for external connection of the semiconductor structure on the semiconductor structure and the insulating layer. A first region located on a lower surface of the semiconductor structure, and located outside the first region, provided between at least one upper layer wiring having a connection pad portion, the semiconductor structure and the base member And a bonding layer having a second region in which a concave portion having a step that is thinner than the first region is formed . 請求項１に記載の発明において、前記絶縁層は少なくとも樹脂を含む材料からなり、前記半導体構成体の絶縁膜は前記樹脂と同じ樹脂からなることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the insulating layer is made of a material containing at least a resin, and the insulating film of the semiconductor structure is made of the same resin as the resin. 請求項１に記載の発明において、前記半導体構成体は前記半導体基板の下面に設けられた下層絶縁層を有し、前記下層絶縁層は前記ベース部材上に前記接着層を介して接着されていることを特徴とする半導体装置。 In the invention of claim 1, wherein the semiconductor structure comprises a lower insulating layer provided on the lower surface of the semiconductor substrate, the lower insulating layer is adhered via the adhesive layer on the base member A semiconductor device. 請求項３に記載の発明において、前記下層絶縁層は少なくとも樹脂を含む材料からなり、前記接着層は前記樹脂と同じ樹脂からなることを特徴とする半導体装置。 4. The semiconductor device according to claim 3, wherein the lower insulating layer is made of a material containing at least a resin, and the adhesive layer is made of the same resin as the resin. 請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有し、さらに、前記柱状電極の周囲を覆い、且つ、前記絶縁膜を含む封止膜を有するものであることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the semiconductor structure includes a columnar electrode as the external connection electrode, and further includes a sealing film that covers the periphery of the columnar electrode and includes the insulating film. A semiconductor device characterized by that. 請求項１に記載の発明において、前記最上層の上層配線の接続パッド部を除く部分を覆う最上層絶縁膜を有することを特徴とする半導体装置。   The semiconductor device according to claim 1, further comprising an uppermost insulating film that covers a portion of the uppermost layer upper wiring except for a connection pad portion. 請求項６に記載の発明において、前記最上層の上層配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。   7. The semiconductor device according to claim 6, wherein a solder ball is provided on a connection pad portion of the uppermost layer upper wiring. 請求項１に記載の発明において、前記半導体構成体を複数個備えていることを特徴とする半導体装置。   The semiconductor device according to claim 1, comprising a plurality of the semiconductor structural bodies. 各々が半導体基板、該半導体基板上に設けられた複数の外部接続用電極および前記半導体基板の側面に設けられた絶縁膜を有する複数の半導体構成体と、前記各半導体構成体に対応する部分に開口部を有す絶縁層とを、ベース部材上に、前記絶縁層形成用シートの開口部内に前記半導体構成体が配置されるように配置する工程と、
前記半導体構成体および前記絶縁層上に、接続パッド部を有する少なくとも１層の上層配線を前記半導体構成体の外部接続用電極に電気的に接続させて形成する工程と、
前記半導体構成体間における前記ベース板および前記絶縁層を少なくとも切断して前記半導体構成体が少なくとも１つ含まれる半導体装置を複数個得る工程と、
を有し、
前記半導体構成体は、個々に分離される際に、両側の前記半導体基板を除去するとともに、除去された前記半導体基板の下面に設けられた接着層の一部を除去して凹部を形成し、前記凹部において、前記凹部より幅の狭いダイシングラインで前記接着層を切断して得られることを特徴とする半導体装置の製造方法。 A plurality of semiconductor structures each having a semiconductor substrate, a plurality of external connection electrodes provided on the semiconductor substrate, and an insulating film provided on a side surface of the semiconductor substrate; and a portion corresponding to each semiconductor structure A step of disposing an insulating layer having an opening on the base member such that the semiconductor structure is disposed in the opening of the insulating layer forming sheet;
Forming at least one upper layer wiring having a connection pad portion on the semiconductor structure and the insulating layer by electrically connecting to an external connection electrode of the semiconductor structure;
Cutting at least the base plate and the insulating layer between the semiconductor structures to obtain a plurality of semiconductor devices including at least one semiconductor structure;
I have a,
When the semiconductor structure is individually separated, the semiconductor substrate on both sides is removed, and a part of the adhesive layer provided on the lower surface of the removed semiconductor substrate is removed to form a recess, The method of manufacturing a semiconductor device , wherein the recess is obtained by cutting the adhesive layer with a dicing line having a narrower width than the recess . 請求項９に記載の発明において、前記絶縁層は少なくとも樹脂を含む材料からなり、前記半導体構成体の絶縁膜は前記樹脂と同じ樹脂からなることを特徴とする半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 9, wherein the insulating layer is made of a material containing at least a resin, and the insulating film of the semiconductor structure is made of the same resin as the resin. 請求項９に記載の発明において、前記半導体構成体は前記半導体基板の下面に設けられた下層絶縁層を有し、前記半導体構成体を配置する工程は、前記下層絶縁層を前記ベース部材上に前記接着層を介して接着する工程を含むことを特徴とする半導体装置の製造方法。 10. The invention according to claim 9, wherein the semiconductor structure has a lower insulating layer provided on a lower surface of the semiconductor substrate, and the step of disposing the semiconductor structure includes placing the lower insulating layer on the base member. The manufacturing method of the semiconductor device characterized by including the process of adhere | attaching through the said contact bonding layer. 請求項１１に記載の発明において、前記下層絶縁層は少なくとも樹脂を含む材料からなり、前記接着層は前記樹脂と同じ樹脂からなることを特徴とする半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 11 , wherein the lower insulating layer is made of a material containing at least a resin, and the adhesive layer is made of the same resin as the resin. 請求項９に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有し、さらに、前記柱状電極の周囲を覆い、且つ、前記絶縁膜を含む封止膜を有するものであることを特徴とする半導体装置の製造方法。   10. The semiconductor structure according to claim 9, wherein the semiconductor structure includes a columnar electrode as the external connection electrode, and further includes a sealing film that covers the periphery of the columnar electrode and includes the insulating film. A method for manufacturing a semiconductor device, comprising: 請求項９に記載の発明において、前記最上層の上層配線の接続パッド部を除く部分を覆う最上層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 9, further comprising a step of forming an uppermost layer insulating film that covers a portion of the uppermost layer upper layer wiring except a connection pad portion. 請求項１４に記載の発明において、前記最上層の上層配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。   15. The method of manufacturing a semiconductor device according to claim 14, further comprising a step of forming a solder ball on a connection pad portion of the uppermost layer upper wiring. 請求項９に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とする半導体装置の製造方法。   10. The method of manufacturing a semiconductor device according to claim 9, wherein the cutting is performed so that a plurality of the semiconductor structural bodies are included.
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