JP2002014337A - 半導体装置およびその作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、アクティブマトリクス基板の作製
工程を増やすことなく、反射電極の鏡面反射を防ぐ凸凹
を形成する手段を提供することを課題とする。 【解決手段】本発明は、反射型の液晶表示装置に用いる
アクティブマトリクス基板の作製方法において、画素電
極（反射電極）の表面に凹凸を持たせて光散乱性を図る
ための凸部７０１、７０２の形成をＴＦＴの形成と同じ
フォトマスクでパターニングを行い、画素電極１６９の
表面に凸凹を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に画像表示装置のスイッ
チング素子として開発が急がれている。

【０００４】液晶表示装置において、高品位な画像を得
るために、画素電極をマトリクス状に配置し、画素電極
の各々に接続するスイッチング素子としてＴＦＴを用い
たアクティブマトリクス型液晶表示装置が注目を集めて
いる。

【０００５】アクティブマトリクス型液晶表示装置には
大きく分けて透過型と反射型の二種類のタイプが知られ
ている。

【０００６】特に、反射型の液晶表示装置は、透過型の
液晶表示装置と比較して、バックライトを使用しないた
め、消費電力が少ないといった長所を有しており、モバ
イルコンピュータやビデオカメラ用の直視型表示ディス
プレイとしての需要が高まっている。

【０００７】なお、反射型の液晶表示装置は、液晶の光
学変調作用を利用して、入射光が画素電極で反射して装
置外部に出力される状態と、入射光が装置外部に出力さ
れない状態とを選択し、明と暗の表示を行わせ、さらに
それらを組み合わせることで、画像表示を行うものであ
る。一般に反射型の液晶表示装置における画素電極は、
アルミニウム等の光反射率の高い金属材料からなり、薄
膜トランジスタ（以下、ＴＦＴと呼ぶ）等のスイッチン
グ素子に電気的に接続している。

【０００８】また、液晶表示装置においては、アモルフ
ァスシリコンまたはポリシリコンを半導体としたＴＦＴ
をマトリクス状に配置して、各ＴＦＴに接続された画素
電極とソース線とゲート線とがそれぞれ形成された素子
基板と、これに対向配置された対向電極を有する対向基
板との間に液晶材料が挟持されている。また、カラー表
示するためのカラーフィルタは対向基板に貼りつけられ
ている。そして、素子基板と対向基板にそれぞれ光シャ
ッタとして偏光板を配置し、カラー画像を表示してい
る。

【０００９】

【発明が解決しようとする課題】反射型の液晶表示装置
において、従来では、画素電極を形成した後、サンドブ
ラスト法やエッチング法等の工程を追加して表面を凹凸
化させて、鏡面反射を防ぎ、反射光を散乱させることに
よって白色度を増加させていた。

【００１０】本発明では、工程を増やすことなく、反射
電極の鏡面反射を防ぐ凸凹を形成する。

【００１１】

【課題を解決するための手段】本発明では、反射型の液
晶表示装置の作製方法において、画素電極の表面に凹凸
を持たせて光散乱性を図るための凸部の形成をＴＦＴの
形成と同じフォトマスクで行うことを特徴とする。な
お、この凸部は配線及びＴＦＴ部以外の画素部領域の基
板上に適宜設ける。そして、凸部を覆う絶縁膜の表面に
形成された凸凹に沿って画素電極の表面に凸凹が形成さ
れる。

【００１２】本明細書で開示する発明の構成は、絶縁表
面上に半導体層と、前記半導体層上の絶縁膜と、前記絶
縁膜上のゲート電極とを含むＴＦＴと、前記絶縁表面上
に複数の凸部と、前記ＴＦＴ及び前記凸部を覆い、且
つ、凸凹の表面を有する層間絶縁膜と、前記層間絶縁膜
上に、前記ＴＦＴと電気的に接続され、且つ、凸凹の表
面を有する画素電極と、を有することを特徴とする半導
体装置である。

【００１３】また、少なくともＴＦＴのゲート電極を覆
う絶縁膜を形成し、該絶縁膜と覆われていない凸部と接
して画素電極を形成してもよく、他の発明の構成は、絶
縁表面上に半導体層と、前記半導体層上の絶縁膜と、前
記絶縁膜上のゲート電極とを含むＴＦＴと、前記絶縁表
面上に複数の凸部と、前記凸部と接し、且つ、凸凹の表
面を有し、且つ、前記ＴＦＴと電気的に接続された画素
電極と、を有することを特徴とする半導体装置である。

【００１４】上記各構成において、前記凸部は、前記Ｔ
ＦＴの半導体層と同じ材料で形成された材料層と、前記
ＴＦＴの絶縁膜と同じ材料で形成された材料層と、前記
ＴＦＴのゲート電極と同じ材料で形成された材料層との
積層物であることを特徴としている。

【００１５】また、上記各構成において、前記凸部は、
前記ＴＦＴの絶縁膜と同じ材料で形成された材料層と、
前記ＴＦＴのゲート電極と同じ材料で形成された材料層
との積層物であることを特徴としている。

【００１６】また、半導体層上の絶縁膜上に凸部を形成
し、該凸部を覆う層間絶縁膜を形成して、該層間絶縁膜
の表面の凹凸に沿った凸凹の表面を有する画素電極を形
成してもよく、他の発明の構成は、絶縁表面上に半導体
層と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲー
ト電極とを含むＴＦＴと、前記絶縁膜上に複数の凸部
と、前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面
を有する層間絶縁膜と、前記層間絶縁膜上に、前記ＴＦ
Ｔと電気的に接続され、且つ、凸凹の表面を有する画素
電極と、を有することを特徴とする半導体装置である。

【００１７】また、半導体層上の絶縁膜上に凸部を形成
し、該凸部に接して凸凹の表面を有する画素電極を形成
してもよく、他の発明の構成は、絶縁表面上に半導体層
と、前記半導体層上の絶縁膜と、前記絶縁膜上のゲート
電極とを含むＴＦＴと、前記絶縁膜上に複数の凸部と、
前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記
ＴＦＴと電気的に接続された画素電極と、を有すること
を特徴とする半導体装置である。

【００１８】また、上記各構成において、前記凸部は、
前記ＴＦＴのゲート電極と同じ材料で形成された材料層
であることを特徴としている。

【００１９】また、上記各構成において、前記複数の凸
部のうち、少なくとも高さが異なる凸部を有することを
特徴としている。

【００２０】また、上記各構成において、前記複数の凸
部のうち、少なくとも構造が異なる凸部を有することを
特徴としている。

【００２１】また、上記各構成において、前記半導体装
置は、前記画素電極がＡｌまたはＡｇを主成分とする
膜、またはそれらの積層膜からなる反射型の液晶表示装
置であることを特徴としている。

【００２２】また、上記各構成において、第１の着色層
と第２の着色層の積層からなる第１の遮光部と、前記第
１の着色層と第３の着色層の積層からなる第２の遮光部
とを有し、前記第１の遮光部及び前記第２の遮光部は、
任意の画素電極と、該画素電極と隣り合う画素電極との
間に重なって形成されていることを特徴としている。

【００２３】また、上記構成において、前記第１の遮光
部の反射光量と前記第２の遮光部の反射光量は、それぞ
れ異なることを特徴としている。また、前記第１の着色
層は赤色であることを特徴としている。また、前記第２
の着色層は青色であることを特徴としている。また、前
記第３の着色層は緑色であることを特徴としている。ま
た、前記第１の遮光部および前記第２の遮光部は、対向
基板に設けられていることを特徴としている。

【００２４】また、上記構造を実現するための発明の構
成は、絶縁表面上に半導体層を形成する工程と、前記半
導体層上に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜上に前記半導体層と重なる導電層を形成して、前
記半導体層と前記第１の絶縁膜と前記導電層との積層構
造からなる凸部を形成する工程と、前記凸部を覆う第２
の絶縁膜を形成する工程と、前記第２の絶縁膜上に画素
電極を形成する工程とを有し、前記画素電極は前記凸部
と重なり、表面に凸凹を有していることを特徴とする半
導体装置の作製方法である。こうして形成された凸部の
一例が図２０中の凸部９００である。

【００２５】また、上記構造を実現するための他の発明
の構成は、絶縁表面上に第１の絶縁膜を形成する工程
と、前記第１の絶縁膜上に導電層を形成して、前記第１
の絶縁膜と前記導電層との積層構造からなる凸部を形成
する工程と、前記凸部を覆う第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に画素電極を形成する工程と
を有し、前記画素電極は前記凸部と重なり、表面に凸凹
を有していることを特徴とする半導体装置の作製方法で
ある。こうして形成された凸部の一例が図２０中の凸部
９０１であり、凸部を形成する第１の絶縁膜は導電層と
同じ上面形状を有している。

【００２６】また、上記構造を実現するための他の発明
の構成は、絶縁表面上に導電層を形成して、前記導電層
からなる凸部を形成する工程と、前記凸部を覆う絶縁膜
を形成する工程と、前記絶縁膜上に画素電極を形成する
工程とを有し、前記画素電極は前記凸部と重なり、表面
に凸凹を有していることを特徴とする半導体装置の作製
方法である。

【００２７】また、上記本発明の作製方法において、前
記半導体装置は、前記画素電極がＡｌまたはＡｇを主成
分とする膜、またはそれらの積層膜からなる反射型の液
晶表示装置であることを特徴としている。

【００２８】また、上記本発明の作製方法において、前
記凸部と同じ工程でＴＦＴを形成することを特徴として
いる。

【００２９】また、上記本発明の作製方法において、前
記画素電極は、凸部と同じ工程で形成されたＴＦＴと接
続していることを特徴としている。

【００３０】

【発明の実施の形態】本願発明の実施形態について、以
下に説明する。

【００３１】図４に本発明の構成を示す。ここでは反射
型の液晶表示装置を例にとり、以下に説明する。

【００３２】本発明は、画素部４０７において、画素Ｔ
ＦＴと同時に凸部７０１、７０２を形成し、その上に形
成される絶縁膜の表面を凹凸化させて、その上に形成す
る画素電極１６９の表面に凹凸部を持たせることを特徴
としている。

【００３３】この凸部７０１、７０２は、図１〜図３に
示すように、半導体層の形成時のマスクパターンまたは
ゲート配線の形成時のマスクパターンを用いて形成す
る。凸部７０１、７０２は、フォトマスクを用いて作製
すると再現性の高いものが得られる。また、ここでは、
凸部７０１、７０２として、画素ＴＦＴの作製時に成膜
された半導体膜、絶縁膜、導電膜とを積層した例を示し
たが、特に限定されることなく、これらの膜の単層また
は組み合わせた積層を用いることができる。例えば、半
導体膜と絶縁膜との積層膜からなる凸部や導電膜からな
る凸部を形成することができる。即ち、工程数を増加さ
せることなく複数種類の高さを有する凸部を形成するこ
とができる。また、相互に近接する凸部は、それぞれ
０．１μｍ以上、好ましくは１μｍ以上隔離されてい
る。

【００３４】なお、ここでは大きさの異なる凸部を形成
した例を示したが、特に限定されない。なお、凸部の大
きさはランダムであるほうが、より反射光を散乱させる
ため望ましい。例えば、径方向の断面が多角形であって
もよいし、左右対称でない形状であってもよい。例え
ば、図６（Ａ）〜（Ｇ）で示された形状のうち、いずれ
のものでもよい。また、凸部を規則的に配置しても不規
則に配置してもよい。なお、凸部の配置は、画素部の表
示領域となる画素電極の下方にあたる領域であれば特に
限定されず、凸部の大きさ（上面から見た面積）も特に
限定されないが１μｍ²〜４００μｍ²の範囲内、好まし
くは２５〜１００μｍ²であればよい。

【００３５】こうして形成された凸部７０１、７０２を
覆う絶縁膜は、表面に凸凹が形成され、その上に形成さ
れる画素電極１６９の表面も凸凹化される。この画素電
極１６９の凸部の高さは０．３〜３μｍ、好ましくは
０．５〜１．５μｍである。この画素電極１６９の表面
に形成された凸凹によって、図４に示すように入射光を
反射する際に光を散乱させることができた。

【００３６】なお、絶縁膜としては、無機絶縁膜や有機
樹脂膜を用いることができる。この絶縁膜の材料によっ
て画素電極の凸凹の曲率を調節することも可能である。
なお、この画素電極の凸部における曲率半径は、０．１
〜４μｍ、好ましくは０．２〜２μｍである。また、絶
縁膜として有機樹脂膜を用いる場合は、粘度が１０〜１
０００ｃｐ、好ましくは４０〜２００ｃｐのものを用
い、十分に凸部７０１、７０２の影響を受けて表面に凸
凹が形成されるものを用いる。ただし、蒸発しにくい溶
剤を用いれば、有機樹脂膜の粘度が低くても凸凹を形成
することができる。

【００３７】このようにして、本発明は、作製工程数を
増やすことなく、表面に凸凹を有する画素電極１６９を
形成することができる。

【００３８】また、ここで示した例はトップゲート型の
ＴＦＴであるが、ボトムゲート型のＴＦＴにも適用する
ことは可能である。

【００３９】以上の構成でなる本願発明について、以下
に示す実施例でもってさらに詳細な説明を行うこととす
る。

【００４０】

【実施例】［実施例１］ここでは、同一基板上に画素部
と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネ
ル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する
方法について詳細に説明する。ここでは、主に図９〜１
１を用いて説明しながら、同時に図１〜図３で凸凹を有
する反射電極の作製方法を説明する。なお、図１〜図３
は画素部（画素ＴＦＴ、凸部、保持容量）についての作
製工程図であり、図９〜図１１は、画素部（画素ＴＦ
Ｔ、保持容量）と駆動回路のＴＦＴについての作製工程
図である。

【００４１】まず、本実施例ではコーニング社の＃７０
５９ガラスや＃１７３７ガラスなどに代表されるバリウ
ムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス
などのガラスからなる基板１００を用いる。なお、基板
１００としては、石英基板やシリコン基板、金属基板ま
たはステンレス基板の表面に絶縁膜を形成したものを用
いても良い。また、本実施例の処理温度に耐えうる耐熱
性が有するプラスチック基板を用いてもよい。

【００４２】次いで、基板１００上に酸化シリコン膜、
窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜
から成る下地膜１０１を形成する。本実施例では下地膜
１０１として２層構造を用いるが、前記絶縁膜の単層膜
または２層以上積層させた構造を用いても良い。下地膜
１０１の一層目としては、プラズマＣＶＤ法を用い、Ｓ
ｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される
酸化窒化シリコン膜１０２ａを１０〜２００nm（好まし
くは５０〜１００nm）形成する。本実施例では、膜厚５
０ｎｍの酸化窒化シリコン膜１０１ａ（組成比Ｓｉ＝３
２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成し
た。次いで、下地膜１０１のニ層目としては、プラズマ
ＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして
成膜される酸化窒化シリコン膜１０１ｂを５０〜２００
ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成
する。本実施例では、膜厚１００ｎｍの酸化窒化シリコ
ン膜１０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝
７％、Ｈ＝２％）を形成した。

【００４３】次いで、下地膜上に半導体層１０２〜１０
６を形成する。半導体層１０２〜１０６は、非晶質構造
を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶ
Ｄ法、またはプラズマＣＶＤ法等）により成膜した後、
公知の結晶化処理（レーザー結晶化法、熱結晶化法、ま
たはニッケルなどの触媒を用いた熱結晶化法等）を行っ
て得られた結晶質半導体膜を所望の形状にパターニング
して形成する。この半導体層１０２〜１０６の厚さは２
５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形
成する。結晶質半導体膜の材料に限定はないが、好まし
くはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）
合金などで形成すると良い。本実施例では、プラズマＣ
ＶＤ法を用い、５５ｎｍの非晶質シリコン膜を成膜した
後、ニッケルを含む溶液を非晶質シリコン膜上に保持さ
せた。この非晶質シリコン膜に脱水素化（５００℃、１
時間）を行った後、熱結晶化（５５０℃、４時間）を行
い、さらに結晶化を改善するためのレーザーアニ―ル処
理を行って結晶質シリコン膜を形成した。そして、この
結晶質シリコン膜をフォトリソグラフィ法を用いたパタ
ーニング処理によって、半導体層１０２〜１０６を形成
した。

【００４４】また、半導体層１０２〜１０６を形成した
後、ＴＦＴのしきい値を制御するために微量な不純物元
素（ボロンまたはリン）のドーピングを行ってもよい。

【００４５】また、レーザー結晶化法で結晶質半導体膜
を作製する場合には、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザー
を用いることができる。これらのレーザーを用いる場合
には、レーザー発振器から放射されたレーザー光を光学
系で線状に集光し半導体膜に照射する方法を用いると良
い。結晶化の条件は実施者が適宣選択するものである
が、エキシマレーザーを用いる場合はパルス発振周波数
３０Ｈｚとし、レーザーエネルギー密度を１００〜４０
０mJ/cm²(代表的には２００〜３００mJ/cm²)とする。ま
た、ＹＡＧレーザーを用いる場合にはその第２高調波を
用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエ
ネルギー密度を３００〜６００mJ/cm²(代表的には３５
０〜５００mJ/cm²)とすると良い。そして幅１００〜１
０００μｍ、例えば４００μｍで線状に集光したレーザ
ー光を基板全面に渡って照射し、この時の線状レーザー
光の重ね合わせ率（オーバーラップ率）を８０〜９８％
として行えばよい。

【００４６】次いで、半導体層１０２〜１０６を覆うゲ
ート絶縁膜１０７を形成する。ゲート絶縁膜１０７はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さ
で酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝５９
％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶
縁膜は酸化窒化シリコン膜に限定されるものでなく、他
のシリコンを含む絶縁膜を単層または積層構造として用
いても良い。

【００４７】また、酸化シリコン膜を用いる場合には、
プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilica
te）とＯ₂とを混合し、反応圧力４０Pa、基板温度３０
０〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm²で放電させて形成することができ
る。このようにして作製される酸化シリコン膜は、その
後４００〜５００℃の熱アニールによりゲート絶縁膜と
して良好な特性を得ることができる。

【００４８】次いで、図９（Ａ）に示すように、ゲート
絶縁膜１０７上に膜厚２０〜１００ｎｍの第１の導電膜
１０８と、膜厚１００〜４００ｎｍの第２の導電膜１０
９とを積層形成する。本実施例では、膜厚３０ｎｍのＴ
ａＮ膜からなる第１の導電膜１０８と、膜厚３７０ｎｍ
のＷ膜からなる第２の導電膜１０９を積層形成した。Ｔ
ａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用
い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜
は、Ｗのターゲットを用いたスパッタ法で形成した。そ
の他に６フッ化タングステン（ＷＦ₆）を用いる熱ＣＶ
Ｄ法で形成することもできる。いずれにしてもゲート電
極として使用するためには低抵抗化を図る必要があり、
Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望まし
い。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ膜中に酸素などの不純物元素が多い
場合には結晶化が阻害され高抵抗化する。従って、本実
施例では、高純度のＷ（純度９９．９９９９％または純
度９９．９９％）のターゲットを用いたスパッタ法で、
さらに成膜時に気相中からの不純物の混入がないように
十分配慮してＷ膜を形成することにより、抵抗率９〜２
０μΩｃｍを実現することができた。

【００４９】なお、本実施例では、第１の導電膜１０８
をＴａＮ、第２の導電膜１０９をＷとしたが、特に限定
されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕか
ら選ばれた元素、または前記元素を主成分とする合金材
料若しくは化合物材料で形成してもよい。また、リン等
の不純物元素をドーピングした多結晶シリコン膜に代表
される半導体膜を用いてもよい。また、第１の導電膜を
タンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とす
る組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）
膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、
第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第
２の導電膜をＣｕ膜とする組み合わせとしてもよい。

【００５０】なお、図９（Ａ）と図１（Ａ）は対応して
おり、同じ符号を用いている。図１（Ａ）に示すよう
に、画素部４０７では、半導体層１０５と同時に半導体
層３０１ａ〜３０１ｄを形成する。

【００５１】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク１１０〜１１５を形成し、電極及び
配線を形成するための第１のエッチング処理を行う。第
１のエッチング処理では第１及び第２のエッチング条件
で行う。なお、エッチング用ガスとしては、Ｃｌ₂、Ｂ
Ｃｌ₃、ＳｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガ
スまたはＣＦ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素
系ガス、またはＯ₂を適宜用いることができる。本実施
例ではＩＣＰ（Inductively Coupled Plasma：誘導結合
型プラズマ）エッチング法を用い、エッチング用ガスに
ＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を
２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイ
ル型の電極に５００WのＲＦ（13.56MHz）電力を投入し
てプラズマを生成してエッチングを行った。基板側（試
料ステージ）にも１５０WのＲＦ（13.56MHz）電力を投
入し、実質的に負の自己バイアス電圧を印加する。この
第１のエッチング条件によりＷ膜をエッチングして第１
の導電層の端部をテーパー形状とする。

【００５２】この後、レジストからなるマスク１１０〜
１１５を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス
流量比を３０／３０（ｓｃｃｍ）とし、１Paの圧力でコ
イル型の電極に５００WのＲＦ（13.56MHz）電力を投入
してプラズマを生成して約３０秒程度のエッチングを行
った。基板側（試料ステージ）にも２０WのＲＦ（13.56
MHz）電力を投入し、実質的に負の自己バイアス電圧を
印加する。ＣＦ₄とＣｌ₂を混合した第２のエッチング条
件ではＷ膜及びＴａＮ膜とも同程度にエッチングされ
る。なお、ゲート絶縁膜上に残渣を残すことなくエッチ
ングするためには、１０〜２０％程度の割合でエッチン
グ時間を増加させると良い。

【００５３】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°となる。こうして、第
１のエッチング処理により第１の導電層と第２の導電層
から成る第１の形状の導電層１１７〜１２２（第１の導
電層１１７ａ〜１２２ａと第２の導電層１１７ｂ〜１２
２ｂ）を形成する。１１６はゲート絶縁膜であり、第１
の形状の導電層１１７〜１２２で覆われない領域は２０
〜５０nm程度エッチングされ薄くなった領域が形成され
る。

【００５４】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を添加する。（図９（Ｂ））ドーピン
グ処理はイオンドープ法、若しくはイオン注入法で行え
ば良い。イオンドープ法の条件はドーズ量を１×１０¹³
〜５×１０¹⁵atoms/cm²とし、加速電圧を６０〜１００
ｋｅＶとして行う。本実施例ではドーズ量を１．５×１
０¹⁵atoms/cm²とし、加速電圧を８０ｋｅＶとして行っ
た。ｎ型を付与する不純物元素として１５族に属する元
素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる
が、ここではリン（Ｐ）を用いた。この場合、導電層１
１７〜１２１がｎ型を付与する不純物元素に対するマス
クとなり、自己整合的に第１の不純物領域１２３〜１２
７が形成される。第１の不純物領域１２３〜１２７には
１×１０²⁰〜１×１０²¹atoms/cm ³の濃度範囲でｎ型を
付与する不純物元素を添加する。

【００５５】なお、図９（Ｂ）と図１（Ｂ）は対応して
おり、同じ符号を用いている。図１（Ｂ）に示すよう
に、画素部４０７では、第１の形状の導電層１２０と同
時に、レジストからなるマスク３０２ａ〜ｄを用いて第
１の形状の導電層３０３〜３０６を形成する。

【００５６】次に、レジストからなるマスクを除去せず
に図９（Ｃ）に示すように第２のエッチング処理を行
う。第２のエッチング処理では第３及び第４のエッチン
グ条件で行う。第３のエッチング条件として、同様にＩ
ＣＰエッチング法を用い、エッチングガスにＣＦ₄とＣ
ｌ₂とを用い、それぞれのガス流量比を３０／３０（ｓ
ｃｃｍ）とし、１Paの圧力でコイル型の電極に５００Ｗ
のＲＦ電力(13.56MHz)を供給し、プラズマを生成して約
６０秒程度のエッチングを行った。基板側（試料ステー
ジ）には２０WのＲＦ（13.56MHz）電力を投入し、第１
のエッチング処理に比べて低い自己バイアス電圧を印加
する。ＣＦ₄とＣｌ₂を混合した第３のエッチング条件で
はＷ膜及びＴａＮ膜とも同程度にエッチングされる。

【００５７】この後、レジストからなるマスクを除去せ
ずに第４のエッチング条件に変え、エッチング用ガスに
ＣＦ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を
２５／２５／１０（ｓｃｃｍ）とし、１Paの圧力でコイ
ル型の電極に５００WのＲＦ（13.56MHz）電力を投入し
てプラズマを生成して約２０秒程度のエッチングを行っ
た。基板側（試料ステージ）には２０WのＲＦ（13.56MH
z）電力を投入し、第１のエッチング処理に比べ低い自
己バイアス電圧を印加する。この第４のエッチング条件
によりＷ膜をエッチングする。

【００５８】こうして、上記第３及び第４のエッチング
条件によりＷ膜を異方性エッチングし、かつ、Ｗ膜より
遅いエッチング速度でＴａＮ膜を異方性エッチングして
第２の形状の導電層１２９〜１３４（第１の導電層１２
９ａ〜１３４ａと第２の導電層１２９ｂ〜１３４ｂ）を
形成する。１２８はゲート絶縁膜であり、第２の形状の
導電層１２９〜１３４で覆われない領域は、エッチング
されて、約１０〜２０nm程度の膜厚にまで薄くなった。

【００５９】Ｗ膜やＴａＮ膜に対するＣＦ₄とＣｌ₂の混
合ガスによるエッチング反応は、生成されるラジカルま
たはイオン種と反応生成物の蒸気圧から推測することが
できる。ＷとＴａＮのフッ化物と塩化物の蒸気圧を比較
すると、Ｗのフッ化物であるＷＦ₆が極端に高く、その
他のＷＣｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従
って、ＣＦ₄とＣｌ₂の混合ガスではＷ膜及びＴａＮ膜共
にエッチングされる。しかし、この混合ガスに適量のＯ
₂を添加するとＣＦ₄とＯ₂が反応してＣＯとＦになり、
ＦラジカルまたはＦイオンが多量に発生する。その結
果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増
大する。一方、ＴａＮはＦが増大しても相対的にエッチ
ング速度の増加は少ない。また、ＴａＮはＷに比較して
酸化されやすいので、Ｏ₂を添加することでＴａＮの表
面が多少酸化される。ＴａＮの酸化物はフッ素や塩素と
反応しないため、さらにＴａＮ膜のエッチング速度は低
下する。従って、Ｗ膜とＴａＮ膜とのエッチング速度に
差を作ることが可能となりＷ膜のエッチング速度をＴａ
Ｎ膜よりも大きくすることが可能となる。

【００６０】なお、図９（Ｃ）と図１（Ｃ）は対応して
おり、同じ符号を用いている。図１（Ｃ）に示すよう
に、画素部４０７では、第２の形状の導電層１３２と同
時に、第２の形状の導電層３０７〜３１０を形成する。

【００６１】次いで、レジストからなるマスクを除去し
た後、図１０（Ａ）に示すように第２のドーピング処理
を行う。この場合、第１のドーピング処理よりもドーズ
量を下げて高い加速電圧の条件としてｎ型を付与する不
純物元素をドーピングする。例えば、加速電圧を７０〜
１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧と
し、３．５×１０¹²atoms /cm²のドーズ量で行い、図９
（Ｂ）で形成された第１の不純物領域より内側の半導体
層に新たな不純物領域を形成する。ドーピングは、第２
の形状の導電層１２９ｂ〜１３３ｂを不純物元素に対す
るマスクとして用い、第２の導電層１２９ａ〜１３３ａ
のテーパ―部下方における半導体層にも不純物元素が添
加されるようにドーピングする。

【００６２】なお、第２のドーピング処理の前に、レジ
ストからなるマスクを除去してもよい。

【００６３】こうして、第２の導電層１２９ａ〜１３３
ａと重なる第３の不純物領域１４０〜１４４と、第１の
不純物領域１４５〜１４９と第３の不純物領域との間の
第２の不純物領域１３５〜１３９とを形成する。ｎ型を
付与する不純物元素は、第２の不純物領域で１×１０¹⁷
〜１×１０¹⁹atoms/cm³の濃度となるようにし、第３の
不純物領域で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度
となるようにする。なお、この第３の不純物領域１４０
〜１４４において、少なくとも第２の形状の導電層１２
９ａ〜１３３ａと重なった部分に含まれるｎ型を付与す
る不純物元素の濃度変化を有している。即ち、第３の不
純物領域１４０〜１４４へ添加されるリン（Ｐ）の濃度
は、第２の形状の導電層と重なる領域において、該導電
層の端部から内側に向かって徐々に濃度が低くなる。こ
れはテーパー部の膜厚の差によって、半導体層に達する
リン（Ｐ）の濃度が変化するためである。

【００６４】なお、図１０（Ａ）と図２（Ａ）は対応し
ており、同じ符号を用いている。図２（Ａ）に示すよう
に、画素部４０７では、第３の不純物領域３１１を形成
する。

【００６５】そして、新たにレジストからなるマスク１
５０〜１５２を形成して図１０（Ｂ）に示すように、第
３のドーピング処理を行う。この第３のドーピング処理
により、ｐチャネル型ＴＦＴの活性層となる半導体層に
前記一導電型とは逆の導電型を付与する不純物元素が添
加された第４の不純物領域１５３〜１５８を形成する。
第２の形状の導電層１３０、１３３を不純物元素に対す
るマスクとして用い、ｐ型を付与する不純物元素を添加
して自己整合的に第４の不純物領域を形成する。本実施
例では、不純物領域１５３〜１５８はジボラン（Ｂ
₂Ｈ₆）を用いたイオンドープ法で形成する。この第３の
ドーピング処理の際には、ｎチャネル型ＴＦＴを形成す
る半導体層はレジストからなるマスク１５０〜１５２で
覆われている。第１のドーピング処理及び第２のドーピ
ング処理によって、不純物領域１５３〜１５８にはそれ
ぞれ異なる濃度でリンが添加されているが、そのいずれ
の領域においてもｐ型を付与する不純物元素の濃度を２
×１０²⁰〜２×１０²¹atoms/cm ³となるようにドーピン
グ処理することにより、ｐチャネル型ＴＦＴのソース領
域およびドレイン領域として機能するために何ら問題は
生じない。

【００６６】なお、図１０（Ｂ）と図２（Ｂ）は対応し
ており、同じ符号を用いている。図２（Ｂ）に示すよう
に、画素部４０７では、半導体層３０１ａ〜ｄの領域も
レジストからなるマスク１５２で覆われているが、特に
限定されず、少なくとも画素ＴＦＴ（ｎチャネル型ＴＦ
Ｔ）の半導体層を覆えばよい。

【００６７】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。半導体層と重なる第２の形状の
導電層１２９〜１３２がゲート電極として機能する。ま
た、１３４はソース配線、１３３は保持容量を形成する
ための第２の電極として機能する。

【００６８】次いで、レジストからなるマスク１５０〜
１５２を除去し、全面を覆う第１の層間絶縁膜１５９を
形成する。この第１の層間絶縁膜１５９としては、プラ
ズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜
２００ｎｍとしてシリコンを含む絶縁膜で形成する。本
実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの
酸化窒化シリコン膜を形成した。勿論、第１の層間絶縁
膜１５９は酸化窒化シリコン膜に限定されるものでな
く、他のシリコンを含む絶縁膜を単層または積層構造と
して用いても良い。

【００６９】次いで、図１０（Ｃ）に示すように、それ
ぞれの半導体層に添加された不純物元素を活性化処理す
る工程を行う。この活性化工程はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００〜７００℃、代表的には５００
〜５５０℃で行えばよく、本実施例では５５０℃、４時
間の熱処理で活性化処理を行った。なお、熱アニール法
の他に、レーザーアニール法、またはラピッドサーマル
アニール法（ＲＴＡ法）を適用することができる。

【００７０】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む不純物領域１４５〜１４９、１５３、１
５６にゲッタリングされ、主にチャネル形成領域となる
半導体層中のニッケル濃度が低減される。このようにし
て作製したチャネル形成領域を有するＴＦＴはオフ電流
値が下がり、結晶性が良いことから高い電界効果移動度
が得られ、良好な特性を達成することができる。

【００７１】また、第１の層間絶縁膜１５９を形成する
前に活性化処理を行っても良い。ただし、１２９〜１３
４に用いた配線材料が熱に弱い場合には、本実施例のよ
うに配線等を保護するため層間絶縁膜（シリコンを主成
分とする絶縁膜、例えば窒化珪素膜）を形成した後で活
性化処理を行うことが好ましい。

【００７２】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施例では水
素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱
処理を行った。この工程は層間絶縁膜に含まれる水素に
より半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行っても良い。

【００７３】また、窒化シリコン膜からなる層間絶縁膜
中に含まれる水素を利用して熱処理（３００〜５５０℃
で１〜１２時間の熱処理）を行い、半導体層を水素化す
る工程を行ってもよい。この場合、窒素雰囲気中で４１
０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水
素により半導体層のダングリングボンドを終端すること
ができる。

【００７４】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【００７５】次いで、第１の層間絶縁膜１５９上に有機
絶縁物材料から成る第２の層間絶縁膜１６０を形成す
る。本実施例では膜厚１．６μｍのアクリル樹脂膜を形
成した。次いで、ソース配線１３４に達するコンタクト
ホールと各不純物領域１４５、１４７、１４８、１５
３、１５６に達するコンタクトホールを形成するための
パターニングを行う。

【００７６】そして、駆動回路４０６において、第１の
不純物領域または第４の不純物領域とそれぞれ電気的に
接続する配線１６１〜１６６を形成する。なお、これら
の配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの
合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニ
ングして形成する。

【００７７】また、画素部４０７においては、画素電極
１６９、ゲート配線１６８、接続電極１６７を形成す
る。（図１１）この接続電極１６７によりソース配線１
３４は、画素ＴＦＴ４０４と電気的な接続が形成され
る。また、ゲート配線１６８は、第１の電極（第２の形
状の導電層１３３）と電気的な接続が形成される。ま
た、画素電極１６９は、画素ＴＦＴのドレイン領域と電
気的な接続が形成され、さらに保持容量を形成する一方
の電極として機能する半導体層と電気的な接続が形成さ
れる。また、画素電極１６９としては、ＡｌまたはＡｇ
を主成分とする膜、またはそれらの積層膜等の反射性の
優れた材料を用いることが望ましい。

【００７８】なお、図１１と図３は対応しており、同じ
符号を用いている。図３に示すように、画素部４０７で
は、凸部７０１、凸部７０２により表面に凸凹を有する
画素電極１６９を形成することができた。画素電極１６
９の表面に形成された凸凹の凸部における曲率半径は、
０．１〜４μｍ、好ましくは０．２〜２μｍとする。

【００７９】以上の様にして、ｎチャネル型ＴＦＴ４０
１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４
０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保
持容量４０５とを有する画素部４０７を同一基板上に形
成することができる。本明細書中ではこのような基板を
便宜上アクティブマトリクス基板と呼ぶ。

【００８０】駆動回路４０６のｎチャネル型ＴＦＴ４０
１はチャネル形成領域１７０、ゲート電極を形成する第
２の形状の導電層１２９と重なる第３の不純物領域１４
０（ＧＯＬＤ領域）、ゲート電極の外側に形成される第
２の不純物領域１３５（ＬＤＤ領域）とソース領域また
はドレイン領域として機能する第１の不純物領域１４５
を有している。ｐチャネル型ＴＦＴ４０２にはチャネル
形成領域１７１、ゲート電極を形成する第２の形状の導
電層１３０と重なる第４の不純物領域１５５、ゲート電
極の外側に形成される第４の不純物領域１５４、ソース
領域またはドレイン領域として機能する第４の不純物領
域１５３を有している。ｎチャネル型ＴＦＴ４０３には
チャネル形成領域１７２、ゲート電極を形成する第２の
形状の導電層１３１と重なる第３の不純物領域１４２
（ＧＯＬＤ領域）、ゲート電極の外側に形成される第２
の不純物領域１３７（ＬＤＤ領域）とソース領域または
ドレイン領域として機能する第１の不純物領域１４７を
有している。

【００８１】画素部の画素ＴＦＴ４０４にはチャネル形
成領域１７３、ゲート電極を形成する第２の形状の導電
層１３２と重なる第３の不純物領域１４３（ＧＯＬＤ領
域）、ゲート電極の外側に形成される第２の不純物領域
１３８（ＬＤＤ領域）とソース領域またはドレイン領域
として機能する第１の不純物領域１４８を有している。
また、保持容量４０５の一方の電極として機能する半導
体層１５６〜１５８には第４の不純物領域と同じ濃度
で、それぞれｐ型を付与する不純物元素が添加されてい
る。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一
膜）を誘電体として、第２の電極１３３と、半導体層１
５６〜１５８とで形成している。

【００８２】また、本実施例の画素構造は、ブラックマ
トリクスを用いることなく、画素電極間の隙間が遮光さ
れるように、画素電極の端部をソース配線と重なるよう
に配置形成する。

【００８３】本実施例で作製するアクティブマトリクス
基板の画素部の上面図を図５に示す。なお、図９〜図１
１に対応する部分には同じ符号を用いている。図１１中
の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面
図に対応している。また、図１１中の鎖線Ｂ−Ｂ’は図
５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。

【００８４】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（半導体層パターンマスク、第１配線パターンマ
スク（第１の電極１３２、第２の電極１３３、ソース配
線１３４を含む）、ｐ型ＴＦＴのソース領域及びドレイ
ン領域形成のパターンマスク、コンタクトホール形成の
パターンマスク、第２配線パターンマスク（画素電極１
６９、接続電極１６７、ゲート配線１６８を含む））と
することができる。その結果、工程を短縮し、製造コス
トの低減及び歩留まりの向上に寄与することができる。

【００８５】[実施例２]本実施例では、実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図４を用いる。

【００８６】まず、実施例１に従い、図３の状態のアク
ティブマトリクス基板を得た後、図４のアクティブマト
リクス基板上に配向膜４０８を形成しラビング処理を行
う。なお、本実施例では配向膜４０８を形成する前に、
アクリル樹脂膜等の有機樹脂膜をパターニングすること
によって基板間隔を保持するための柱状のスペーサを所
望の位置に形成した。また、柱状のスペーサに代えて、
球状のスペーサを基板全面に散布してもよい。

【００８７】次いで、対向基板４１０を用意する。実施
例１に従い、対向基板４１０上に着色層４１１、４１
２、平坦化膜４１３を形成する。赤色の着色層４１１と
青色の着色層４１２とを一部重ねて、第２遮光部を形成
する。なお、図４では図示しないが、赤色の着色層と緑
色の着色層とを一部重ねて、第１遮光部を形成する。

【００８８】次いで、対向電極４１４を画素部に形成
し、対向基板の全面に配向膜４１５を形成し、ラビング
処理を施した。

【００８９】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール剤で貼り
合わせる。シール剤にはフィラーが混入されていて、こ
のフィラーと柱状スペーサによって均一な間隔を持って
２枚の基板が貼り合わせられる。その後、両基板の間に
液晶材料４０９を注入し、封止剤（図示せず）によって
完全に封止する。液晶材料４０９には公知の液晶材料を
用いれば良い。このようにして図４に示すアクティブマ
トリクス型液晶表示装置が完成する。

【００９０】本実施例では、実施例１に示す基板を用い
ている。従って、実施例１の画素部の上面図を示す図５
では、少なくともゲート配線１６８と画素電極１６９、
１７７の間隙と、ゲート配線１６８と接続電極１６７の
間隙と、接続電極１６７と画素電極１６９の間隙を遮光
する必要がある。本実施例では、それらの遮光すべき位
置に第１遮光部と第２遮光部が重なるように対向基板を
貼り合わせた。

【００９１】なお、図１２に完成した液晶表示装置の画
素部の一部を示す簡略図を示す。図１２では、鎖線で示
した画素電極１６９上に着色層（Ｂ）１２が重なるよう
に形成されている。また、画素電極１６９と隣り合う画
素電極１７７との間は、第２遮光部１６で遮光されてい
る。この第２遮光部１６は着色層（Ｂ）と着色層（Ｒ）
とを重ねて形成されている。また、この第２遮光部１６
は隣りの画素（Ｒ）の画素ＴＦＴも遮光している。ま
た、点線で示したソース配線１３４上には着色層（Ｂ）
１２の端部と着色層（Ｇ）１１の端部とが形成されてい
る。また、第１遮光部１５は着色層（Ｇ）と着色層
（Ｒ）とを重ねて形成されている。また、図１２では、
ソース配線と重なる着色層（Ｂ）の端部と着色層（Ｇ）
の端部とが接するようにパターニングを行った。また、
同様にソース配線と重なる着色層（Ｒ）の端部と着色層
（Ｇ）の端部とが接するようにパターニングを行った。

【００９２】このように、ブラックマスクを形成するこ
となく、各画素間の隙間を第１遮光部１５もしくは第２
遮光部１６で遮光することによって工程数の低減を可能
とした。

【００９３】[実施例３]実施例２を用いて得られたアク
ティブマトリクス型液晶表示装置（図４）の構成を図７
の上面図を用いて説明する。なお、図４と対応する部分
には同じ符号を用いた。

【００９４】図７で示す上面図は、画素部、駆動回路、
ＦＰＣ（フレキシブルプリント配線板：Flexible Print
ed Circuit）を貼り付ける外部入力端子２０３、外部入
力端子と各回路の入力部までを接続する配線２０４など
が形成されたアクティブマトリクス基板２０１と、着色
層などが形成された対向基板２０２とがシール材２００
を介して貼り合わされている。

【００９５】ゲート配線側駆動回路２０５とソース配線
側駆動回路２０６の上面には対向基板側に赤色の着色層
と青色の着色層を積層させた遮光部２０７が形成されて
いる。また、画素部４０７上の対向基板側に形成された
着色層２０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の
各色の着色層が各画素に対応して設けられている。実際
の表示に際しては、赤色（Ｒ）の着色層、緑色（Ｇ）の
着色層、青色（Ｂ）の着色層の３色でカラー表示を形成
するが、これら各色の着色層の配列は任意なものとす
る。

【００９６】また、図８（Ａ）は、図７で示す外部入力
端子２０３のＥ−Ｅ'線に対する断面図を示している。
外部入力端子はアクティブマトリクス基板側に形成さ
れ、層間容量や配線抵抗を低減し、断線による不良を防
止するために画素電極と同じ層で形成される配線２０９
によって層間絶縁膜２１０を介してゲート配線と同じ層
で形成される配線２１１と接続する。

【００９７】また、外部入力端子にはベースフィルム２
１２と配線２１３から成るＦＰＣが異方性導電性樹脂２
１４で貼り合わされている。さらに補強板２１５で機械
的強度を高めている。

【００９８】図８（Ｂ）は、その詳細図を示し、図８
（Ａ）で示す外部入力端子の断面図を示している。アク
ティブマトリクス基板側に設けられる外部入力端子が第
１の電極及びソース配線と同じ層で形成される配線２１
１と、画素電極と同じ層で形成される配線２０９とから
形成されている。勿論、これは端子部の構成を示す一例
であり、どちらか一方の配線のみで形成しても良い。例
えば、第１の電極及びソース配線と同じ層で形成される
配線２１１で形成する場合にはその上に形成されている
層間絶縁膜を除去する必要がある。画素電極と同じ層で
形成される配線２０９は、Ｔｉ膜２０９ａ、合金膜（Ａ
ｌとＴｉとの合金膜）２０９ｂの２層構造で形成されて
いる。ＦＰＣはベースフィルム２１２と配線２１３から
形成され、この配線２１３と画素電極と同じ層で形成さ
れる配線２０９とは、熱硬化型の接着剤２１４とその中
に分散している導電性粒子２１６とから成る異方性導電
性接着剤で貼り合わされ、電気的な接続構造を形成して
いる。

【００９９】以上のようにして作製されるアクティブマ
トリクス型の液晶表示装置は各種電子機器の表示部とし
て用いることができる。

【０１００】[実施例４]本実施例では、実施例２に示し
た例、即ち対向基板に設けられた着色層の配置（図１
２）を詳細に示す。

【０１０１】図１３（Ａ）は、適宜、３色の着色層１１
〜１３を形成して、第１の遮光部１５、第２の遮光部１
６、及び画素開口部１７〜１９を構成した一例を示して
いる。一般に、着色層は顔料を分散した有機感光材料か
らなるカラーレジストを用いて形成される。

【０１０２】第１の遮光部１５及び第２の遮光部１６
は、各画素の間隙を遮光するように形成する。従って、
入射光は第１の遮光部１５及び第２の遮光部１６により
吸収され観察者には、ほぼ黒色として認識される。ま
た、第１の遮光部１５及び第２の遮光部１６は、素子基
板の画素ＴＦＴ（ここでは図示しない）と重なるよう形
成され、画素ＴＦＴを外部の光から保護する役目を果た
している。

【０１０３】第１の遮光部１５は、緑色の着色層１１と
赤色の着色層１３とを積層して形成する。赤色の着色層
１３は、格子状にパターニングする。なお、緑色の着色
層１１は、従来と同じ形状（ストライプ状）にパターニ
ングする。

【０１０４】また、第２の遮光部１６は、青色の着色層
１２と赤色の着色層１３とを積層して形成する。なお、
青色の着色層１２は、隣り合う赤色の着色層１３と一部
重なるような形状にパターニングしている。

【０１０５】なお、図１３（Ｂ）は、図１３（Ａ）中に
おける第１の遮光部及び第２の遮光部を鎖線（Ａ１−Ａ
１’）で切断した断面構造を示している。図１３（Ｂ）
に示すように、対向基板１０上の着色層１１、１２を覆
って着色層１３が積層されており、さらに、平坦化膜１
４で着色層１３を覆っている。

【０１０６】また、緑色の着色層１１と赤色の着色層１
３との積層膜（第１の遮光部１５）、青色の着色層１２
と赤色の着色層１３とを積層膜（第２の遮光部１６）、
緑色の着色層と青色の着色層との積層膜について、それ
ぞれの反射率を図２９に示した。

【０１０７】図２９に示すようにＲ＋Ｂ＋Ａｌ（第２の
遮光部１６に相当）は４００〜４５０ｎｍの波長域で約
３５％の反射率となり、十分に遮光マスクとして機能す
る。また、Ｒ＋Ｇ＋Ａｌ（第１の遮光部１５に相当）は
５７０ｎｍ付近で約５０％の反射率を有しているものの
十分に遮光マスクとして機能する。

【０１０８】また、ＴＦＴの活性層を形成する非単結晶
珪素膜は、５００ｎｍの波長域の光を吸収しやすい傾向
が見られる。この５００ｎｍの波長域において、上記第
１の遮光部１５及び第２の遮光部１６は、反射率を１０
％以下に抑えることができるため、光によるＴＦＴの劣
化を抑えることができる。

【０１０９】このように本実施例では２層の着色層から
なる積層膜（Ｒ＋ＢあるいはＲ＋Ｇ）で遮光マスクを形
成することを特徴としている。結果として、ブラックマ
トリクスを形成する工程を省略することができ、工程数
が低減した。

【０１１０】なお、画素開口部においては、図３０に示
した従来例（単層での反射率）と同様に、青色の着色層
は４５０ｎｍ付近で９０％を越える反射率を示してい
る。また、緑色の着色層は５３０ｎｍ付近で９０％を越
える反射率を示している。また、赤色の着色層は６００
〜８００ｎｍで９０％を越える反射率を示している。

【０１１１】ただし、図１３（Ｂ）に示した断面図は一
例であって、特に限定されず、例えば、最初に着色層
（Ｒ）を形成した後、着色層（Ｂ）と着色層（Ｇ）を積
層しても良いし、最初に着色層（Ｇ）を形成した後、着
色層（Ｒ）を形成し、次いで着色層（Ｂ）を積層しても
良いし、最初に着色層（Ｂ）を形成した後、着色層
（Ｒ）を形成し、次いで着色層（Ｇ）を積層しても良
い。

【０１１２】また、画素電極間における配線と画素電極
と着色層との位置関係を図１４に示す。図１４（Ａ）
は、画素電極５１と画素電極５２との間を遮光するよう
に、ソース配線５０上方で着色層（Ｂ）５８と着色層
（Ｒ）５９との端面が接しており、その接面がソース配
線上に存在している例を示した。なお、図１４（Ａ）中
において５３、５５は配向膜、５４は液晶、５６は対向
電極、５７は平坦化膜である。

【０１１３】なお、図１４（Ａ）に示した例に限定され
ることなく、着色層のパターニング時のずれを考慮して
図１４（Ｂ）や図１４（Ｃ）に示すような構造としても
よい。図１４（Ｂ）は、画素電極６１と画素電極６２と
の間を遮光するように、ソース配線６０上方で着色層
（Ｂ）６８の端部と一部が重なるように着色層（Ｒ）６
９を形成している例である。また、図１４（Ｃ）は、画
素電極７１と画素電極７２との間を遮光するように、ソ
ース配線７０上方で着色層（Ｂ）７８と着色層（Ｒ）７
９とが互いに接しないよう形成している例である。

【０１１４】[実施例５]本実施例では実施例１とは異な
るアクティブマトリクス基板の作製方法について図１５
〜１７を用いて説明する。実施例１では自己整合的にｎ
型を付与する不純物元素を添加して不純物領域を形成し
たが、本実施例ではマスク数を１枚増やしてｎチャネル
型ＴＦＴのソース領域またはドレイン領域を形成するこ
とを特徴としている。

【０１１５】なお、その他の構成については実施例１に
おいて既に述べているので、詳しい構成については実施
例１を参照し、ここでは説明を省略する。

【０１１６】まず、実施例１に従って図９（Ａ）と同じ
状態を得る。図９（Ａ）に対応する図面が図１５（Ａ）
であり、同一の符号を用いた。なお、図１５（Ａ）と図
１８（Ａ）は対応しており、同じ符号を用いている。図
１８（Ａ）に示すように、画素部８０３では、半導体層
１０５と同時に半導体層６００ａ、６００ｂを形成す
る。

【０１１７】次いで、フォトリソグラフィ法を用いてレ
ジストからなるマスク６０１〜６０７を形成し、電極及
び配線を形成するための第１のエッチング処理を行う。
なお、エッチング用ガスとしては、Ｃｌ₂、ＢＣｌ₃、Ｓ
ｉＣｌ₄、ＣＣｌ₄などを代表とする塩素系ガスまたはＣ
Ｆ₄、ＳＦ₆、ＮＦ₃などを代表とするフッ素系ガス、ま
たはＯ₂を適宜用いることができる。本実施例ではＩＣ
Ｐエッチング法を用い、エッチング用ガスにＣＦ₄とＣ
ｌ₂とを用い、１Paの圧力でコイル型の電極に５００Wの
ＲＦ（13.56MHz）電力を投入してプラズマを生成してエ
ッチングを行った。基板側（試料ステージ）にも２０W
のＲＦ（13.56MHz）電力を投入し、実質的に負の自己バ
イアス電圧を印加する。ＣＦ₄とＣｌ₂を混合したエッチ
ング条件ではＷ膜及びＴａＮ膜とも同程度にエッチング
される。なお、ゲート絶縁膜上に残渣を残すことなくエ
ッチングするためには、１０〜２０％程度の割合でエッ
チング時間を増加させると良い。

【０１１８】上記第１のエッチング処理により、基板側
に印加するバイアス電圧の効果により第１の導電層及び
第２の導電層の端部がテーパー形状となる。このテーパ
ー部の角度は１５〜４５°となる。こうしてＷ膜及びＴ
ａＮ膜をエッチングして、第１の形状の導電層６０８〜
６１３（第１の導電層６０８ａ〜６１３ａと第２の導電
層６０８ｂ〜６１３ｂ）を形成する。６１４はゲート絶
縁膜であり、第１の形状の導電層６０８〜６１３で覆わ
れない領域は２０〜５０nm程度エッチングされ薄くなっ
た領域が形成される。（図１５（Ｂ））

【０１１９】なお、図１５（Ｂ）と図１８（Ｂ）は対応
しており、同じ符号を用いている。図１８（Ｂ）に示す
ように、画素部８０３では、第１の形状の導電層６１１
と同時に、レジストからなるマスク９０２ａ〜ｄを用い
て第１の形状の導電層９０３〜９０６を形成する。

【０１２０】次いで、レジストからなるマスク６０１〜
６０７を除去せずに第２のエッチング処理を行う。エッ
チング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、１Paの圧
力でコイル型の電極に５００WのＲＦ（13.56MHz）電力
を投入してプラズマを生成してエッチングを行った。基
板側（試料ステージ）には２０WのＲＦ（13.56MHz）電
力を投入し、第１のエッチング処理に比べ低い自己バイ
アス電圧を印加する。このエッチング条件によりＷ膜を
エッチングする。

【０１２１】上記第２のエッチング処理によりＷ膜を異
方性エッチングし、かつ、第１の導電層であるＴａＮ膜
がＷ膜より遅いエッチング速度でわずかにエッチングさ
れ、第２の形状の導電層６１５〜６２０（第１の導電層
６１５ａ〜６２０ａと第２の導電層６１５ｂ〜６２０
ｂ）を形成する。６２１はゲート絶縁膜であり、第２の
形状の導電層６１５〜６２０で覆われない領域は、エッ
チングされて薄くなった。

【０１２２】次いで、第１のドーピング処理を行う。ド
ーピング処理はイオンドープ法、若しくはイオン注入法
で行えば良い。この場合、高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。ｎ型を付与
する不純物元素として１５族に属する元素、典型的には
リン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリ
ン（Ｐ）を用いた。例えば、加速電圧を７０〜１２０ｋ
ｅＶとし、不純物領域（Ａ）６２２〜６２６を形成す
る。（図１５（Ｃ））ドーピングは、第２の形状の導電
層６１５〜６１９を不純物元素に対するマスクとして用
い、第２の導電層６１５ａ〜６１９ａのテーパ―部下方
における半導体層にも不純物元素が添加されるようにド
ーピングする。こうして、自己整合的に形成された不純
物領域（Ａ）６２２〜６２６のうち、導電層６１５〜６
１９と重なる不純物領域が６２２ｂ、６２３ｂ、６２４
ｂ、６２５ｂ、６２６ｂであり、導電層６１５〜６１９
と重ならない不純物領域が６２２ａ、６２３ａ、６２４
ａ、６２５ａ、６２６ａである。

【０１２３】なお、図１５（Ｃ）と図１８（Ｃ）は対応
しており、同じ符号を用いている。図１８（Ｃ）に示す
ように、画素部８０３では、第２の形状の導電層６１８
と同時に、第２の形状の導電層９０７〜９１０を形成す
る。また、図１８（Ｃ）に示すように、画素部８０３で
は、不純物領域（Ａ）９１１が形成される。

【０１２４】次いで、レジストからなるマスクを除去し
た後、導電層６１５〜６１９をマスクとして用い、ゲー
ト絶縁膜６２１を選択的に除去して絶縁層６２７ａ、６
２７ｂ、６２７ｃを形成する。また、絶縁層６２７ａ、
６２７ｂ、６２７ｃを形成すると同時に第２の形状の導
電層６１５〜６１９の形成に使用したレジストマスクを
除去してもよい。（図１５（Ｄ））

【０１２５】なお、図１５（Ｄ）と図１８（Ｄ）は対応
しており、同じ符号を用いている。

【０１２６】次いで、フォトリソグラフィ法を用いてレ
ジストからなるマスク６２８、６２９を形成した後、第
２のドーピング処理を行う。この場合、第１のドーピン
グ処理よりもドーズ量を上げて低い加速電圧の条件とし
てｎ型を付与する不純物元素を半導体層にドーピングす
る。不純物領域（Ｂ）６３０〜６３４には１×１０²⁰〜
１×１０²¹atoms/cm³の濃度範囲でｎ型を付与する不純
物元素を添加する。（図１６（Ａ））

【０１２７】なお、図１６（Ａ）と図１９（Ａ）は対応
しており、同じ符号を用いている。

【０１２８】こうして、ｎチャネル型ＴＦＴのソース領
域またはドレイン領域となる不純物領域（Ｂ）６３０、
６３２、６３３を形成することができた。また、画素部
において、導電層６１８と重なる不純物領域（Ａ）６２
５ｂと不純物領域６３３との間には、導電層６１８と重
ならない領域６３６が形成される。この領域６３６はｎ
チャネル型ＴＦＴのＬＤＤ領域として機能する。また、
不純物領域（Ｂ）６３１、６３４に添加された不純物元
素は、後のゲッタリング工程で主にチャネル形成領域と
なる半導体層中のニッケル濃度を低減させるために添加
する。

【０１２９】そして、実施例１と同様にレジストからな
るマスク６２８、６２９を除去した後、新たにレジスト
からなるマスク６３７〜６３９を形成して、第３のドー
ピング処理を行う。（図１６（Ｂ））

【０１３０】なお、図１６（Ｂ）と図１９（Ｂ）は対応
しており、同じ符号を用いている。

【０１３１】この第３のドーピング処理により、ｐチャ
ネル型ＴＦＴの活性層となる半導体層に前記一導電型と
は逆の導電型を付与する不純物元素が添加された不純物
領域（Ｃ）６４０〜６４４を形成する。第２の導電層６
１６、６１９を不純物元素に対するマスクとして用い、
ｐ型を付与する不純物元素を添加して自己整合的に不純
物領域（Ｃ）を形成する。本実施例では、不純物領域
（Ｃ）６４０〜６４４はジボラン（Ｂ₂Ｈ₆）を用いたイ
オンドープ法で形成する。また、実施例１と同様に、不
純物領域（Ｃ）６４０〜６４４にはそれぞれ異なる濃度
でリンが添加されているが、そのいずれの領域において
もｐ型を付与する不純物元素の濃度を２×１０²⁰〜２×
１０²¹atoms/cm³となるようにドーピング処理すること
により、ｐチャネル型ＴＦＴのソース領域およびドレイ
ン領域として機能するために何ら問題は生じない。

【０１３２】次いで、実施例１と同様にレジストからな
るマスク６３７〜６３９を除去し、全面を覆う第１の層
間絶縁膜６４５を形成する。この第１の層間絶縁膜６４
５としては、プラズマＣＶＤ法またはスパッタ法を用
い、厚さを１００〜２００ｎｍとしてシリコンを含む絶
縁膜で形成する。

【０１３３】次いで、図１６（Ｃ）に示すように、それ
ぞれの半導体層に添加された不純物元素を活性化処理す
る工程を行う。この活性化工程はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
窒素雰囲気中で４００〜７００℃、代表的には５００〜
５５０℃で行えばよい。なお、熱アニール法の他に、レ
ーザーアニール法、またはラピッドサーマルアニール法
（ＲＴＡ法）を適用することができる。

【０１３４】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む不純物領域（Ｂ）６３０〜６３４にゲッ
タリングされ、主にチャネル形成領域となる半導体層中
のニッケル濃度が低減される。このようにして作製した
チャネル形成領域を有するＴＦＴはオフ電流値が下が
り、結晶性が良いことから高い電界効果移動度が得ら
れ、良好な特性を達成することができる。

【０１３５】なお、図１６（Ｃ）と図１９（Ｃ）は対応
しており、同じ符号を用いている。

【０１３６】また、第１の層間絶縁膜６４５を形成する
前に活性化処理を行っても良い。ただし、第２の形状の
導電層６１５〜６１９に用いた配線材料が熱に弱い場合
には、本実施例のように配線等を保護するため層間絶縁
膜（シリコンを主成分とする絶縁膜、例えば窒化珪素
膜）を形成した後で活性化処理を行うことが好ましい。

【０１３７】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。半導体層と重なる第２の形状の
導電層６１５〜６１８がゲート電極として機能する。ま
た、６２０はソース配線、６１９は保持容量を形成する
ための第２の電極として機能する。

【０１３８】さらに、３％の水素を含む窒素雰囲気中
で、３００〜５５０℃で１〜１２時間の熱処理を行い、
半導体層を水素化する工程を行う。また、３〜１００％
の水素を含む雰囲気中で熱処理を行ってもよい。水素化
の他の手段として、プラズマ水素化（プラズマにより励
起された水素を用いる）を行っても良い。

【０１３９】また、窒化シリコン膜からなる層間絶縁膜
中に含まれる水素を利用して熱処理（３００〜５５０℃
で１〜１２時間の熱処理）を行い、半導体層を水素化す
る工程を行ってもよい。この場合、窒素雰囲気中で４１
０℃、１時間の熱処理を行えば層間絶縁膜に含まれる水
素により半導体層のダングリングボンドを終端すること
ができる。

【０１４０】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【０１４１】次いで、第１の層間絶縁膜６４５上に有機
樹脂材料から成る第２の層間絶縁膜６４６を形成する。
本実施例では有機樹脂材料を用いたが、特に限定され
ず、シリコンを含む絶縁膜（酸化窒化珪素膜、酸化珪素
膜、窒化珪素膜等）を単層または積層構造として用いて
もよい。次いで、ソース配線１３４に達するコンタクト
ホールと各不純物領域（Ｂ）及び（Ｃ）６３０、６３
２、６３３、６４０、６４３に達するコンタクトホール
を形成するためのパターニングを行う。

【０１４２】そして、駆動回路において、不純物領域
（Ｂ）または不純物領域（Ｃ）とそれぞれ電気的に接続
する配線６４７〜６５２を形成する。なお、これらの配
線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金
膜（ＡｌとＴｉとの合金膜）との積層膜をパターニング
して形成する。

【０１４３】また、画素部においては、画素電極６５
６、ゲート配線６５４、接続電極６５３を形成する。
（図１７）この接続電極６５３によりソース配線６２０
は、画素ＴＦＴと電気的な接続が形成される。また、ゲ
ート配線６５４は、第１の電極（第２の形状の導電層６
１８）と電気的な接続が形成される。また、画素電極６
５６は、画素ＴＦＴのドレイン領域と電気的な接続が形
成され、さらに保持容量を形成する一方の電極として機
能する半導体層６４３と電気的な接続が形成される。

【０１４４】以上の様にして、ｎチャネル型ＴＦＴ、ｐ
チャネル型ＴＦＴ、ｎチャネル型ＴＦＴを有する駆動回
路と、画素ＴＦＴ、保持容量とを有する画素部を同一基
板上に形成することができる。本明細書中ではこのよう
な基板を便宜上、アクティブマトリクス基板と呼ぶ。

【０１４５】駆動回路のｎチャネル型ＴＦＴの半導体層
はチャネル形成領域、ゲート電極を形成する第２の形状
の導電層６１５と重なる不純物領域（Ａ）６２２ｂ（Ｇ
ＯＬＤ領域）とソース領域またはドレイン領域として機
能する不純物領域（Ｂ）６３０を有している。また、ｐ
チャネル型ＴＦＴの半導体層はチャネル形成領域、ゲー
ト電極を形成する第２の形状の導電層６１６と重なる不
純物領域（Ｃ）６４２、ソース領域またはドレイン領域
として機能する不純物領域（Ｃ）６４０を有している。
また、ｎチャネル型ＴＦＴの半導体層はチャネル形成領
域、ゲート電極を形成する第２の形状の導電層６１７と
重なる不純物領域（Ａ）６２４ｂ（ＧＯＬＤ領域）、ソ
ース領域またはドレイン領域として機能する不純物領域
（Ｂ）６３２を有している。

【０１４６】画素部の画素ＴＦＴの半導体層はチャネル
形成領域、ゲート電極を形成する第２の形状の導電層６
１８と重なる不純物領域（Ａ）６２５ｂ（ＧＯＬＤ領
域）、ゲート電極の外側に形成される不純物領域６３６
（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する不純物領域（Ｂ）６３３を有している。また、
保持容量の一方の電極として機能する半導体層６４３、
６４４には不純物領域（Ｃ）と同じ濃度で、それぞれｐ
型を付与する不純物元素が添加されている。保持容量
は、絶縁層６２７ｃ（ゲート絶縁膜と同一膜）を誘電体
として、第２の電極６１９と、半導体層６４３、６４４
とで形成している。

【０１４７】また、本実施例で作製したアクティブマト
リクス基板を用いて実施例２の工程に従えば、図２０に
示す液晶表示装置が得られる。図２０に示すように、画
素部８０３に高さの異なる凸部９００、９０１が形成さ
れた。凸部９００、９０１は、マスク数を増やすことな
く形成することができる。図２０では、半導体層のパタ
ーニングの際、凸部９０１において半導体層を形成しな
いマスクを用いたため、凸部９０１の高さは凸部９００
よりも半導体層の膜厚分、低くなっている。

【０１４８】こうすることにより、作製工程数を増やす
ことなく、画素電極の表面に形成される凹凸の高低差を
大きくすることができ、さらに反射光を散乱させること
ができる。

【０１４９】なお、本実施例は実施例１乃至４のいずれ
とも組み合わせることが可能である。

【０１５０】[実施例６]本実施例では実施例１とは異な
るアクティブマトリクス基板の作製方法について図２
１、図２２を用いて説明する。実施例１とは、ゲート電
極の作製方法とドーピング順序等が異なっているが、活
性化処理以降の工程は同一である。

【０１５１】まず、実施例１に従って、第１のエッチン
グ処理を行った後、第１のドーピング処理を行って、図
９（Ｂ）の状態を得る。図２１（Ａ）は、図９（Ｂ）と
同一であり、同じ符号を用いている。

【０１５２】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行う。エッチングガスにＣ
Ｆ₄とＣｌ₂とＯ₂とを用い、Ｗ膜を選択的にエッチング
する。この時、第２のエッチング処理により第２の導電
層７０１ｂ〜７０６ｂを形成する。一方、第１の導電層
１１７ａ〜１２２ａは、ほとんどエッチングされず、第
１の導電層７０１ａ〜７０６ａを形成する。次いで、第
２のドーピング処理を行って図２１（Ｂ）の状態を得
る。ドーピングは第１の導電層７０１ａ〜７０６ａを不
純物元素に対するマスクとして用い、第２の導電層のテ
ーパー部下方の半導体層に不純物元素が添加されるよう
にドーピングする。こうして、第２の導電層と重なる不
純物領域７０７〜７１１を形成する。この不純物領域へ
添加されたリン（Ｐ）の濃度は、第２の導電層のテーパ
ー部の膜厚に従って緩やかな濃度勾配を有している。な
お、第２の導電層のテーパー部と重なる半導体層におい
て、第２の導電層のテーパー部の端部から内側に向かっ
て若干、不純物濃度が低くなっているものの、ほぼ同程
度の濃度である。また、第１の不純物領域１２３〜１２
７にも不純物元素が添加され、不純物領域７１２〜７１
６を形成する。

【０１５３】次いで、レジストからなるマスクを除去せ
ずに第３のエッチング処理を行う。この第３のエッチン
グ処理では第２の導電層のテーパー部を部分的にエッチ
ングして、半導体層と重なる領域を縮小するために行わ
れる。第３のエッチングは、エッチングガスにＣＨＦ₃
を用い、反応性イオンエッチング法（ＲＩＥ法）を用い
て行う。第３のエッチングにより、第２の導電層７１７
〜７２２が形成される。この時、同時に絶縁膜１１６も
エッチングされて、絶縁膜７２３が形成される。

【０１５４】上記第３のエッチングによって、第２の導
電層７１７〜７２２と重ならない不純物領域（ＬＤＤ領
域）７０７ａ〜７１１ａが形成される。なお、不純物領
域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂは、第２の導電
層７１７〜７２１と重なったままである。

【０１５５】このようにすることで、本実施例は、実施
例１と比較して、第２の導電層７１７〜７２１と重なる
不純物領域（ＧＯＬＤ領域）７０７ｂ〜７１１ｂにおけ
る不純物濃度と、第２の導電層７１７〜７２１と重なら
ない不純物領域（ＬＤＤ領域）７０７ａ〜７１１ａにお
ける不純物濃度との差を小さくすることができ、信頼性
を向上させることができる。

【０１５６】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク７２４〜７２６を
形成して第３のドーピング処理を行う。この第３のドー
ピング処理により、ｐチャネル型ＴＦＴの活性層となる
半導体層に前記一導電型とは逆の導電型を付与する不純
物元素が添加された不純物領域７２７〜７３２を形成す
る。第１の導電層７０１ｂ〜７０５ｂを不純物元素に対
するマスクとして用い、ｐ型を付与する不純物元素を添
加して自己整合的に不純物領域を形成する。本実施例で
は、不純物領域７２７〜７３２はジボラン（Ｂ₂Ｈ₆）を
用いたイオンドープ法で形成する。この第３のドーピン
グ処理の際には、ｎチャネル型ＴＦＴを形成する半導体
層はレジストからなるマスク７２４〜７２６で覆われて
いる。第１のドーピング処理及び第２のドーピング処理
によって、不純物領域７２７〜７３２にはそれぞれ異な
る濃度でリンが添加されているが、そのいずれの領域に
おいてもｐ型を付与する不純物元素の濃度を２×１０²⁰
〜２×１０²¹atoms/cm³となるようにドーピング処理す
ることにより、ｐチャネル型ＴＦＴのソース領域および
ドレイン領域として機能するために何ら問題は生じな
い。本実施例では、ｐチャネル型ＴＦＴの活性層となる
半導体層の一部が露呈しているため、実施例１とよりも
不純物元素（ボロン）を添加しやすい利点を有してい
る。

【０１５７】以上までの工程でそれぞれの半導体層に不
純物領域が形成される。

【０１５８】次いで、レジストからなるマスク７２４〜
７２６を除去して第１の層間絶縁膜７３３を形成する。
この第１の層間絶縁膜７３３としては、プラズマＣＶＤ
法またはスパッタ法を用い、厚さを１００〜２００ｎｍ
としてシリコンを含む絶縁膜で形成する。本実施例で
は、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化
シリコン膜を形成した。勿論、第１の層間絶縁膜７３３
は酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。

【０１５９】次いで、図２２（Ｂ）に示すように、それ
ぞれの半導体層に添加された不純物元素を活性化処理す
る工程を行う。この活性化工程はファーネスアニール炉
を用いる熱アニール法で行う。熱アニール法としては、
酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下
の窒素雰囲気中で４００〜７００℃、代表的には５００
〜５５０℃で行えばよく、本実施例では５５０℃、４時
間の熱処理で活性化処理を行った。なお、熱アニール法
の他に、レーザーアニール法、またはラピッドサーマル
アニール法（ＲＴＡ法）を適用することができる。

【０１６０】なお、本実施例では、上記活性化処理と同
時に、結晶化の際に触媒として使用したニッケルが高濃
度のリンを含む不純物領域７１２〜７１６、７２７、７
３０にゲッタリングされ、主にチャネル形成領域となる
半導体層中のニッケル濃度が低減される。このようにし
て作製したチャネル形成領域を有するＴＦＴはオフ電流
値が下がり、結晶性が良いことから高い電界効果移動度
が得られ、良好な特性を達成することができる。

【０１６１】また、第１の層間絶縁膜を形成する前に活
性化処理を行っても良い。ただし、用いた配線材料が熱
に弱い場合には、本実施例のように配線等を保護するた
め層間絶縁膜（シリコンを主成分とする絶縁膜、例えば
窒化珪素膜）を形成した後で活性化処理を行うことが好
ましい。

【０１６２】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜５５０℃で１〜１２時間の熱処理を行
い、半導体層を水素化する工程を行う。本実施例では水
素を約３％の含む窒素雰囲気中で４１０℃、１時間の熱
処理を行った。この工程は層間絶縁膜に含まれる水素に
より半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行っても良い。

【０１６３】また、活性化処理としてレーザーアニール
法を用いる場合には、上記水素化を行った後、エキシマ
レーザーやＹＡＧレーザー等のレーザー光を照射するこ
とが望ましい。

【０１６４】以降の工程は実施例１とほぼ同一であり、
実施例１に従って、第２の層間絶縁膜、各半導体層に接
続される配線等を形成し、図２２（Ｃ）の状態を得るこ
とができる。

【０１６５】また、本実施例で作製したアクティブマト
リクス基板を用いて実施例２の工程に従えば、液晶表示
装置が得られる。

【０１６６】なお、図２１、図２２では駆動回路と画素
部のＴＦＴ及び保持容量の形成についての作製工程であ
るが、マスクを適宜変更すれば、実施例１に示したよう
に画素部に凸部を形成し、画素電極の表面に凸凹を形成
することができる。

【０１６７】なお、本実施例は実施例１乃至４のいずれ
とも組み合わせることが可能である。

【０１６８】[実施例７]実施例１、実施例５、実施例６
ではトップゲート型のＴＦＴ作製と同時に形成される凸
部を用いた画素電極の作製例を示したが、本実施例では
図２３、図２４を用いて、逆スタガ型のＴＦＴ作製と同
時に形成される凸部を用いた画素電極の作製例について
示す。

【０１６９】まず、第１のマスク（フォトマスク１枚
目）でゲート配線１０００を形成する。この時、表示領
域となる領域にゲート配線と同じ材料で金属層１００１
を形成する。

【０１７０】次いで、ゲート配線１０００及び金属層１
００１を覆って、絶縁膜（ゲート絶縁膜）１００２、第
１の非晶質半導体膜、ｎ型を付与する不純物元素を含む
第２の非晶質半導体膜、及び第１の導電膜を順次、積層
形成する。なお、非晶質半導体膜に代えて微結晶半導体
膜を用いてもよいし、ｎ型を付与する不純物元素を含む
非晶質半導体膜に代えてｎ型を付与する不純物元素を含
む微結晶半導体膜を用いてもよい。さらに、これらの膜
はスパッタ法やプラズマＣＶＤ法を用いて複数のチャン
バー内または同一チャンバー内で連続的に大気に曝すこ
となく形成することができる。大気に曝さないようにす
ることで不純物の混入を防止できる。

【０１７１】次いで、第２のマスク（フォトマスク２枚
目）で上記第１の導電膜をパターニングして第１の導電
膜からなる配線（後にソース配線及び電極（ドレイン電
極）となる）を形成し、上記第２の非晶質半導体膜をパ
ターニングしてｎ型を付与する不純物元素を含む第２の
非晶質半導体膜を形成し、上記第１の非晶質半導体膜を
パターニングして第１の非晶質半導体膜を形成する。ま
た、金属層１００１上にも同様にして、第１の非晶質半
導体膜とｎ型を付与する不純物元素を含む第２の非晶質
半導体膜と上記第１の導電膜とを残すようにパターニン
グする。このパターニングでは、後に形成される第２の
導電膜のカバレッジを良好なものとするため、図２３に
示すように端部が階段状になるようなエッチングとし
た。

【０１７２】また、金属層１００１及びその上に形成さ
れる積層物（凸部）の形状は特に限定されず、径方向の
断面が多角形であってもよいし、左右対称でない形状で
あってもよい。例えば、図６（Ａ）〜（Ｇ）で示された
形状のうち、いずれのものでもよい。また、金属層１０
０１及びその上に形成される積層物（凸部）を規則的に
配置しても不規則に配置してもよい。また、金属層１０
０１及びその上に形成される積層物（凸部）の高さは
０．３〜３μｍ、好ましくは０．５〜１．５μｍであ
る。

【０１７３】次いで、端子部において、シャドーマスク
を用いてレジストマスクを形成し、端子部のパッド部分
を覆っている絶縁膜１００２を選択的に除去した後、レ
ジストマスクを除去する。また、シャドーマスクに代え
てスクリーン印刷法によりレジストマスクを形成してエ
ッチングマスクとしてもよい。

【０１７４】その後、全面に第２の導電膜を成膜する。
なお、第２の導電膜としては、反射性を有する導電膜、
例えばＡｌまたはＡｇからなる材料膜を用いる。

【０１７５】次いで、第３のマスク（フォトマスク３枚
目）で上記第２の導電膜をパターニングして第２の導電
膜からなる画素電極１００４を形成し、上記配線をパタ
ーニングしてソース配線１００３及び電極（ドレイン電
極）１００９を形成し、ｎ型を付与する不純物元素を含
む第２の非晶質半導体膜をパターニングしてｎ型を付与
する不純物元素を含む第２の非晶質半導体膜からなるソ
ース領域１００８及びドレイン領域１００９を形成し、
上記第１の非晶質半導体膜を一部除去して第１の非晶質
半導体膜１００６を形成する。

【０１７６】次いで、配向膜１００５を形成し、ラビン
グ処理を行った。

【０１７７】このような構成とすることで、画素ＴＦＴ
部を作製する際、フォトリソグラフィー技術で使用する
フォトマスクの数を３枚とすることができる。

【０１７８】加えて、このような構成とすることで、金
属層１００１上に形成された絶縁膜、第１の非晶質半導
体膜、ｎ型を付与する不純物元素を含む第２の非晶質半
導体膜、及び第１の導電膜からなる積層物（凸部）によ
り凸凹を有し、この凸凹を覆って画素電極１００４が形
成されるので、作製工程数を増やすことなく、画素電極
１００４の表面に凹凸を持たせて光散乱性を図ることが
できる。

【０１７９】次いで、実施例２に示した対向基板を用意
する。図２３において、１０１０は対向基板であり、実
施例２に従い、対向基板１０１０上に着色層１０１１、
１０１２、平坦化膜１０１３を形成する。赤色の着色層
１０１１と青色の着色層１０１２とを一部重ねて、第２
遮光部を形成する。なお、図２３では図示しないが、赤
色の着色層と緑色の着色層とを一部重ねて、第１遮光部
を形成する。

【０１８０】次いで、対向電極１０１４を画素部に形成
し、対向基板の全面に配向膜１０１５を形成し、ラビン
グ処理を施した。

【０１８１】また、画素部と駆動回路が形成されたアク
ティブマトリクス基板と対向基板とをシール剤で貼り合
わせる。シール剤にはフィラーが混入されていて、この
フィラーと柱状スペーサによって均一な間隔を持って２
枚の基板が貼り合わせられる。その後、両基板の間に液
晶材料１０１６を注入し、封止剤（図示せず）によって
完全に封止する。液晶材料１０１６には公知の液晶材料
を用いれば良い。このようにして図２３に示すアクティ
ブマトリクス型液晶表示装置が完成する。

【０１８２】図２４はアクティブマトリクス基板の画素
部と端子部の配置を説明する図である。基板１１１０上
には画素部１１１１が設けられ、画素部にはゲート配線
１１０８とソース配線１１０７が交差して形成され、こ
れに接続するｎチャネル型ＴＦＴ１１０１が各画素に対
応して設けられている。ｎチャネル型ＴＦＴ１１０１の
ドレイン側には画素電極１００４及び保持容量１１０２
が接続し、保持容量１１０２のもう一方の端子は容量配
線１１０９に接続している。ｎチャネル型ＴＦＴ１１０
１と保持容量１１０２の構造は図２３で示すｎチャネル
型ＴＦＴまたは保持容量と同じものとする。

【０１８３】基板の一方の端部には、走査信号を入力す
る入力端子部１１０５が形成され、接続配線１１０６に
よってゲート配線１１０８に接続している。また、他の
端部には画像信号を入力する入力端子部１１０３が形成
され、接続配線２０４によってソース配線１１０７に接
続している。ゲート配線１１０８、ソース配線１１０
７、容量配線１１０９は画素密度に応じて複数本設けら
れるものである。また、画像信号を入力する入力端子部
１１１２と接続配線１１１３を設け、入力端子部１１０
３と交互にソース配線と接続させても良い。入力端子部
１１０３、１１０５、１１１２はそれぞれ任意な数で設
ければ良いものとし、実施者が適宣決定すれば良い。

【０１８４】なお、本実施例は実施例２または実施例４
と組み合わせることができる。

【０１８５】[実施例８]本実施例では、作製工程数を増
やすことなく、表面に凸凹を有する画素電極を形成する
例を示す。なお、簡略化のため、実施例７と異なる点に
ついてのみ以下に説明する。なお、図２３に対応する部
分には同じ符号を用いた。

【０１８６】本実施例は、図２５に示すように、高さの
異なる凸部１２０１、１２０２を形成した例である。

【０１８７】凸部１２０１、１２０２は、マスク数を増
やすことなく実施例７のマスクを変更することにより形
成することができる。本実施例では、図２５に示すよう
に、ゲート電極のパターニングの際、凸部１２０２にお
いて金属層を形成しないマスクを用いたため、凸部１２
０２の高さは凸部１２０１よりも金属層の膜厚分、低く
なっている。本実施例では実施例７で使用した金属層の
パターニングで使用するマスクを変更し、高さの異なる
２種類の凸部１２０１、１２０２を表示領域となる箇所
にランダムに形成した。

【０１８８】こうすることにより、作製工程数を増やす
ことなく、画素電極１２００の表面に形成される凹凸の
高低差を大きくすることができ、さらに反射光を散乱さ
せることができる。

【０１８９】なお、本実施例は、実施例２または実施例
４と組み合わせることができる。

【０１９０】[実施例９]本実施例では、作製工程数を増
やすことなく、表面に凸凹を有する画素電極を形成する
例を示す。なお、簡略化のため、実施例７と異なる点に
ついてのみ以下に説明する。

【０１９１】本実施例は、図２６に示すように、金属層
１３０１ａ、１３０１ｂを形成し、絶縁膜１３０２を形
成した後、絶縁膜１３０２上に金属層１３０１ａ、１３
０１ｂとは異なるピッチで第１の非晶質半導体膜、ｎ型
を付与する不純物元素を含む第２の非晶質半導体膜、及
び第１の導電膜からなる積層物１３０３を形成した例で
ある。

【０１９２】金属層１３０１ａ、１３０１ｂは、マスク
数を増やすことなく実施例７のマスクを変更することに
より形成することができる。実施例７のゲート電極１３
００形成時の第１のマスクを変更して金属層１３０１
ａ、１３０１ｂを形成する。さらに実施例７の第２のマ
スクを変更して、積層物１３０３を形成する。

【０１９３】こうすることにより、作製工程数を増やす
ことなく、画素電極１３０４の表面に形成される凹凸の
大きさを異ならせるとともに、配置をランダムにするこ
とができ、さらに反射光を散乱させることができる。

【０１９４】なお、本実施例は、実施例２、実施例４、
実施例７、または実施例８と組み合わせることができ
る。

【０１９５】[実施例１０]上記各実施例１乃至９のいず
れか一を実施して形成されたＴＦＴ及びアクティブマト
リクス基板は様々な電気光学装置（アクティブマトリク
ス型液晶ディスプレイ、アクティブマトリクス型ＥＣデ
ィスプレイ）に用いることができる。即ち、それら電気
光学装置を表示部に組み込んだ電子機器全てに本発明を
実施できる。

【０１９６】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図２７及び図２８に示す。

【０１９７】図２７（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を表示部２
００３に適用することができる。

【０１９８】図２７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２に適用することが
できる。

【０１９９】図２７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５に適用
できる。

【０２００】図２７（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。本発明は表示部２３０２に適用することが
できる。

【０２０１】図２７（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２に適用
することができる。

【０２０２】図２７（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２に適用することができる。

【０２０３】図２８（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本発明を表示部２９０４に適用することがで
きる。

【０２０４】図２８（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３に適用す
ることができる。

【０２０５】図２８（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。また、このようなサイズ
の表示部を形成するためには、基板の一辺が１ｍのもの
を用い、多面取りを行って量産することが好ましい。

【０２０６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜９のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。

【０２０７】

【発明の効果】本発明により、工程数を増加することな
く表面に凸凹を有する画素電極を形成することができ
る。

【図面の簡単な説明】

【図１】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す
図。

【図２】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す
図。

【図３】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す
図。

【図４】 アクティブマトリクス型液晶表示装置の断
面構造を示す図。

【図５】 画素上面図を示す図。

【図６】 凸部の上面形状を示す図。

【図７】 ＡＭ−ＬＣＤの外観を示す図。

【図８】 ＡＭ−ＬＣＤの端子部を示す図。

【図９】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１０】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１１】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１２】 着色層の配置の上面図を示す図。

【図１３】 着色層の配置の上面図及び断面図を示す
図。

【図１４】 着色層の配置の断面図を示す図。

【図１５】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１６】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１７】 ＡＭ−ＬＣＤの作製工程を示す図。

【図１８】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す
図。

【図１９】 ＡＭ−ＬＣＤ（画素部）の作製工程を示す
図。

【図２０】 アクティブマトリクス型液晶表示装置の断
面構造を示す図。

【図２１】 ＡＭ−ＬＣＤの作製工程を示す図。

【図２２】 ＡＭ−ＬＣＤの作製工程を示す図。

【図２３】 アクティブマトリクス型液晶表示装置の断
面構造図を示す図。

【図２４】 アクティブマトリクス基板の画素部と端子
部の配置を説明する図。

【図２５】 アクティブマトリクス型液晶表示装置の断
面構造図を示す図。

【図２６】 アクティブマトリクス型液晶表示装置の断
面構造図を示す図。

【図２７】 電子機器の一例を示す図。

【図２８】 電子機器の一例を示す図。

【図２９】 積層した着色層の反射率を示す図。

【図３０】 着色層の単層での反射率を示す図。

フロントページの続き Ｆターム(参考） 2H091 FA02Y FA16Y FA34Y FC25 GA02 GA07 GA13 LA12 LA18 LA19 2H092 JA25 JB05 JB07 KA05 KA18 KB25 MA05 MA27 MA30 NA01 NA27 5F033 GG04 HH08 HH10 HH14 HH18 JJ01 JJ08 JJ10 JJ14 JJ18 KK04 KK05 KK08 KK09 KK11 KK12 KK18 KK19 KK20 KK21 KK23 KK32 LL04 MM05 MM13 MM19 MM26 NN06 NN07 PP06 PP15 QQ00 QQ03 QQ08 QQ09 QQ10 QQ12 QQ16 QQ34 QQ37 QQ58 QQ65 QQ71 QQ73 QQ82 QQ83 QQ98 RR04 RR06 RR08 RR21 SS15 TT02 TT04 VV15 XX32 XX33 XX34 5F110 AA30 BB02 BB04 CC02 CC07 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE09 EE14 EE23 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG14 GG15 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HK08 HK15 HK16 HK21 HK33 HK35 HL04 HL06 HL11 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN44 NN72 NN73 PP03 PP10 PP29 PP34 PP35 QQ09 QQ23 QQ24 QQ25 QQ28

Claims (24)

【特許請求の範囲】
1. 【請求項１】絶縁表面上に半導体層と、前記半導体層上
   の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴ
   と、 前記絶縁表面上に複数の凸部と、 前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有
   する層間絶縁膜と、 前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、
   且つ、凸凹の表面を有する画素電極と、を有することを
   特徴とする半導体装置。
2. 【請求項２】絶縁表面上に半導体層と、前記半導体層上
   の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦＴ
   と、 前記絶縁表面上に複数の凸部と、 前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記
   ＴＦＴと電気的に接続された画素電極と、を有すること
   を特徴とする半導体装置。
3. 【請求項３】請求項１または請求項２において、前記凸
   部は、前記ＴＦＴの半導体層と同じ材料で形成された材
   料層と、前記ＴＦＴの絶縁膜と同じ材料で形成された材
   料層と、前記ＴＦＴのゲート電極と同じ材料で形成され
   た材料層との積層物であることを特徴とする半導体装
   置。
4. 【請求項４】請求項１または請求項２において、前記凸
   部は、前記ＴＦＴの絶縁膜と同じ材料で形成された材料
   層と、前記ＴＦＴのゲート電極と同じ材料で形成された
   材料層との積層物であることを特徴とする半導体装置。
5. 【請求項５】請求項１または請求項２において、前記凸
   部は、前記ＴＦＴのゲート電極と同じ材料で形成された
   材料層であることを特徴とする半導体装置。
6. 【請求項６】請求項１乃至５のいずれか一において、前
   記複数の凸部のうち、少なくとも高さが異なる凸部を有
   することを特徴とする半導体装置。
7. 【請求項７】請求項１乃至６のいずれか一において、前
   記複数の凸部のうち、少なくとも構造が異なる凸部を有
   することを特徴とする半導体装置。
8. 【請求項８】請求項１乃至７のいずれか一において、前
   記半導体装置は、前記画素電極がＡｌまたはＡｇを主成
   分とする膜、またはそれらの積層膜からなる反射型の液
   晶表示装置であることを特徴とする半導体装置。
9. 【請求項９】請求項１乃至８のいずれか一において、 第１の着色層と第２の着色層の積層からなる第１の遮光
   部と、 前記第１の着色層と第３の着色層の積層からなる第２の
   遮光部とを有し、 前記第１の遮光部及び前記第２の遮光部は、任意の画素
   電極と、該画素電極と隣り合う画素電極との間に重なっ
   て形成されていることを特徴とする半導体装置。
10. 【請求項１０】請求項９において、前記第１の遮光部の
    反射光量と前記第２の遮光部の反射光量は、それぞれ異
    なることを特徴とする半導体装置。
11. 【請求項１１】請求項９または請求項１０において、前
    記第１の着色層は赤色であることを特徴とする半導体装
    置。
12. 【請求項１２】請求項９乃至１１のいずれか一におい
    て、前記第２の着色層は青色であることを特徴とする半
    導体装置。
13. 【請求項１３】請求項９乃至１２のいずれか一におい
    て、前記第３の着色層は緑色であることを特徴とする半
    導体装置。
14. 【請求項１４】請求項９乃至１３のいずれか一におい
    て、前記第１の遮光部および前記第２の遮光部は、対向
    基板に設けられていることを特徴とする半導体装置。
15. 【請求項１５】請求項１乃至１４のいずれか一におい
    て、前記半導体装置は、パーソナルコンピュータ、ビデ
    オカメラ、携帯型情報端末、デジタルカメラ、デジタル
    ビデオディスクプレーヤー、または電子遊技機器であ
    る。
16. 【請求項１６】絶縁表面上に半導体層と、前記半導体層
    上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦ
    Ｔと、 前記絶縁膜上に複数の凸部と、 前記ＴＦＴ及び前記凸部を覆い、且つ、凸凹の表面を有
    する層間絶縁膜と、 前記層間絶縁膜上に、前記ＴＦＴと電気的に接続され、
    且つ、凸凹の表面を有する画素電極と、を有することを
    特徴とする半導体装置。
17. 【請求項１７】絶縁表面上に半導体層と、前記半導体層
    上の絶縁膜と、前記絶縁膜上のゲート電極とを含むＴＦ
    Ｔと、 前記絶縁膜上に複数の凸部と、 前記凸部と接し、且つ、凸凹の表面を有し、且つ、前記
    ＴＦＴと電気的に接続された画素電極と、を有すること
    を特徴とする半導体装置。
18. 【請求項１８】請求項１６または請求項１７において、
    前記凸部は、前記ＴＦＴのゲート電極と同じ材料で形成
    された材料層であることを特徴とする半導体装置。
19. 【請求項１９】絶縁表面上に半導体層を形成する工程
    と、 前記半導体層上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に前記半導体層と重なる導電層を形
    成して、前記半導体層と前記第１の絶縁膜と前記導電層
    との積層構造からなる凸部を形成する工程と、 前記凸部を覆う第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に画素電極を形成する工程とを有
    し、 前記画素電極は前記凸部と重なり、表面に凸凹を有して
    いることを特徴とする半導体装置の作製方法。
20. 【請求項２０】絶縁表面上に第１の絶縁膜を形成する工
    程と、 前記第１の絶縁膜上に導電層を形成して、前記第１の絶
    縁膜と前記導電層との積層構造からなる凸部を形成する
    工程と、 前記凸部を覆う第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に画素電極を形成する工程とを有
    し、 前記画素電極は前記凸部と重なり、表面に凸凹を有して
    いることを特徴とする半導体装置の作製方法。
21. 【請求項２１】絶縁表面上に導電層を形成して、前記導
    電層からなる凸部を形成する工程と、 前記凸部を覆う絶縁膜を形成する工程と、 前記絶縁膜上に画素電極を形成する工程とを有し、 前記画素電極は前記凸部と重なり、表面に凸凹を有して
    いることを特徴とする半導体装置の作製方法。
22. 【請求項２２】請求項１９乃至２１のいずれか一におい
    て、前記半導体装置は、前記画素電極がＡｌまたはＡｇ
    を主成分とする膜、またはそれらの積層膜からなる反射
    型の液晶表示装置であることを特徴とする半導体装置の
    作製方法。
23. 【請求項２３】請求項１９乃至２２のいずれか一におい
    て、前記凸部と同じ工程でＴＦＴを形成することを特徴
    とする半導体装置の作製方法。
24. 【請求項２４】請求項１９乃至２３のいずれか一におい
    て、前記画素電極は、凸部と同じ工程で形成されたＴＦ
    Ｔと接続していることを特徴とする半導体装置の作製方
    法。