JP2001511935A - シフトレジスタの一部を成す回路装置 - Google Patents

Abstract

(57)【要約】 本発明は、それぞれ互いに９０°ずつ位相のずらされた４つのクロック信号（１０１〜１０４）が制御に用いられる形式の、チェーン状またはマトリックス状に配置されたスイッチング素子を制御するシフトレジスタの一部を成す回路装置（４０１）に関する。この場合、少なくとも１つのトランジスタ（２０４）がシフトクロック信号（１０１〜１０４）とは無関係な信号（１１１，１１２）を、シフトすべき情報（１３１）に依存してスイッチング素子制御用の出力側（１４１）へ通すように構成されている。

Description

【発明の詳細な説明】 シフトレジスタの一部を成す回路装置 本発明は、請求項１記載の上位概念に記載のチェーン状およびマトリックス状 に配置されたスイッチング素子を制御するためのシフトレジスタの一部を成す回 路装置に関する。 従来の技術 この場合、チェーン状およびマトリックス状に配置された素子の制御とはたと えば、液晶ディスプレイの行ラインまたは列ラインのアドレッシングなどのこと である。液晶ディスプレイは複数の画素のマトリックス状の配置から成り、その 際、各画素には１つのスイッチング素子が割り当てられている。それらのスイッ チング素子は薄膜トランジスタであることが多い。画像情報は各列に印加され、 行ごとにスイッチング素子を介して画素メモリ（画素）に書き込まれる。行を選 択するために一般にシフトレジスタが用いられ、これは画素と同じ技術で製造さ れているとよい。 ドイツ連邦共和国特許出願DE 43 07 177には、チェーン状またはマトリックス 状に配置されたスイッチング素子を制御するためのシフトレジスタの一部を成す 回路装置が開示されている。この回路は殊に、液晶ディスプレイのためのアクテ ィブマトリックスの行に 設けられたスイッチング素子を制御するために用いられる。この場合、回路は最 大限、スイッチとしてはたらく７つのトランジスタと２つのコンデンサしか有す るべきでなく、その際、トランジスタの一部はブートストラップコンデンサとし てはたらくコンデンサとともに出力段を成し、さらに少なくとも１つの別のトラ ンジスタはブートストラップコンデンサのための充放電段を成すようにする。し かも回路は、そこに妨害電流が発生しないよう、それぞれ互いに９０°ずつ位相 のずらされた４つのクロック信号により制御される。行ラインへ供給される出力 信号はこのような回路の場合、シフトクロック信号の波形にダイレクトに依存す る。このようにすれば回路はたしかに僅かなトランジスタだけで間に合うけれど も、出力信号波形は実質的に固定されている。 発明の利点 したがって本発明の課題は、シフトレジスタの一部を成す回路装置において、 チェーン状またはマトリックス状に配置されたスイッチング素子をいっそう効率 的あるいは可変に制御することができ、それにもかかわらず比較的僅かな個数の トランジスタしか必要としないように構成することである。 この課題は請求項１の特徴部分に記載の構成により解決される。 従属請求項には本発明による回路装置の有利な実施 形態が示されている。 本発明は、チェーン状またはマトリックス状に配置されたスイッチング素子を 制御するためのシフトレジスタの一部を成す回路装置を前提としている。その際 、この回路装置を制御するために、それぞれ互いに９０°ずつ位相のずらされた ４つのクロック信号が用いられる。これによれば、マトリックスの行または列を アドレス指定する際にシフト情報として任意のパルスシーケンスは不要であるこ とが考慮される。むしろこの場合、シフトレジスタのすべての段を通って入力パ ルスがシフトされるだけで十分であり、その後、次の入力パルスが最初の段の入 力側に再び加わる。ここで本発明の本質は、シフトレジスタの一部を成す回路装 置において、少なくとも１つのトランジスタがシフトクロック信号とは無関係な 信号を、シフトすべき情報に依存してスイッチング素子制御用の出力側へ通すこ とにある。この構成により得られる利点とは、通される信号波形を出力側の要求 に合わせて整合させることができることである。このことによりたとえば、液晶 ディスプレイ用のアクティブマトリックスにおける行を制御する際、選択電圧の 経過特性を各行に配置された薄膜トランジスタの特性に個別に整合させることが でき、このことでそこに該当する画素の所期の充電特性を実現できるようになる 。 種々のシフトクロック信号により制御されるトラン ジスタが導通状態となり、それにより場合によっては妨害電流の流れる可能性を なくす目的で、互いに９０°ずつ位相のずらされたクロック信号が実質的に重な り合わないように構成される。 不所望な出力信号が生じないようにする目的で、２つの選択信号（１１１，１ １２）が用いられ、これらの信号はシフトレジスタの互いに並置された回路装置 に交互に供給され、互いに１８０°ずつ位相のずらされた重なり合っていない信 号波形を有するように構成される。 さらに、この回路装置が多くても８つの有効なトランジスタをもつようにし、 それらがスイッチとしてはたらくように構成すると有利である。このようにすれ ば、回路は増幅領域においてトランジスタの特性とは無関係となる。それという のも、スイッチオン状態におけるトランジスタの動作点は常に始動領域にあるか らである。しかも、最大でも８個というようにトランジスタの個数が僅かである ことから、このような回路の製造にあたり歩留まりがよくなり、これに加えて所 要スペースもかなり小さくなる。 本発明による回路装置の格別好適な形態によれば回路は実質的に、直列に接続 されクロック制御される２つのインバータと、それらの間に接続された出力段か ら成る。その際に有利であるのは、インバータ段が直列に接続されたそれぞれ３ つのトランジスタを有する ことである。このような配置構成により得られる利点とは、供給ラインにおいて 比較的問題のない交差個所を無視できるならば、３つの交差個所しか伴わずに回 路を実現できることである。有利には出力段は、少なくとも２つのトランジスタ と少なくとも１つのブートストラップコンデンサにより形成される。第１のトラ ンジスタとブートストラップコンデンサによって、選択信号が可能なかぎり低抵 抗で出力側へ通されるようになる。また、有利にはやはり制御電極におけるコン デンサを利用できる出力段の第２のトランジスタによって、シフトすべき情報を 出力側から完全に分離することができる。たとえ出力側が短絡されるようなとき にでも、シフトレジスタ内のシフトすべき情報はこれによっても妨害を受けない 。したがってこのように構成することで全体として、回路装置の耐障害性能が改 善される。 さらに、アクティブ液晶ディスプレイの制御マトリックスに対する製造技術の 互換性を維持する目的で、この回路は薄膜技術で製造される。その際にこの回路 装置を、アモルファスシリコン技術、ポリシリコン技術あるいポリカドミウムセ レン化物で構築するのに殊に適している。この場合、トランジスタがｎＭＯＳエ ンハンスメント形の電界効果トランジスタであると有利である。このようなトラ ンジスタは上述の技術で格別簡単に実現することができ、大面積の薄膜技術の適 用分野において歩留まりのよい簡単な製造プロセスが得られるようになる。 液晶ディスプレイの行および／または列のラインを制御するために本発明によ る回路装置を利用することで、この回路の格別な利点が得られるようになる。 図面 図面には本発明の実施例が示されており、以下ではこの実施例について、その 他の利点や細部について説明しながら詳しく説明する。 図１は、行制御用のダイナミックなシフトレジスタのｎ番目の段とｎ＋１番目 の段のための本発明による回路装置を示す図である。 図２は、図１による回路装置に対する種々の信号の信号経過特性を時間に依存 して示す図である。 実施例 図１には、ダイナミックなシフトレジスタのｎ番目の段とｎ＋１番目の段とし て、本発明による回路装置の実施例が示されている。この場合、シフトレジスタ は４つのシフトクロック信号１０１〜１０４により制御される。図２の信号ダイ アグラムに示されているように、これらのシフトクロック信号１０１〜１０４は 互いに９０°の位相差を有しており、その際、個々のパルスは重なり合っていな い。さらに各段には、ゼロよりも大きい動作電圧が供給される。また、シフトレ ジスタ段４０１および４０２へは、２つの選択信号１ １１または１１２が交互に供給される。シフトレジスタ段４０１と４０２は、シ フトクロック信号１０１〜１０４および上述の選択信号１１１および１１２の供 給に関して異なっているにすぎない。 シフトレジスタ段４０１は、薄膜トランジスタ２０１〜２０８ならびにコンデ ンサ２２４と２２８から成る。基本的に各シフトレジスタ段４０１は、相前後し て接続されたクロック制御される２つのインバータと、それらの間に配置された 出力段に分けることができる。その際、各インバータはそれぞれ、直列接続され た３つのトランジスタ２０１〜２０３ないしは２０５〜２０７を有している。こ れらの間に接続されている出力段は、２つのトランジスタ２０８と２０４により 構成される。また、先に挙げた信号のほかに、各段はアース電位１２２におかれ ている。これは同時に、図２によるダイアグラム中の電圧表示に対する基準電位 を成している。さらにシフト情報として、信号１３１ないしは１３２が個々のシ フトレジスタ段へ取り込まれる。信号１３２は、段４０１からの出力信号である と同時に段４０２への入力信号でもある。信号１４１は、たとえばアクティブマ トリックス液晶ディスプレイの対応する行ライン（図示せず）への段４０１から の出力である。 薄膜トランジスタとしてｎＭＯＳエンハンスメント形の電界効果トランジスタ とすることができ、これは 制御電極とチャネルとの間に正の電圧が加わると導通状態となり、御電極とチャ ネルとの負の電圧が加わるかまたは電圧がなければ阻止される。 図２には、個々の信号の流れが時間に依存して示されている。信号１０１〜１ ０４はすでに述べたように重なり合っていないシフトクロックであり、これらに よってシフトレジスタの情報転送が制御される。選択信号１１１または１１２は 、制御すべき行ラインに対する出力パルス波形を表している。図２では、相互間 および時間的な順序でそれぞれ異なる信号状態を、タイムインターバル３０１〜 ３０８に関連づけている。たとえば各状態３０１〜３０８において、信号１０１ 〜１０４のうち正確に１つの信号がアース電位に対し正である一方、他の３つの 信号はアース電位をとっている。 状態３０１において、トランジスタ２０３は１０１の信号経過中の正のパルス により導通状態となり、これによってコンデンサ２２４が充填される。トランジ スタ２０４の制御電極とチャネルとの間の電圧により、このトランジスタ２０４ が導通する。このことはトランジスタ２０５についてもあてはまり、このトラン ジスタは導通したトランジスタ２０４によってスイッチオンされる。 クロック状態３０２において、トランジスタ２０２が導通する。信号１３１は この時点ではアース電位に なっているので、トランジスタ２０１は阻止されており、したがってコンデンサ ２２４はトランジスタ２０１と２０２から成る直列回路を介して放電することは できない。これと同じときトランジスタ２０７は導通状態となり、コンデンサ２ ２８が充電される。これによりトランジスタ２０８が導通する。したがってこの 場合、出力１４１はトランジスタ２０４を介してアース電位におかれるだけでな く、トランジスタ２０８を介してもアース電位におかれる。 状態３０３において、トランジスタ２０６が１０３の正の信号経過により導通 する。その結果、コンデンサ２２８はいまだ導通状態にあるトランジスタ２０５ とトランジスタ２０６を介して放電し、これによりトランジスタ２０８は再び阻 止される。これと同じ時点に選択信号１１２が正となり、これはいまだ導通状態 にあるトランジスタ２０４により行ライン用の出力側においても出力信号１４１ として生じることになる。ブートストラップ効果により、コンデンサ２２４を介 してトランジスタ２０４の制御電極は選択信号１１２の振幅値の分だけ正の状態 が強まり、このことで選択信号１１２がきわめて低抵抗で行ラインと結合される ことが保証される。 クロック状態３０４の間、情報電圧１３１が正となり、これによりトランジス タ２０１が導通状態になる。これ以外の変化は発生しない。この状態の最後に信 号１１２が再びアース電位におかれ、このことで依然として導通状態にあるトラ ンジスタ２０４を介して行ライン用の出力信号１４１がアース電位をとり、行ラ インが放電される。 クロック状態３０５においてクロック状態３０１と同じことが再び行われるが 、この場合に異なるのは、１３１が高電位のためトランジスタ２０１が導通して いることである。 ついで状態３０６においてトランジスタ２０２も導通し、その結果、コンデン サ２２４はトランジスタ２０１と２０２の両方を介して放電する。トランジスタ ２０４と２０５はこれにより阻止状態へ移行する。これに対しトランジスタ２０ ７は導通し、コンデンサ２２８は再び放電し、このことでトランジスタ２０８は 再び導通状態になる。 このようにして行ライン用の出力信号がアース電位におかれ、それにより行ラ イン上において場合によっては生じることになる充電作用を流してしまうことが できる。 状態３０７においてトランジスタ２０６が導通する。しかしこのときトランジ スタ２０５は阻止されているので、コンデンサ２２８は充電されたままである。 これと同時に選択電圧１１２が正になる。トランジスタ２０４は阻止されている ので、行ライン用の出力信号１４１も影響を受けないままである。しかもこの場 合、トランジスタ２０８は導通していて、これにより出力信号１４１はアース電 位をとっている。 クロック状態３０８においては、シフトレジスタ段４０１内部では前のクロッ ク状態から変化した点はない。 シフトレジスタ段４０２では、これまで述べてきたすべての過程がシフトレジ スタ段４０１よりも２つのクロック状態だけで遅れて実行される。つまりこの場 合、クロック状態３０３において、クロック状態３０１におけるシフトレジスタ 段４０１と同じことがあてはまる。 図１に示した時間軸３００上の期間３１０は、正の出力信号に基づき行が選択 されている期間に対応する。 既述の回路は、薄膜技術において一般的な非晶質または多結晶の半導体材料た とえばアモルファスシリコンまたは多結晶シリコンあるいは多結晶カドミウムセ レン化物などに殊に適している。

Claims (1)

1. 【特許請求の範囲】 １．それぞれ互いに９０°ずつ位相のずらされた４つのクロック信号（１０１〜 １０４）が制御に用いられる形式の、チェーン状またはマトリックス状に配置さ れたスイッチング素子を制御するシフトレジスタの一部を成す回路装置（４０１ ）において、 少なくとも１つのトランジスタ（２０４）がシフトクロック信号（１０１〜 １０４）とは無関係な信号（１１１，１１２）を、シフトすべき情報（１３１） に依存してスイッチング素子制御用の出力側（１４１）へ通すことを特徴とする 回路装置。 ２．それぞれ互いに９０°ずつ位相のずらされたクロック信号（１０１〜１０４ ）は実質的に重なり合っていない、請求項１記載の回路装置。 ３．互いに１８０°ずつ位相のずらされた重なり合っていない２つの選択信号（ １１１，１１２）が用いられる、請求項１または２記載の回路装置。 ４．スイッチとしてはたらく最大で８つのトランジスタが設けられている、請求 項１〜３のいずれか１項記載の回路装置。 ５．実質的に、相前後してクロック制御される２つのインバータおよびそれらの 間に接続された出力段から成る、請求項１〜４のいずれか１項記載の回路装置。 ６．前記インバータ段は、直列に接続されたそれぞれ３つのトランジスタ（２０ １〜２０３または２０５〜２０７）を有する、請求項４記載の回路装置。 ７．前記出力段は、少なくとも２つのトランジスタ（２０４，２０８）とブート ストラップコンデンサ（２２４）を有する、請求項４または５記載の回路装置。 ８．薄膜技術によって製造される、請求項１〜７のいずれか１項記載の回路装置 。 ９．前記のトランジスタ（２０１〜２０８）はｎＭＯＳエンハンスメント形の電 界効果トランジスタである、請求項１〜８のいずれか１項記載の回路装置。 10．液晶ディスプレイの行および／または列を制御するために使用される、請求 項１〜９のいずれか１項記載の回路装置の用途。