JP2001511618A - 被過サンプリング・ノイズ整形信号処理装置における認定パルスによる性能改善のための方法及び装置 - Google Patents

被過サンプリング・ノイズ整形信号処理装置における認定パルスによる性能改善のための方法及び装置

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Abstract

(57)【要約】 ループ中に少なくとも一つの積分器段（３０６）を有する被過サンプリング・ノイズ整形信号処理装置（３００）について述べる。サンプリング段（３１０）が、少なくとも一つの前記積分器段に接続されている。前記サンプリング段は、一つのサンプリング周波数でアナログ信号のサンプリングを行う。前記サンプリング段に接続されている認定論理回路（３１８）は、前記サンプリング段からのパルス波形を受取り、前記パルス波形における信号遷移が第１の期間を越えて発生することを確認し、またこれによって前記波形が、例えば、パワースイッチング素子（３１２）によって取り扱うことができることを保証する。前記ループ中のスイッチング段（３１２）は、前記認定論理回路に接続されている。前記信号処理装置（３００）は、前記スイッチング段（３１２）の出力から前記少なくとも一つの積分器段（３０６）の入力に至るフィードバック経路を有し、これによって閉ループを構成している。

Description

【発明の詳細な説明】
【０００１】 発明の背景 本発明は、例えば、シグマ−デルタ変調技術等を含む、被過サンプリング・ノ
イズ整形信号処理の分野に関するものである。特に、本発明は、被過サンプリン
グ・ノイズ整形変調器のダイナミックレンジ及びノイズ性能を改善するための方
法及び装置を提供するものである。さらに具体的には、本発明の実施形態には、
パワースイッチング素子の駆動用変調器の性能改善に用いることができるものが
含まれる。
【０００２】 パルス幅変調（PWM）技術によって、様々なハイエンドおよびハイパワースイ ッチング用途向けのダイナミックレンジおよびノイズ性能の双方を実現できなか
ったことに対応して、被過サンプリング・ノイズ整形変調器、特にシグマ−デル
タ変調器を用いたスイッチング増幅器の設計においてさまざまな試みが行われて
きた。それらのノイズ整形特性については、H. Ballan及びM.Declercqによる,5V
−CMOS技術おける１２VΣ−Δクラス−D増幅器,pp.559-562(IEEE1995、カスタム
集積回路会議)を参照されたい。この全文が引用として本明細書に掲載してある 。しかしながら、後述するように、シグマ−デルタ変調器ループにパワーＭＯＳ
トランジスタを含むと、全体的な増幅器の性能が妨げられるという新たな問題が
発生する。
【０００３】 標準的な１次のシグマ−デルタ変調器１００を図１に示す。積分器１０２は、
元来サンプリングレートfsの二値量子化器であるコンパレータ１０４に直列に接
続されている。コンパレータ１０４の出力は、デジタル−アナログ変換器（Ｄ／
Ａ）１０４及び加算器１０８を介して積分器１０２にフィードバックされる。そ
のフィードバックによって、量子化出力信号の低周波成分が変調器１００への入
力の低周波成分に対して強制的にトラッキングを行うようになっている。量子化
出力と変調器入力との間に発生した差異は、積分器１０２に蓄積され、最終的に
補正される。１次シグマ−デルタ変調器の場合、量子化エラーによる信号バンド
内のノイズは、過サンプリング率（OSR）を２倍する毎に約９ｄBだけ低減される
。ＯＳＲはfs/2f0によって与えられ、ここで2f0はナイキスト周波数、つまりベ ースバンド信号のバンド幅f0の2倍である。２次シグマ−デルタ変調器において は、ＯＳＲの増加が同じ場合、ノイズは約15ｄB(9dB+6dB)だけ低減される。３次
変調器においては、ノイズ低減率は21ｄBである。しかしながら、ＯＳＲの増加 、すなわちfsの増加、によって達成されるノイズ改善量、は、サンプリング期間
に対して、出力信号の立上りおよび立下り時間が大きくなるにつれて、結局抑制
されてしまう。シグマ−デルタ変調技術に関する詳細な検討については、Candy 及びTemesによる「過サンプリング・デルタ−シグマ・データ変換器,pp.1-25(IE
EEプレス,1992)を参照のこと。その全文は、本明細書に引用してある。
【０００４】 上述の通り、パワーＭＯＳトランジスタを標準のシグマ−デルタ変調器へ挿入
する場合、他の性能上の問題を伴う。例えば、オーディオ用途おいて、パワーＭ
ＯＳトランジスタ素子は、比較的低インピーダンスであり、このため全体的な効
率を高めるためには、出力インピーダンスが１ohmより低くなければならない。 その結果、このようなトランジスタのスイッチング特性は、相対的に低速であり
、理想的なスイッチング特性からは、非対称的に変動する。このことによって、
一般的に−６０ｄB以上のレベルにおいて歪が発生する。標準のシグマ−デルタ 変調器は、デジタル或いは状態フィードバック方式(例えば、図１のD/A変換器１
０６)を採用しているため、パワートランジスタ出力の非対称端は、積分器段で は見られない。この結果、標準のシグマ−デルタ変調器は、状態フィードバック
を排他的に用いているため、パワーＭＯＳトランジスタによりもたらされた歪を
補正することが不可能になる。
【０００５】 さらに、最近のシグマ−デルタ変調器は、被サンプリング積分器を用いている
ため、唯単にデジタル−アナログ変換器を介した積分器段への状態フィードバッ
クを採用するだけでは、効果を挙げることができなかった。これは、被サンプリ
ング積分器が、高周波歪に伴う折り返しエラーの問題を起こす傾向があるという
事実によるものである。さらに、パワーＭＯＳトランジスタ段により生じる遅延
によって、フィードバックと入力との間の相関ずれが増大し、さらにフィードバ
ック補正機能が阻害される。また、パワーＭＯＳトランジスタ段によって付加さ
れる遅延によって、回路の安定性に悪影響が及ぼされる。つまり、標準のシグマ
−デルタ変調を用いて実現されるノイズ低減の改善は、パワーＭＯＳトランジス
タおよび関連するドライバー段によって引き起こされる歪によってその効力を失
うことになる。
【０００６】 これらの問題に対応するための、標準のシグマ−デルタ技術に対する改善例が
、1996年6月20日に出願された同時継続出願の米国特許出願Ｎｏ．08/667,925、 「被過サンプリング・ノイズ整形混合信号処理のための方法および装置」に詳述
されている。その全文明細は、本明細書に引用されている。その応用例において
、被過サンプリング・ノイズ整形変調器は、パワースイッチング段の前あるいは
後からの純粋な状態フィードバックと言うより、スイッチング段の出力からの連
続時間フィードバックを用いていると説明されている。この連続時間フィードバ
ックは、スイッチング段により引き起こされる折り返しエラーの影響をフィード
バック経路上で減じるように備えられる。これは、他に対策されない場合、許容
できない程度にベースバンドと干渉するものである。つまり、上述した例の改良
型変調器は、低周波歪補正のために連続時間フィードバックの用途とフィードバ
ック経路を介して引き起こされる高周波歪の折り返しエラーの影響を低減する手
段のいくつかを組み合せたものである。
【０００７】 図２は、２次の改良型被過サンプリング・ノイズ整形デジタル増幅器２００の
実施形態を示す略ブロック図であり、これは、上記引用の用途例において説明し
た発明の実施形態に基づき設計したものである。入力信号は、加算器２０４を介
して、１次連続時間積分器段２０２に導かれる。１次積分器段２０２の出力は、
加算器２０８を介して、２次連続時間積分器段２０６に送信される。サンプリン
グ周波数fsでサンプリングされ、クロックにより同期化されるコンパレータ段２
１０は、2次積分器段２０６の出力を受信し、その結果得られた論理回路信号を パワースイッチング段２１２に送信する。パワースイッチング段２１２の連続時
間出力は、連続時間ゲイン段２１４及び加算器２０４を介して、１次の積分器段
２０２にフィードバックされる。また、連続時間フィードバックは、連続時間ゲ
イン段２１６と加算器２０８を介して、２次の積分器段２０６にフィードバック
される。この例においては、積分器段は本来高周波を排除する連続時間積分器で
あるため、折り返し防止フィルタは、このフィードバック経路には採用されてい
ない。一方、積分器段２０２と２０６が、被サンプリング積分器によって構成さ
れている場合、ゲイン段２１４と２１６には、折り返し防止フィルタを介して、
フィードバックがなされることになる。この場合に用いられるフィルタは、一般
的にローパスフィルタであり、このフィルタによって、連続時間フィードバック
信号から高周波歪を除去することによって、パワースイッチング段において発生
する高周波歪の折り返しエラーの影響が低減される。被サンプリング積分器によ
る連続時間フィードバックに関する詳細については、前記同時継続特許出願明細
書を参照されたい。
【０００８】 上記に引用した出願明細書に記載された改良シグマ−デルタ技術は、さまざま
な用途におけるパルス幅変調（PWM）の代替として、高い効率および低ノイズの 技術を提供するものである。しかしながら、被過サンプリング変調器ループにお
いて導入されるゲイン量には限界があり、このため変調器のダイナミックレンジ
にも限界が生じるために、上記に引用した用途例の変調器の高品位なノイズ性能
さえ改善が必要な用途が残されている。例えば、パワー増幅器の分野においては
、超低ノイズ下限値及び低歪のダイナミックレンジが当然ながら望ましい。他の
パワースイッチング技術（例えば、レギュレータ、モータドライバ等）において
は、その他の性能改善（例えば、リップルの低減および部品寸法の低減）が望ま
れる。しかしながら、上述した様に、これらのパラメータを大きく改善するには
、一般的に被過サンプリング変調器ループにおけるゲインを大きくする必要があ
る。また、同時に、この変調器ループ・ゲインは、少なくとも部分的には、変調 器のサンプリング周波数によって制限される。都合の悪い事に、パワースイッチ
ングの用途には、ある最小のパルス幅があり、このパルス幅を下回る幅のパルス
を用いた場合、その結果得られる歪によって、ダイナミックレンジにおけるどの
ような改善も即座に効力を失うという点において、ダイナミックレンジを改善す
るためにサンプリング周波数、つまり過サンプリング率を大きくしても、結局は
限られた用途のものでしかないことになる。つまり、パワースイッチング用途に
は、一般的に電源ラインから電源ラインまでの間を非常に近距離で移動する大型
のパワーデバイスが用いられる。またこれらのパワーデバイスのスイッチングス
ピードは、それに付属する一般的に大きな寄生容量によって制限される。従って
、これらパワーデバイスのスイッチングは、非常に大きなまた比較的に遅い遷移
であるという特徴があるため、パワースイッチング段への入力パルスは、遷移が
許容範囲外にはみ出さないようにするために、充分に長く且つ充分に間隔を離し
て入力されなければならない。パワーデバイスのより詳細な特性に関しては、Du
ncan A. GrantおよびJohn GowarによるパワーMOSFETS:理論と応用（著作権1989
John Wiley & Sons, Inc.), 並びにB. Murari、F. BertottiおよびG. A. Vignol
aらの編集による「スマートパワーIC:技術と応用（著作権1996、Springer Verla
g）を参照されたい。
【０００９】 以下の例によって説明する。被過サンプリング変調器の使用によって、パワー
増幅器のノイズの下限値は、変調器の順番に依存して過サンプリングのオクター
ブ当たり９から２１ｄB（或いはそれ以上）改善することが可能である。つまり 、１次の場合、９ｄBであり、３次変調器の場合21ｄBとなる（上記において引用
した参考例及び上記において引用した出願特許を参照のこと）。概して、現在の
パワーMOSFETは、一般に1.5MHｚ付近までスイッチングが可能である。このよ うに、オーディオパワー増幅器を設計する際には、被過サンプリング変調器のサ
ンプリング周波数を３MHｚに設定し、オーディオ入力信号に対して、64倍のオー
バーサンプリング（つまり、２6）を得ることができる。例えば、3次の変調器の
場合、増幅器の対応する理論的な入力基準ノイズ下限値、つまりダイナミックレ
ンジは、(21dB)×(log2 64)すなわち126dBとなる。実際の３次変調器の性能は、 実際の場面を考慮すると、一般にこれより20から30dB悪くなる。このレベルの性
能は、ローエンドの用途の内、いくつかの用途には適しているが、そのような増
幅器に対応してゲインが高い場合、入力を基準にしたノイズが許容範囲外のレベ
ルまで大きくなってしまうために、ハイエンドのハイパワーオーディオ増幅器な
どには適さない。サンプリング周波数を6MHｚまで上げると、128倍の過サンプリ
ング率が生じ、同時に、(21dB)×(log2１２８) すなわち147ｄBの理論ノイズ下 限値/ ダイナミックレンジが得られる。この値は、多くのハイエンド用途に対し
ては充分であるが、サンプリング周波数は、現今のパワーデバイスに対しては速
すぎる値である。
【００１０】 サンプリング周波数を増幅させるために選択可能な方法の一つとして、被過サ
ンプリング変調器を４次変調器とし、（27ｄB×log2６４）すなわち162ｄB の理
論的なダイナミックレンジを得るという方法がある。しかしながら、この方法に
は少なくとも2つの実際上の問題がある。１つ目は、パワースイッチング段によ って生成される遅延のために、３次の変調器を安定化することは既に難しい問題
であるが、4次の変調器を安定化させることとなるとさらに困難である。2つ目の
理由としては、理論的には4次の変調器でダイナミックレンジは大きくなるとし ても、達成されるはずの出力スウィングは、減じられてしまうことになる。この
現象の検討については、T. Ritoniemi、T. Karema、及びH.Tenhunenによる「安 定高次１ビットシグマ−デルタ変調器の設計」（IEEE会報ISCAS '90, pp.3267-3
270, 1990 年５月)を参照のこと。その全文は、本明細書に引用されている。パ ワー増幅器の出力信号は、一般に線路から線路へ、或いは少なくとも非常に接近
して移動できる必要があるため、パワースイッチング用途においては、この出力
スイングの減少は受け入れられないものである。
【００１１】 従って、現今の被過サンプリング・ノイズ整形変調器で得られるレベル以上に
、パワースイッチング増幅器のノイズ下限値/ダイナミックレンジを改善させる ための方法が必要なことは明白である。
【００１２】 発明の概要 現今のパワースイッチングデバイスの遷移時間は、このようなデバイスのスイ
ッチングレートを最終的には制限することから、本発明の動機は、このようなデ
バイスへの入力波形を監視して、入力遷移の間隔が狭くなり過ぎるというリスク
を冒すことなく、ノイズ下限値を低減するために何ができるか決定するというも
のである。このようなパワーデバイスへの入力波形を分析することによって、許
容範囲外の狭いパルスが発生することは、相対的に稀であり、また、小さい信号
レベルの場合、実質的に存在しないものであるということが解かった。このよう
に、パルス認定回路を用いることによって、このような狭いパルスを除去するこ
と、つまり、遷移間の時間がある最小値より大きくなるように制限する回路を導
入した。しかしながら、入力信号が大きい場合これを適用すると、このパルス認
定回路によってもたらされる遅延のために、ループ安定性が問題になってしまう
ことになる。この不安定性を補正するために、変調器のサンプリング周波数を大
きくした。
【００１３】 従って、本発明によって、上記で引用した出願特許において説明した被過サン
プリング・ノイズ整形変調器に対して、許容範囲を越える幅の狭いパルスの影響
を受けること無く、低入力基準ノイズ下限値を達成すること、つまり、ダイナミ
ックレンジを大きくするという改善を行なった。本発明は、例えば、オーディオ
増幅器、スイッチングレギュレータ、パワー増幅器、モーター制御装置、力率補
正、共振モードスイッチング等、幅の狭いパルスを許容できないパワースイッチ
ングにおいて特に有用である。本発明は、パルス認定論理回路をスイッチング段
の前に付加し、許容範囲を越える幅の狭いパルスを除去する一方で、サンプリン
グ周波数、つまり、被過サンプリング変調器のクロック同期のレートを上げるこ
とによって、また変調器ループのゲインを大きくすることによって、この改善を
達成するものである。
【００１４】 具体的な一実施形態によれば、本発明のパルス認定論理回路は、被過サンプリ
ング変調器ループにおいてA/D変換器（或いはコンパレータ）の出力を受信し、 また、ある数のクロックサイクル以内では、遷移がスイッチング段まで送信され
ないようにしている。クロックサイクル数は、例えば、スイッチング段のスイッ
チングデバイスのスピード、（与えられた最大のクロックレートに対する）ノイ
ズ下限値と出力スイング間の望ましい関係、また、望ましいスイッチング周波数
等、多くの検討項目を参照して決定される。これによって遷移間の間隔に関連す
る問題が回避されるが、一方、これによって、変調器ループにおいて、遅延およ
び非線形性が引き起こされることになり、これが、実際にダイナミックレンジの
劣化および不安定化を招くことになる。従って、この問題を解決するために、変
調器サンプリング周波数は、ノイズ下限値をより小さくするために実際に必要と
される変調器サンプリング周波数を越えて、大きくされている。このようにして
、変調器ループゲインとサンプリング周波数は、（ループ安定性を維持するため
、サンプリング周波数がより急激に増幅された状態で）同時に増幅され、これに
よって、許容範囲を越える、幅の狭いパルスをスイッチング段へ通さないように
しながら、ダイナミックレンジとノイズ下限値が改善される。
【００１５】 通常の変調器の場合、これら2つの機能のうち、どちらか一方のみが実現され た状態では、問題が発生することがある。サンプリング周波数を上げるだけでは
、パワースイッチングデバイスにとって、幅が狭すぎて効率的に通過させること
ができないパルスになってしまう可能性がある。他の適当な調整手段によらず、
つまり、サンプリング周波数を上げずに、変調器にパルス認定論理回路を付加す
るすると、変調器のダイナミックレンジの劣化、及び不安定化の要因となる遅延
や非線形性を招いてしまう。しかし、これらの要素を組合せることによって、本
発明はノイズ性能及びダイナミックレンジの著しい改善を実現している。
【００１６】 このように、本発明はフィードバックループ内に少なくとも１つの積分器段を
有する被過サンプリング・ノイズ整形信号処理装置を提供するものである。フィ
ードバックループ内のサンプリング段は、少なくとも１つの積分器段に接続され
ている。このサンプリング段は、一つのサンプリング周波数でアナログ信号をサ
ンプリングする。このサンプリング段に接続された認定論理回路は、パルス波形
をそこから受信し、またこのパルス波形内の信号遷移は、第１の期間を越えた間
隔で発生することを保証する。フィードバックループ内のスイッチング段は、こ
の認定論理回路に接続されている。信号処理装置は、スイッチング段出力から、
これによってフィードバックループを閉じる少なくとも１つの積分器段に至るフ
ィードバック経路を有している。
【００１７】 さらに一般化して言えば、本発明は、第１の信号を生成するための周波数選択
性ネットワークから構成される信号処理回路を提供するものである。周波数選択
ネットワークに接続された量子化器は、第１の信号を受信し、また量子化信号を
生成する。また、量子化器に接続された認定回路は、量子化信号を受信し、さら
に認定済み信号を生成する。この認定回路は、認定済み信号における信号遷移を
、少なくとも第１の期間の間隔だけ離れて発生させる。この信号処理回路は、そ
の出力装置から周波数選択性ネットワークに至るフィードバック経路を有してい
る。
【００１８】 本明細書の残りの部分及び図面を参照することによって、本発明の本質と利点
に関して、さらに理解を深めることが可能である。 特定の実施例の説明 図３は、本発明の具体的な実施形態に基づいて設計された被過サンプリング・
ノイズ整形変調器３００のブロック図である。積分器段３０２への入力は、加算
器３０４を介して受信される。積分器段３０６への入力は、加算器３０８を介し
て積分器段３０２から送信される。サンプリング周波数fsで、コンパレータ段３
１０は、第2積分器段３０６からの出力を受信し、得られた論理信号を認定論理 回路３１８へ送信する。認定論理回路３１８によって、パワースイッチング段へ
送られるパルス幅が少なくともある最小幅となることが保証される。認定論理回
路３１８の特別な実施形態の動作については、図５を参照して以下に説明する。
認定済みパルス波形は、次にパワースイッチング段３１２へ送信される。パワー
スイッチング段３１２からの連続時間出力は、連続時間ゲイン段３１４、及び加
算器３０４を介して、第１積分器段３０２へとフィードバックされる。連続時間
出力はまた、連続時間ゲイン段３１６、及び加算器３０８を介して、第２の積分
器段３０６へもフィードバックされる。図２を参照して前述したように、本実施
形態における積分器段は連続時間積分器であって、本質的に高い周波数を排除す
るものであるため、折り返し防止フィルタはフィードバック経路には使用されな
い。
【００１９】 図４は、図３の変調器３００における様々な箇所での一連の波形を示す図であ
る。このスイッチング応答は、本発明のパルス認定がイネーブル（実線波形）及
びディスエーブル（破線波形）両方の状態でのパワースイッチング段からの出力
を示す。この例において、コンパレータ段３１０は、１ビットのアナログ−デジ
タル（A／D）変換器であり、クロック信号の正の立上り端でトリガがかけられる
。このクロック信号は、A／D変換器３１０へのサンプリング周波数入力であり、
このA／D 出力信号は、A／D変換器３１０からの出力であり、前記認定済み出力 信号は、認定論理回路３１８からの出力であり、さらに、前記スイッチング応答
信号は、パワースイッチング段３１２からの出力である。図に示すように、認定
論理回路により、パルスは最多の場合でもクロック２サイクル毎に１回、パワー
スイッチング素子へ送られる（認定済み出力信号を参照）。パワースイッチング
段３１２の応答時間が与えられた場合、図に示すスイッチング応答信号が、認定
論理回路を設けないと得ることが出来ないことが解かる。認定論理回路がA／D変
換器、つまりクロック信号の正の立上り端と同じ端で動作することに注意するこ
とが重要である。このことは、認定論理回路とA／D変換器を組み合わせることで
達成することが可能であり、これによって、付加されるあるいは好ましくない論
理回路の遅れがどのようなものであっても回避することができる。図４に示すよ
うに、パルス認定がディスエーブルとなる状態では、パワースイッチング段への
入力パルスの幅が狭すぎ、これによってパワー素子の上下方向への遷移が重なる
ために、パワースイッチング段からの出力は、正の横線（つまり、点線部）に完
全に到達することはない。
【００２０】 コンパレータの動作、及びパルス認定論理回路のエラーの無い状態の機器を具
体化したものの動作について、本発明の概念を示すために図５を参照して概略的
に説明する。異なるサンプリング周波数に対応する異なる認定レベルは、モード
０入力及びモード１入力を用いて選択することが可能である。具体的な実施形態
によれば、パルス認定のレベルは、表１に示す様に、所望の変調器クロックレー
トの倍数に適合するように選択することが可能である。図５を参照すると解かる
ように、バイパス入力をハイの状態にすることによりパルス認定論理回路をバイ
パスすることができ、これによって、認定無しでパルスをコンパレータからパワ
ースイッチング段へと送ることが可能である。表１に示すように、クロックレー
トを大きくする必要がない場合は、このようにしてもよい。
【００２１】
【表１】
【００２２】 図５の概略図を参照して、コンパレータと認定論理回路により構成される回路
５００の初期状態について説明する。初期の状態では、ＮＡＮＤ回路５０２から
の出力は、ローの状態であり、これによって、Dフリップフロップ回路５０４、 ５０６、５０８及び５１０がクリアされ、またコンパレータ５１４からの出力が
直接フリップフロップ回路５１６のD入力へ送られるようにマルチプレクサ５１ ２が設定される。ＮＡＮＤ回路５０２からの出力がローの状態になるように、フ
リップフロップ回路５１６及び５１８からの出力は、同一レベルであることに注
意が必要である。さらに、フリップフロップ回路５０４−５１０がクリアされた
結果、ＮＯＲ回路５２０からの出力がハイの状態になる。このことは、マルチプ
レクサ５２２によって、フリップフロップ回路５１８からのQ出力が選択されフ リップフロップ回路のD入力へとフィードバックされることを意味する。つまり 、このことは、クロックにトリガがかけられると、フリップフロップ回路５１８
はその状態を保持することを意味する。Ｘ−ＮＯＲ回路５２４からの出力がハイ
の状態である場合、Ｘ−ＮＯＲ回路５２６は、フリップフロップ回路５０４から
の入力の非反転バッファとして振る舞う。このことは、クロック同期が取られた
場合、フリップフロップ回路５０４がその状態を保持し、これによってフリップ
フロップ回路５０４−５１０により構成されているカウンタ５２８（破線にて示
す）が、クロックによる同期を阻止されることを意味する。
【００２３】 次に、フリップフロップ回路５０４、５１６及び５１８は、クロック入力装置
を介してクロックにより同期化される。フリップフロップ回路５１６の状態が不
変のままである場合、上述の論理回路のレベルは全て同じ状態に留まったままで
ある。しかしながら、フリップフロップ回路５１６の状態が変化する場合、もは
やフリップフロップ回路５１８とは同じではなく、この後、Ｘ−ＮＯＲ回路５２
４からの出力はローの状態になる。翻って、このことによって、フリップフロッ
プ回路５１６からのQ出力をそれ自身のD入力に接続しているマルチプレクサ５１
２の状態が（ＮＡＮＤ回路５０２を介して）変化し、これによってフリップフロ
ップ回路５１６の状態がラッチされる。Ｘ−ＮＯＲ回路５２４からの出力が論理
ローの状態であると、Ｘ−ＮＯＲ回路５２６はインバータとなり、これによって
、フリップフロップ回路５０４は、クロック入力からのサンプリング周波数を半
減するように振る舞う。次に、制御論理回路によって、ＮＯＲ回路５２０からの
出力がローの状態になり、これによってマルチプレクサ５２２の状態が変わり、
その後、フリップフロップ回路５１６からのQ出力が、フリップフロップ回路５ １８のD入力に接続して、初めてカウンタはクロック同期を受ける。これによっ て、フリップフロップ回路５１６及び５１８の状態は、次のクロック端で再び同
じになり、Ｘ−ＮＯＲ回路５２４からの出力はハイの状態になり、ＮＡＮＤ回路
５０２出力はローの状態になる。このようにして、出力パルス幅、つまり認定遅
れはプログラマブルカウンタ５２８に１クロックサイクルを加えて決定される。
【００２４】 上記において暗に述べたように、認定論理回路はバイパスすることが可能であ
る。このことは、バイパス入力をハイの状態にすることで実行され、これによっ
てＮＡＮＤ回路５０２からの出力をハイの状態にしておくことができる。その結
果、コンパレータ５１４からの出力は、パルス認定による遅れを生ずることなし
に（マルチプレクサ５１２及びフリップフロップ回路５１６を介して）出力へ送
られる。
【００２５】 極限の場合、本発明を用いた変調器ループのサンプリング周波数が大きくなり
無限大になると、つまり、変調器のクロック同期が取れなくなると、少なくとも
ある最小の期間中、入力パルスをハイの状態に保持するように構成されたワンシ
ョット回路を用いて、本発明のパルス認定回路を実現することができる。この具
体化された例の一つを図６に示す。クロック同期がはずされたコンパレータ６０
２の状態が変化する場合、双方向性ワンショット回路６０４は、論理レベル１の
状態になる。これによって、フリップフロップ回路６０６へのコンパレータ出力
のクロック同期が行われ、フリップフロップ回路６０６からの出力がバッファ６
１０を介してこの回路からの出力へと送信されるようにマルチプレクサ６０８が
構成される。ワンショット回路６０４がタイムアウトになる場合（抵抗器６１２
及びコンデンサ６１４で決定される）、マルチプレクサ６０８はもう１つの遷移
が起こるまでコンパレータ６０２からの出力をこの回路からの出力へと送信する
ように構成される。このように、コンパレータ６０２からのパルスが、ワンショ
ット回路６０４のタイムアウトよりも短くなると、この回路の出力パルスはタイ
ムアウトの長さになる。一方、コンパレータパルスがタイムアウトよりも長い場
合、出力パルスはコンパレータパルスと同じ長さの時間を有するようになる。
【００２６】 本発明についてその詳細を示し、また具体的な実施形態を参照して説明してき
たが、この技術分野に精通した当業者にとっては、ここに開示した実施形態の形
式とその詳細について、本発明の精神または範囲から逸脱することなく、修正を
加えることが可能であると思われる。例えば、図4を参照して検討した実施形態 は、A／D変換器を用いている。しかしながら、図３及び図５を参照して検討した
ように、このA／D変換器の代わりにコンパレータを用いることができることが解
かる。さらに、このコンパレータは図３に示すようにクロック同期が取られたコ
ンパレータである必要はなく、図５に示すようにクロック同期が取られないコン
パレータ、或いはクロック同期が取られないいかなる量子化器であってもよい。
【００２７】 また例えば、本発明のパルス認定論理回路が、図５に示すプログラマブルデジ
タルタイマの代わりに、アナログＲＣタイマ（或いは、あらゆるタイプのワンシ
ョット素子）を用いて実現することが可能であることも理解されよう。実際に、
本発明はＲＣタイマ及びクロック同期が取られないコンパレータを用いて実現さ
れるが、ここでは、ＲＣタイマを用いることによって、このＲＣ定数で決定され
る一定の期間内では遷移が発生しない。付け加えると、図５の実施形態は、本発
明の認定論理回路に対する実施例の１つを表したものにすぎない。他にも多くの
例の具体化が可能であることが理解されよう。さらに、本発明はベースバンド信
号に対して説明してきたが、改善されたシグマ−デルタ変調器、及びここで説明
した本発明の内容をバンドパス信号に対しても同様に用いることができることが
理解されよう。このような実施形態においては、例えば、この積分器段に代えて
、共振器等他の種類の周波数選択性ネットワークを用いてもよい。
【００２８】 注意すべきもう１つの重要な点は、本発明のパルス認定回路がパワースイッチ
ング段を含む変調器ループに制約されないことである。例えば、このパルス認定
論理回路は、完全なデジタルのシグマ−デルタ変調器において実現されるが、こ
のシグマ−デルタ変調器はスイッチング段の上流に置かれ、遷移間の時間が重要
である。このような応用例においては、変調器からの出力は、下流において狭い
時間間隔での遷移を防止できるように符号化される。本発明のパルス認定回路が
図１の変調器等、標準的なシグマ−デルタ変調器に用いることが可能であること
もまた注意すべき点である。従って、本発明の範囲は、当然ながら、付随の請求
項を参照して決定されるものである。
【図面の簡単な説明】
【図１】 従来の技術に基づく標準的な１次の被過サンプリング・ノイズ整
形変調器を簡略的に示すブロック図である。
【図２】 被過サンプリング・ノイズ整形変調器を示すブロック図であり、
関連する応用例において述べたものである。
【図３】 本発明の具体的な実施形態に基づく被過サンプリング・ノイズ整
形変調器を示すブロック図である。
【図４】 本発明の具体的な実施形態の動作を表す一連の波形を示す図であ
る。
【図５】 本発明によるパルス認定論理回路の具体的な実施形態を実現した
ものを概略的に示す図である。
【図６】 本発明によるパルス認定回路の非クロック同期の実施形態を示す
ブロック図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デラノ、ケアリー エル. アメリカ合衆国 95131 カリフォルニア 州 サンノゼ フェアウェイ グリーン サークル 1531 Ｆターム(参考） 5J064 AA01 BA03 BB02 BB07 BB09 BB12 BC03 BC07 BC08 BC10 BC16 BC25 BD02

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 被過サンプリング・ノイズ整形信号処理装置であって、 少なくとも一つの積分器段と、 あるサンプリング周波数で、前記少なくとも一つの積分器段から送られるアナ
    ログ信号をサンプリングするために、前記少なくとも一つの積分器段に接続され
    たサンプリング段と、 前記サンプリング段からのパルス波形を受け取るために、またそれに対して
    認定済みパルス波形を生成するために前記サンプリング段に接続された認定論理
    回路であって、前記認定済みパルス波形における信号遷移が少なくとも第１の期
    間離れて起こることを保証する認定論理回路と、 前記認定論理回路に接続され、また前記認定済みパルス波形によって駆動さ
    れるスイッチング段であって、一つの出力装置を有するスイッチング段と、さら
    に 前記スイッチング段の出力装置から少なくとも一つの積分器段へ至るフィー
    ドバック経路とを備えることを特徴とする被過サンプリング・ノイズ整形信号処
    理装置。
  2. 【請求項２】 前記第１の期間が、少なくとも部分的には、前記スイッチン
    グ段の特性を参照して決定されることを特徴とする請求項１に記載の信号処理装
    置。
  3. 【請求項３】 前記信号処理装置は、３次変調器であり、また前記少なくと
    も一つの積分器段が三つの積分器段から構成されることを特徴とする請求項１に
    記載の信号処理装置。
  4. 【請求項４】 前記少なくとも一つの積分器段は、連続時間積分器であるこ
    とを特徴とする請求項１に記載の信号処理装置。
  5. 【請求項５】 前記少なくとも一つの積分器段は、被サンプリング積分器か
    ら構成されていることを特徴とする請求項１に記載の信号処理装置。
  6. 【請求項６】 前記サンプリング段は、コンパレータから構成されているこ
    とを特徴とする請求項１に記載の信号処理装置。
  7. 【請求項７】 前記コンパレータが、クロックにより同期が取られていない
    ことを特徴とする請求項６に記載の信号処理装置。
  8. 【請求項８】 前記サンプリング段は、アナログ・デジタル変換器から構成
    されていることを特徴とする請求項１に記載の信号処理装置。
  9. 【請求項９】 前記認定論理回路は、前記第１の期間を決定するためのタイ
    マ回路から構成されていることを特徴とする請求項１に記載の信号処理装置。
  10. 【請求項１０】 前記タイマ回路は、連続時間回路から構成されていること
    を特徴とする請求項９に記載の信号処理装置。
  11. 【請求項１１】 前記タイマ回路は、デジタル論理回路から構成されている
    ことを特徴とする請求項９に記載の信号処理装置。
  12. 【請求項１２】 前記フィードバック経路は、折り返し防止フィルタから構
    成されていることを特徴とする請求項１に記載の信号処理装置。
  13. 【請求項１３】 周波数選択性ネットワーク、量子化器および直列に接続さ
    れた出力装置、さらに前記出力装置から前記周波数選択性ネットワークへ至るフ
    ィードバック経路から構成される信号処理回路を動作させる方法であって、 前記周波数選択性ネットワークを用いて第１の信号を生成する段階と、 前記第１の信号に応じて、前記量子化器を用いて量子化された信号を生成す
    る段階と、 前記量子化された信号に応じて、少なくとも一つの第１の期間が各遷移の間
    に維持される複数の遷移から構成される認定信号を生成する段階とを含むことを
    特徴とする方法。
  14. 【請求項１４】 信号処理回路であって、 第１の信号を生成するための周波数選択性ネットワークと、 前記第１の信号を受け取るために、また量子化された信号を生成するために
    、前記周波数選択性ネットワークに接続された量子化器と、 量子化された信号を受け取るために、また被認定信号を生成するために、前
    記量子化器に接続され、前記被認定信号における信号の遷移が少なくとも第１の
    期間離れて発生させる認定回路と、 前記認定回路に接続された出力装置と、さらに 前記出力装置から前記周波数選択性ネットワークへ至るフィードバック経路
    とを含むことを特徴とする信号処理回路。
  15. 【請求項１５】 前記出力装置は、前記認定回路に直接接続されていること
    を特徴とする請求項１４に記載の信号処理回路。
  16. 【請求項１６】 前記フィードバック経路は、デジタル−アナログ変換器か
    ら構成されていることを特徴とする請求項１５に記載の信号処理回路。
  17. 【請求項１７】 前記出力装置は、スイッチング素子を介して前記認定回路
    に接続されていることを特徴とする請求項１４に記載の信号処理回路。
  18. 【請求項１８】 前記フィードバック経路は、連続時間フィードバック経路
    から構成されていることを特徴とする請求項１７に記載の信号処理回路。
  19. 【請求項１９】 前記周波数選択性ネットワークは、少なくとも一つの積分
    器から構成されていることを特徴とする請求項１４に記載の信号処理回路。
  20. 【請求項２０】 前記周波数選択性ネットワークは、少なくとも一つの共振
    器から構成されていることを特徴とする請求項１４に記載の信号処理回路。
  21. 【請求項２１】 前記量子化器は、コンパレータから構成されていることを
    特徴とする請求項１４に記載の信号処理回路。
  22. 【請求項２２】 前記コンパレータは、一つのサンプリング周波数でサンプ
    リングされることを特徴とする請求項２１に記載の信号処理回路。
  23. 【請求項２３】 前記コンパレータは、クロックによる同期が取られていな
    いことを特徴とする請求項２１に記載の信号処理回路。
  24. 【請求項２４】 前記量子化器はアナログ−デジタル変換器から構成されて
    いることを特徴とする請求項１４に記載の信号処理回路。
  25. 【請求項２５】 前記認定回路は、前記第１の期間を決定するためのタイマ
    回路から構成されていることを特徴とする請求項１４に記載の信号処理回路。
  26. 【請求項２６】 前記タイマ回路は、デジタル論理回路から構成されている
    ことを特徴とする請求項２５に記載の信号処理回路。
  27. 【請求項２７】 前記タイマ回路は、連続時間回路から構成されていること
    を特徴とする請求項２５に記載の信号処理回路。
  28. 【請求項２８】 前記タイマ回路は、ワンショット装置から構成されている
    ことを特徴とする請求項２５に記載の信号処理回路。
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