JP2001501383A - ゲート制御されるサイリスタ - Google Patents

Abstract

(57)【要約】 本発明は、第１のセル（Ｂ）におけるＩＧＢＴおよび主セル（Ａ）におけるサイスタが、該第１のセル（Ｂ）および該主セル（Ａ）が第１の導電型のチャネルを有するラテラルＦＥＴを形成するように相互接続されている、ゲート制御されるサイリスタに関する。前記サイリスタのエミッタ帯域に、キャリアの再結合を高める層が埋め込まれていて、ゲート制御されるサイリスタのスイッチオン抵抗を低減するようにしている。このラテラルＦＥＴに、絶縁されたゲート電極が充填されたトレンチ（２０）を形成することができ、その結果これは側壁ＦＥＴとして実現されている。

Description

【発明の詳細な説明】 ゲート制御されるサイリスタ 本発明は、第１のセルにおけるＩＧＢＴ（Insulated Gate Bipolar Transisto r）および主セルにおけるサイリスタが、該第１のセルおよび主セルが第１の導 電型のチャネルを有するラテラルＦＥＴを形成するように相互接続されている、 例えばカスコードＭＯＳサイリスタのようなゲート制御されるサイリスタに関す る。 この形式のカスコードＭＯＳサイリスタは数年前に既に提案されており（ドイ ツ連邦共和国特許出願公開第３０２４０１５号公報）かつ最近新たに、“ＭＣＣ Ｔ”（MOS Controlled Cascode Thyristor）として論議されている（レポート“ 1200V MCCT：A New Concept Three Terminal MOS-Gated Thyristor”N．Iwamuro ，T．Iwaana，Y．HaradaおよびY．Seki著、会議ISPSD 97参照）。この種のカス コードＭＯＳサイリスタは、ＩＧＢＴおよびＭＣＴ（MOS Controlled Thyristor ）のような一般にＭＯＳ制御されるバイポーラ構造と同様に、その比較的小さな スイッチオン抵抗のためにＭＯＳＦＥＴに対して優れている。周知のようにスイ ッチはごく普通にはできるだけ高い電圧を遮断すべきであるが、これらがスイッ チオンされているな いし導通しているときは、できるだけ僅かな抵抗を有しているべきである。 第８図には、主セルＡ、第１セルＢおよび第２セルＣを有する従来技術として のカスコードＭＯＳサイリスタが示されており、その際セルＢおよびＣはセルＡ の両側にストリップ形状に配置されている。主セルＡは殊に、アノード電極１と 、ｐ（またはｐ⁺）導電帯域２と、ｎ導電ベース帯域３と、エッジ５’を有する ｐ導電性のベース帯域５と、エッジ９’を有するｎ導電性のエミッタ帯域９とか ら成っている。エミッタ帯域９には、例えばシリコン酸化物から成るアイソレー ション層８が配置されている。 第１のセルＢは、ポリシリコンから成る、エッジ１０’を有するゲート接点１ ０と、エッジ１１’を有するｎ⁺導電性の帯域１１と、エッジ６’を有するｐ導 電性の帯域１２と接点１２とを有しておりかつ第１のＩＧＢＴを形成している。 第１のセルＣは、多結晶シリコンから成る、エッジ１３’を有するゲート接点 １３と、エッジ１４’を有するｎ⁺導電性の帯域１４と、エッジ４’を有するｐ 導電性の帯域４と、例えばアルミニウムから成る接点７とを有しておりかつ第２ のＩＧＢＴを形成している。 即ちこのカスコードＭＯＳサイリスタでは、２つのＩＧＢＴはカソード電極に 接触接続されており、一方 サイリスタはチャネル帯域を有しているが、カソード接点を有していない。電流 は、サイリスタのチャネル帯域もＩＧＢＴのチャネル帯域も通すようにするため に、接点１０ないし１３にゲート電圧を印加することによって制御される。この カスコードＭＯＳサイリスタのスイッチオン抵抗は比較的低く、一方この抵抗は ゲート電圧の遮断後高い電圧を遮断することができる。 そこで本発明の課題は、特別低いスイッチオン抵抗によって特徴付けられてい るゲート制御されるサイリスタを提供することである。 この課題は、請求項１の上位概念に記載のゲート制御されるサイリスタにおい て、本発明によれば、この特徴部分に含まれている構成によって解決される。 本発明の有利な形態は従属請求項に記載されている。 特別に低いスイッチオン抵抗によって特徴付けられているゲート制御されるサ イリスタを提供するために、冒頭に述べた形式のカスコードＭＯＳサイリスタに おいて、サイリスタのエミッタ帯域に、キャリア再結合を高める層を埋め込むこ とが提案される。この層は、例えばアルミニウム、チタンケイ化物等のような金 属またはケイ化物から成っていてよい。更に、主セルの他に、主セルと共に第２ の導電型のチャネルを有するＦＥＴを形成する第２のセルももＭＯＳスイッチに 接続することができる。 正のゲート電圧（第８図）の場合、サイリスタカソードはアースされているの で、順抵抗は極端に小さい。０Ｖまたは負のゲート電圧がかかっているとき、第 １のセルはラテラルおよびバーチカルＦＥＴ（電界効果トランジスタ）として遮 断されており、一方第２のセルは例えばｐチャネルＦＥＴとして導通しかつ電流 を流さない。 個々のセルは、例えばストライプ形状に順次並べて配置することができる。第 １のセルおよび第２のセルを主セルに対して同心的に配置することもできる。セ ルに対する寸法は任意に選択可能であり、その際第１のセルだけを主セルと一緒 に設けるようにすることもできる。 第１のセルおよび第２のセルの下方に場合によっては絶縁層を配置することが できる。このことは、殊にｎ導電性のベース帯域での、キャリアの溢れを改善し てこれによりスイッチオン抵抗が一層小さくなるようにするものである。この絶 縁層は、場合によっては部分的に、サイリスタないし主セルのｐ導電性のベース 領域にまで達する可能性がある。この場合、絶縁層がｐ導電性のベース帯域に達 するとき、この帯域に、ＩＧＢＴの作用を高めるために、開口が存在しているべ きである。 本発明の利点は、ＦＥＴを実際に任意に形成するこ とができて、これらが非常に種々様々な用途に整合可能であるという、ゲート制 御されるサイリスタを提供することができるという点にある。 このために、ラテラルＦＥＴにおいて少なくとも１つのトレンチが形成されて 、その中に絶縁されたゲート電極が設けられている。第２のセルのＦＥＴにも、 有利には、ゲート電極を有する少なくとも１つのトレンチが形成されている。 本発明のゲート制御されるサイリスタは通例のステップによって簡単に製造可 能でありかつその上その導電性に関しては既存のカスコードＭＯＳサイリスタよ り優れている。というのは、トレンチによって形成される側壁ＦＥＴが大きなチ ャネル面積を有しているからである。 次に本発明を図面に基づいて詳細に説明する。その際： 第１図は、本発明のサイリスタの第１実施例の断面図であり、 第２図は、本発明のサイリスタの第２実施例の断面図であり、 第３図は、サイリスタに対する等価回路図であり、 第４図は、本発明のサイリスタの第３実施例の断面図であり、 第５図は、本発明のサイリスタの第４実施例の断面図であり、 第６図は、トレンチ構造の平面略図であり、 第７図は、サイリスタの２つのＦＥＴの簡単化された基本図であり、 第８図は、従来のカスコードＭＯＳＦＥＴの断面図である。 各図において、互いに対応する構成部分には同じ参照番号が付けられている。 第８図については既に冒頭で説明したとおりである。 さて第１図には、非常に小さなスイッチオン抵抗を有するゲート制御されるサ イリスタを有する本発明の第１実施例が示されている。ｎ導電性のエミッタ領域 ９に、キャリアの再結合を高める層１５が設けられている。この層は、例えばア ルミニウムまたはチタンケイ化物のような金属またはケイ化物から成っている。 場合によっては、別のケイ化物またはキャリアの再結合レートを高める普通の材 料を選択することもできる。 その他、ゲート制御されるサイリスタは第８図のサイリスタと類似の方法で構 成されているが、第２のセルＣにおけるＩＧＢＴはｎ⁺ドーピングされた帯域１ ４を有していないので、ここでエッジ１４’も存在していない。 即ち、セルＢは、バスタブを形成しているｐドーピングされた帯域６にｎ⁺ド ーピングされた帯域１１を 有する通常のＩＧＢＴソースセルである。第２のセルは既に説明したように、ｐ ドーピングされた領域４においてｎ⁺ドーピングされた帯域を有していない。 従って第１のセルＢおよび主セルＡはｎチャネルラテラルＦＥＴを形成し、一 方第２のセルＣおよび主セルＡはｐチャネルＦＥＴを表している。 エピタキシャル成長されたｎ導電性のベース領域Ｂおよび／または全体の構造 体は全体または部分的に、金、白金のようなライフタイム・キラーによってまた は生成される結晶欠陥の照射によってドーピングされたものであってよい。 本発明によれば、第６図の平面図において分かるように、ラテラルＦＥＴに、 絶縁されたゲート電極が充填されたトレンチ２０が設けられている。第１図の図 平面に対して垂直に相互に間隔をおいて配置されているこれらのトレンチによっ て、２つのＦＥＴの実際に任意の形状が可能になりかつ大きなチャネル面積が考 慮される。層４において、第８図のように付加的に層１４が形成されているとき だけ、エッジ１４（第６図では破線で示されている）が存在することに注目され たし。 本発明の別の実施例において、２つのセルＢおよびＣの下に、即ちｐ導電性の 領域６ないし４の下に更に、絶縁層１６が設けられている。しかしこの絶縁層は 、第２図に図示されているように、ｐ導電性のベース 帯域５にまでは達していない。この絶縁層１６は、ｎ導電性の帯域３での、キャ リアの「溢れ」を一層改善して、スイッチオン抵抗を更に低減しようとするもの である。それぞれのエッジに対して破線で指し示すのは、第４図および第５図に おいてはより分かり易くするために部分的に省略されている。 第４図に示されている、本発明の別の実施例において、絶縁層１６はｐ導電性 のベース帯域５にまで達しておりかつその上この帯域を部分的に被覆すらしてい る。しかしこの場合、主セルＡのＩＧＢＴ作用を実現するために、ｐ導電性のベ ース帯域５に開口１７が存在しているべきである。所謂中間帯域１９は比較的弱 くドーピングされておりかつｎまたはｐ導電性である。 第５図には本発明のゲート制御されるサイリスタの別の実施例が示されており 、ここでは、金属層１８がｎ⁺導電性のエミッタ帯域９の上方に層１５の上に設 けられている。 説明してきた実施例のゲート制御されるサイリスタに対する等価回路図が第３ 図に示されている。ゲートＧに正のゲート電圧が加わってる場合、サイリスタカ ソードは接地されており、その結果純抵抗は低い。しかしゲートＧに０Ｖないし 負の電圧がかかっていると、第１のセルＢはラテラルおよびバーチカルＦＥＴと して遮断されており、一方第２のセルＣはｐチャネル ＦＥＴとして導通しかつ電流は流れない。 トレンチ２０は、通例、絶縁されたゲート電極によって「充填されており」、 このために適した材料を用いることができる（例えばゲート電極としてのポリシ リコン、ゲート絶縁体としてのＳｉＯ₂等）。これによりトレンチ２０の側壁は ＭＯＳＦＥＴのチャネル領域として作用する。 従って本発明によれば、著しく低いスイッチオン抵抗を有し、にも拘わらず高 い電圧を阻止することができるゲート制御されるサイリスタが可能になる。 参照番号リスト １ アノード電極 ２ ｐ帯域 ３ ｎ帯域 ４ ｐ帯域 ４’ 帯域４のエッジ ５ ｐベース帯域 ５’ ｐベース帯域５のエッジ ６ ｐ帯域 ６’ ｐ帯域６のエッジ ７ コンタクト ８ 絶縁層 ９ エミッタ帯域 ９’ エミッタ帯域９のエッジ １０ ゲートコンタクト １０’ ゲートコンタクト１０のエッジ １１ ｎ⁺帯域 １１’ 帯域１１のエッジ １２ コンタクト １３ コンタクト １４ ｎ⁺帯域 １４’ 帯域１４のエッジ １５ 層 １６ 絶縁層 １７ 開口 １８ 金属層 １９ 中間帯域 ２０ トレンチ Ａ 主セル Ｂ 第１セル Ｃ 第２セル Ｇ ゲート電極 Ｄ ドレイン電極 Ｖ-FET バーチカルＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＵＳ

Claims (1)

1. 【特許請求の範囲】 １．第１のセル（Ｂ）におけるＩＧＢＴおよび主セル（Ａ）におけるサイスタ が、該第１のセル（Ｂ）および主セル（Ａ）が第１の導電型のチャネルを有する ラテラルＦＥＴを形成するように相互接続されている、ゲート制御されるサイリ スタにおいて、 前記サイリスタのエミッタ帯域（９）に、キャリアの再結合を高める層（１５） が埋め込まれている ことを特徴とするサイリスタ。 ２．前記ラテラルＦＥＴに、少なくとも１つのトレンチ（２０）が形成されて おり、該トレンチに、絶縁されたゲート電極が設けられている 請求項１記載のサイリスタ。 ３．前記キャリアの再結合を高める層（１５）は金属またはケイ化物、殊にア ルミニウムおよび／またはチタンケイ化物から形成されている 請求項１または２記載のサイリスタ。 ４．前記主セル（Ａ）に更に、ＭＯＳスイッチを有する第２のセル（Ｃ）が接 続されており、該第２のセルは前記主セル（Ａ）と共に、第２の導電型のチャネ ルを有するＦＥＴを形成する 請求項１から３までのいずれか１項記載のサイリスタ。 ５．前記第２のセルのＦＥＴにも、ゲート電極を備 えた少なくとも１つのトレンチが形成されている 請求項４記載のサイリスタ。 ６．前記第１のセルおよび第２のセル（Ｂ，Ｃ）の少なくとも１つのセルの下 に、絶縁層（１６）が配置されている 請求項１から５までのいずれか１項記載のサイリスタ。 ７．前記絶縁層（１６）は前記主セル（Ａ）の下にまで達している 請求項６記載のサイリスタ。 ８．サイリスタのｐベース層（５）は開口（１７）を備えている 請求項７記載のサイリスタ。 ９．ｎ導電性のベース帯域（３）はエピタキシャル成長されておりかつ再結合 中心を備えている 請求項１から８までのいずれか１項記載のサイリスタ、 10．ｎ導電性のバース帯域（３）の部分に、再結合中心、例えば金、白金によ ってまたは照射によって生成される結晶欠陥が施されている 請求項９記載のサイリスタ。 11．サイリスタの半導体基体全体は全体がまたは部分に、再結合中心、例えば 金、白金によってまたは照射によって生成される結晶欠陥が施されている 請求項９記載のサイリスタ。