JP2001345821A - セル組立・分解回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路構成を簡単化したセル組立・分解回路を
提供する。 【解決手段】 STM 側から入力されたATM フレーム・デ
ータ100 は、PTY 生成部10とPTY 付与部12によりパリテ
ィビットが付加され、DMA コントローラ18の制御により
I/O ポート16およびデータ・バス36を介してRAM20 に転
送されRAM20に順番に書き込まれる。RAM20 に書き込ま
れたデータは、プロセッサ24の制御によりATM セルのペ
イロードに適合するように順次読み出され、パリティチ
ェックの後データ・バス36およびI/O ポート16を介して
ATM セル・ヘッダ生成・付与部26に転送される。ATM セ
ル・ヘッダ生成・付与部26に入力されたデータは、ATM
セル・ヘッダが付加されてATM セル108 に変換されATM
側に出力される。ATM 側から入力されたATM セル110
も、同様にしてSTM フレーム・データ100 に変換されST
M 側に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、STM （Synchronou
s Transfer Mode ）フレーム・データをATM （Asynchro
nous Transfer Mode）セルに変換し、ATM セルをSTM フ
レーム・データに変換するセル組立・分解回路（CLAD回
路）に関するものである。

【０００２】

【従来の技術】ATM 網の普及に伴いATM 網と既存のSTM
網が併存することとなり、ATM 装置とSTM 装置を接続す
るためのCLAD回路が必要となってきた。従来、このよう
なCLAD回路としては、たとえば、特開平7-235926号公報
に開示されたパケット送信・受信回路があった。このパ
ケット送信・受信回路は、受信したATM セルをSTM フレ
ーム・データに変換して出力する場合、セル分解部11に
よりATM セルをATM セルヘッダ、SAR-PDU ヘッダおよび
SAR-PDU ペイロードに分解し、外部メモリ制御部15によ
りこのSAR-PDU ペイロードを外部メモリ２に格納してST
M ハイウェイに出力するデータを形成し、形成したデー
タを取り出してSTM ハイウェイ送信部13に与え、このST
M ハイウェイ送信部13によりSTM ハイウェイのタイムス
ロットに挿入して出力するものであった。

【０００３】また、このパケット送信・受信回路は、ST
M ハイウェイから受信したSTM フレーム・データをATM
セルに変換して出力する場合、STM ハイウェイ受信部14
によりSTM ハイウェイのタイムスロットからデータを取
り出し、外部メモリ制御部15によりこのデータを外部メ
モリ２に格納してSAR-PDU ペイロードを形成し、形成し
たSAR-PDU ペイロードを取り出してセル組立部12に与
え、セル組立部12ではこのSAR-PDU ペイロードと、AAL
処理部10から与えられるATM セルヘッダおよびSAR-PDU
ヘッダからATM セルを組み立てて出力するものであっ
た。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
パケット送信・受信回路では、セル分解部11、セル組立
部12はそれぞれALL 処理部10および外部メモリ制御部15
に直接接続され、STM ハイウェイ送信部13、STM ハイウ
ェイ受信部14はそれぞれ外部メモリ制御部15に直接接続
され、外部メモリ２は外部メモリ制御部15に、外部メモ
リ制御部15はAAL処理回路10にそれぞれ直接接続される
構成となっていたので、接続線の数が多くなり、構成が
複雑になるという欠点があった。

【０００５】本発明はこのような従来技術の欠点を解消
し、各部間の接続を単純化したセル組立・分解回路を提
供することを目的とする。

【０００６】

【課題を解決するための手段】本発明は上述の課題を解
決するために、STM フレーム・データとATM セルを相互
に変換するセル組立・分解回路において、STM フレーム
・データおよびATM フレーム・データの入出力を行う入
出力手段と、フレーム・データを記憶する記憶手段と、
記憶手段を直接制御して入出力手段に入力されるSTM フ
レーム・データおよびATM フレーム・データを記憶させ
るメモリ制御手段と、記憶手段に記憶されたフレーム・
データを所定順序で読み出してSTM フレーム・データを
ATM フレーム・データに、ATM フレーム・データをSTM
フレーム・データにそれぞれ変換し、変換したフレーム
・データを入出力手段から出力する処理手段と、処理手
段を入出力手段、記憶手段およびメモリ制御手段に接続
するデータ・バスおよびアドレス・バスとを含むことを
特徴とする。

【０００７】

【発明の実施の形態】次に本発明によるセル組立・分解
回路（CLAD回路）の実施例を図面を用いて説明する。図
１は、ATM 通信機器にSTM インタフェースを持たせるた
めに使用されるCLAD回路の実施例を示すブロック図であ
り、STM 側から入力されるSTM フレーム・データをATM
セルに変換してATM 側（ATM 通信機器側）に渡し、ATM
側から渡されたATM セルをSTM フレーム・データに変換
してSTM 側に出力するCLAD回路の構成図である。図１に
おいて、STM 側からはSTM 多重化されたSTM フレーム・
データ100 とこのデータ100 に同期するクロック102 お
よびSTM フレーム位相104 が入力され、STM フレーム・
データはPTY 生成部10とPTY 付与部12とに、クロック10
2 とSTM フレーム位相104 はR 方向入力位相フレーム・
カウンタ14にそれぞれ入力される。

【０００８】PTY 生成部10は、STM フレーム・データ10
0 に対するパリティビットを生成する回路であり、PTY
付与部12は、PTY 生成部10で生成されたパリティビット
をSTM フレーム・データ100 に付与して直並列変換し、
これをデータ106 として出力する回路である。このパリ
ティビットによりRAM （Random Access Memory）20への
データの書込み・読出しが正常に行われたか否かが確認
される。PTY 生成部10の出力はI/O ポート16に接続さ
れ、PTY 付与部12から出力されるデータ106 はI/O ポー
ト16に入力される。R 方向入力位相フレーム・カウンタ
14は、クロック102 とSTM フレーム位相104 に基づいて
STM フレーム・データ100 をATM セル108に変換するた
めに必要な各種のクロック信号やデコード信号を生成し
て各部に供給する回路である。

【０００９】I/O ポート16は、データの入出力を行う入
出力インタフェース回路であり、ポート１〜４を有す
る。ポート１はPTY 付与部12の出力とATM セル・ヘッダ
生成・付与部26の入力に、ポート２はATM 側に、ポート
３はPTY 挿入部34の出力とSTM側に、ポート４はATM セ
ル・ヘッダ処理部28の出力２にそれぞれ接続されてい
る。さらに、I/O ポート16は、DMA コントローラ18、RA
M20 およびROM （Read Only Memory）22とともにデータ
・バス36およびアドレス・バス38を介してプロセッサ24
に接続されており、プロセッサ24の制御に従ってポート
１〜４に入力されるデータをデータ・バス36上に出力
し、データ・バス36上のデータを取り込んでポート１〜
４に出力する。

【００１０】DMA コントローラ18は、データの転送をプ
ロセッサ24を介さずに直接実行するメモリ制御回路であ
り、本実施例では、PTY 付与部12およびPTY 挿入部34か
ら出力されるデータをRAM20 に転送し、RAM20 を制御し
てそのデータを順番に書き込ませている。RAM20 は、PT
Y 付与部12およびPTY 挿入部34から出力されるデータを
格納するメモリ回路であり、格納したデータをプロセッ
サ24の制御に従って所定のフレーム・フォーマットに適
合するように順次出力する。ROM22 は、CLAD回路の動作
モードを設定するための各種設定情報を予め確保するメ
モリ回路であり、たとえば、STM 側から入力されるSTM
フレーム・データ100 の種別（1.5 Ｍbps データ、6.3
Ｍbps データ等）に対応する設定情報が格納される。

【００１１】プロセッサ24は、ROM22 に格納されている
設定情報とATM 側からI/O ポート16のポート２を介して
与えられる情報に基づいて、STM フレーム・データをAT
M フレーム・データに変換し、ATM フレーム・データを
STM フレーム・データに変換するための演算処理や各部
の制御を実行する処理回路であり、たとえば、RAM20に
書き込まれているSTM フレームのデータ106 をATM フレ
ーム・データに適合するように読み出し、RAM20 に書き
込まれているATM フレームのデータ116 をSTMフレーム
・データに適合するように読み出す。ATM セル・ヘッダ
生成・付与部26は、ATM セル・ヘッダを生成し、生成し
たATM セル・ヘッダをI/O ポート16から入力されるATM
フレーム・データに付与してATM セル108 を生成しATM
側に出力する回路である。

【００１２】一方、ATM 側からはATM セル110 と、この
ATM セル110 に同期するクロック112 およびフレーム入
力位相114 が入力され、ATM セル110 はATM セル・ヘッ
ダ処理部28に、クロック112 とフレーム入力位相114 は
ATM フレーム・カウンタ30にそれぞれ入力される。ATM
セル・ヘッダ処理部28は、ATM セル110 のセル・ヘッダ
情報を監視するとともにペイロードのデータを出力１に
接続されるPTY 生成部32とPTY 挿入部34とに出力する回
路であり、セル・ヘッダ情報に誤りを検出した場合には
その情報を警報として出力２に接続されるI/O ポート16
を介してRAM20等に出力する。

【００１３】ATM フレーム・カウンタ30は、クロック11
2 とフレーム入力位相114 に基づいてATM フレーム・デ
ータをSTM フレーム・データに変換するために必要な各
種のクロック信号やデコード信号を生成して各部に供給
する回路である。PTY 生成部32は、ATM セル・ヘッダ処
理部30からのデータに対するパリティビットを生成する
回路であり、PTY 付与部34は、ATM セル・ヘッダ処理部
28からのデータにPTY生成部32で生成されたパリティビ
ットを付加して直並列変換し、これをデータ116 として
出力する回路である。このパリティビットによりRAM20
へのデータの書込み・読出しが正常に行われたか否かが
確認される。PTY 生成部34の出力はI/Oポート16に接続
され、PTY 挿入部34から出力されるデータ116 はI/O ポ
ート16に入力される。

【００１４】このように、本実施例によるCLAD回路は、
I/O ポート16、DMA コントローラ18、RAM20 およびROM2
2 をデータ・バス36およびアドレス・バス38を介してプ
ロセッサ24に接続してフレームのフォーマット変換を実
行する処理系を構成し、I/Oポート16を介してフォーマ
ットを変換するデータをPTY 付与部12およびPTY 挿入部
34から受け取り、I/O ポート16を介してフォーマットを
変換したデータをATMセル・ヘッダ生成・付与部26およ
びSTM 側に渡しているので、構成が従来の回路より簡単
となっている。

【００１５】次に、図１に示すCLAD回路の動作を説明す
ると、プロセッサ24には、ATM 通信機器（ATM 側）から
I/O ポート16を介して、これからCLAD処理されるSTM フ
レームのフレーム数やSTM フレームのどのタイムスロッ
トTS（チャネル）をいずれのATM セルにどの様に変換す
るか等を指示するCLADタイプ情報が与えられる。プロセ
ッサ24では、このCLADタイプ情報やROM22 に格納されて
いるSTM 入力データ種別（たとえば、1.5 Ｍbps デー
タ、6.3 Ｍbps データ、等）のCLAD回路設定情報に基づ
いて入力データのフォーマット変換処理や各部の制御を
実行する。

【００１６】STM 側からはSTM 多重化されたSTM フレー
ム・データ100 がPTY 生成部10およびPTY 付与部12に入
力される。図２は、6.3 Ｍbps データのフレーム・フォ
ーマットの構成例である。ここで、１フレームは789 ビ
ット（125 μs ）から構成され、768 ビット（96チャネ
ル）は通話用として、16ビットはステータスビット（S
T）として、５ビットはフレームビット（F ）としてそ
れぞれ使用される。本実施例では、通話用の768 ビット
（96チャネル）がSTM フレーム・データ100 として入力
されるものとする。

【００１７】PTY 生成部10では、入力されるSTM フレー
ム・データ100 からパリティビットを生成してPTY 付与
部12に供給する。PTY 付与部12では、入力されるSTM フ
レーム・データ100 にパリティビットを付加して直並列
変換し、データ106 を生成する。DMA コントローラ18で
は、プロセッサ24の指示を受けて、PTY 生成部10で生成
されたデータ106 をI/O ポート16およびデータ・バス36
を介してRAM20 に転送し、RAM20 に順番に書き込んでい
く。

【００１８】プロセッサ24では、ATM 側から与えられた
CLADタイプ情報やROM22 から読み出したCLAD回路設定情
報に基づいて所定のフォーマット変換処理を実行する。
具体的には、RAM20 にアドレス・バス38を介して所定の
アドレスを供給し、RAM20 に書き込まれているデータを
ATM セルのペイロードに適合するように順次読み出し、
パリティ演算チェックを実施してRAM20 への書込み・読
出しが正常に行われたか否かを監視する。そして、書込
み・読出しが正常に行われた場合には、読み出したデー
タをATM フレーム・データとしてデータ・バス36および
I/O ポート16を介してATM セル・ヘッダ生成・付与部26
に出力し、書込み・読出しが正常に行われなかった場合
には、そのデータを警報として管理する。

【００１９】図３および図４は、フレーム・フォーマッ
ト変換の説明図であり、6.3 ＭbpsのSTM フレームをATM
セルに変換する場合の一例である。図３はSTM フレー
ムを示し、各STM フレームは通話用チャネルとステータ
スビットSTとフレームビットF から構成される。図４は
ATM セルを示し、各ATM セルはセル・ヘッダとペイロー
ドから構成される。CLAD回路は、STM フレームの通話チ
ャネル（96オクテット）を同一チャネル別に各ATM セル
のペイロード（48オクテット）に割り振ることによりフ
レームのフォーマット変換を実行する。ただし、この場
合、ATM アダプテーションレイヤとしてALL タイプ１を
想定し、ペイロード48オクテットのうち１オクテットを
SAR-PDU ヘッダに使用し、残りの47オクテットを通話チ
ャネルに使用するものとする。

【００２０】具体的には、図３に示すSTM フレームの各
通話チャネル（CH1#1 〜CH4#1,CH1#2 〜CH4#2,...,CH1#
24〜CH4#24）のデータを、DMA コントローラ18の制御に
よりRAM20 に順次書き込む。そして、プロセッサ24の制
御によりRAM20 から、図４に示すように、ATM セル１の
ペイロードがSTM フレーム１のCH1#1 〜#24 とSTM フレ
ーム２のCH1#1 〜#23 で構成され、ATM セル２のペイロ
ードがSTM フレーム１のCH2#1 〜#24 とSTM フレーム２
のCH2#1 〜#23 で構成され、ATM セル２のペイロードが
STM フレーム２の#24 とSTM フレーム３のCH1#1 〜#24
で構成され、ATM セル４のペイロードがSTM フレーム１
のCH3#1 〜#24 とSTM フレーム２のCH3#1 〜#23 で構成
されるようにデータを読み出し、ATM セル・ヘッダ生成
・付与部26に送る。他のSTM フレームおよびATM フレー
ムも同様に処理される。

【００２１】ATM セル・ヘッダ生成・付与部26では、プ
ロセッサ24の指示に従って所定のATM セル・ヘッダを生
成し、これを入力されるデータに付加してATM セル108
を生成し、ATM 側に出力する。図５は、UNI （User Net
work Interface）の場合におけるATM セルのフォーマッ
トを示し、セル・ヘッダ部分におけるGFC 、VPI 、VCI
、PT、CLP およびHEC は、それぞれ一般的フロー制
御、仮想パス識別子、仮想チャネル識別子、ペイロー
ド、セル優先表示、ヘッダ誤り制御のための領域であ
る。このようにして、STM 側から入力されるSTM フレー
ム・データ100 はATM セル108 に変換されてATM 通信機
器（ATM 側）に渡される。

【００２２】一方、ATM 通信機器（ATM 側）から入力さ
れるATM セル110 は、ATM セル・ヘッダ処理部28に与え
られる。ATM セルのフォーマットは、ATM セル・ヘッダ
生成・付与部26からATM 側に出力されるATM セル108 と
同じである。ATM セル・ヘッダ処理部28では、ATM セル
110 からセル・ヘッダを取り出し、そのHEC によりセル
・ヘッダ情報に誤りがあるか否かを監視する。セル・ヘ
ッダ情報に誤りが検出されない場合や誤りが訂正できた
場合には、ATM セル110 のペイロードにおけるデータを
PTY 生成部32およびPTY 挿入部34に出力し、セル・ヘッ
ダ情報に問題が検出された場合には、それを警報として
RAM20 に記憶する。

【００２３】PTY 生成部32では、ATM セル・ヘッダ処理
部28から与えられるデータのパリティビットを生成して
PTY 付与部34に供給する。PTY 挿入部34では、ATM セル
・ヘッダ処理部28からのデータにそのパリティビットを
付加して直並列変換し、データ116 を生成する。DMA コ
ントローラ18では、プロセッサ24の指示を受けて、PTY
挿入部34で生成されたデータ116 をI/O ポート16および
データ・バス36を介してRAM20 に転送し、RAM20 に順番
に書き込んでいく。

【００２４】プロセッサ24では、先にATM 側から与えら
れたCLADタイプ情報やROM22 から読み出したCLAD回路設
定情報に基づいて所定のフォーマット変換処理を実行す
る。具体的には、RAM20 にアドレス・バス38を介して所
定のアドレスを供給し、RAM20 に書き込まれれているデ
ータをSTM フレームのフォーマットに適合するように順
次読み出し、パリティ演算チェックを実施してRAM20 へ
の書込み・読出しが正常に行われたか否かを監視する。

【００２５】そして、書込み・読出しが正常に行われた
場合には、読み出したデータをSTMフレーム・データ118
としてデータ・バス36およびI/O ポート16を介してSTM
側に出力し、書込み・読出しが正常に行われなかった
場合には、これを警報として管理する。このようにし
て、ATM 通信機器（ATM 側）から入力されるATM セル11
0 はSTM フレーム・データ118 に変換されてSTM 側に出
力される。なお、STM フレーム・データ118 を平直列変
換し、さらに図２に示すフォーマットのSTM フレーム・
データに変換してSTM 側に出力してもよい。

【００２６】また、外部からの折返しLOOP設定時は、ST
M 側から入力されるSTM フレーム・データ100 をSTM フ
レーム・データ118 に変換してSTM 側に折り返し、ATM
側から入力されるATM セル110 をATM セル108 に変換し
てATM 側に折り返せばよい。なお、本実施例では、CLAD
回路を、ATM 通信機器にSTM インタフエースを持たせる
ために使用した例であるが、STM 通信機器にATM インタ
フェース機能を持たせるために使用することもできる。

【００２７】

【発明の効果】このように本発明によれば、STM フレー
ム・データおよびATM フレーム・データのフレーム・フ
ォーマット変換を、I/O ポート、DMA コントローラ、RA
M およびROM をデータ・バスおよびアドレス・バスを介
してプロッセサに接続した構成により実行しているので
各部間の接続を単純化することができ、回路構成を簡単
化することができる。また、プロセッサによりフレーム
・フォーマット変換処理をプログラマブルにすることが
できるので、任意の種別のSTM フレーム・データをATM
セルに変換し、ATM セルを任意の種別のSTM フレーム・
データに変換することが容易となる。

【図面の簡単な説明】

【図１】本発明によるCLAD回路の実施例を示すブロック
図である。

【図２】6.3 Ｍbps データのSTM フレーム・フォーマッ
トの一例を示す図である。

【図３】STM フレーム・データからATM セルへの変換を
説明するための説明図である。

【図４】STM フレーム・データからATM セルへの変換を
説明するための説明図である。

【図５】UNI の場合におけるATM セル・フォーマットを
示す図である。

【符号の説明】

10、32 PTY 生成部 12 PTY 付与部 16 I/O ポート 18 DAM コントローラ 20 RAM 22 ROM 24 プロセッサ 26 ATM セル・ヘッダ生成・付与部 28 ATM セル・ヘッダ処理部 34 PTY 挿入部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 STM フレーム・データとATM セルを相互
   に変換するセル組立・分解回路において、該回路は、 STM フレーム・データおよびATM フレーム・データの入
   出力を行う入出力手段と、 フレーム・データを記憶する記憶手段と、 該記憶手段を直接制御して前記入出力手段に入力される
   STM フレーム・データおよびATM フレーム・データを記
   憶させるメモリ制御手段と、 前記記憶手段に記憶されたフレーム・データを所定順序
   で読み出してSTM フレーム・データをATM フレーム・デ
   ータに、ATM フレーム・データをSTM フレーム・データ
   にそれぞれ変換し、変換したフレーム・データを前記入
   出力手段から出力する処理手段と、 該処理手段を前記入出力手段、記憶手段およびメモリ制
   御手段に接続するデータ・バスおよびアドレス・バスと
   を含むことを特徴とするセル組立・分解回路。