JP2001319987A - 集積回路パッケージ - Google Patents
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Abstract
(57)【要約】
【課題】 集積回路チップの集積回路から放射される不
要な電磁波を極めて効率良く吸収し、回路動作の安定化
を実現する集積回路パッケージを提供する。 【解決手段】 誘電体基板１の集積回路チップ１２との
対向部位に、電気的に独立した電気抵抗部として抵抗膜
１１を設ける。更に、基板１の厚みを、チップ１２の集
積回路内で使用される周波数と当該基板１の比誘電率と
から決定される信号波長の略１／４倍に規定するととも
に、抵抗膜１１の面抵抗値が空気の特性インピーダンス
に等しくなるように規定する。
要な電磁波を極めて効率良く吸収し、回路動作の安定化
を実現する集積回路パッケージを提供する。 【解決手段】 誘電体基板１の集積回路チップ１２との
対向部位に、電気的に独立した電気抵抗部として抵抗膜
１１を設ける。更に、基板１の厚みを、チップ１２の集
積回路内で使用される周波数と当該基板１の比誘電率と
から決定される信号波長の略１／４倍に規定するととも
に、抵抗膜１１の面抵抗値が空気の特性インピーダンス
に等しくなるように規定する。
Description
【０００１】
【発明の属する技術分野】本発明は、主にフリップチッ
プ実装用の集積回路パッケージに関する。
プ実装用の集積回路パッケージに関する。
【０００２】
【従来の技術】従来のフリップチップボンディング用の
集積回路パッケージには、図１３に示すように、誘電体
基板１０２にフリップチップ実装される集積回路チップ
１０１の直下に接地用金属膜１０３が存するタイプか、
あるいは図１４に示すように、集積回路チップ１０１の
直下で誘電体基板１０２の表面がむき出しとなっている
タイプがある。ここで、図１３（ｂ），図１４（ｂ）は
それぞれ図１３（ａ），図１４（ａ）の線分Ｉ−Ｉ’、
ＩＩ−ＩＩ’により切断した際の断面構造を示す。
集積回路パッケージには、図１３に示すように、誘電体
基板１０２にフリップチップ実装される集積回路チップ
１０１の直下に接地用金属膜１０３が存するタイプか、
あるいは図１４に示すように、集積回路チップ１０１の
直下で誘電体基板１０２の表面がむき出しとなっている
タイプがある。ここで、図１３（ｂ），図１４（ｂ）は
それぞれ図１３（ａ），図１４（ａ）の線分Ｉ−Ｉ’、
ＩＩ−ＩＩ’により切断した際の断面構造を示す。
【０００３】これら集積回路パッケージは、図１３，図
１４において、誘電体基板１０２の上部に接地用金属膜
１０３と、高周波信号を外部へ引き出すための引き出し
配線１０４，１０５と、電源供給用配線１０６〜１０９
と、集積回路チップ１０１に設けられているフリップチ
ップ実装のための突起金属１１０と接続するためのパッ
ド１１１が設けられて構成されている。
１４において、誘電体基板１０２の上部に接地用金属膜
１０３と、高周波信号を外部へ引き出すための引き出し
配線１０４，１０５と、電源供給用配線１０６〜１０９
と、集積回路チップ１０１に設けられているフリップチ
ップ実装のための突起金属１１０と接続するためのパッ
ド１１１が設けられて構成されている。
【０００４】また、従来の集積回路パッケージにおい
て、誘電体基板１０２の厚みは任意に決められる。
て、誘電体基板１０２の厚みは任意に決められる。
【０００５】
【発明が解決しようとする課題】一般に、集積回路パッ
ケージでは、集積回路チップの回路表面、あるいは回路
と誘電体基板上の配線とを接続するバンプやピラー部分
において不要な電磁波が発生し、放射されてしまうとい
う不都合がある。これは、信号線路と接地導体との間に
かかる電界の方向が不連続部分で強制的に変更されてし
まうため、異なる伝送モードが生じてしまうことによ
る。
ケージでは、集積回路チップの回路表面、あるいは回路
と誘電体基板上の配線とを接続するバンプやピラー部分
において不要な電磁波が発生し、放射されてしまうとい
う不都合がある。これは、信号線路と接地導体との間に
かかる電界の方向が不連続部分で強制的に変更されてし
まうため、異なる伝送モードが生じてしまうことによ
る。
【０００６】空間へ放射された電磁波は、チップ直下の
接地用金属膜、あるいは露出した誘電体基板の表面で反
射されて回路パターンの様々な部分へ入り込んでしま
い、回路の動作が不安定になるという問題がある。
接地用金属膜、あるいは露出した誘電体基板の表面で反
射されて回路パターンの様々な部分へ入り込んでしま
い、回路の動作が不安定になるという問題がある。
【０００７】そこで本発明は、前記課題に鑑みてなされ
たものであり、集積回路チップの集積回路から放射され
る不要な電磁波を極めて効率良く吸収し、回路動作の安
定化を実現する集積回路パッケージを提供することを目
的とする。
たものであり、集積回路チップの集積回路から放射され
る不要な電磁波を極めて効率良く吸収し、回路動作の安
定化を実現する集積回路パッケージを提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明者らは、鋭意検討
の結果、以下に示す発明の諸態様に想到した。
の結果、以下に示す発明の諸態様に想到した。
【０００９】第１の態様は、背面に接地導体、上面に金
属膜がパターン化されてなる電気・電子回路がそれぞれ
設けられた誘電体基板と対向するように集積回路チップ
が接続されてなる集積回路パッケージを対象とし、前記
誘電体基板の前記集積回路チップとの対向部位に、前記
金属膜から電気的に独立した電気抵抗部が設けられてな
るものである。
属膜がパターン化されてなる電気・電子回路がそれぞれ
設けられた誘電体基板と対向するように集積回路チップ
が接続されてなる集積回路パッケージを対象とし、前記
誘電体基板の前記集積回路チップとの対向部位に、前記
金属膜から電気的に独立した電気抵抗部が設けられてな
るものである。
【００１０】本態様では、前記電気抵抗部の設置に加え
て、効率良く電磁波吸収を行う観点から、誘電体基板の
厚みを制御する。具体的には、当該厚みを、吸収対象と
する所望の信号波長、例えば前記集積回路チップの集積
回路内で使用される周波数と前記誘電体基板の比誘電率
とから決定される信号波長の略１／４倍としたり、当該
信号波長の１／８倍〜１／２倍の範囲内の値に制御する
ことが好適である。
て、効率良く電磁波吸収を行う観点から、誘電体基板の
厚みを制御する。具体的には、当該厚みを、吸収対象と
する所望の信号波長、例えば前記集積回路チップの集積
回路内で使用される周波数と前記誘電体基板の比誘電率
とから決定される信号波長の略１／４倍としたり、当該
信号波長の１／８倍〜１／２倍の範囲内の値に制御する
ことが好適である。
【００１１】更に、複数の信号波長、あるいは所定範囲
内の信号波長を吸収することを考慮して、前記誘電体基
板の前記対向部位を凹凸形状に加工することが好まし
い。この場合、誘電体基板の厚みを連続的に変更させる
ことで所定範囲内の波長の電磁波吸収、非連続的に変更
させることで複数の所定値の波長の電磁波吸収が可能と
なる。
内の信号波長を吸収することを考慮して、前記誘電体基
板の前記対向部位を凹凸形状に加工することが好まし
い。この場合、誘電体基板の厚みを連続的に変更させる
ことで所定範囲内の波長の電磁波吸収、非連続的に変更
させることで複数の所定値の波長の電磁波吸収が可能と
なる。
【００１２】更に本態様では、所期電磁波を正確且つ確
実に吸収することを考慮して、前記電気抵抗部を、その
面抵抗値が当該電気抵抗部と前記誘電体基板との間の特
性インピーダンスに略等しくなるように制御する。具体
的には、電気抵抗部と誘電体基板との間に空隙が形成さ
れる場合には、当該空隙における空気の特性インピーダ
ンスと等しくなるように前記面抵抗値を制御しする。更
には、空隙となる部位に所定の誘電体を充填し、当該面
抵抗値を制御し易くしても良い。
実に吸収することを考慮して、前記電気抵抗部を、その
面抵抗値が当該電気抵抗部と前記誘電体基板との間の特
性インピーダンスに略等しくなるように制御する。具体
的には、電気抵抗部と誘電体基板との間に空隙が形成さ
れる場合には、当該空隙における空気の特性インピーダ
ンスと等しくなるように前記面抵抗値を制御しする。更
には、空隙となる部位に所定の誘電体を充填し、当該面
抵抗値を制御し易くしても良い。
【００１３】更に本態様では、集積回路チップの集積回
路における接地強化を図ることを考慮して、電気抵抗部
上に絶縁膜を設け、更にその上に集積回路と電気的に接
続されるようにメッシュ状の金属導体を設ける。
路における接地強化を図ることを考慮して、電気抵抗部
上に絶縁膜を設け、更にその上に集積回路と電気的に接
続されるようにメッシュ状の金属導体を設ける。
【００１４】更に本態様では、電気抵抗部を抵抗膜とし
て形成するのみならず、誘電体基板の前記対向部位に溝
を形成し、当該溝内抵抗材料を埋め込むようにして電気
抵抗部を形成しても良い。
て形成するのみならず、誘電体基板の前記対向部位に溝
を形成し、当該溝内抵抗材料を埋め込むようにして電気
抵抗部を形成しても良い。
【００１５】第２の態様は、前記第１の態様と同様の集
積回路パッケージを対象とし、誘電体基板の集積回路チ
ップとの対向部位に、前記金属膜から電気的に独立した
電気抵抗部が設けられるとともに、前記誘電体基板の少
なくとも前記対向部位の厚みが、前記電気抵抗部で吸収
される所望の信号波長が当該電気抵抗部の表面で略開放
端となるように規定されている。
積回路パッケージを対象とし、誘電体基板の集積回路チ
ップとの対向部位に、前記金属膜から電気的に独立した
電気抵抗部が設けられるとともに、前記誘電体基板の少
なくとも前記対向部位の厚みが、前記電気抵抗部で吸収
される所望の信号波長が当該電気抵抗部の表面で略開放
端となるように規定されている。
【００１６】本態様においても、前記第１の態様と同様
に、誘電体基板の厚みの具体的規定、前記対向部位にお
ける厚みの変更、電気抵抗部の面抵抗値の調節等を実行
することが好適である。
に、誘電体基板の厚みの具体的規定、前記対向部位にお
ける厚みの変更、電気抵抗部の面抵抗値の調節等を実行
することが好適である。
【００１７】
【作用】本発明の集積回路パッケージにおいては、誘電
体基板の集積回路チップとの対向部位に設けられた電気
抵抗部により、不要モードの電磁波が発生しても当該対
向部位で電磁波が反射することなく吸収される。ここ
で、接地された誘電体基板の厚みを集積回路で用いられ
る周波数と誘電体基板の比誘電率とで決まる信号波長の
４分の１に設定した場合であれば、その電気抵抗部表面
が電磁波にとって電気的に開放端となっているように見
えるため、電気抵抗部表面での電磁波による電圧の振幅
が最も大きくなる。このため電気抵抗部表面には電磁波
による電圧によって電流が発生し、エネルギーの損失が
生じ、その値は最大値となる。
体基板の集積回路チップとの対向部位に設けられた電気
抵抗部により、不要モードの電磁波が発生しても当該対
向部位で電磁波が反射することなく吸収される。ここ
で、接地された誘電体基板の厚みを集積回路で用いられ
る周波数と誘電体基板の比誘電率とで決まる信号波長の
４分の１に設定した場合であれば、その電気抵抗部表面
が電磁波にとって電気的に開放端となっているように見
えるため、電気抵抗部表面での電磁波による電圧の振幅
が最も大きくなる。このため電気抵抗部表面には電磁波
による電圧によって電流が発生し、エネルギーの損失が
生じ、その値は最大値となる。
【００１８】更に、電気抵抗部の面抵抗値を、回路パタ
ーンと誘電体基板との間の比誘電率と比透磁率とで決ま
る特性インピーダンスに一致させることにより、その空
間に放射される電磁波の特性インピーダンスと抵抗膜上
の特性インピーダンスとの間で整合が得られ、エネルギ
ーの損失は効率良く行われる。
ーンと誘電体基板との間の比誘電率と比透磁率とで決ま
る特性インピーダンスに一致させることにより、その空
間に放射される電磁波の特性インピーダンスと抵抗膜上
の特性インピーダンスとの間で整合が得られ、エネルギ
ーの損失は効率良く行われる。
【００１９】また、誘電体基板の厚さを、集積回路内で
使用される周波数と誘電体の比誘電率とで決まる信号波
長の１／８〜１／２に設定した場合には、各寸法で信号
波長の１／４になる周波数範囲で電磁波吸収させること
が可能である。
使用される周波数と誘電体の比誘電率とで決まる信号波
長の１／８〜１／２に設定した場合には、各寸法で信号
波長の１／４になる周波数範囲で電磁波吸収させること
が可能である。
【００２０】
【発明の実施の形態】以下、本発明を適用した好適な諸
実施形態について図面を参照しながら詳細に説明する。
実施形態について図面を参照しながら詳細に説明する。
【００２１】（第１の実施形態）図１は、本実施形態の
フリップチップ実装用の集積回路パッケージを示す概略
斜視図である。この集積回路パッケージは、誘電体基板
１の集積回路チップ１２がフリップチップ実装される面
（上面）側に、集積回路チップ１２の集積回路と電気的
な接続を図るための信号配線２，３と、電源配線４〜７
と、集積回路の接地を行うための接地金属膜８と、集積
回路チップ１２をフリップチップ実装する際に当該チッ
プ上のバンプやピラーなどの突起金属１６と接続するた
めのパッド金属９が設けられている。他方、誘電体基板
１の背面側には、外部と接地するための接地導体１０が
設けられている。
フリップチップ実装用の集積回路パッケージを示す概略
斜視図である。この集積回路パッケージは、誘電体基板
１の集積回路チップ１２がフリップチップ実装される面
（上面）側に、集積回路チップ１２の集積回路と電気的
な接続を図るための信号配線２，３と、電源配線４〜７
と、集積回路の接地を行うための接地金属膜８と、集積
回路チップ１２をフリップチップ実装する際に当該チッ
プ上のバンプやピラーなどの突起金属１６と接続するた
めのパッド金属９が設けられている。他方、誘電体基板
１の背面側には、外部と接地するための接地導体１０が
設けられている。
【００２２】そして、誘電体基板１の集積回路チップ１
２との対向部位に、その周囲を囲む信号配線２，３、電
源配線４〜７及び接地金属膜８から電気的に独立した電
気抵抗部として、抵抗膜１１が設けられている。
２との対向部位に、その周囲を囲む信号配線２，３、電
源配線４〜７及び接地金属膜８から電気的に独立した電
気抵抗部として、抵抗膜１１が設けられている。
【００２３】誘電体基板１は、その厚みが、所望の信号
波長、ここでは集積回路チップ１２の集積回路内で使用
される周波数と当該誘電体基板１の比誘電率とから決定
される信号波長の略１／４倍に規定されている。この場
合、当該厚みを前記信号波長の１／８倍〜１／２倍の範
囲内の所定値に規定しても良い。
波長、ここでは集積回路チップ１２の集積回路内で使用
される周波数と当該誘電体基板１の比誘電率とから決定
される信号波長の略１／４倍に規定されている。この場
合、当該厚みを前記信号波長の１／８倍〜１／２倍の範
囲内の所定値に規定しても良い。
【００２４】図２は、誘電体基板１に集積回路チップ１
２をフリップチップ実装したときの集積回路パッケージ
の概略断面図である。集積回路チップ１２と誘電体基板
１の間には空隙が形成されており、本例では抵抗膜１１
の面抵抗値が前記空隙における特性インピダンスに等し
くなるように規定されている。即ち、抵抗膜１１の面抵
抗値を空気の特性インピーダンスである約３７６．７Ω
／□になるようにする。例えば、集積回路チップ１２が
周波数８０ＧＨｚの周波数（ｆ）で駆動されていて、光
速度（ｃ0）を３．０×１０8ｍ／ｓ、誘電体基板１の比
誘電率（εeff）が９であるとすると、誘電体内の信号
波長は、 となり、誘電体基板１の厚みを約３１２．５μｍとすれ
ばよい。
２をフリップチップ実装したときの集積回路パッケージ
の概略断面図である。集積回路チップ１２と誘電体基板
１の間には空隙が形成されており、本例では抵抗膜１１
の面抵抗値が前記空隙における特性インピダンスに等し
くなるように規定されている。即ち、抵抗膜１１の面抵
抗値を空気の特性インピーダンスである約３７６．７Ω
／□になるようにする。例えば、集積回路チップ１２が
周波数８０ＧＨｚの周波数（ｆ）で駆動されていて、光
速度（ｃ0）を３．０×１０8ｍ／ｓ、誘電体基板１の比
誘電率（εeff）が９であるとすると、誘電体内の信号
波長は、 となり、誘電体基板１の厚みを約３１２．５μｍとすれ
ばよい。
【００２５】また、図３に示すように、集積回路チップ
１２と誘電体基板１との間には比誘電率が１より大きい
材料２１を導入するようにしても良い。この場合、抵抗
膜１１の面抵抗率Ｒは以下のように計算できる。 Ｒ＝｛（μ0・μr）／（ε0・εr）｝1/2 ここで、μ0，ε0は、真空中の透磁率及び誘電率であ
り、μr，εrは材料２１の比透磁率及び比誘電率であ
る。
１２と誘電体基板１との間には比誘電率が１より大きい
材料２１を導入するようにしても良い。この場合、抵抗
膜１１の面抵抗率Ｒは以下のように計算できる。 Ｒ＝｛（μ0・μr）／（ε0・εr）｝1/2 ここで、μ0，ε0は、真空中の透磁率及び誘電率であ
り、μr，εrは材料２１の比透磁率及び比誘電率であ
る。
【００２６】本実施形態の集積回路パッケージにおいて
は、誘電体基板１の集積回路チップ１２との対向部位に
設けられた抵抗膜１１により、不要モードの電磁波が発
生しても当該対向部位で電磁波が反射することなく吸収
される。ここで、接地された誘電体基板１の厚みを、集
積回路で用いられる周波数と誘電体基板１の比誘電率と
で決まる信号波長の４分の１に設定すれば、その抵抗膜
１１の表面が電磁波にとって電気的に開放端になってい
るように見えるため、当該表面での電磁波による電圧の
振幅が最も大きくなる。このため当該表面には電磁波に
よる電圧によって電流が発生し、エネルギーの損失が生
じ、その値は最大値となる。
は、誘電体基板１の集積回路チップ１２との対向部位に
設けられた抵抗膜１１により、不要モードの電磁波が発
生しても当該対向部位で電磁波が反射することなく吸収
される。ここで、接地された誘電体基板１の厚みを、集
積回路で用いられる周波数と誘電体基板１の比誘電率と
で決まる信号波長の４分の１に設定すれば、その抵抗膜
１１の表面が電磁波にとって電気的に開放端になってい
るように見えるため、当該表面での電磁波による電圧の
振幅が最も大きくなる。このため当該表面には電磁波に
よる電圧によって電流が発生し、エネルギーの損失が生
じ、その値は最大値となる。
【００２７】更に、抵抗膜１１の面抵抗値を、回路パタ
ーンと誘電体基板１との間の比誘電率と比透磁率とで決
まる特性インピーダンスに一致させることにより、その
空間に放射される電磁波の特性インピーダンスと抵抗膜
上の特性インピーダンスとの間で整合が得られ、エネル
ギーの損失は効率良く行われる。
ーンと誘電体基板１との間の比誘電率と比透磁率とで決
まる特性インピーダンスに一致させることにより、その
空間に放射される電磁波の特性インピーダンスと抵抗膜
上の特性インピーダンスとの間で整合が得られ、エネル
ギーの損失は効率良く行われる。
【００２８】また、誘電体基板１の厚さを、集積回路内
で使用される周波数と誘電体の比誘電率とで決まる信号
波長の１／８〜１／２に設定した場合には、各寸法で信
号波長の１／４になる周波数範囲で電磁波吸収させるこ
とが可能である。
で使用される周波数と誘電体の比誘電率とで決まる信号
波長の１／８〜１／２に設定した場合には、各寸法で信
号波長の１／４になる周波数範囲で電磁波吸収させるこ
とが可能である。
【００２９】従って、本実施形態によれば、集積回路チ
ップ１の集積回路から放射される不要な電磁波を極めて
良い効率で吸収し、回路動作の安定化を実現することが
可能となる。
ップ１の集積回路から放射される不要な電磁波を極めて
良い効率で吸収し、回路動作の安定化を実現することが
可能となる。
【００３０】（第２の実施形態）続いて、第２の実施形
態について説明する。ここでは、第１の実施形態と同様
にフリップチップ実装用の集積回路パッケージについて
例示するが、電気抵抗部の形状が異なる点で相違する。
なお、第１の実施形態と共通する構成部材等については
同一の符号を付して説明を省略する。
態について説明する。ここでは、第１の実施形態と同様
にフリップチップ実装用の集積回路パッケージについて
例示するが、電気抵抗部の形状が異なる点で相違する。
なお、第１の実施形態と共通する構成部材等については
同一の符号を付して説明を省略する。
【００３１】図４は、本実施形態の集積回路パッケージ
を示す概略断面図である。この集積回路パッケージは、
誘電体基板１３の集積回路チップ１２との対向部位に凹
凸部２２を形成し、誘電体基板１３の厚みを前記対向部
位内の場所毎で連続的に変動されるように構成される。
を示す概略断面図である。この集積回路パッケージは、
誘電体基板１３の集積回路チップ１２との対向部位に凹
凸部２２を形成し、誘電体基板１３の厚みを前記対向部
位内の場所毎で連続的に変動されるように構成される。
【００３２】吸収させる信号の、その周波数として最も
低い成分は誘電体基板１３の最も厚い部分ｄで決定さ
れ、周波数の最も高い成分は最も薄い部分Ｄで決定され
る。例えば，誘電体基板１の比誘電率が９であるとし
て、Ｄを３００μｍ，ｄを４００μｍとすれば、周波数
６２．５ＧＨｚ〜８３．３ＧＨｚの範囲で電磁波吸収が
可能となる。
低い成分は誘電体基板１３の最も厚い部分ｄで決定さ
れ、周波数の最も高い成分は最も薄い部分Ｄで決定され
る。例えば，誘電体基板１の比誘電率が９であるとし
て、Ｄを３００μｍ，ｄを４００μｍとすれば、周波数
６２．５ＧＨｚ〜８３．３ＧＨｚの範囲で電磁波吸収が
可能となる。
【００３３】本実施形態によれば、第１の実施形態の奏
する諸効果に加え、誘電体基板１の厚みが前記対向部位
で変動するために広い周波数範囲で電磁波吸収を行うこ
とが可能となる。
する諸効果に加え、誘電体基板１の厚みが前記対向部位
で変動するために広い周波数範囲で電磁波吸収を行うこ
とが可能となる。
【００３４】ここで、凹凸部２２のＤ〜ｄの値を、集積
回路チップ１２の集積回路内で使用される周波数と当該
誘電体基板１の比誘電率とから決定される信号波長の１
／８倍〜１／２倍の範囲を含むように規定しても良い。
この場合、前記信号波長を基準とし、当該信号波長の１
／４倍を中心として前記範囲に対応できるように構成さ
れる。
回路チップ１２の集積回路内で使用される周波数と当該
誘電体基板１の比誘電率とから決定される信号波長の１
／８倍〜１／２倍の範囲を含むように規定しても良い。
この場合、前記信号波長を基準とし、当該信号波長の１
／４倍を中心として前記範囲に対応できるように構成さ
れる。
【００３５】−変形例１− 図５は、本実施形態の集積回路パッケージの変形例１を
示す概略断面図である。この集積回路パッケージでは、
誘電体基板１３の対向部位に対応する背面部分に凹凸部
２２を形成して誘電体基板１３の厚みを場所毎に変更
し、平坦な上面に抵抗膜１１を設ける。
示す概略断面図である。この集積回路パッケージでは、
誘電体基板１３の対向部位に対応する背面部分に凹凸部
２２を形成して誘電体基板１３の厚みを場所毎に変更
し、平坦な上面に抵抗膜１１を設ける。
【００３６】この構造では、図４の例と同様に、第１の
実施形態の諸効果及び誘電体基板１の厚みが前記対向部
位で変動するために広い周波数範囲で電磁波吸収が可能
とされることに加えて、前記背面に凹凸部２２が形成さ
れるために前記対向部位における誘電体基板１の上面を
平坦に形成することができ、誘電体基板１の厚みの容易
且つ正確な規定が可能となる。
実施形態の諸効果及び誘電体基板１の厚みが前記対向部
位で変動するために広い周波数範囲で電磁波吸収が可能
とされることに加えて、前記背面に凹凸部２２が形成さ
れるために前記対向部位における誘電体基板１の上面を
平坦に形成することができ、誘電体基板１の厚みの容易
且つ正確な規定が可能となる。
【００３７】−変形例２− 図６は、本実施形態の集積回路パッケージの変形例２を
示す概略断面図である。この集積回路パッケージでは、
抵抗膜１１の形成された誘電体基板１３の表面上に表面
平坦化用絶縁膜、具体的には例えばDow Chemical株式会
社製のＢＣＢ（Benzo Cyclo Btene）膜１７を塗布し、
その上に集積回路チップ１２と電気的な接続を図るため
の信号配線２，３と、電源配線４〜７と、接地を行うた
めの接地導体８と、パッド金属９を設ける。
示す概略断面図である。この集積回路パッケージでは、
抵抗膜１１の形成された誘電体基板１３の表面上に表面
平坦化用絶縁膜、具体的には例えばDow Chemical株式会
社製のＢＣＢ（Benzo Cyclo Btene）膜１７を塗布し、
その上に集積回路チップ１２と電気的な接続を図るため
の信号配線２，３と、電源配線４〜７と、接地を行うた
めの接地導体８と、パッド金属９を設ける。
【００３８】この構造では、図４の例と同様に、第１の
実施形態の諸効果及び誘電体基板１の厚みが前記対向部
位で変動するために広い周波数範囲で電磁波吸収が可能
とされることに加えて、ＢＣＢ膜１７により誘電体基板
１の前記対向部位における上面が平坦化され、誘電体基
板１の厚みの容易且つ正確な規定が可能となる。
実施形態の諸効果及び誘電体基板１の厚みが前記対向部
位で変動するために広い周波数範囲で電磁波吸収が可能
とされることに加えて、ＢＣＢ膜１７により誘電体基板
１の前記対向部位における上面が平坦化され、誘電体基
板１の厚みの容易且つ正確な規定が可能となる。
【００３９】−変形例３− 図７は、本実施形態の集積回路パッケージの変形例３を
示す概略断面図である。この集積回路パッケージでは、
誘電体基板１３の集積回路チップ１２との対向部位に加
工断面形状が矩形とされた凹凸部２３を設ける。この場
合、吸収可能な電磁波の周波数が誘電体基板１３の凹凸
部２３における厚みｄ，Ｄにより略非連続的（ディスク
リート）に決定される。例えば、Ｄを３００μｍ，ｄを
４００μｍとすれば、６２．５ＧＨｚ近傍の周波数と８
３．３ＧＨｚ近傍の周波数の電磁波のみが吸収され、そ
れ以外の周波数の電磁波は吸収されないようにすること
が可能となる。
示す概略断面図である。この集積回路パッケージでは、
誘電体基板１３の集積回路チップ１２との対向部位に加
工断面形状が矩形とされた凹凸部２３を設ける。この場
合、吸収可能な電磁波の周波数が誘電体基板１３の凹凸
部２３における厚みｄ，Ｄにより略非連続的（ディスク
リート）に決定される。例えば、Ｄを３００μｍ，ｄを
４００μｍとすれば、６２．５ＧＨｚ近傍の周波数と８
３．３ＧＨｚ近傍の周波数の電磁波のみが吸収され、そ
れ以外の周波数の電磁波は吸収されないようにすること
が可能となる。
【００４０】この構造では、第１の実施形態の諸効果に
加えて、２種の所定周波数の電磁波に絞って確実な吸収
を行うことができる。
加えて、２種の所定周波数の電磁波に絞って確実な吸収
を行うことができる。
【００４１】−変形例４− 図８は、本実施形態の集積回路パッケージの変形例４を
示す概略斜視図である。この集積回路パッケージでは、
抵抗膜１１上に薄い絶縁膜１８、例えばポリイミド膜を
膜厚１０μｍ程度に形成し、更にその上に接地用金属導
体１９をメッシュ状に形成して、この接地用金属導体１
９を集積回路チップ１２内のピラーやバンプなどの接地
用の突起金属１６と接続する。
示す概略斜視図である。この集積回路パッケージでは、
抵抗膜１１上に薄い絶縁膜１８、例えばポリイミド膜を
膜厚１０μｍ程度に形成し、更にその上に接地用金属導
体１９をメッシュ状に形成して、この接地用金属導体１
９を集積回路チップ１２内のピラーやバンプなどの接地
用の突起金属１６と接続する。
【００４２】この構造では、第１の実施形態の諸効果に
加えて、集積回路チップ１２内の集積回路の接地の更な
る強化を図ることが可能となる。
加えて、集積回路チップ１２内の集積回路の接地の更な
る強化を図ることが可能となる。
【００４３】−変形例５− 図９は、本実施形態の集積回路パッケージの変形例５を
示す概略断面図である。この集積回路パッケージでは、
誘電体基板１３の前記対向部位に抵抗膜を形成する代わ
りに、誘電体基板１３の前記対向部位に溝２４を形成
し、この溝２４内に抵抗材料、例えばフェライト粉末入
りの樹脂抵抗体２０を充填して電気抵抗部とする。
示す概略断面図である。この集積回路パッケージでは、
誘電体基板１３の前記対向部位に抵抗膜を形成する代わ
りに、誘電体基板１３の前記対向部位に溝２４を形成
し、この溝２４内に抵抗材料、例えばフェライト粉末入
りの樹脂抵抗体２０を充填して電気抵抗部とする。
【００４４】この構造では、第１の実施形態の諸効果に
加えて、深溝へ抵抗体を挿入するため、体積低効率の高
い材料の利用が可能となる。
加えて、深溝へ抵抗体を挿入するため、体積低効率の高
い材料の利用が可能となる。
【００４５】（第３の実施形態） （第３の実施形態）続いて、第３の実施形態について説
明する。ここでは、第１の実施形態と同様にフリップチ
ップ実装用の集積回路パッケージについて例示するが、
当該集積回路パッケージにその外部から侵入する電磁波
の対策を考慮した点で相違する。なお、第１の実施形態
と略共通する構成部材等については同一の符号を付して
説明を省略する。
明する。ここでは、第１の実施形態と同様にフリップチ
ップ実装用の集積回路パッケージについて例示するが、
当該集積回路パッケージにその外部から侵入する電磁波
の対策を考慮した点で相違する。なお、第１の実施形態
と略共通する構成部材等については同一の符号を付して
説明を省略する。
【００４６】図１０〜図１２は、本実施形態の集積回路
パッケージを示しており、図１０がその分解斜視図、図
１１が誘電体基板の背面を示す概略斜視図、図１２が集
積回路パッケージの概略断面図である。この集積回路パ
ッケージは、７６ＧＨｚの信号周波数で動作する集積回
路チップ１２をフリップチップ実装するためのものであ
り、厚み２００〜４００μｍ程度の誘電体基板１の上面
の構成は第１の実施形態のそれと略同様である。但し、
例えばニッケルとクロムの合金からなる膜厚０．２μｍ
程度の抵抗膜１１の近傍に、これと電気的に独立するよ
うに設けられた信号配線２，３及び電源配線４〜７に
は、裏面側へ電気的に接続するための金属柱あるいはビ
アホールに金属が埋め込まれた構造３１がそれぞれ形成
されており、信号配線２，３が裏面配線と接続される。
パッケージを示しており、図１０がその分解斜視図、図
１１が誘電体基板の背面を示す概略斜視図、図１２が集
積回路パッケージの概略断面図である。この集積回路パ
ッケージは、７６ＧＨｚの信号周波数で動作する集積回
路チップ１２をフリップチップ実装するためのものであ
り、厚み２００〜４００μｍ程度の誘電体基板１の上面
の構成は第１の実施形態のそれと略同様である。但し、
例えばニッケルとクロムの合金からなる膜厚０．２μｍ
程度の抵抗膜１１の近傍に、これと電気的に独立するよ
うに設けられた信号配線２，３及び電源配線４〜７に
は、裏面側へ電気的に接続するための金属柱あるいはビ
アホールに金属が埋め込まれた構造３１がそれぞれ形成
されており、信号配線２，３が裏面配線と接続される。
【００４７】信号配線２，３は、その両側に配置された
接地用金属との間で生ずるモードで伝送されるようにコ
プレーナ構造とされる。ここでは、例えば、信号配線
２，３の幅を６０μｍ程度、当該配線２，３の端と接地
導体８までの距離を４０μｍ程度にする。電源配線４〜
７も同様にコプレーナ構造とされるが、電源用の配線な
ので接地用金属が周辺にある構造となっているのであれ
ば、如何なる形態でもかまわない。金属柱あるいはビア
ホールに金属が埋められた構造３１の直径の寸法は誘電
体基板１の厚みの半分以上にすることが望ましいが、如
何なる寸法でもかまわない。
接地用金属との間で生ずるモードで伝送されるようにコ
プレーナ構造とされる。ここでは、例えば、信号配線
２，３の幅を６０μｍ程度、当該配線２，３の端と接地
導体８までの距離を４０μｍ程度にする。電源配線４〜
７も同様にコプレーナ構造とされるが、電源用の配線な
ので接地用金属が周辺にある構造となっているのであれ
ば、如何なる形態でもかまわない。金属柱あるいはビア
ホールに金属が埋められた構造３１の直径の寸法は誘電
体基板１の厚みの半分以上にすることが望ましいが、如
何なる寸法でもかまわない。
【００４８】更に、フリップチップ実装された集積回路
チップ１２上に集積回路の保護と外部からの電磁波の侵
入を防ぐための金属蓋３２が誘電体基板１の上面を覆う
ように接着される。この金属蓋３２は、例えば金とスズ
の合金材料からなるものである。
チップ１２上に集積回路の保護と外部からの電磁波の侵
入を防ぐための金属蓋３２が誘電体基板１の上面を覆う
ように接着される。この金属蓋３２は、例えば金とスズ
の合金材料からなるものである。
【００４９】次に、誘電体基板１の裏面の構成について
説明する。図１１に示すように、誘電体基板１の裏面上
には、外部と電気的な接続をするための信号配線３３
と、電源配線３４と、基板表面から裏面へ貫通する金属
柱あるいはビアホールに金属が埋められた構造３１と、
信号配線３３及び電源配線３４と電気的に独立するよう
に配置された抵抗膜３５と、フリップチップ実装される
集積回路チップ１２の真下にあたる部分（前記対向部位
に相当する部分）に接地用金属１０とで備えて構成され
ている。
説明する。図１１に示すように、誘電体基板１の裏面上
には、外部と電気的な接続をするための信号配線３３
と、電源配線３４と、基板表面から裏面へ貫通する金属
柱あるいはビアホールに金属が埋められた構造３１と、
信号配線３３及び電源配線３４と電気的に独立するよう
に配置された抵抗膜３５と、フリップチップ実装される
集積回路チップ１２の真下にあたる部分（前記対向部位
に相当する部分）に接地用金属１０とで備えて構成され
ている。
【００５０】本実施形態によれば、第１の実施形態の奏
する諸効果に加え、フリップチップ実装された集積回路
チップ１２より放射された電磁波をチップ直下の抵抗膜
１１で吸収することが可能であるばかりでなく、誘電体
基板１の裏面に接続された抵抗膜３５により、外部から
侵入して来る電磁波に対しても吸収の効果があり、集積
回路内への侵入を防ぐことが可能である。
する諸効果に加え、フリップチップ実装された集積回路
チップ１２より放射された電磁波をチップ直下の抵抗膜
１１で吸収することが可能であるばかりでなく、誘電体
基板１の裏面に接続された抵抗膜３５により、外部から
侵入して来る電磁波に対しても吸収の効果があり、集積
回路内への侵入を防ぐことが可能である。
【００５１】以下、本発明の内容を付記としてまとめて
記載する。
記載する。
【００５２】（付記１） 背面に接地導体、上面に金属
膜がパターン化されてなる電気・電子回路がそれぞれ設
けられた誘電体基板と対向するように集積回路チップが
接続されてなる集積回路パッケージであって、前記誘電
体基板の前記集積回路チップとの対向部位に、前記金属
膜から電気的に独立した電気抵抗部が設けられているこ
とを特徴とする集積回路パッケージ。
膜がパターン化されてなる電気・電子回路がそれぞれ設
けられた誘電体基板と対向するように集積回路チップが
接続されてなる集積回路パッケージであって、前記誘電
体基板の前記集積回路チップとの対向部位に、前記金属
膜から電気的に独立した電気抵抗部が設けられているこ
とを特徴とする集積回路パッケージ。
【００５３】（付記２） 前記誘電体基板は、少なくと
も前記対向部位の厚みが、所望の信号波長の略１／４倍
とされたものであることを特徴とする付記１に記載の集
積回路パッケージ。
も前記対向部位の厚みが、所望の信号波長の略１／４倍
とされたものであることを特徴とする付記１に記載の集
積回路パッケージ。
【００５４】（付記３） 前記信号波長は、前記集積回
路チップの集積回路内で使用される周波数と前記誘電体
基板の比誘電率とから決定される信号波長であることを
特徴とする付記２に記載の集積回路パッケージ。
路チップの集積回路内で使用される周波数と前記誘電体
基板の比誘電率とから決定される信号波長であることを
特徴とする付記２に記載の集積回路パッケージ。
【００５５】（付記４） 前記誘電体基板は、少なくと
も前記対向部位の厚みが、前記集積回路チップの集積回
路内で使用される周波数と当該誘電体基板の比誘電率と
から決定される信号波長の１／８倍〜１／２倍の範囲内
の値とされたものであることを特徴とする付記１に記載
の集積回路パッケージ。
も前記対向部位の厚みが、前記集積回路チップの集積回
路内で使用される周波数と当該誘電体基板の比誘電率と
から決定される信号波長の１／８倍〜１／２倍の範囲内
の値とされたものであることを特徴とする付記１に記載
の集積回路パッケージ。
【００５６】（付記５） 前記誘電体基板は、前記対向
部位が凹凸状とされており、当該部分の厚みが複数の前
記信号波長の略１／４倍を含むことを特徴とする付記３
に記載の集積回路パッケージ。
部位が凹凸状とされており、当該部分の厚みが複数の前
記信号波長の略１／４倍を含むことを特徴とする付記３
に記載の集積回路パッケージ。
【００５７】（付記６） 前記誘電体基板は、前記凹凸
状の前記対向部位において略連続的に厚みが変動してい
ることを特徴とする付記５に記載の集積回路パッケー
ジ。
状の前記対向部位において略連続的に厚みが変動してい
ることを特徴とする付記５に記載の集積回路パッケー
ジ。
【００５８】（付記７） 前記誘電体基板は、前記凹凸
状の前記対向部位において非連続的に厚みが変動してい
ることを特徴とする付記５に記載の集積回路パッケー
ジ。
状の前記対向部位において非連続的に厚みが変動してい
ることを特徴とする付記５に記載の集積回路パッケー
ジ。
【００５９】（付記８） 前記誘電体基板は、前記対向
部位が凹凸状とされており、当該部分の厚みが前記範囲
内の複数値を含むことを特徴とする付記４に記載の集積
回路パッケージ。
部位が凹凸状とされており、当該部分の厚みが前記範囲
内の複数値を含むことを特徴とする付記４に記載の集積
回路パッケージ。
【００６０】（付記９） 前記誘電体基板は、前記凹凸
状の前記対向部位において略連続的に厚みが変動してい
ることを特徴とする付記８に記載の集積回路パッケー
ジ。
状の前記対向部位において略連続的に厚みが変動してい
ることを特徴とする付記８に記載の集積回路パッケー
ジ。
【００６１】（付記１０） 前記誘電体基板は、前記凹
凸状の前記対向部位において非連続的に厚みが変動して
いることを特徴とする付記８に記載の集積回路パッケー
ジ。
凸状の前記対向部位において非連続的に厚みが変動して
いることを特徴とする付記８に記載の集積回路パッケー
ジ。
【００６２】（付記１１） 前記電気抵抗部は、その面
抵抗値が、当該電気抵抗部と前記誘電体基板との間の特
性インピーダンスに略等しいものであることを特徴とす
る付記１に記載の集積回路パッケージ。
抵抗値が、当該電気抵抗部と前記誘電体基板との間の特
性インピーダンスに略等しいものであることを特徴とす
る付記１に記載の集積回路パッケージ。
【００６３】（付記１２） 前記電気抵抗部と前記誘電
体基板との間には空隙が形成されており、前記電気抵抗
部の面抵抗値が空気の特性インピーダンスに略等しいこ
とを特徴とする付記１１に記載の集積回路パッケージ。
体基板との間には空隙が形成されており、前記電気抵抗
部の面抵抗値が空気の特性インピーダンスに略等しいこ
とを特徴とする付記１１に記載の集積回路パッケージ。
【００６４】（付記１３） 前記電気抵抗部と前記誘電
体基板との間には誘電体が充填されており、前記電気抵
抗部の面抵抗値が前記誘電体の特性インピーダンスに略
等しいことを特徴とする付記１１に記載の集積回路パッ
ケージ。
体基板との間には誘電体が充填されており、前記電気抵
抗部の面抵抗値が前記誘電体の特性インピーダンスに略
等しいことを特徴とする付記１１に記載の集積回路パッ
ケージ。
【００６５】（付記１４） 前記電気抵抗部上に絶縁膜
が設けられ、前記絶縁膜上に前記集積回路チップの集積
回路と電気的に接続されるメッシュ状の金属導体が設け
られることを特徴とする付記１１に記載の集積回路パッ
ケージ。
が設けられ、前記絶縁膜上に前記集積回路チップの集積
回路と電気的に接続されるメッシュ状の金属導体が設け
られることを特徴とする付記１１に記載の集積回路パッ
ケージ。
【００６６】（付記１５） 前記電気抵抗部は、前記誘
電体基板の前記対向部位に形成された溝を抵抗材料が埋
め込まれてなるものであることを特徴とする付記１に記
載の集積回路パッケージ。
電体基板の前記対向部位に形成された溝を抵抗材料が埋
め込まれてなるものであることを特徴とする付記１に記
載の集積回路パッケージ。
【００６７】（付記１６） 前記誘電体基板の前記背面
に、周囲から電気的に独立した他の電気抵抗部が設けら
れていることを特徴とする付記１に記載の集積回路パッ
ケージ。
に、周囲から電気的に独立した他の電気抵抗部が設けら
れていることを特徴とする付記１に記載の集積回路パッ
ケージ。
【００６８】（付記１７） 背面に接地導体、上面に金
属膜がパターン化されてなる電気・電子回路がそれぞれ
設けられた誘電体基板と対向するように集積回路チップ
が接続されてなる集積回路パッケージであって、前記誘
電体基板の前記集積回路チップとの対向部位に、前記金
属膜から電気的に独立した電気抵抗部が設けられるとと
もに、前記誘電体基板の少なくとも前記対向部位の厚み
が、前記電気抵抗部で吸収される所望の信号波長が当該
電気抵抗部の表面で略開放端となるように規定されてい
ることを特徴とする集積回路パッケージ。
属膜がパターン化されてなる電気・電子回路がそれぞれ
設けられた誘電体基板と対向するように集積回路チップ
が接続されてなる集積回路パッケージであって、前記誘
電体基板の前記集積回路チップとの対向部位に、前記金
属膜から電気的に独立した電気抵抗部が設けられるとと
もに、前記誘電体基板の少なくとも前記対向部位の厚み
が、前記電気抵抗部で吸収される所望の信号波長が当該
電気抵抗部の表面で略開放端となるように規定されてい
ることを特徴とする集積回路パッケージ。
【００６９】（付記１８） 前記誘電体基板の少なくと
も前記対向部位の厚みが、前記集積回路チップの集積回
路内で使用される周波数と前記誘電体基板の比誘電率と
から決定される前記信号波長の略１／４倍とされたもの
であることを特徴とする付記１７に記載の集積回路パッ
ケージ。
も前記対向部位の厚みが、前記集積回路チップの集積回
路内で使用される周波数と前記誘電体基板の比誘電率と
から決定される前記信号波長の略１／４倍とされたもの
であることを特徴とする付記１７に記載の集積回路パッ
ケージ。
【００７０】（付記１９） 前記誘電体基板の少なくと
も前記対向部位の厚みが、前記集積回路チップの集積回
路内で使用される周波数と当該誘電体基板の比誘電率と
から決定される前記信号波長の略１／４倍を中心とし
て、当該信号波長の１／８倍〜１／２倍の範囲内の値に
規定されていることを特徴とする付記１７に記載の集積
回路パッケージ。
も前記対向部位の厚みが、前記集積回路チップの集積回
路内で使用される周波数と当該誘電体基板の比誘電率と
から決定される前記信号波長の略１／４倍を中心とし
て、当該信号波長の１／８倍〜１／２倍の範囲内の値に
規定されていることを特徴とする付記１７に記載の集積
回路パッケージ。
【００７１】（付記２０） 前記電気抵抗部は、その面
抵抗値が、当該電気抵抗部と前記誘電体基板との間の特
性インピダンスに略等しいものであることを特徴とする
付記１７に記載の集積回路パッケージ。
抵抗値が、当該電気抵抗部と前記誘電体基板との間の特
性インピダンスに略等しいものであることを特徴とする
付記１７に記載の集積回路パッケージ。
【００７２】
【発明の効果】本発明によれば、表面に適切な値の電気
抵抗部をもうけ、背面を接地した適切な厚みの誘電体基
板を使ったパッケージ基板を用いれば、集積回路チップ
から放射される不要な電磁波と外部から侵入してくる不
要な電磁波を極めて効率良く除去することが可能とな
り、高性能な集積回路モジュールを実現することができ
る。
抵抗部をもうけ、背面を接地した適切な厚みの誘電体基
板を使ったパッケージ基板を用いれば、集積回路チップ
から放射される不要な電磁波と外部から侵入してくる不
要な電磁波を極めて効率良く除去することが可能とな
り、高性能な集積回路モジュールを実現することができ
る。
【図１】第１の実施形態のフリップチップ実装用の集積
回路パッケージを分解して示す概略斜視図である。
回路パッケージを分解して示す概略斜視図である。
【図２】第１の実施形態のフリップチップ実装用の集積
回路パッケージを示す概略断面図である。
回路パッケージを示す概略断面図である。
【図３】第１の実施形態のフリップチップ実装用の集積
回路パッケージの他の例を示す概略断面図である。
回路パッケージの他の例を示す概略断面図である。
【図４】第２の実施形態のフリップチップ実装用の集積
回路パッケージを示す概略断面図である。
回路パッケージを示す概略断面図である。
【図５】第２の実施形態のフリップチップ実装用の集積
回路パッケージの変形例１を示す概略断面図である。
回路パッケージの変形例１を示す概略断面図である。
【図６】第２の実施形態のフリップチップ実装用の集積
回路パッケージの変形例２を示す概略断面図である。
回路パッケージの変形例２を示す概略断面図である。
【図７】第２の実施形態のフリップチップ実装用の集積
回路パッケージの変形例３を示す概略断面図である。
回路パッケージの変形例３を示す概略断面図である。
【図８】第２の実施形態のフリップチップ実装用の集積
回路パッケージの変形例４を分解して示す概略斜視図で
ある。
回路パッケージの変形例４を分解して示す概略斜視図で
ある。
【図９】第２の実施形態のフリップチップ実装用の集積
回路パッケージの変形例５を示す概略断面図である。
回路パッケージの変形例５を示す概略断面図である。
【図１０】第３の実施形態のフリップチップ実装用の集
積回路パッケージを分解して示す概略斜視図である。
積回路パッケージを分解して示す概略斜視図である。
【図１１】第３の実施形態の集積回路パッケージの誘電
体基板の背面を示す概略斜視図である。
体基板の背面を示す概略斜視図である。
【図１２】第３の実施形態の集積回路パッケージを示す
概略断面図である。
概略断面図である。
【図１３】従来のフリップチップ実装用の集積回路パッ
ケージを示す概略図である。
ケージを示す概略図である。
【図１４】従来のフリップチップ実装用の集積回路パッ
ケージの他の例を示す概略図である。
ケージの他の例を示す概略図である。
【符号の説明】 １，１３ 誘電体基板 ２，３，３３ 信号配線 ４〜７，３４ 電源配線 ８ 接地金属膜 ９ パッド金属 １０ 接地導体 １１，３５ 抵抗膜 １２ 集積回路チップ １６ 突起金属 ３１ 金属柱あるいはビアホールに金属が埋め込まれた
構造 ３２ 金属蓋
構造 ３２ 金属蓋
Claims (5)
- 【請求項１】 背面に接地導体、上面に金属膜がパター
ン化されてなる電気・電子回路がそれぞれ設けられた誘
電体基板と対向するように集積回路チップが接続されて
なる集積回路パッケージであって、 前記誘電体基板の前記集積回路チップとの対向部位に、
前記金属膜から電気的に独立した電気抵抗部が設けられ
ていることを特徴とする集積回路パッケージ。 - 【請求項２】 前記誘電体基板は、少なくとも前記対向
部位の厚みが、所望の信号波長の略１／４倍とされたも
のであることを特徴とする請求項１に記載の集積回路パ
ッケージ。 - 【請求項３】 前記電気抵抗部は、その面抵抗値が、当
該電気抵抗部と前記誘電体基板との間の特性インピーダ
ンスに略等しいものであることを特徴とする請求項１に
記載の集積回路パッケージ。 - 【請求項４】 前記電気抵抗部は、前記誘電体基板の前
記対向部位に形成された溝を抵抗材料が埋め込まれてな
るものであることを特徴とする請求項１に記載の集積回
路パッケージ。 - 【請求項５】 背面に接地導体、上面に金属膜がパター
ン化されてなる電気・電子回路がそれぞれ設けられた誘
電体基板と対向するように集積回路チップが接続されて
なる集積回路パッケージであって、 前記誘電体基板の前記集積回路チップとの対向部位に、
前記金属膜から電気的に独立した電気抵抗部が設けられ
るとともに、 前記誘電体基板の少なくとも前記対向部位の厚みが、前
記電気抵抗部で吸収される所望の信号波長が当該電気抵
抗部の表面で略開放端となるように規定されていること
を特徴とする集積回路パッケージ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133537A JP3859424B2 (ja) | 2000-05-02 | 2000-05-02 | 集積回路パッケージ |
| US09/814,759 US6476465B2 (en) | 2000-05-02 | 2001-03-23 | Integrated circuit package for mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000133537A JP3859424B2 (ja) | 2000-05-02 | 2000-05-02 | 集積回路パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001319987A true JP2001319987A (ja) | 2001-11-16 |
| JP3859424B2 JP3859424B2 (ja) | 2006-12-20 |
Family
ID=18642012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000133537A Expired - Lifetime JP3859424B2 (ja) | 2000-05-02 | 2000-05-02 | 集積回路パッケージ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6476465B2 (ja) |
| JP (1) | JP3859424B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286345A (ja) * | 2004-03-26 | 2005-10-13 | Inapac Technology Inc | 複数の接地面を備えた半導体素子 |
| KR100835061B1 (ko) | 2007-06-11 | 2008-06-03 | 삼성전기주식회사 | 반도체 칩 패키지 |
| JP2008270363A (ja) * | 2007-04-17 | 2008-11-06 | Mitsubishi Electric Corp | 高周波パッケージ |
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| JP2015204355A (ja) * | 2014-04-14 | 2015-11-16 | 富士通株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7623071B2 (en) * | 2005-12-09 | 2009-11-24 | University Of Central Florida Research Foundation, Inc. | Sub-millimeter and infrared reflectarray |
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| DE102005061553B4 (de) * | 2005-12-22 | 2013-07-11 | Infineon Technologies Ag | Chipmodul |
| JP5579591B2 (ja) | 2010-12-20 | 2014-08-27 | 日本電波工業株式会社 | 水晶発振器の製造方法 |
| US10787303B2 (en) | 2016-05-29 | 2020-09-29 | Cellulose Material Solutions, LLC | Packaging insulation products and methods of making and using same |
| US11078007B2 (en) | 2016-06-27 | 2021-08-03 | Cellulose Material Solutions, LLC | Thermoplastic packaging insulation products and methods of making and using same |
| CN108445397B (zh) * | 2018-02-01 | 2020-08-18 | 宁德时代新能源科技股份有限公司 | 绝缘检测电路的参数选取方法和装置、存储介质 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6107109A (en) * | 1997-12-18 | 2000-08-22 | Micron Technology, Inc. | Method for fabricating a semiconductor interconnect with laser machined electrical paths through substrate |
-
2000
- 2000-05-02 JP JP2000133537A patent/JP3859424B2/ja not_active Expired - Lifetime
-
2001
- 2001-03-23 US US09/814,759 patent/US6476465B2/en not_active Expired - Lifetime
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| WO2012053321A1 (ja) * | 2010-10-21 | 2012-04-26 | 日本電気株式会社 | 高周波モジュール及びその製造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3859424B2 (ja) | 2006-12-20 |
| US6476465B2 (en) | 2002-11-05 |
| US20010045626A1 (en) | 2001-11-29 |
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