JP2001313383A - 張り合わせ誘電体分離ウェーハの製造方法およびその装置 - Google Patents

張り合わせ誘電体分離ウェーハの製造方法およびその装置

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JP2001313383A JP2000130790A JP2000130790A JP2001313383A JP 2001313383 A JP2001313383 A JP 2001313383A JP 2000130790 A JP2000130790 A JP 2000130790A JP 2000130790 A JP2000130790 A JP 2000130790A JP 2001313383 A JP2001313383 A JP 2001313383A
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Abstract

(57)【要約】 【課題】 ウェーハ張り合わせ以降の工程で、支持基板
用ウェーハのOFを基準にオートアライメントが行なえ
る張り合わせ誘電体分離ウェーハの製造方法およびそれ
に用いられるウェーハ張り合わせ装置を提供する。 【解決手段】 ウェーハ重ね合わせ時、透過光を照射し
てシリコンウェーハ10の透過画像およびシリコンウェ
ーハ20の透過画像を得する。各画像からシリコンウェ
ーハ10の誘電体分離溝13のパターンの位置と、シリ
コンウェーハ20のOF20aの位置とをそれぞれ検出
し、これらの検出結果に基づき、両ウェーハ10,20
の重ね合わせ位置を決定する。結果、のちのウェーハ張
り合わせ以降の工程で、シリコンウェーハ20のOF2
0aを基準とした張り合わせ誘電体分離ウェーハのオー
トアライメントを行なうことができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は張り合わせ誘電体
分離ウェーハの製造方法およびその装置、詳しくは支持
基板用ウェーハのOF(オリエンテーションフラット)
と、活性層用ウェーハの誘電体分離溝のパターンとの位
置関係が揃っている張り合わせ誘電体分離ウェーハの製
造方法およびそれに用いられるウェーハ張り合わせ装置
に関する。
【0002】
【従来の技術】従来の張り合わせ誘電体分離ウェーハ
は、図4に示す各工程を経て製造されていた。まず、活
性層用ウェーハとなる表面を鏡面加工したシリコンウェ
ーハ10を用意する(図4(a))。次いで、このシリ
コンウェーハ10の表面に、マスク酸化膜11を形成す
る(図4(b))。さらに、ホトレジスト12をマスク
酸化膜11上に被着し、フォトリソグラフ法によってそ
の所定位置に開口を形成する。そして、この開口を介し
て露出した酸化膜11を除去し、酸化膜11に所定パタ
ーンの窓を形成する。その結果、シリコンウェーハ10
の表面の一部が露出する。次に、ホトレジスト12の除
去後、このシリコンウェーハ10をアルカリ性のエッチ
ング液(IPA/KOH/H2 O)に浸漬して、ウェー
ハ表面の窓内部を異方性エッチングする(図4
(c))。このようにして、ウェーハ表面に断面V字形
状の誘電体分離用溝13が形成される。
【0003】次に、このマスク酸化膜11を希フッ酸液
またはバッファフッ酸液で洗浄除去する(図4
(d))。それから、ウェーハ表面に、酸化熱処理によ
って誘電体分離酸化膜14を形成する(図4(e))。
この結果、誘電体分離用溝13表面を含むシリコンウェ
ーハ表面に所定厚さの誘電体分離酸化膜14が形成され
る。続いて、このシリコンウェーハ10の表面、すなわ
ち誘電体分離酸化膜14上に、種ポリシリコン層15を
所定の厚さに被着し、その後、約1200〜1300℃
での高温CVD法で、高温ポリシリコン層16を150
μm程度の厚さに成長させる(図4(f))。それか
ら、ウェーハ外周部を面取りし、次いでウェーハ裏面に
研磨を施して、ウェーハ裏面に回り込んだ不要な高温ポ
リシリコンの部分を除去して平坦化する。次に、ウェー
ハ表面の高温ポリシリコン層16を厚さ約10〜80μ
mまで研削、研磨する(図4(g))。このあと、ウェ
ーハ表面に550〜700℃の低温CVD法で、厚さ1
〜5μmの低温ポリシリコン層17を成長させる。そし
て、張り合わせ面の平坦化を図る目的で、この低温ポリ
シリコン層17の表面をポリッシングする(図4
(g))。
【0004】一方、上記シリコンウェーハ10とは別
の、支持基板用ウェーハとなるシリコン酸化膜21で被
覆されたシリコンウェーハ20を準備する(図4
(h))。このウェーハ表面は鏡面加工してある。次
に、このシリコンウェーハ20上に、上記活性層用ウェ
ーハ用のシリコンウェーハ10を、鏡面同士を接触させ
て張り合わせる(図4(i))。その後、張り合わせウ
ェーハの張り合わせ強度を高める熱処理が施される。次
に、図4(j)に示すように、この張り合わせウェーハ
の活性層用ウェーハ側の外周部を面取りする。すなわ
ち、シリコンウェーハ10の表面から斜めに研削し、張
り合わせ界面を通り越してシリコンウェーハ20の表層
部に達するまで面取りする。そして、この張り合わせウ
ェーハの活性層用ウェーハ側表面を研削・研磨する(図
4(k))。この活性層用ウェーハの研削量は、誘電体
分離酸化膜14の一部が外部に露出し、高温ポリシリコ
ン層16の表面上に、誘電体分離酸化膜14で区画され
た誘電体分離シリコン島10Aが現出するまでとする。
なお、シリコン酸化膜21は、HF洗浄により適時除去
される。
【0005】
【発明が解決しようとする課題】この従来技術では、前
述したように、シリコンウェーハ10に高温ポリシリコ
ン層16を成長させた後、これに面取りを施して、ウェ
ーハ外周部に堆積したポリシリコンを除去している。と
ころが、実際に、この作業を完璧に行なうのは不可能で
あり、削り過ぎによるシリコンウェーハ10の小径化を
避けるため、通常はウェーハ外周部にポリシリコンの一
部を残している。このことは、シリコンウェーハ10の
OF部分でも同様である。すなわち、面取り後、高温ポ
リシリコン層16のOFと、シリコンウェーハ10のO
Fとが平行でない場合が多々あった。
【0006】一般的に、ウェーハの張り合わせは、活性
層用ウェーハのOFと支持基板用ウェーハのOFとを合
致させ、その後、例えば両ウェーハの中央部からウェー
ハ外周部に向かって徐々に接触面積を広げるように張り
合わされる。このようにすれば、支持基板用ウェーハの
OFと、活性層用ウェーハに形成された誘電体分離溝の
格子状のパターン(以下、単にパターンという場合があ
る)とを、一様な位置関係を保って張り合わせることが
できる。具体的には、この格子状のパターンを構成する
横方向の誘電体分離用溝(図3のY方向に沿った溝)
と、支持基板用ウェーハのOFとを平行にする。その結
果、この張り合わせ以降の各工程で、支持基板用ウェー
ハのOFを基準としたオートアライメントを行なうこと
ができる。
【0007】しかしながら、このようなオートアライメ
ントが実施できるのは、活性層用ウェーハのOF部分に
おいて、高温ポリシリコン層のOFと、この活性層用ウ
ェーハの本来のOFとが平行であることが条件となる。
これは、誘電体分離溝のパターンが高温ポリシリコン層
で外方から覆われており、例えばモニタ画面上で支持基
板用ウェーハのOFと上記パターンの横溝とを視認しな
がら、両者の平行状態を保って張り合わせることはでき
ない。すなわち、高温ポリシリコン層のOFと活性層用
ウェーハのOFとが平行でなければ、このオートアライ
メントは実施できないのである。
【0008】
【発明の目的】そこで、この発明は、ウェーハ張り合わ
せ以降の工程で、支持基板用ウェーハのOFを基準とし
たオートアライメントを行なうことができる張り合わせ
誘電体分離ウェーハの製造方法およびそれに用いられる
ウェーハ張り合わせ装置を提供することを、その目的と
している。
【0009】
【課題を解決するための手段】請求項1に記載の発明
は、オリエンテーションフラットを基準とする所定パタ
ーンの誘電体分離溝が形成された活性層用ウェーハの表
面に誘電体分離酸化膜を介してポリシリコン層を成長さ
せ、このポリシリコン層の表面を研磨した後、この研磨
面を張り合わせ面として、活性層用ウェーハを支持基板
用ウェーハの表面に張り合わせ、この張り合わせウェー
ハの外周部を面取りし、その後、活性層用ウェーハを裏
面側から研削・研磨して、この研磨面に誘電体分離酸化
膜で分離された複数の誘電体分離シリコン島を現出させ
る張り合わせ誘電体分離ウェーハの製造方法において、
上記ウェーハ張り合わせ時、これらのウェーハを透過す
る透過光を利用して、活性層用ウェーハの誘電体分離溝
のパターンの位置と支持基板用ウェーハのオリエンテー
ションフラットの位置とを検出し、この検出結果に基づ
き、活性層用ウェーハの誘電体分離溝のパターンと支持
基板用ウェーハのオリエンテーションフラットとの位置
関係を一様に揃えた後、この状態を保って、両ウェーハ
を張り合わせる張り合わせ誘電体分離ウェーハの製造方
法である。
【0010】高温CVD法とは、シリコンを含んだ原料
ガスをキャリアガス(H2 ガスなど)とともに反応炉内
へ導入し、高温に熱せられたシリコンウェーハ上に原料
ガスの熱分解または還元により生成されたシリコンを析
出させる方法である。シリコンを含む化合物としては、
通常、SiCl22 ,SiHCl3 ,SiCl4 など
が用いられる。反応炉としては、例えばパンケーキ型
炉、シリンダ型炉なども採用できる。高温ポリシリコン
の成長温度は炉の加熱方式で異なる。この用途に用いる
最も一般的な縦型炉では、1200〜1290℃、特に
1230〜1280℃が好ましい。1200℃未満では
シリコンウェーハが割れやすいという不都合が生じる。
また、1290℃を超えるとスリップが発生し、シリコ
ンウェーハが異常に反ったり、また割れに到りやすいと
いう不都合が生じる。
【0011】ポリシリコン層の厚さは、誘電体分離溝を
形成するための異方性エッチングの深さの2〜3倍の厚
さに対して、残したいポリシリコン層の厚さを付加した
厚さとする。ポリシリコン層の厚さが異方性エッチング
を行った深さの2倍以下では、エッチング溝が充分に埋
まらないことがある。一方で、3倍以上では、不要に厚
く成長させることとなり、不経済である。この異方性エ
ッチング液には、KOH(IPA/KOH/H2 O),
KOH(KOH/H2 O),KOH(ヒドラジン/KO
H/H2 O)を使用することができる。異方性エッチン
グの条件は、通常の条件を適用することができる。ま
た、ウェーハ表面側のレジスト膜に、異方性エッチング
用の窓部を形成するための各工程の条件は、一般的な条
件を採用することができる。
【0012】上記透過光の種類は、ウェーハを透過可能
な光線であれば限定されない。例えば赤外線、X線など
が挙げられる。透過光により得られた活性層用ウェーハ
の透過画像と、支持基板用ウェーハの透過画像は、例え
ばモニタ画面で視認することができる。その結果、この
モニタ画面上で、両ウェーハの重ね合わせの操作を行な
うことができる。なお、この請求項1では、これらの透
過画像に基づき、活性層用ウェーハのパターンと支持基
板用ウェーハのオリエンテーションフラットとの位置関
係を一様に揃える操作がなされる。ここで、活性層用ウ
ェーハのパターンと支持基板用ウェーハのオリエンテー
ションフラットとの位置関係を一様に揃えるとは、例え
ば格子状のパターンを構成する一方向の溝(横溝)と、
支持基板用ウェーハのオリエンテーションフラットとを
平行にすることをいう。
【0013】請求項2に記載の発明は、オリエンテーシ
ョンフラットを基準とする所定パターンの誘電体分離溝
が形成された活性層用ウェーハの表面に誘電体分離酸化
膜を介してポリシリコン層を成長させ、このポリシリコ
ン層の表面を研磨した後、この研磨面を張り合わせ面と
して、活性層用ウェーハを支持基板用ウェーハの表面に
張り合わせ、この張り合わせウェーハの外周部を面取り
し、その後、活性層用ウェーハを裏面側から研削・研磨
して、この研磨面に誘電体分離酸化膜で分離された複数
の誘電体分離シリコン島を現出させる張り合わせ誘電体
分離ウェーハの製造方法において、上記ウェーハ張り合
わせ時、これらのウェーハを透過する透過光を利用し
て、活性層用ウェーハのオリエンテーションフラットの
位置と支持基板用ウェーハのオリエンテーションフラッ
トの位置とを検出し、この検出結果に基づき、両ウェー
ハのオリエンテーションフラットを合致させた後、この
状態を保って、活性層用ウェーハと支持基板用ウェーハ
とを張り合わせる張り合わせ誘電体分離ウェーハの製造
方法である。
【0014】請求項3に記載の発明は、活性層用ウェー
ハを保持する第1の保持手段と、支持基板用ウェーハを
保持する第2の保持手段と、これらの保持手段にそれぞ
れ保持された活性層用ウェーハと支持基板用ウェーハと
の重ね合わせ位置を決める重ね合わせ位置決め手段と、
重ね合わせ位置決めした後、活性層用ウェーハと支持基
板用ウェーハとを張り合わせる張り合わせ手段とを備え
たウェーハ張り合わせ装置であって、上記重ね合わせ位
置決め手段が、ウェーハを透過する透過光を照射して得
られた支持基板用ウェーハの透過画像と活性層用ウェー
ハの透過画像とから、各ウェーハの重ね合わせの目印と
なる部分をそれぞれ検出する透過検出部を有し、透過検
出部による検出結果に基づき、活性層用ウェーハと支持
基板用ウェーハとの重ね合わせの位置決めを行なうウェ
ーハ張り合わせ装置である。
【0015】第1の保持手段および第2の保持手段とし
ては、例えば真空チャックを利用したウェーハ保持板な
どを採用することができる。張り合わせ手段としては、
例えば活性層用ウェーハと支持基板用ウェーハとを面同
士が互いに接近する方向に平行に移動させる装置などを
採用することができる。その際、活性層用ウェーハだけ
を移動させてもよいし、支持基板用ウェーハだけを移動
させてもよいし、両ウェーハを移動させてもよい。支持
基板用ウェーハの重ね合わせの目印と、支持基板用ウェ
ーハの重ね合わせの目印は限定されない。例えば、前者
の目印を、活性層用ウェーハの誘電体分離溝のパター
ン、活性層用ウェーハのオリエンテーションフラットと
してもよい。また後者の目印を、支持基板用ウェーハの
オリエンテーションフラットとしてもよい。
【0016】
【作用】この発明によれば、ポリシリコンの成長後、活
性層用ウェーハの外周部が面取りされ、次いで活性層用
ウェーハと支持基板用ウェーハとの重ね合わせ位置決め
が行なわれる。その際、透過光を使用して、活性層用ウ
ェーハの透過画像および支持基板用ウェーハの透過画像
を得る。両ウェーハの透過画像から、活性層用ウェーハ
の重ね合わせの目印(パターン,オリエンテーションフ
ラット)の位置と、支持基板用ウェーハの重ね合わせの
目印(オリエンテーションフラット)の位置とをそれぞ
れ検出し、各検出結果に基づき、活性層用ウェーハと支
持基板用ウェーハとを重ね合わせるための位置決めを行
なう。これにより、のちのウェーハ張り合わせ以降の工
程において、支持基板用ウェーハのオリエンテーション
フラットを基準にした張り合わせ誘電体分離ウェーハの
オートアライメントを行なうことができる。
【0017】
【発明の実施の形態】以下、この発明の実施例に係る張
り合わせ誘電体分離ウェーハの製造方法を説明する。な
お、ここでは従来技術の欄で説明した張り合わせ誘電体
分離ウェーハの製造方法を例に説明する。したがって、
同一部分には同一符号を付す。そして、説明の都合上、
水平面内の一方向をX方向、これに直交する水平面内の
方向をY方向、垂直面内の方向をZ方向とする。まず、
活性層用ウェーハとなる表面を鏡面加工した直径4〜6
インチのシリコンウェーハ10を作製、準備する(図2
(a))。面方位は(100)とする。次に、このシリ
コンウェーハ10を洗浄する。それから、このシリコン
ウェーハの表面に、例えば厚さ1μmのマスク酸化膜1
1を形成する(図2(b))。マスク酸化膜11に代え
て、CVD法によりチッ化膜(SiNx )を成長させて
もよい。
【0018】次に、公知のフォトリソ工程により、この
マスク酸化膜11上にフォトレジスト膜12を被着す
る。そして、通常の通りフォトレジスト膜12に所定パ
ターンの窓を形成する(図2(c))。続いて、この窓
を介して、エッチングにより酸化膜11に同じパターン
の窓を形成し、シリコンウェーハ10表面の一部を露出
させる。その後、フォトレジスト膜12を除去する(同
じく図2(c))。そして、このウェーハ表面を洗浄す
る。さらに、この酸化膜11をマスクとして、シリコン
ウェーハ10を異方性エッチング液(IPA/KOH/
2 O)に所定時間だけ浸漬する。その結果、シリコン
ウェーハ表面には所定パターンでの凹部(窪み)が形成
されることになる。すなわち、ウェーハ表面に異方性エ
ッチングが施され、断面V字形状の誘電体分離用溝13
がおよそ70〜80μmの深さで形成される(同じく図
2(c))。
【0019】次いで、このマスク酸化膜11は、例えば
希HF液により洗浄除去される(図2(d))。その
後、必要に応じて、シリコン内部にドーパントを注入
し、それからウェーハ表面(裏面も)に、酸化熱処理に
よって所定厚さの誘電体分離酸化膜14を形成する(図
2(e))。このとき、誘電体分離用溝13上にも、誘
電体分離酸化膜14が形成される。そして、このウェー
ハ表面を洗浄する。続いて、このシリコンウェーハ10
の表面、すなわち表面側の誘電体分離酸化膜14上に、
種ポリシリコン層15を所定の厚さに被着する(図2
(f))。被着後その表面を洗浄する。
【0020】次に、約1200〜1300℃の高温CV
D法で、種ポリシリコン層15の表面に、高温ポリシリ
コン層16を150μmくらいの厚さに成長させる(同
じく図2(f))。ウェーハ外周部に堆積したポリシリ
コンを元のウェーハに触れない範囲で面取りし、次いで
ウェーハ裏面に研磨を施して、ウェーハ裏面に回り込ん
だ不要な高温ポリシリコンの部分を除去して平坦化す
る。(図2(g))。次に、ウェーハ表面の高温ポリシ
リコン層16を厚さ約10〜80μmまで研削、研磨す
る(図2(g))。このあと、ウェーハ表面に550〜
700℃の低温CVD法で、厚さ1〜5μmの低温ポリ
シリコン層17を成長させる。そして、張り合わせ面の
平坦化を図る目的で、この低温ポリシリコン層17の表
面をポリッシングする(同じく図2(g))。一方、支
持基板用ウェーハとなる、シリコン酸化膜21で被覆さ
れた直径4〜6インチの鏡面仕上げされたシリコンウェ
ーハ20を準備する(図2(h))。次いで、その鏡面
同士を対峙させて、シリコンウェーハ20と活性層用ウ
ェーハ用のシリコンウェーハ10との重ね合わせの位置
決めを行い、次いで両ウェーハ10,20を接触させて
張り合わせる(図2(i))。
【0021】ここで、図1を参照して、ウェーハ張り合
わせ装置30によるシリコンウェーハ10とシリコンウ
ェーハ20との重ね合わせ位置決め工程、および、張り
合わせ工程を詳細に説明する。図1に示すように、ウェ
ーハ張り合わせ装置30は、シリコンウェーハ10を保
持するウェーハ保持板(第1の保持手段)31と、シリ
コンウェーハ20を保持するウェーハ保持板(第2の保
持手段)32と、両ウェーハ10,20をそれぞれ水平
方向(X,Y方向)に移動させて、ウェーハ10,20
の重ね合わせ位置を決定する一対のXYテーブル(重ね
合わせ位置決め手段)33,34と、対応するXYテー
ブル33,34にそれぞれ搭載されて、重ね合わせ位置
決めのために両ウェーハ10,20を近接させたり、張
り合わせ時に両ウェーハ10,20を互いに押しつけて
張り合わせる一対の昇降シリンダ(張り合わせ手段)3
5,36と、両ウェーハ10,20を透過する赤外線
(透過光)を照射し、得られた透過画像から、ウェーハ
重ね合わせの目印となるシリコンウェーハ10の誘電体
分離用溝13のパターンの位置と、シリコンウェーハ2
0のOF20aの位置とをそれぞれ検出する透過検出部
37と、これらの装置構成体の制御部38とを備えてい
る。なお、両ウェーハ保持板31,32は真空チャック
式である。XYテーブル33,34はXモータおよびY
モータにより駆動される。下方配置された昇降シリンダ
35はロッドを上向きに突出させ、上方配置された昇降
シリンダ36はロッドを下向きに突出させる。透過検出
部37は、上方配置された発光部38から照射された赤
外線を、下方配置された受光部39により受光する構成
になっている。
【0022】次に、このウェーハ張り合わせ装置30の
作動を説明する。吸着面が上向きのウェーハ保持板31
にシリコンウェーハ10を吸着し、反対に吸着面が下向
きのウェーハ保持板32にシリコンウェーハ20を吸着
する。その後、XYテーブル33,34により各シリコ
ンウェーハ10,20をおおまかな重ね合わせ位置ま
で、それぞれXY方向に水平移動する。このとき、平面
視して、シリコンウェーハ10のOF10aと、シリコ
ンウェーハ20のOF20aとが略合致した状態とな
る。また、両OF10a,20aの上方および下方に
は、その対応する発光部38と、受光部39とがそれぞ
れ配されている。
【0023】次いで、各昇降シリンダ35,36のロッ
ドをそれぞれZ方向に突出させ、両ウェーハ10,20
を、互いの隙間が1mm程度になるまで近接させる。な
お、両ウェーハ10,20の外周部において、ウェーハ
間の隙間に数個のくさびを外挿し、常に両ウェーハ1
0,20間の距離が一定になるようにしてもよい。続い
て、発光部38から、重ね合わせ状態のOF10a,2
0aに向かって赤外線を照射する。照射された赤外線は
ウェーハ10,20の外周部を透過し、その検出データ
が制御部38に送られて、モニタ画面(図示せず)上で
ウェーハ10,20の透過画像として認識される。次い
で、この透過画像に基づき、制御部38からXYテーブ
ル33に、誘電体分離用溝13のパターンとOF20a
との位置関係が一様に揃うように、XY方向への移動指
令が出される。これにより、高温ポリシリコン層16に
よって誘電体分離溝13が目視できなくても、OF20
aとY方向の各誘電体分離用溝(横溝)13とを平行に
配置することができる。
【0024】なお、誘電体分離用溝13の異方性エッチ
ング時、Y方向の各誘電体分離用溝13は、シリコンウ
ェーハ10のOF10aを基準にしてOF10aと平行
に異方性エッチングされる。このことは、張り合わせ後
のOF10aと、OF20aとが平行であることを意味
している(図3参照)。ちなみに、高温ポリシリコン層
16のOF16a(見かけ上のシリコンウェーハ10の
OF)は、両OF10a,20aに対して平行状態では
ない。このような赤外線を利用した重ね合わせ位置決め
を採用したので、ウェーハ張り合わせ以降の各工程にお
いて、OF20aを基準とした張り合わせ誘電体分離ウ
ェーハのオートアライメントを行なうことができる。
【0025】その後、得られた張り合わせウェーハの張
り合わせ強度を高める熱処理が施される(同じく図2
(i))。次に、図2(j)に示すように、張り合わせ
ウェーハの活性層用ウェーハ側の外周部の面取りを行な
う。そして、この張り合わせウェーハの活性層用ウェー
ハ側表面を研削・研磨する(図2(k))。活性層用ウ
ェーハの研削量は、誘電体分離酸化膜14の一部が外部
に露出し、高温ポリシリコン層16の表面上に、誘電体
分離酸化膜14で区画された誘電体分離シリコン島10
Aが現出するまでとする。なお、シリコン酸化膜21
は、HF洗浄により適時除去される。こうして、張り合
わせ誘電体分離ウェーハが作製される。
【0026】
【発明の効果】この発明によれば、このように透過光を
照射して取得した活性層用ウェーハの重ね合わせの目印
の位置と、支持基板用ウェーハの重ね合わせの目印の位
置とから、両ウェーハの重ね合わせの位置を決定するよ
うにしたので、ウェーハ張り合わせ以降の工程で、支持
基板用ウェーハのオリエンテーションフラットを基準
に、張り合わせ誘電体分離ウェーハのオートアライメン
トを行なうことができる。
【図面の簡単な説明】
【図1】この発明の一実施例に係る張り合わせ誘電体分
離ウェーハの製造方法に用いられるウェーハ張り合わせ
装置を示す説明図である。
【図2】この発明の一実施例に係る張り合わせ誘電体分
離ウェーハの製造方法の各工程を説明するための断面図
である。
【図3】この発明の一実施例に係る張り合わせ誘電体分
離ウェーハの製造方法におけるウェーハ重ね合わせ工程
を説明する平面図である。
【図4】従来の張り合わせ誘電体分離ウェーハの製造工
程を説明するための断面図である。
【符号の説明】
10 シリコンウェーハ(活性層用ウェーハ)、 10A 誘電体分離シリコン島、 10a OF(オリエンテーションフラット)、 13 誘電体分離溝、 14 誘電体分離酸化膜、 16 高温ポリシリコン層、 20 シリコンウェーハ(支持基板用ウェーハ)、 20a OF(オリエンテーションフラット)、 30 ウェーハ張り合わせ装置、 31 ウェーハ保持板(第1の保持手段)、 32 ウェーハ保持板(第2の保持手段)、 33,34 XYテーブル(重ね合わせ位置決め手
段)、 35,36 昇降シリンダ(張り合わせ手段)、 37 透過検出部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/76 H01L 21/76 V 21/762 D Fターム(参考) 5F031 CA02 HA13 HA46 HA53 HA58 JA05 JA14 JA28 JA34 JA37 KA06 LA15 5F032 AA06 AA40 AA44 AA47 BA01 DA02 DA25 DA33 DA71 DA78 DA80

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 オリエンテーションフラットを基準とす
    る所定パターンの誘電体分離溝が形成された活性層用ウ
    ェーハの表面に誘電体分離酸化膜を介してポリシリコン
    層を成長させ、 このポリシリコン層の表面を研磨した後、この研磨面を
    張り合わせ面として、活性層用ウェーハを支持基板用ウ
    ェーハの表面に張り合わせ、 この張り合わせウェーハの外周部を面取りし、 その後、活性層用ウェーハを裏面側から研削・研磨し
    て、この研磨面に誘電体分離酸化膜で分離された複数の
    誘電体分離シリコン島を現出させる張り合わせ誘電体分
    離ウェーハの製造方法において、 上記ウェーハ張り合わせ時、これらのウェーハを透過す
    る透過光を利用して、活性層用ウェーハの誘電体分離溝
    のパターンの位置と支持基板用ウェーハのオリエンテー
    ションフラットの位置とを検出し、この検出結果に基づ
    き、活性層用ウェーハの誘電体分離溝のパターンと支持
    基板用ウェーハのオリエンテーションフラットとの位置
    関係を一様に揃えた後、この状態を保って、両ウェーハ
    を張り合わせる張り合わせ誘電体分離ウェーハの製造方
    法。
  2. 【請求項2】 オリエンテーションフラットを基準とす
    る所定パターンの誘電体分離溝が形成された活性層用ウ
    ェーハの表面に誘電体分離酸化膜を介してポリシリコン
    層を成長させ、 このポリシリコン層の表面を研磨した後、この研磨面を
    張り合わせ面として、活性層用ウェーハを支持基板用ウ
    ェーハの表面に張り合わせ、 この張り合わせウェーハの外周部を面取りし、 その後、活性層用ウェーハを裏面側から研削・研磨し
    て、この研磨面に誘電体分離酸化膜で分離された複数の
    誘電体分離シリコン島を現出させる張り合わせ誘電体分
    離ウェーハの製造方法において、 上記ウェーハ張り合わせ時、これらのウェーハを透過す
    る透過光を利用して、活性層用ウェーハのオリエンテー
    ションフラットの位置と支持基板用ウェーハのオリエン
    テーションフラットの位置とを検出し、この検出結果に
    基づき、両ウェーハのオリエンテーションフラットを合
    致させた後、この状態を保って、活性層用ウェーハと支
    持基板用ウェーハとを張り合わせる張り合わせ誘電体分
    離ウェーハの製造方法。
  3. 【請求項3】 活性層用ウェーハを保持する第1の保持
    手段と、 支持基板用ウェーハを保持する第2の保持手段と、 これらの保持手段にそれぞれ保持された活性層用ウェー
    ハと支持基板用ウェーハとの重ね合わせ位置を決める重
    ね合わせ位置決め手段と、 重ね合わせ位置決めした後、活性層用ウェーハと支持基
    板用ウェーハとを張り合わせる張り合わせ手段とを備え
    たウェーハ張り合わせ装置であって、 上記重ね合わせ位置決め手段が、 ウェーハを透過する透過光を照射して得られた支持基板
    用ウェーハの透過画像と活性層用ウェーハの透過画像と
    から、各ウェーハの重ね合わせの目印となる部分をそれ
    ぞれ検出する透過検出部を有し、 透過検出部による検出結果に基づき、活性層用ウェーハ
    と支持基板用ウェーハとの重ね合わせの位置決めを行な
    うウェーハ張り合わせ装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007508704A (ja) * 2003-10-14 2007-04-05 トラシット テクノロジーズ 基板の準備及び組み立て方法
US7562686B2 (en) 2004-12-27 2009-07-21 Asml Netherlands B.V. Method and system for 3D alignment in wafer scale integration
WO2010050500A1 (ja) * 2008-10-30 2010-05-06 三菱重工業株式会社 アライメント装置制御装置およびアライメント方法
JP2011517094A (ja) * 2008-04-02 2011-05-26 ズース マイクロテク,アイエヌシー. 半導体ウェーハアライメントのための装置及び方法
KR20190016445A (ko) * 2017-08-08 2019-02-18 가부시기가이샤 디스코 레이저 가공 방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
US6498381B2 (en) * 2001-02-22 2002-12-24 Tru-Si Technologies, Inc. Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same
JP2005026413A (ja) * 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
TWI272654B (en) * 2003-07-18 2007-02-01 Asia Pacific Microsystems Inc Method for keeping the precision of photolithography alignment after wafer bonding
EP1710835B1 (en) * 2004-01-07 2019-08-28 Nikon Corporation Stacked device and method for stacking integrated circuit devices
DE102004007060B3 (de) 2004-02-13 2005-07-07 Thallner, Erich, Dipl.-Ing. Vorrichtung und Verfahren zum Verbinden von Wafern
DE102004012618B3 (de) 2004-03-12 2005-10-27 Erich Dipl.-Ing. Thallner Vorrichtung und Verfahren zum Aufbringen einer Folie auf eine Kontaktfläche eines Wafers
US7402520B2 (en) * 2004-11-26 2008-07-22 Applied Materials, Inc. Edge removal of silicon-on-insulator transfer wafer
FR2880184B1 (fr) * 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
FR2899594A1 (fr) 2006-04-10 2007-10-12 Commissariat Energie Atomique Procede d'assemblage de substrats avec traitements thermiques a basses temperatures
JP4820801B2 (ja) 2006-12-26 2011-11-24 株式会社Sumco 貼り合わせウェーハの製造方法
US7875528B2 (en) * 2007-02-07 2011-01-25 International Business Machines Corporation Method, system, program product for bonding two circuitry-including substrates and related stage
JP5343847B2 (ja) * 2007-06-12 2013-11-13 株式会社ニコン ウェハ貼り合せ装置、ウェハ貼り合せ方法
US7875529B2 (en) * 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
US7927938B2 (en) * 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
JP5564785B2 (ja) * 2008-12-08 2014-08-06 株式会社Sumco 貼り合わせ基板の製造方法
FR2941302B1 (fr) * 2009-01-19 2011-04-15 Soitec Silicon On Insulator Procede de test sur le substrat support d'un substrat de type "semi-conducteur sur isolant".
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
EP2299472B1 (de) 2009-09-22 2020-07-08 EV Group E. Thallner GmbH Vorrichtung zum Ausrichten zweier Substrate
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
FR2957189B1 (fr) * 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
JP2011205074A (ja) * 2010-03-03 2011-10-13 Toshiba Corp 半導体製造装置
FR2969373B1 (fr) * 2010-12-20 2013-07-19 St Microelectronics Crolles 2 Procede d'assemblage de deux plaques et dispositif correspondant
KR101866622B1 (ko) 2010-12-20 2018-06-11 에베 그룹 에. 탈너 게엠베하 웨이퍼의 장착을 위한 수용 수단
JP5796412B2 (ja) * 2011-08-26 2015-10-21 三菱電機株式会社 半導体素子の製造方法
FR2980302A1 (fr) * 2011-09-20 2013-03-22 St Microelectronics Crolles 2 Procede de protection d'une couche d'un empilement vertical et dispositif correspondant
US9123754B2 (en) 2011-10-06 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding alignment tool and method
KR101544734B1 (ko) * 2011-11-22 2015-08-17 다즈모 가부시키가이샤 가압원판, 접합장치 및 접합방법
DE102012107899B4 (de) * 2012-04-25 2014-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Waferanordnung mit Trägerwafer und Herstellungsverfahren dafür
US9111982B2 (en) 2012-04-25 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer assembly with carrier wafer
JP6304445B2 (ja) * 2015-03-16 2018-04-04 富士電機株式会社 半導体装置の製造方法
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
US10867836B2 (en) * 2016-05-02 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer stack and fabrication method thereof
NL2018856B1 (en) * 2017-05-05 2018-11-14 Suss Microtec Lithography Gmbh Method and device for aligning a first substrate with a second substrate
US20220223483A1 (en) * 2019-05-22 2022-07-14 Vuereal Inc. An alignment process for the transfer setup
JP7436187B2 (ja) * 2019-11-25 2024-02-21 株式会社ディスコ ウエーハの加工方法
CN116782738B (zh) * 2023-08-23 2023-10-20 青禾晶元(晋城)半导体材料有限公司 键合片的分离装置及其分离方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02267951A (ja) * 1989-04-07 1990-11-01 Sony Corp 半導体基板の製造方法
JPH03183130A (ja) 1989-12-12 1991-08-09 Sony Corp 半導体基板の製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH05152181A (ja) * 1991-11-28 1993-06-18 Fujitsu Ltd Soi基板の製造方法および製造装置
US5236118A (en) * 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
JP3327698B2 (ja) 1994-09-26 2002-09-24 キヤノン株式会社 接着装置
US5869386A (en) * 1995-09-28 1999-02-09 Nec Corporation Method of fabricating a composite silicon-on-insulator substrate
SG71182A1 (en) * 1997-12-26 2000-03-21 Canon Kk Substrate processing apparatus substrate support apparatus substrate processing method and substrate manufacturing method
JPH11274442A (ja) * 1998-03-26 1999-10-08 Sony Corp 基板はり合わせ方法
JP3675642B2 (ja) * 1998-06-26 2005-07-27 三菱住友シリコン株式会社 誘電体分離ウェーハの製造方法
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
US6362069B1 (en) * 2000-12-28 2002-03-26 The Trustees Of Princeton University Long-wavelength VCSELs and method of manufacturing same

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007508704A (ja) * 2003-10-14 2007-04-05 トラシット テクノロジーズ 基板の準備及び組み立て方法
US7562686B2 (en) 2004-12-27 2009-07-21 Asml Netherlands B.V. Method and system for 3D alignment in wafer scale integration
JP2011517094A (ja) * 2008-04-02 2011-05-26 ズース マイクロテク,アイエヌシー. 半導体ウェーハアライメントのための装置及び方法
WO2010050500A1 (ja) * 2008-10-30 2010-05-06 三菱重工業株式会社 アライメント装置制御装置およびアライメント方法
JP2010109124A (ja) * 2008-10-30 2010-05-13 Mitsubishi Heavy Ind Ltd アライメント装置制御装置およびアライメント方法
US8737719B2 (en) 2008-10-30 2014-05-27 Mitsubishi Heavy Industries, Ltd. Alignment unit control apparatus and alignment method
KR20190016445A (ko) * 2017-08-08 2019-02-18 가부시기가이샤 디스코 레이저 가공 방법
KR102527031B1 (ko) 2017-08-08 2023-04-27 가부시기가이샤 디스코 레이저 가공 방법

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