JP2001312457A - データ処理システムおよびデータ処理方法 - Google Patents

Abstract

(57)【要約】 【課題】各信号処理の速度が異なる場合にも、全体の画
像信号処理にかかる処理時間を短縮する。 【解決手段】画像信号処理モジュールＡのデータ入力の
レート（例えば１５ＭＨｚ）は通常の画像信号処理モジ
ュールＡがメモリ１０２に書きこむレートに対して数分
の１と遅いため、画像信号処理モジュールＡは一定間隔
でバス１０１を使用し、バス１０１は比較的空いてい
る。画像信号処理モジュールＡに対して画像信号処理モ
ジュールＢ，Ｃの処理速度は速い。よって、全ての画像
信号処理モジュールＡ〜Ｃを同時に起動させ、追越禁止
制御を行うことにより、例えば画像信号処理モジュール
Ａがバス１０１を使用していない期間に画像信号処理モ
ジュールＢがバス１０１を使用するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、複数の画
像信号処理を組み合わせた一連の所要のデータ信号処理
を実現するデジタルスチルカメラなどに用いられた画像
処理システムなどのデータ処理システムおよび、それを
用いたデータ処理方法に関する。

【０００２】

【従来の技術】この種の画像処理システムは例えばデジ
タルスチルカメラなどに用いられ、一連の複数の画像信
号処理を組み合わせて所要のデータ信号処理を実現する
ものである。デジタルスチルカメラでは、ＣＣＤモジュ
ールから画像データを取り込み、ベイヤー配列のＲＧＢ
値（各色信号）からＹＵＶ値（輝度、色差信号）への色
空間変換、オートアイリス（明暗に応じた出力値の調
整）、ホワイトバランス（色の調整）などの色濃度変換
と、ＪＰＥＧフォーマットへの画像圧縮などの各画像信
号処理が必要となる。これらの各画像信号処理をシリア
ルで順次的に実行した場合には、全体の画像信号処理に
要する時間が直列に加算されて長くなり、カメラなどの
撮影動作においてはその即応性が損なわれる。この一例
を以下に、図８を参照して説明する。

【０００３】図８は従来の画像信号処理システムの構成
を示すブロック図である。図８において、画像処理シス
テム１００は、複数の画像信号処理モジュールＡ〜Ｃ
と、複数の画像信号処理モジュールＡ〜Ｃが共有する単
一のバス１０１と、外部のメモリ１０２にアクセス（デ
ータの書き込みおよび読み出し）するメモリコントロー
ラ１０３と、複数の画像信号処理モジュールＡ〜Ｃおよ
びメモリコントローラ１０３を制御するＤＭＡコントロ
ーラ１０４とを有している。

【０００４】この画像信号処理モジュールＡは、入力部
１０５から入力された画像データを信号処理し、その信
号処理結果をバス１０１を介してメモリコントローラ１
０３に出力するようにしている。

【０００５】また、画像信号処理モジュールＢは、メモ
リ１０２内の画像信号処理モジュールＡの信号処理結果
をバス１０１を介してメモリコントローラ１０３から入
力されると共に、その入力した信号処理結果に対して更
に信号処理をした後に再び、その信号処理結果をバス１
０１を介してメモリコントローラ１０３に出力するよう
にしている。

【０００６】さらに、画像信号処理モジュールＣは、メ
モリ１０２内の画像信号処理モジュールＢの処理結果を
バス１０１を介してメモリコントローラ１０３から入力
され、その入力された信号処理結果を出力部１０６に出
力するようにしている。

【０００７】以上のように、各信号処理を直列的で順次
的に実行する場合には、全体の信号処理時時間が各画像
信号処理時間の合計になって、全体の画像信号処理に要
する時間が長くなり、カメラの撮影動作の即応性が損な
われるという問題がある。

【０００８】このような問題を解決するために、例えば
特開平５−４８９１１号公報「画像読取装置及びデジタ
ル複写装置」では、複写機のデジタル信号処理を高速化
するために、各信号処理モジュールをパイプライン状に
構成し、原稿の読み取り中に符号化部が符号化処理を開
始し、更にその符号化処理中に次段の復号化部が復号化
処理を開始するというように、複数の画像信号処理が並
行して処理される期間を設けることで、全体の画像信号
処理にかかる処理時間を短縮化している。

【０００９】パイプライン処理とは、１つの処理をｎ段
の独立な処理段階に分けて１列に並べ、各処理段階を並
列に実行することによって、前処理過程の１／ｎの時間
毎に次々に一連の信号処理結果を得る方式である。この
パイプライン処理の一例を以下に、図９を参照して具体
的に説明する。

【００１０】図９は、従来のパイプライン処理によって
信号処理を高速化した画像処理システムの構成を示すブ
ロック図である。図９において、画像処理システム２０
０は、入力部２０１から入力された画像データを信号処
理する画像信号処理モジュールＤと、画像信号処理モジ
ュールＤによる信号処理結果を一時的に保持する一時保
持用メモリ２０２と、一時保持用メモリ２０２の信号処
理結果を用いて更に信号処理する画像信号処理モジュー
ルＥと、画像信号処理モジュールＥによる信号処理結果
を一時的に保持する一時保持用メモリ２０３と、一時保
持用メモリ２０３の信号処理結果を用いて信号処理する
画像信号処理モジュールＦと、画像信号処理モジュール
Ｆによる信号処理結果を出力する出力部２０４とを有し
ており、時間的にまたは、アドレス空間上においてパイ
プライン状に構成されて、前段の信号処理の途中で後段
の信号処理を開始することで並列に信号処理を行う時間
を設けて全体の信号処理時間を短縮するものである。

【００１１】即ち、特開平５−４８９１１号公報「画像
読取装置及びデジタル複写装置」では、原稿読取部と符
号化部の間で水平画素数×８ライン分のメモリが２つ
（上記公報の一時保持用メモリ２０２に相当）ある。符
号化部は一度に８×８画素のデータを必要とし、原稿読
取部の出力開始から８ライン分のデータがたまった時点
で符号化部による符号化処理を開始するようにしてい
る。これと同様に、復号化部も符号化部の処理中に復号
化処理を開始し、読取、符号化、復号化、出力が全て同
一の速度で並行して信号処理されることで、全体の画像
信号処理の時間が短縮されるようになっている。

【００１２】

【発明が解決しようとする課題】ところが、上記したデ
ジタルスチルカメラにおけるＣＣＤデータの取り込み
（読取、符号化、復号化、出力）のように、パイプライ
ン処理となっているため、前段の信号処理を待機させる
ような制御は不可能であり、後段の信号処理が一時保持
用メモリ２０２，２０３の規模を超える期間にわたって
遅滞する可能性がある場合には、上記特開平５−４８９
１１号公報「画像読取装置及びデジタル複写装置」のよ
うなパイプライン処理は実現できない。

【００１３】また、後段の信号処理の方が速い場合に
も、後段の信号処理が前段の信号処理を追い越すなどの
不具合が発生してしまうことにより、上記パイプライン
処理は実現できない。

【００１４】したがって、各信号処理の速度が異なる場
合には、上記パイプライン処理は実現できず、全体の画
像信号処理にかかる処理時間を短縮することができな
い。

【００１５】本発明は、上記従来の事情に鑑みて為され
たものであり、各信号処理の速度が異なる場合にも、全
体の画像信号処理にかかる処理時間を短縮することがで
きるデータ処理システムおよび、それを用いたデータ処
理方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明のデータ処理シス
テムは、複数のデータ信号処理部が単一のバスを共有
し、ＤＭＡコントローラによってバスを使用するデータ
信号処理部の切り換えおよびアドレスの自動生成を行う
と共に、単一のバスを介して各信号処理部と外部メモリ
とが入出力を行うことにより一連のデータ信号処理を実
施するデータ処理システムにおいて、ＤＭＡコントロー
ラは、アドレスを管理する座標カウンタの値によって、
前段のデータ信号処理が完了する前に次段のデータ信号
処理部を起動し、アドレス上並列にデータ信号処理を行
うデータ信号並列処理手段を有するものであり、そのこ
とにより上記目的が達成されるものである。

【００１７】上記構成により、バスが各信号処理に対し
十分に高速である場合、前段の信号処理によるデータの
入出力は間欠的となり、その間に、ＤＭＡコントローラ
によって別の信号処理モジュールからのデータ入出力を
行うことが可能となるため、各信号処理速度が異なる場
合であっても、前段の信号処理と後段の信号処理とが並
列に処理可能となり、全体の画像処理時間は短縮され
る。

【００１８】また、好ましくは、本発明のデータ処理シ
ステムにおけるデータ信号並列処理手段は、後段のデー
タ信号処理が前段のデータ信号処理よりも速い場合に、
ＤＭＡコントローラが管理する座標カウンタの値によっ
て、前段のデータ信号処理を追い越さないように後段の
データ信号処理を制御する追い越し禁止制御手段を有す
る。また、本発明のデータ処理方法は、複数のデータ信
号処理部を有するデータ処理システムにおいて、共通の
バスを通して外部メモリ内のデータのデータ信号処理を
行うデータ処理方法であって、ＤＭＡコントローラに管
理されているアドレスカウンタを用いて、アドレスを監
視しながら、前段のデータ信号処理に対して後段のデー
タ信号処理が追い越さないように追い越し禁止制御処理
を行いつつ、複数のデータ信号処理部を並列動作させる
ものであり、そのことにより上記目的が達成されるもの
である。

【００１９】この構成により、後段の信号処理速度の方
が前段の信号処理速度よりも速い場合にも、後段と前段
の信号処理において追越が発生しないように制御するの
で、後段と前段の信号処理が良好に行われる。

【００２０】また、好ましくは、本発明のデータ処理シ
ステムにおける追い越し禁止制御手段は、前段のデータ
信号処理の完了後に、追い越し禁止制御の終了処理を行
う。

【００２１】この構成により、前段の信号処理が完了し
たのち、各カウンタ値の差が一定以下にならないように
する制御が続くと、後段の処理が最後まで信号処理でき
ないため、前段の処理の完了をＤＭＡコントローラで生
成されるアドレスが予め設定された値に達することで検
出し、追越禁止制御を無効にして確実に最後のデータま
で処理をすることが可能となる。後段の処理の完了を検
出すると再び追越禁止制御を有効にして次に備えること
になる。

【００２２】さらに、好ましくは、請求項１〜３の何れ
かに記載のデータ処理システムにおいて、一連のデータ
信号処理中で、単一の処理系列が途中で複数の処理系列
に分岐されるようになっている。また、好ましくは、請
求項１〜３の何れかに記載のデータ処理システムにおい
て、一連のデータ信号処理中で、複数の処理系列が単一
の処理系列に統合されるようになっている。

【００２３】これらの構成により、画像処理が１本の系
列ではなく、例えばＣＣＤなどからの入力データに対し
て、輝度成分と色成分で別の信号処理に分かれる場合の
ように、ある画像信号処理モジュールの出力側が複数で
あるか、または逆に、入力側が複数あって、出力側が１
本の系列であるような場合でも同様に、データ信号処理
の高速化が可能となる。

【００２４】さらに、好ましくは、請求項１〜４の何れ
かに記載のデータ処理システムにおいて、一連のデータ
信号処理における処理データが画像データである。

【００２５】この構成により、本発明のデータ処理シス
テムが画像処理システムに容易かつ良好に適応可能であ
り、しかも、画像データの場合は、通常扱うデータに比
べてデータ量が多いため、特に本発明の処理時間短縮効
果が顕著である。

【００２６】

【発明の実施の形態】以下に、本発明の信号処理システ
ムを画像処理システムに適用させた場合の実施形態につ
いて図面を参照しながら説明する。 （実施形態１）図１は、本発明の実施形態１における画
像処理システムの構成例を示すブロック図であり、図６
の部材と同様の作用効果を奏する部材には同一の符号を
付してその説明を省略する。なお、本実施形態では、説
明を簡略化するために、入力画像データに対して３段階
の画像信号処理を順次行って、一連の画像処理を実現す
る場合について説明する。

【００２７】図１において、この画像処理システム１
は、複数の画像信号処理モジュールＡ〜Ｃと、複数の画
像信号処理モジュールＡ〜Ｃが共有する単一のバス１０
１と、外部のメモリ１０２にアクセス（データの書き込
みおよび読み出し）するメモリコントローラ１０３と、
複数の画像信号処理モジュールＡ〜Ｃおよびメモリコン
トローラ１０３を制御するメモリ処理制御部としてのＤ
ＭＡコントローラ２とを有している。

【００２８】各画像処理モジュールＡ〜Ｃは、一時的に
少量のデータ（例えば１ライン分の画像データ）を蓄積
するための一時記憶手段としての入力バッファおよび出
力バッファの少なくとも何れかをを有している。なお、
画像信号処理モジュールＡの入力側および、画像信号処
理モジュールＣの出力側はバッファではなくメモリであ
ってもよい。また、バッファの記憶容量分だけ、各画像
処理モジュールＡ〜Ｃでの処理時間が吸収されて、単一
のバス１０１を介して高速にデータの入出力を行うこと
ができる。このため、その信号処理におけるデータの入
出力は間欠的となり、その間に、ＤＭＡコントローラ２
によって別の信号処理モジュールによってバスの使用が
可能となる。

【００２９】画像信号処理モジュールＡは、入力部１０
５から入力された画像データを順次信号処理し、その信
号処理データがバッファに一定量以上蓄積されてメモリ
１０２に書きこむべきデータがある場合、ＤＭＡコント
ローラ２に対してＤＭＡリクエスト（ＤＲＥＱ−Ａ）を
発行するようになっている。また、画像信号処理モジュ
ールＡは、ＤＭＡコントローラ２からの許可を示すＤＭ
Ａアクノリッジ（ＤＡＣＫ−Ａ）が発行されたときだけ
にデータを入力または出力するようにしている。

【００３０】また、画像信号処理モジュールＢは、入出
力それぞれにＤＭＡチャンネルを割り当てられており、
新規のデータが処理可能な状態になると、ＤＭＡコント
ローラ２に対してＤＭＡリクエスト（ＤＲＥＱ−ＢＩ）
を発行し、所定の信号処理を行い、メモリ１０２に書き
こむべきデータがある場合は、ＤＭＡコントローラ２に
対してＤＭＡリクエスト（ＤＲＥＱ−ＢＯ）を発行す
る。また、画像信号処理モジュールＢは、ＤＭＡコント
ローラ２からのＤＭＡアクノリッジ（ＤＡＣＫ−ＢＩ，
ＤＡＣＫ−ＢＯ）が発行されたときだけにデータを入力
または出力するようにしている。

【００３１】さらに、画像信号処理モジュールＣは、デ
ータが入力可能な状態のとき、ＤＭＡコントローラ２に
対してＤＭＡリクエスト（ＤＲＥＱ−Ｃ）を発行する。
また、画像信号処理モジュールＣは、ＤＭＡコントロー
ラ２からのＤＭＡアクノリッジ（ＤＡＣＫ−Ｃ）が発行
されたときだけにデータを入出力するようにしている。

【００３２】ＤＭＡコントローラ２は画像信号並列処理
手段（データ信号並列処理手段）を有し、後述する座標
カウンタ２４の値によって、前段の画像信号処理が完了
する前に次段の画像信号処理部を起動することにより、
図２のアドレス割り当て例にも示すように、各画像信号
処理をアドレス上並列に行うようになっている。つま
り、ＤＭＡコントローラ２は、画像信号並列制御処理を
行うべく、優先順位やチャンネル使用可否の設定状態な
どに基づいて、どの画像信号処理であるかのチャンネル
を切り換え、各信号処理モジュールＡ〜Ｃに対して許可
を示すＤＭＡアクノリッジ（ＤＡＣＫ−Ａ，ＤＡＣＫ−
ＢＩ，ＤＡＣＫ−ＢＯ，ＤＡＣＫ−Ｃ）を発行するよう
になっている。以下、画像信号並列処理機能を備えたＤ
ＭＡコントローラ２について図３を用いて詳細に説明す
る。

【００３３】図３は、画像信号並列処理機能を備えた図
１のＤＭＡコントローラ２の構成を示すブロック図であ
る。図３において、ＤＭＡコントローラ２は、レジスタ
バンク２１と、優先順位判定部２２と、バスインターフ
ェイス部／ＤＭＡアクノリッジ生成部２３と、座標カウ
ンタ２４と、セレクタ２５と、アドレス演算部２６と、
追越禁止制御部２７とを有している。

【００３４】レジスタバンク２１は、ＣＰＵ（中央演算
処理装置）から制御されており、チャンネル使用許可信
号（ＤＭＡＥＮ−Ａ，ＤＭＡＥＮ−ＢＩ，ＤＭＡＥＮ−
ＢＯ，ＤＭＡＥＮ−Ｃ）、ベースアドレスを設定するレ
ジスタ出力であるベースアドレス信号（ＢＡＳＥ−Ａ，
ＢＡＳＥ−ＢＩ，ＢＡＳＥ−ＢＯ，ＢＡＳＥ−Ｃ）およ
び、各画像信号処理モジュールＡ〜Ｃの遅延ライン数を
示す起動遅延信号（ＤＬＹ−ＡＢ，ＤＬＹ−ＢＣ）を出
力するようになっている。

【００３５】優先順位判定部２２は、画像信号処理モジ
ュールＡ〜Ｃから出力されたＤＭＡリクエスト（ＤＲＥ
Ｑ−Ａ，ＤＲＥＱ−ＢＩ，ＤＲＥＱ−ＢＯ，ＤＲＥＱ−
Ｃ）が入力され、レジスタバンク２１からのチャンネル
使用許可信号（ＤＭＡＥＮ−Ａ，ＤＭＡＥＮ−ＢＩ，Ｄ
ＭＡＥＮ−ＢＯ，ＤＭＡＥＮ−Ｃ）に応じて、どのチャ
ンネル（画像信号処理モジュールＡ〜Ｃ）が有効かを示
すセレクトチャンネル信号（ＳＥＬＣＨ−Ａ，ＳＥＬＣ
Ｈ−ＢＩ，ＳＥＬＣＨ−ＢＯ，ＳＥＬＣＨ−Ｃ）を出力
するようになっている。即ち、優先順位判定部２２は、
図４に示すように、チャンネル使用許可信号によって予
め決められた優先順位にしたがって、アンドゲート２２
１〜２２３により有効なチャンネルを選択し、チャンネ
ルの使用を許可していない場合、即ち、レジスタバンク
２１からのチャンネル使用許可信号がＤＭＡＥＮ＝
‘Ｌ’の場合には、アンドゲート２２４〜２２７によ
り、画像信号処理モジュールＡ〜ＣからのＤＭＡリクエ
スト（ＤＲＥＱ−Ａ，ＤＲＥＱ−ＢＩ，ＤＲＥＱ−Ｂ
Ｏ，ＤＲＥＱ−Ｃ）をそれぞれマスクしてリクエストを
無効とするようになっている。

【００３６】バスインターフェイス部／ＤＭＡアクノリ
ッジ生成部２３は、優先順位判定部２２からのセレクト
チャンネル信号（ＳＥＬＣＨ−Ａ，ＳＥＬＣＨ−ＢＩ，
ＳＥＬＣＨ−ＢＯ，ＳＥＬＣＨ−Ｃ）が入力されて、画
像信号処理モジュールＡ〜Ｃのうちどのモジュールが有
効かを示すＤＭＡアクノリッジ（ＤＡＣＫ−Ａ，ＤＡＣ
Ｋ−ＢＩ，ＤＡＣＫ−ＢＯ，ＤＡＣＫ−Ｃ）を生成し
て、該当する画像信号処理モジュールＡ〜Ｃに出力する
ようになっている。また、バスインターフェイス部／Ｄ
ＭＡアクノリッジ生成部２３は、座標カウンタ２４に対
してカウントアップ信号（ＣＮＴＵＰ−Ａ，ＣＮＴＵＰ
−ＢＩ，ＣＮＴＵＰ−ＢＯ，ＣＮＴＵＰ−Ｃ）を出力す
るようになっている。

【００３７】座標カウンタ２４は各段の信号処理毎に複
数設けられ、チャンネル毎に水平、垂直座標（２次元画
像座標）のカウンタ値（Ｘ−Ａ，Ｘ−ＢＩ，Ｘ−ＢＯ，
Ｘ−ＣおよびＹ−Ａ，Ｙ−ＢＩ，Ｙ−ＢＯ，Ｙ−Ｃ）を
出力するようになっている。座標カウンタ２４のカウン
タ値は、各信号処理が画像アドレスのどの位置にあるか
を示している。

【００３８】セレクタ２５は、優先順位判定部２２から
のセレクトチャンネル信号（ＳＥＬＣＨ−Ａ，ＳＥＬＣ
Ｈ−ＢＩ，ＳＥＬＣＨ−ＢＯ，ＳＥＬＣＨ−Ｃ）に応じ
た有効チャンネルに対応したカウンタ値（Ｘ，Ｙ）およ
びベースアドレス信号（ＢＡＳＥ）をアドレス演算部２
６に出力するようになっている。

【００３９】アドレス演算部２６は、セレクタ２５から
のカウンタ値（Ｘ，Ｙ）およびベースアドレス信号（Ｂ
ＡＳＥ）に基づいて演算（例えばＢＡＳＥ＋Ｙ×Ｘ幅＋
Ｘなど）を行って、メモリ１０２上のアドレス（メモリ
空間上のアドレス）を自動的に生成するものである。

【００４０】追越禁止制御部２７は、出力チャンネルの
座標カウンタ２４からの例えば垂直方向のカウンタ値
（Ｙ−Ａ，Ｙ−ＢＯ）と、予め設定された遅延ライン数
を示す起動遅延信号（ＤＬＹ−ＡＢ，ＤＬＹ−ＣＢ）と
を比較して、後段の信号処理を前段の信号処理に比べて
所定の遅延ライン数だけ遅らせて起動させるようにして
いる。この追越禁止制御部２７による遅延ライン数は、
後段の信号処理と前段の信号処理との信号処理速度差を
考慮して、後段の信号処理が前段の信号処理を追い越さ
ないように遅延ライン数を設定している。

【００４１】即ち、追越禁止制御部２７は、図４に示す
ように、前段の信号処理の出力の座標カウンタ２４から
の垂直カウンタ値（Ｙ−Ａ）がＤＭＡコントローラ２の
レジスタに設定可能な遅延ライン数の一定値（ＤＬＹ−
ＡＢ）よりも小さい期間は、加算器２７１（実際には減
算している）の出力の最上位符号ビット（ＭＳＫ−Ｂ
は’Ｈ’レベル）とＤＭＡリクエスト（ＤＲＥＱ−Ｂ
Ｉ）をＡＮＤゲート２８１，２２５によりマスクし、チ
ャンネルをディセーブル状態とするようになっている。
また、追越禁止制御部２７は、座標カウンタ２４からの
垂直カウンタ値（Ｙ−Ａ）がＤＭＡコントローラ２のレ
ジスタに設定可能な一定値（ＤＬＹ−ＡＢ）以上の期間
は、加算器２７１の出力の最上位符号ビット（ＭＳＫ−
Ｂ）が’Ｌ’レベルとなり、自動的に画像信号処理モジ
ュールＢのバス使用権が許可可能になっている。

【００４２】また、追越禁止制御部２７は、前段の出力
チャンネルの出力の座標カウンタ２４からの垂直カウン
タ値（Ｙ−ＢＯ）がＤＭＡコントローラ２のレジスタに
設定可能な一定値（ＤＬＹ−ＢＣ）よりも小さい期間
は、加算器２７２（実際には減算している）の出力の符
号ビット（ＭＳＫ−Ｃ）がとリクエスト（ＤＲＥＱ−Ｂ
Ｉ）をＡＮＤゲート２８１，２２５によりマスクし、チ
ャンネルをディセーブル状態とするようになっている。
前段の出力チャンネルの垂直カウンタ（Ｙ−ＢＯ）がレ
ジスタの設定値（ＤＬＹ−ＢＣ）より大きくなると加算
器（４０２）の符号ビット（ＭＳＫ−Ｃ）が‘Ｈ’にな
り、ＤＲＥＱ−Ｃのマスクが解除され、モジュールＣが
画像処理を開始するようになっている。

【００４３】上記構成により、以下その動作を説明す
る。まず、各画像信号処理を実行する３つの画像信号処
理モジュールＡ〜ＣからのＤＭＡリクエストはそれぞ
れ、ＤＭＡコントローラ２からのＤＭＡアクノリッジに
よって許可され、画像信号処理モジュールＡ〜Ｃから単
一のバス１０１を介してデータの入出力を行うと共に、
ＤＭＡコントローラ２からの自動生成したアドレスにし
たがって、共有のメモリ１０２に対してアクセスする。

【００４４】このとき、各信号処理モジュールＡ〜Ｃが
共有するバス１０１の使用権の決定と、メモリアクセス
用のアドレス自動生成を管理するＤＭＡコントローラ２
において、追越禁止制御部２７では、図４のように、優
先順位判定部２２が予め決められた優先順位にしたがっ
てチャンネルを選択し、チャンネルの使用を許可してい
ないチャンネル使用許可信号（ＤＭＡＥＮ）が‘Ｌ’の
場合、前段の信号処理の座標を表すカウンタ値（Ｘ，
Ｙ）がＤＭＡコントローラ２に予め設定された値の遅延
ライン数ＤＬＹに達するまで、後段のアドレス信号処理
モジュールからのＤＭＡリクエストをマスクして無効と
する。これによって、前段の信号処理が完了する前に次
段の信号処理を起動して、アドレス上並列に各信号処理
モジュールＡ〜Ｃの処理が為される。このとき、前段の
ＤＭＡリクエストは間欠的となり、その間に別の信号処
理のＤＭＡリクエストを実行することにより、各信号処
理の速度が異なる場合にも、全体の画像信号処理にかか
る処理時間を短縮することができる。

【００４５】即ち、画像信号処理モジュールＡ，Ｂ間で
は、前段の信号処理の出力の垂直カウンタ値（Ｙ−Ａ）
がＤＭＡコントローラ２のレジスタに設定可能な一定値
（ＤＬＹ−ＡＢ）よりも小さい期間は、加算器２７１の
出力の最上位符号ビット（ＭＳＫ−Ｂ）とリクエスト
（ＤＲＥＱ−ＢＩ）をＡＮＤゲート２８１，２２５によ
りマスクし、チャンネルをディセーブル状態とする。さ
らに、画像信号処理モジュールＡの処理が進み、カウン
タ値Ｙ−Ａが大きくなるとＭＳＫ−Ｂは’Ｌ’レベルと
なり、自動的に画像信号処理モジュールＢのバス１０１
の使用が許可され、バス１０１を各画像信号処理モジュ
ールＡ〜Ｃに切り換えながら並行して処理を行う。後段
の処理の方が遅い場合には、その後、ＤＭＡリクエスト
がマスクされることなく最後まで処理される。上記した
最上位符号ビットは最上位符号ビット検出部２７３，２
７４によって得られる。

【００４６】画像信号処理モジュールＣ，Ｂ間でも同様
に、前段の出力チャンネルの垂直カウンタ値（Ｙ−Ｂ
Ｏ）がレジスタの設定値（ＤＬＹ−ＢＣ）より大きくな
ると、加算器２７２の符号ビット（ＭＳＫ−Ｃ）が
‘Ｈ’になり、ＤＲＥＱ−Ｃのマスクが解除され、画像
信号処理モジュールＣが画像処理を開始する。

【００４７】以上により、本実施形態１によれば、バス
を共有し、一連の信号処理をする複数の信号処理モジュ
ールＡ〜ＣのＹ座標などのカウンタ値と所定の遅延ライ
ン数との差分が一定値以下とならないように管理するこ
とで、後段の処理を前段の信号処理の途中で開始させる
ことができる。したがって、バスが十分に高速であった
場合、各信号処理を並行して実行することが可能とな
り、一連の画像処理にかかる時間を短縮できる。また、
上記カウンタ値の制御によって、後段の信号処理の速度
が前段の処理速度よりも大きい場合にも追い越さないよ
うに制御できる。

【００４８】（実施形態２）図５は、本発明の実施形態
２における画像処理システムの構成例を示すブロック
図、図６は図５のＤＭＡコントローラ３の構成を示すブ
ロック図であり、図１および図３の部材と同様の作用効
果を奏する部材には同一の符号を付してその説明を省略
する。

【００４９】図５および図６において、画像処理システ
ム１０のＤＭＡコントローラ３は、レジスタバンク３１
と、優先順位判定部２２と、バスインターフェイス部／
ＤＭＡアクノリッジ生成部２３と、座標カウンタ２４
と、セレクタ２５と、アドレス演算部２６と、追越禁止
制御部３７と、エンドアドレス検出部３９とを有してお
り、各チャンネルの垂直カウンタ値（Ｙ−Ａ，Ｙ−Ｂ
Ｉ，Ｙ−ＢＯ，Ｙ−Ｃ）を比較する追い越し禁止制御を
行うようにしている。

【００５０】レジスタバンク３１は、ＤＭＡコントロー
ラ２のレジスタに設定可能なエンドアドレス（一つの画
面の走査上の最後のポイント）（ＥＮＤ−Ａ，ＥＮＤ−
ＢＩ，ＥＮＤ−ＢＯ，ＥＮＤ−Ｃ）をセレクタ２５に出
力するようになっている。

【００５１】追越禁止制御部３７は、図７に示すよう
に、後段のデータ信号処理が前段のデータ信号処理より
も速い場合に、ＤＭＡコントローラ２が管理する座標カ
ウンタの差値を加算器３７１，３７２で求め、その座標
カウンタの差値（加算器出力）と遅延ライン数（ＤＬ
Ｙ）との差を加算器２７１，２７２で求め、その加算器
２７１，２７２からの出力から、最上位符号ビット検出
部２７３，２７４にて最上位符号ビットを求めるように
なっている。また、追越禁止制御部３７は、終了フラグ
（ＥＮＤＦＬＧ−Ａ，ＥＮＤＦＬＧ−ＢＩバー）がアン
ドゲート３７３に入力され、終了フラグ（ＥＮＤＦＬＧ
−ＢＯ，ＥＮＤＦＬＧ−Ｃバー）がアンドゲート３７３
に入力されるようになっている。さらに、追越禁止制御
部３７は、最上位符号ビット検出部２７３からの最上位
符号ビットと、アンドゲート３７３からの出力バー信号
がアンドゲート３７５に入力され、また、最上位符号ビ
ット検出部２７４からの最上位符号ビットと、アンドゲ
ート３７４からの出力反転信号がアンドゲート３７６に
入力されるようになっている。

【００５２】エンドアドレス検出部３９は、図７に示す
ように、エンドアドレス（ＥＮＤ−Ａ，ＥＮＤ−ＢＩ，
ＥＮＤ−ＢＯ，ＥＮＤ−Ｃ）のうち、セレクトチャンネ
ル信号（ＳＥＬＣＨ−Ａ，ＳＥＬＣＨ−ＢＩ，ＳＥＬＣ
Ｈ−ＢＯ，ＳＥＬＣＨ−Ｃ）に応じてセレクタ２５で選
択された有効チャンネルのエンドアドレスと、アドレス
演算部２６からのアドレスを比較器３９１で比較し、ア
ドレスがエンドアドレスになったときに、比較出力をセ
レクトチャンネル信号（ＳＥＬＣＨ−Ａ，ＳＥＬＣＨ−
ＢＩ，ＳＥＬＣＨ−ＢＯ，ＳＥＬＣＨ−Ｃ）毎に設けら
れたフリップフロップ３９２〜３９６に入力し、セレク
トチャンネル信号（ＳＥＬＣＨ−Ａ，ＳＥＬＣＨ−Ｂ
Ｉ，ＳＥＬＣＨ−ＢＯ，ＳＥＬＣＨ−Ｃ）によって有効
になったフリップフロップ３９２〜３９６の何れかか
ら、終了フラグ（ＥＮＤＦＬＧ−Ａ，ＥＮＤＦＬＧ−Ｂ
Ｉ，ＥＮＤＦＬＧ−ＢＯ，ＥＮＤＦＬＧ−Ｃ）の何れか
を出力するようになっている。

【００５３】上記構成により、以下その動作を説明す
る。まず、追越禁止制御部３７は、図７に示すように、
例えば画像信号処理モジュールＡと画像信号処理モジュ
ールＢとの間では、加算器３７１（ここでは差を求めて
いる）により計算される、後段と前段の垂直カウンタ値
の差（Ｙ−ＢＩ）−（Ｙ−Ａ）がレジスタの設定値（Ｄ
ＬＹ−ＡＢ）よりも小さい期間は加算器２７１の出力の
符号ビット（ＭＳＫ−Ｂ）でリクエストＤＲＥＱ−ＢＩ
のマスク信号を作って追越禁止制御を行う。垂直カウン
タ値（Ｙ−Ａ）が大きくなり、画像信号処理モジュール
Ｂのバス使用が開始された後も、モジュールＢの方が速
度が速く、カウンタ値の差（Ｙ−Ａ）−（Ｙ−ｂ）が一
定値（ＤＬＹ−ＢＡ）以下になった場合には、再びＭＳ
Ｋ−Ｂは’Ｈ’レベルとなり、自動的に画像信号処理モ
ジュールＢのバス使用を禁止して待たせる。これによっ
て、リクエストに対して応答しないことになる。

【００５４】次に、画像信号処理モジュールＣと画像信
号処理モジュールＢの間でも同様に、加算器３７２（こ
こでは差を求めている）により計算される、後段と前段
の垂直カウンタ値の差（Ｙ−Ｃ）−（Ｙ−ＢＯ）がレジ
スタの設定値（ＤＬＹ−ＢＣ）よりも小さい期間は加算
器２７２の出力の符号ビット（ＭＳＫ−Ｃ）でリクエス
ト（ＤＲＥＱ−Ｃ）をマスクして追越禁止制御を行う。

【００５５】さらに、前段の信号処理が終了（ＥＮＤＦ
ＬＧ−Ａ＝’Ｈ’）すると、ＭＳＫ−Ｂを強制的に’
Ｌ’とし、追越禁止制御を終了し、画像信号処理モジュ
ールＢがＤＬＹ−ＢＡ以下の間隔までアクセスできるよ
うにすることで後段の信号処理が最後のデータとなるま
で信号処理可能とする。

【００５６】さらに、画像信号処理モジュールヘの入力
動作が完了し、ＥＮＤＦＬＧ−ＢＩ＝’Ｈ’となると追
越禁止制御を再度有効にし、次の画像の信号処理に備え
る。画像信号処理モジュールＢと画像信号処理モジュー
ルＣの間も同様の制御を行う。これによって、後段の信
号処理の方が速い場合でも並列処理して全体の画像処理
時間の短縮化を図ることができる。

【００５７】以上により、本実施形態２によれば、後段
の信号処理速度の方が前段の信号処理速度よりも速い場
合にも、上記のようにして後段の信号処理を開始した
後、前段の信号処理の座標を表すカウンタ値と後段の信
号処理の座標を表すカウンタ値との差がＤＭＡコントロ
ーラ３に予め設定された値に達したときには、後段の画
像信号処理モジュールからのリクエストを無視すること
で、追越が発生しないように制御することができる。前
段の信号処理が完了したのち、各カウンタ値の差が一定
以下にならないようにする制御が続くと、後段の信号処
理が最後まで処理できないため、前段の信号処理の完了
をＤＭＡコントローラ３で生成されるアドレスが予め設
定された値に達することで検出し、追越禁止制御を無効
にして最後のデータまで信号処理をすることができる。
同様にして後段の信号処理の完了を検出すると再び追越
禁止制御を有効にして次に備える。

【００５８】上記のように、エンドアドレスと設定値と
を比較する機能を備えることによって、前段の信号処理
の完了を検出し、追越禁止制御を無効とすることで、後
段の処理のアドレス生成にかかわるカウンタ値が追越禁
止制御で設定される差分以下の領域までアクセス可能と
なる。したがって、後段の信号処理が最後のデータまで
処理できるようになる。

【００５９】以上の実施形態１，２において、例えば、
画像信号処理モジュールＡは、ＣＣＤから出力されたデ
ィジタルデータが入力され、信号処理結果を外部のメモ
リ１０２に書き込む動作を実行し、画像信号処理モジュ
ールＢは、画像信号処理モジュールＡの信号処理結果か
ら輝度成分と色成分を分離する動作を実行し、画像信号
処理モジュールＣは、画像信号処理モジュールＢの信号
処理結果をＪＰＥＧ圧縮動作を実行するものとすれば、
画像信号処理モジュールＡへのデータ入力のレート（例
えば１５ＭＨｚ）は通常の画像信号処理モジュールＡが
メモリ１０２に書きこむレートに対して数分の１と遅い
ため、画像信号処理モジュールＡは一定間隔でバス１０
１を使用し、バス１０１は比較的空いていることにな
る。バス１０１の使用可能な周波数は例えば５０ＭＨｚ
である。画像信号処理モジュールＢでも信号処理中はバ
ス１０１を使用しないため、バス１０１の使用は断続的
である。また、画像信号処理モジュールＡに対して画像
信号処理モジュールＢ，Ｃの処理速度は速い。よって、
全ての画像信号処理モジュールＡ〜Ｃを同時に起動さ
せ、追越禁止制御を行うことにより、画像信号処理モジ
ュールＡがバス１０１を使用していない期間に画像信号
処理モジュールＢがバス１０１を使用し、画像信号処理
モジュールＡ，Ｂがバス１０１を使用していない期間に
画像信号処理モジュールＣがバス１０１を使用すること
によって、全体の画像信号処理モジュールＡ〜Ｃによる
画像信号処理の高速化が実現する。

【００６０】また、本画像処理システムにおいて、共有
バスを通して外部の大規模なメモリを使用することがで
きるため、後段の処理が滞った場合にも、前段の処理は
継続が可能である。

【００６１】さらに、後段の処理の入力に関して追越禁
止制御することで、後段の処理が出力する座標およびア
ドレスも、前段の処理が出力する座標およびアドレスに
対して、一定以下の間隔にはならない。そのため、後段
の信号処理による出力する先頭アドレスを前段の処理の
それよりも上記間隔以上離れた、小さいアドレスにして
おくことで、それぞれの画像信号処理が使用するメモリ
領域をできる限りオーバーラップさせ、各信号処理を順
次的に実行するので、各処理毎に全画面分のメモリを要
する場合と比べてメモリの使用量を削減できる。これは
例えば、画像信号処理Ｃでもメモリ１０２に対して出力
し、画像信号処理Ｂ，Ｃの入力と出力のデータ量が等し
いとすると、図２のようなメモリ１０２に対するアドレ
スの割り当てになる。

【００６２】なお、本実施形態１，２では、カウンタ値
で比較したが、カウンタ値の代わりにメモリアドレス値
を比較してもよい。

【００６３】また、上記実施形態１，２では、特に説明
しなかったが、画像信号処理モジュールによっては（フ
ィルタ処理などのため、例えば１９ライン毎にまとめて
処理する。）矩形小領域単位でＤＭＡ転送をする場合も
あり、その場合には矩形小領域の最初のラインを比較対
象とする。また、前段、後段共に矩形小領域で転送する
場合には、垂直方向のブロック数などのカウンタ値を比
較対象としてもよい。

【００６４】さらに、上記実施形態１，２では、３つの
画像信号処理モジュールを一例として説明したが、２つ
の画像信号処理モジュールや、４つ以上の画像信号処理
モジュールを用いてもよい。

【００６５】さらに、上記実施形態１，２では、特に説
明しなかかったが、一連の画像処理において、ＣＣＤか
ら入力されるデータ系列を色成分別に分けて処理した
り、色成分別に分けて処理された結果を圧縮符号化して
一つのビットストリーム（圧縮データのこと）にするな
ど、処理系列が分岐したり統合されたりしてもよい。こ
れらの場合、画像処理が１本の系列ではなく、ＣＣＤな
どからの入力データに対して、輝度成分と色成分で別の
処理をするように、ある画像信号処理モジュールの出力
が複数であるか、あるいは逆に入力が複数あって、出力
が１本の系列であるような場合でも、同様にカウンタの
差が設定値を上回らないように制御することで、全体の
信号処理を高速化することができる。

【００６６】さらに、上記実施形態１，２では、画像処
理システムについて説明したが、画像処理に限らず、デ
ータ処理システムであってもよい。即ち、メモリ上にあ
るデータに対して種類の異なる一連の処理を次々と連続
して行って行く場合にも本発明を適用できる。画像デー
タの場合は通常扱うデータに比べて、データ量が多い
（メモリアドレス上、連続して広い範囲に亘ってい
る。）ために、特に本発明の処理時間短縮効果が顕著で
ある。また、この場合に、信号処理がメモリ上のデータ
に対して共通のバスを通じて、ＣＰＵ（中央演算処理装
置）ではなく、ＤＭＡコントローラ２にて行われるのを
前提としている。

【００６７】さらに、上記実施形態１，２では、特に説
明しなかかったが、上記実施形態１における図４の追い
越し禁止制御部２７のカウンタ値の入力端に、上記実施
形態２における図７の加算器３７１，３７２を設けて、
図７と同様のカウンタ値の差信号（加算器出力）をそれ
ぞれ、加算器２７１，２７２にそれぞれ入力するように
してもよい。これによって、後段の信号処理速度の方が
前段の信号処理速度よりも速い場合にも、後段と前段の
信号処理において追越が発生しないように制御すること
ができる。このため、後段と前段の信号処理を良好に行
うことができるものである。

【００６８】さらに、上記実施形態１，２では、特に説
明しなかかったが、従来のパイプライン構成において
は、並列処理ではあるが、ＬＳＩとして設計する場合
に、設計の自由度がないという欠点を良好に解決できる
ものである。

【００６９】

【発明の効果】以上により、請求項１によれば、バスが
各信号処理に対し十分に高速である場合、前段の信号処
理によるデータの入出力を間欠的に行うことができて、
その間に、ＤＭＡコントローラによって別の信号処理モ
ジュールからのデータ入出力を行うことができる。この
ため、各信号処理速度が異なる場合であっても、前段の
信号処理と後段の信号処理とを並列に処理できて、全体
の画像処理時間を短縮することができる。

【００７０】また、請求項２，７によれば、後段の信号
処理速度の方が前段の信号処理速度よりも速い場合に
も、後段と前段の信号処理において追越が発生しないよ
うに制御することができる。このため、後段と前段の信
号処理を良好に行うことができる。

【００７１】また、請求項３によれば、前段の信号処理
が完了したのち、各カウンタ値の差が一定以下にならな
いようにする制御が続くと、後段の信号処理が最後まで
信号処理できないため、このような場合には追越禁止制
御を無効にする。これによって、最後のデータまで確実
に信号処理をすることができる。

【００７２】さらに、請求項４，５によれば、画像処理
が１本の系列ではなく、例えばＣＣＤなどからの入力デ
ータに対して、輝度成分と色成分で別の信号処理に分か
れる場合のように、ある画像信号処理モジュールの出力
側が複数であるか、または逆に、入力側が複数あって、
出力側が１本の系列であるような場合でも同様に、デー
タ信号処理の高速化を図ることができる。このように、
信号処理が一連の順次的処理のみでなく、途中で選択的
な処理を含む場合でも高速化を図ることができる。

【００７３】さらに、請求項６によれば、本発明のデー
タ処理システムを画像処理システムに容易かつ良好に適
応することができ、しかも、画像データの場合には、通
常扱うデータに比べてデータ量が多いため、特に本発明
の処理時間短縮効果を顕著なものとすることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１における画像処理システム
の構成例を示すブロック図である。

【図２】図１の画像処理システムにおける各画像信号処
理のメモリ使用領域を重複させたアドレスの割り当て状
態を示す図である。

【図３】追越禁止制御機能を備えた図１のＤＭＡコント
ローラの構成を示すブロック図である。

【図４】図３の優先順位判定部および追越禁止制御部の
構成を示すブロック図である。

【図５】本発明の実施形態２における画像処理システム
の構成例を示すブロック図である。

【図６】図５のＤＭＡコントローラの構成を示すブロッ
ク図である。

【図７】図６のエンドアドレス検出部および追越禁止制
御部の構成を示すブロック図である。

【図８】従来の画像信号処理システムの構成を示すブロ
ック図である。

【図９】従来のパイプライン処理によって信号処理を高
速化した画像処理システムの構成を示すブロック図であ
る。

【符号の説明】

１，１０ 画像処理システム ２，３ ＤＭＡコントローラ ２１，３１ レジスタバンク ２２ 優先順位判定部 ２２１〜２２７，２８１，２８２，３７３〜３７６
アンドゲート ２３ バスインターフェイス部／ＤＭＡアクノリッジ
生成部 ２４ 座標カウンタ ２５ セレクタ ２６ アドレス演算部 ２７，３７ 追越禁止制御部 ２７１，２７２，３７１，３７２ 加算器 ２７３，２７４ 最上位ビット検出部 ３９ エンドアドレス検出部 ３９１ 比較器 １０１ バス １０２ メモリ １０３ メモリコントローラ Ａ〜Ｃ 画像信号処理モジュール ＤＲＥＱ−Ａ，ＤＲＥＱ−ＢＩ，ＤＲＥＱ−ＢＯ，ＤＲ
ＥＱ−Ｃ ＤＭＡリクエスト ＤＡＣＫ−Ａ，ＤＡＣＫ−ＢＩ，ＤＡＣＫ−ＢＯ，ＤＡ
ＣＫ−Ｃ ＤＭＡアクノリッジ ＤＭＡＥＮ−Ａ，ＤＭＡＥＮ−ＢＩ，ＤＭＡＥＮ−Ｂ
Ｏ，ＤＭＡＥＮ−Ｃチャンネル使用許可信号 ＢＡＳＥ−Ａ，ＢＡＳＥ−ＢＩ，ＢＡＳＥ−ＢＯ，ＢＡ
ＳＥ−Ｃ ベースアドレス信号 ＳＥＬＣＨ−Ａ，ＳＥＬＣＨ−ＢＩ，ＳＥＬＣＨ−Ｂ
Ｏ，ＳＥＬＣＨ−Ｃセレクトチャンネル信号 Ｘ−Ａ，Ｘ−ＢＩ，Ｘ−ＢＯ，Ｘ−Ｃ 水平座標カウ
ンタ値 Ｙ−Ａ，Ｙ−ＢＩ，Ｙ−ＢＯ，Ｙ−Ｃ 垂直座標カウ
ンタ値 ＤＬＹ−ＢＡ，ＤＬＹ−ＣＢ 駆動遅延信号（遅延ラ
イン数） ＭＳＫ−Ｂ，ＭＳＫ−Ｃ 最上位符号ビット

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のデータ信号処理部が単一のバスを
   共有し、ＤＭＡ（ダイレクトメモリアクセス：direct
   memry access）コントローラによって前記バスを使用
   するデータ信号処理部の切り換えおよびアドレスの自動
   生成を行うと共に、前記単一のバスを介して各信号処理
   部と外部メモリとが入出力を行うことにより一連のデー
   タ信号処理を実施するデータ処理システムにおいて、 前記ＤＭＡコントローラは、アドレスを管理する座標カ
   ウンタの値によって、前段のデータ信号処理が完了する
   前に次段のデータ信号処理部を起動し、アドレス上並列
   にデータ信号処理を行うデータ信号並列処理手段を有す
   るデータ処理システム。
2. 【請求項２】 前記データ信号並列処理手段は、後段の
   データ信号処理が前段のデータ信号処理よりも速い場合
   に、ＤＭＡコントローラが管理する座標カウンタの値に
   よって、前段のデータ信号処理を追い越さないように後
   段のデータ信号処理を制御する追い越し禁止制御手段を
   有する請求項１記載のデータ処理システム。
3. 【請求項３】 前記追い越し禁止制御手段は、前段のデ
   ータ信号処理の完了後に、前記追い越し禁止制御の終了
   処理を行う請求項２記載のデータ処理システム。
4. 【請求項４】 請求項１〜３の何れかに記載のデータ処
   理システムにおいて、前記一連のデータ信号処理中で、
   単一の処理系列が途中で複数の処理系列に分岐されるデ
   ータ処理システム。
5. 【請求項５】 請求項１〜３の何れかに記載のデータ処
   理システムにおいて、前記一連のデータ信号処理中で、
   複数の処理系列が単一の処理系列に統合されるデータ処
   理システム。
6. 【請求項６】 請求項１記載のデータ処理システムにお
   いて、前記一連のデータ信号処理における処理データが
   画像データであるデータ処理システム。
7. 【請求項７】 複数のデータ信号処理部を有するデータ
   処理システムにおいて、共通のバスを通して外部メモリ
   内のデータのデータ信号処理を行うデータ処理方法であ
   って、ＤＭＡコントローラに管理されているアドレスカ
   ウンタを用いて、アドレスを監視しながら、前段のデー
   タ信号処理に対して後段のデータ信号処理が追い越さな
   いように追い越し禁止制御処理を行いつつ、複数のデー
   タ信号処理部を並列動作させるデータ処理方法。