JP3494436B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP3494436B2 JP3494436B2 JP2001130450A JP2001130450A JP3494436B2 JP 3494436 B2 JP3494436 B2 JP 3494436B2 JP 2001130450 A JP2001130450 A JP 2001130450A JP 2001130450 A JP2001130450 A JP 2001130450A JP 3494436 B2 JP3494436 B2 JP 3494436B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- image processing
- signal
- processing unit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Studio Devices (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Bus Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルスチル
カメラのように固体撮像装置等を用いた撮像部から出力
される画像データを所定の処理する画像処理モジュール
およびそれを用いた画像処理装置に関する。
カメラのように固体撮像装置等を用いた撮像部から出力
される画像データを所定の処理する画像処理モジュール
およびそれを用いた画像処理装置に関する。
【０００２】
【従来の技術】ディジタルスチルカメラでは、固体撮像
装置であるＣＣＤによって撮像された画像データが、画
像処理装置によって、ディジタルクランプ等の取込処
理、輝度データ、色差データ等のデータ生成処理、生成
された輝度データ、色差データ等に基づくＪＰＥＧ圧縮
処理等が実施されて、外部メモリに記憶するようになっ
ている。
装置であるＣＣＤによって撮像された画像データが、画
像処理装置によって、ディジタルクランプ等の取込処
理、輝度データ、色差データ等のデータ生成処理、生成
された輝度データ、色差データ等に基づくＪＰＥＧ圧縮
処理等が実施されて、外部メモリに記憶するようになっ
ている。
【０００３】図９は、このような画像処理装置の一例を
示すブロック図である。この画像処理装置２０は、画像
データを、それぞれ所定の処理するようになった複数の
画像処理モジュール２５〜２７を有している。なお、図
９に示す画像処理装置２０では、３つの第１〜第３の画
像処理モジュール２５〜２７が示されているが、これら
の画像処理モジュール２５〜２７以外にも、特に図示し
ていないが、他の所定の処理を行う画像処理モジュール
が設けられている。
示すブロック図である。この画像処理装置２０は、画像
データを、それぞれ所定の処理するようになった複数の
画像処理モジュール２５〜２７を有している。なお、図
９に示す画像処理装置２０では、３つの第１〜第３の画
像処理モジュール２５〜２７が示されているが、これら
の画像処理モジュール２５〜２７以外にも、特に図示し
ていないが、他の所定の処理を行う画像処理モジュール
が設けられている。
【０００４】ここでは、ＣＣＤから取り込んだ画像デー
タを画像処理装置内に取り込む処理を行う第１の画像処
理モジュール２５、第１の画像処理モジュール２５によ
って取込処理されたＣＣＤの画像データから、カラーフ
ィルタアレイのデータに基づいて、輝度データおよび色
差データを生成する信号処理を実施する第２の画像処理
装置２６、第２の画像処理モジュール２６によって生成
された輝度データおよび色差データをＪＰＥＧ圧縮処理
する第３の画像処理モジュール２７について説明する。
タを画像処理装置内に取り込む処理を行う第１の画像処
理モジュール２５、第１の画像処理モジュール２５によ
って取込処理されたＣＣＤの画像データから、カラーフ
ィルタアレイのデータに基づいて、輝度データおよび色
差データを生成する信号処理を実施する第２の画像処理
装置２６、第２の画像処理モジュール２６によって生成
された輝度データおよび色差データをＪＰＥＧ圧縮処理
する第３の画像処理モジュール２７について説明する。
【０００５】なお、これらの第１〜第３の画像処理モジ
ュール２５〜２７以外に、第２の画像処理モジュール２
６によって信号処理された画像データを、ＣＲＴ、液晶
パネル等のディスプレイ用の表示データに信号処理する
画像処理モジュール、例えば、第３の画像処理モジュー
ル２７によって信号処理されたＪＰＥＧデータ等を外部
と通信する通信モジュール等が設けられている。
ュール２５〜２７以外に、第２の画像処理モジュール２
６によって信号処理された画像データを、ＣＲＴ、液晶
パネル等のディスプレイ用の表示データに信号処理する
画像処理モジュール、例えば、第３の画像処理モジュー
ル２７によって信号処理されたＪＰＥＧデータ等を外部
と通信する通信モジュール等が設けられている。
【０００６】第１〜第３の各画像処理モジュール２５〜
２７は、それぞれ、システムバス２９を使用してのデー
タの入出力を要求するＤＭＡ（ダイレクトメモリアクセ
ス）要求信号を、ＤＭＡＣ（ＤＭＡコントローラ）モジ
ュール２１に出力するようになっている。ＤＭＡＣモジ
ュール２１には、追い越し禁止回路２１ａおよび優先順
位決定回路２１ｂが設けられており、ＤＭＡＣモジュー
ル２１は、各画像処理モジュール２５〜２７からのＤＭ
Ａ要求が競合する際に、競合制御部２２に対してシステ
ムバス２９の使用要求信号ＤＭＢＲＥＱを出力し、競合
制御部２２からのシステムバス２９の使用要求信号ＤＭ
ＧＮＴおよびＤＭＧＮＴＤに基づいて優先順位を設定す
る。
２７は、それぞれ、システムバス２９を使用してのデー
タの入出力を要求するＤＭＡ（ダイレクトメモリアクセ
ス）要求信号を、ＤＭＡＣ（ＤＭＡコントローラ）モジ
ュール２１に出力するようになっている。ＤＭＡＣモジ
ュール２１には、追い越し禁止回路２１ａおよび優先順
位決定回路２１ｂが設けられており、ＤＭＡＣモジュー
ル２１は、各画像処理モジュール２５〜２７からのＤＭ
Ａ要求が競合する際に、競合制御部２２に対してシステ
ムバス２９の使用要求信号ＤＭＢＲＥＱを出力し、競合
制御部２２からのシステムバス２９の使用要求信号ＤＭ
ＧＮＴおよびＤＭＧＮＴＤに基づいて優先順位を設定す
る。
【０００７】また、競合制御部２２には、ＣＰＵおよび
インターフェース部を有するＣＰＵ＆ｉｆユニット２３
からシステムバス２９の使用要求信号ＣＰＢＲＥＱが入
力されており、競合制御部２２は、その使用要求信号Ｃ
ＰＢＲＥＱに対して、管理信号ＤＭＧＮＴおよびＤＭＧ
ＮＴＤを、ＣＰＵ＆ｉｆユニット２３に出力する。
インターフェース部を有するＣＰＵ＆ｉｆユニット２３
からシステムバス２９の使用要求信号ＣＰＢＲＥＱが入
力されており、競合制御部２２は、その使用要求信号Ｃ
ＰＢＲＥＱに対して、管理信号ＤＭＧＮＴおよびＤＭＧ
ＮＴＤを、ＣＰＵ＆ｉｆユニット２３に出力する。
【０００８】優先順位の最も高い第１画像処理モジュー
ル２５には、撮像部として設けられたＣＣＤの出力が、
Ａ／Ｄ変換されてディジタル化された状態で入力され
て、画像処理装置内に取込処理し、システムバス２９を
介して、外部メモリ２８に出力する。外部メモリ２８に
対するデータの入出力は、外部メモリコントローラ２４
によって制御されるようになっている。
ル２５には、撮像部として設けられたＣＣＤの出力が、
Ａ／Ｄ変換されてディジタル化された状態で入力され
て、画像処理装置内に取込処理し、システムバス２９を
介して、外部メモリ２８に出力する。外部メモリ２８に
対するデータの入出力は、外部メモリコントローラ２４
によって制御されるようになっている。
【０００９】第１画像処理モジュール２５は、入力され
るＣＣＤからのディジタルデータに対して、ディジタル
クランプ等の取込処理を実施する。第１画像処理モジュ
ール２５によってデータが取込処理されると、そのデー
タを、システムバス２９を使用して外部メモリ２８に格
納する際に、ＤＭＡ要求信号ＤＲＥＱＯ−ＡをＤＭＡＣ
モジュール２１に出力する。第１画像処理モジュール２
５は、ＤＭＡＣモジュール２１からＤＭＡアクナリッジ
信号ＤＡＣＫＯ−Ａが与えられることによって、システ
ムバス２９に取込処理されたデータを出力する。システ
ムバス２９に出力された取込処理データは、外部メモリ
コントローラ２４によって、外部メモリ２８に格納され
る。
るＣＣＤからのディジタルデータに対して、ディジタル
クランプ等の取込処理を実施する。第１画像処理モジュ
ール２５によってデータが取込処理されると、そのデー
タを、システムバス２９を使用して外部メモリ２８に格
納する際に、ＤＭＡ要求信号ＤＲＥＱＯ−ＡをＤＭＡＣ
モジュール２１に出力する。第１画像処理モジュール２
５は、ＤＭＡＣモジュール２１からＤＭＡアクナリッジ
信号ＤＡＣＫＯ−Ａが与えられることによって、システ
ムバス２９に取込処理されたデータを出力する。システ
ムバス２９に出力された取込処理データは、外部メモリ
コントローラ２４によって、外部メモリ２８に格納され
る。
【００１０】第２画像処理モジュール２６は、外部メモ
リ２８に格納された取込処理データを、システムバス２
９を使用して読み出す際に、ＤＭＡ要求信号ＤＲＥＱＩ
−ＢをＤＭＡＣモジュール２１に出力する。そして、Ｄ
ＭＡＣ２１からのＤＭＡアクナリッジ信号ＤＡＣＫＩ−
Ｂが与えられると、外部メモリ２８に格納された取込処
理データを、システムバス２９を介して入力する。
リ２８に格納された取込処理データを、システムバス２
９を使用して読み出す際に、ＤＭＡ要求信号ＤＲＥＱＩ
−ＢをＤＭＡＣモジュール２１に出力する。そして、Ｄ
ＭＡＣ２１からのＤＭＡアクナリッジ信号ＤＡＣＫＩ−
Ｂが与えられると、外部メモリ２８に格納された取込処
理データを、システムバス２９を介して入力する。
【００１１】第２画像処理モジュール２６は、入力され
る取込処理データを、カラーフィルタアレイのデータに
基づいて、輝度データおよび色差データを生成する信号
処理を実施する。そして、所定の信号処理されたデータ
をシステムバス２９を介して外部メモリ２８に出力する
際に、ＤＭＡ要求信号ＤＲＥＱＯ−ＢをＤＭＡＣモジュ
ール２１に出力する。第２画像処理モジュール２６は、
ＤＭＡＣ２１からのＤＭＡアクナリッジ信号ＤＡＣＫＯ
−Ｂが与えられると、所定の処理が実施されたデータを
システムバス２９に出力し、システムバス２９に出力さ
れたデータが、外部メモリコントローラ２４によって、
外部メモリ２８に格納される。
る取込処理データを、カラーフィルタアレイのデータに
基づいて、輝度データおよび色差データを生成する信号
処理を実施する。そして、所定の信号処理されたデータ
をシステムバス２９を介して外部メモリ２８に出力する
際に、ＤＭＡ要求信号ＤＲＥＱＯ−ＢをＤＭＡＣモジュ
ール２１に出力する。第２画像処理モジュール２６は、
ＤＭＡＣ２１からのＤＭＡアクナリッジ信号ＤＡＣＫＯ
−Ｂが与えられると、所定の処理が実施されたデータを
システムバス２９に出力し、システムバス２９に出力さ
れたデータが、外部メモリコントローラ２４によって、
外部メモリ２８に格納される。
【００１２】第２画像処理モジュール２６では、このよ
うな処理以外に、ノイズ除去のためのフィルタ処理、補
間によって拡大または縮小処理した際の画質の低下を低
減するフィルタ処理等がある。これらのフィルタ処理
は、処理対象である画素の画像データのみならず、その
画素の周辺画素の画像データも含めて取り込む必要があ
る。このために、第２画像処理モジュール２６において
は、画面全体を複数の矩形小領域（以下、ブロックと称
する）に分割して、分割されたブロック単位で画像デー
タが入出力される。
うな処理以外に、ノイズ除去のためのフィルタ処理、補
間によって拡大または縮小処理した際の画質の低下を低
減するフィルタ処理等がある。これらのフィルタ処理
は、処理対象である画素の画像データのみならず、その
画素の周辺画素の画像データも含めて取り込む必要があ
る。このために、第２画像処理モジュール２６において
は、画面全体を複数の矩形小領域（以下、ブロックと称
する）に分割して、分割されたブロック単位で画像デー
タが入出力される。
【００１３】第３画像処理モジュール２６は、外部メモ
リ２８に格納された輝度データおよび色差データを読み
出す際に、ＤＭＡ要求信号ＤＲＥＱＩ−ＣをＤＭＡＣモ
ジュール２１に出力して、ＤＭＡＣモジュール２１から
ＤＭＡアクナリッジ信号ＤＡＣＫＩ−Ｃが与えられるこ
とによって、外部メモリ２８に格納された輝度および色
差データを、システムバス２９を介して入力する。
リ２８に格納された輝度データおよび色差データを読み
出す際に、ＤＭＡ要求信号ＤＲＥＱＩ−ＣをＤＭＡＣモ
ジュール２１に出力して、ＤＭＡＣモジュール２１から
ＤＭＡアクナリッジ信号ＤＡＣＫＩ−Ｃが与えられるこ
とによって、外部メモリ２８に格納された輝度および色
差データを、システムバス２９を介して入力する。
【００１４】第３画像処理モジュール２７は、入力され
る輝度データおよび色差データを、ＪＰＥＧ圧縮処理し
て、生成された圧縮データをシステムバス２９に出力す
る際に、ＤＭＡ要求信号ＤＲＥＱＯ−ＣをＤＭＡＣモジ
ュール２１に出力する。そして、ＤＭＡＣモジュール２
１からのＤＭＡアクナリッジ信号ＤＡＣＫＯ−Ｃが与え
られることによって、システムバス２９に圧縮データを
出力し、システムバス２９に出力された圧縮データが、
外部メモリコントローラ２４によって、外部メモリ２８
に格納される。
る輝度データおよび色差データを、ＪＰＥＧ圧縮処理し
て、生成された圧縮データをシステムバス２９に出力す
る際に、ＤＭＡ要求信号ＤＲＥＱＯ−ＣをＤＭＡＣモジ
ュール２１に出力する。そして、ＤＭＡＣモジュール２
１からのＤＭＡアクナリッジ信号ＤＡＣＫＯ−Ｃが与え
られることによって、システムバス２９に圧縮データを
出力し、システムバス２９に出力された圧縮データが、
外部メモリコントローラ２４によって、外部メモリ２８
に格納される。
【００１５】このような構成の画像処理装置では、第１
〜第３の各画像処理モジュール２５〜２７に対するＤＭ
Ａ要求に対する優先順位は、ＣＣＤから出力されるディ
ジタルデータを確実に外部メモリ２８に格納するため
に、第１の画像処理モジュール２５の優先順位が最も高
く、以下、第２の画像処理モジュール２６、第３の画像
処理モジュール２７の順に設定されている。優先順位の
低い画像処理モジュールは、優先順位の高い画像処理モ
ジュールがシステムバス２９を使用してデータの入出力
を実施していない期間に、ＤＭＡＣモジュール２１から
出力されるＤＭＡアクナリッジ信号によって、システム
バス２９を使用してのデータの入出力が実施される。
〜第３の各画像処理モジュール２５〜２７に対するＤＭ
Ａ要求に対する優先順位は、ＣＣＤから出力されるディ
ジタルデータを確実に外部メモリ２８に格納するため
に、第１の画像処理モジュール２５の優先順位が最も高
く、以下、第２の画像処理モジュール２６、第３の画像
処理モジュール２７の順に設定されている。優先順位の
低い画像処理モジュールは、優先順位の高い画像処理モ
ジュールがシステムバス２９を使用してデータの入出力
を実施していない期間に、ＤＭＡＣモジュール２１から
出力されるＤＭＡアクナリッジ信号によって、システム
バス２９を使用してのデータの入出力が実施される。
【００１６】特に、第１画像処理モジュール２５は、Ｃ
ＣＤから出力されるディジタルデータが順次転送される
ことから、転送されるデータを順次取り込んで、取り込
んだデータに対して所定の処理を、順次、実施する必要
があるために、処理が終了したデータは、速やかに外部
メモリ部２９に出力する必要がある。このために、第１
画像処理モジュール２５からのＤＭＡ要求に対しては、
システムバス２９にデータを出力するまでの待ち時間を
最も短くする必要があり、しかも、第１画像処理モジュ
ール２５から確実にデータを順次出力させる必要があ
る。従って、第１画像処理モジュール２５のＤＭＡ要求
に対する優先順位が高く設定されている。
ＣＤから出力されるディジタルデータが順次転送される
ことから、転送されるデータを順次取り込んで、取り込
んだデータに対して所定の処理を、順次、実施する必要
があるために、処理が終了したデータは、速やかに外部
メモリ部２９に出力する必要がある。このために、第１
画像処理モジュール２５からのＤＭＡ要求に対しては、
システムバス２９にデータを出力するまでの待ち時間を
最も短くする必要があり、しかも、第１画像処理モジュ
ール２５から確実にデータを順次出力させる必要があ
る。従って、第１画像処理モジュール２５のＤＭＡ要求
に対する優先順位が高く設定されている。
【００１７】また、前述したように、画像処理装置２０
には、第１〜第３の画像処理モジュール２５〜２７以外
にも、例えば、液晶パネル等のディスプレイに表示デー
タを順次転送する必要がある表示用画像処理モジュール
が設けられている。この表示用画像処理モジュールも、
第１画像処理モジュール２５と同様に、順次、データを
処理する必要があるために、ＤＭＡ要求が出されてから
システムバス２９に表示データを出力するまでの待機時
間を短くするとともに、処理によって得られる表示デー
タを順次出力させる必要である。従って、この画像表示
モジュールも、ＤＭＡ要求に対する優先順位が高く設定
される。
には、第１〜第３の画像処理モジュール２５〜２７以外
にも、例えば、液晶パネル等のディスプレイに表示デー
タを順次転送する必要がある表示用画像処理モジュール
が設けられている。この表示用画像処理モジュールも、
第１画像処理モジュール２５と同様に、順次、データを
処理する必要があるために、ＤＭＡ要求が出されてから
システムバス２９に表示データを出力するまでの待機時
間を短くするとともに、処理によって得られる表示デー
タを順次出力させる必要である。従って、この画像表示
モジュールも、ＤＭＡ要求に対する優先順位が高く設定
される。
【００１８】図１０は、画像処理装置に使用される第１
〜第３の画像処理モジュールの構成を示すブロック図で
ある。第１〜第３の各画像処理モジュールは、同様の構
成になっており、全体制御部３１と、全体制御部３１に
よって、それぞれ制御される入力処理部３２、信号処理
部３３および出力制御部３４とを有している。
〜第３の画像処理モジュールの構成を示すブロック図で
ある。第１〜第３の各画像処理モジュールは、同様の構
成になっており、全体制御部３１と、全体制御部３１に
よって、それぞれ制御される入力処理部３２、信号処理
部３３および出力制御部３４とを有している。
【００１９】全体制御部３１は、ＤＭＡＣモジュール２
１に対して、データ入力を要求するＤＭＡＣ要求信号Ｄ
ＲＥＱＩを出力し、ＤＭＡＣモジュール２１からのＤＭ
Ａアクナリッジ信号ＤＡＣＫＩが与えられることによ
り、システムバス２９を介して、外部メモリ２８に格納
されたデータが入力処理部３２に入力される。入力処理
部３２に入力されたデータは、バッファ（メモリ）３２
ａに格納され、そして、バッファ３２ａ内に格納された
データが、全体制御部３１からの信号によって、信号処
理部３３に転送される。
１に対して、データ入力を要求するＤＭＡＣ要求信号Ｄ
ＲＥＱＩを出力し、ＤＭＡＣモジュール２１からのＤＭ
Ａアクナリッジ信号ＤＡＣＫＩが与えられることによ
り、システムバス２９を介して、外部メモリ２８に格納
されたデータが入力処理部３２に入力される。入力処理
部３２に入力されたデータは、バッファ（メモリ）３２
ａに格納され、そして、バッファ３２ａ内に格納された
データが、全体制御部３１からの信号によって、信号処
理部３３に転送される。
【００２０】信号処理部３３は、転送されたデータに対
して所定の処理を実施する。転送されたデータの処理が
終了すると、全体制御部３３からの信号によって、所定
の処理が実施されたデータを、出力処理部３４に出力す
る。出力処理部３４は、信号処理部３３から出力される
処理データをバッファ（メモリ）３４ａ内に格納する。
して所定の処理を実施する。転送されたデータの処理が
終了すると、全体制御部３３からの信号によって、所定
の処理が実施されたデータを、出力処理部３４に出力す
る。出力処理部３４は、信号処理部３３から出力される
処理データをバッファ（メモリ）３４ａ内に格納する。
【００２１】このような状態になると、全体制御部３１
は、ＤＭＡＣモジュール２１に対して、システムバス２
９を使用してのデータ出力を要求するＤＭＡＣ要求信号
ＤＲＥＱＯを出力し、ＤＭＡＣモジュール２１からのＤ
ＭＡアクナリッジ信号ＤＡＣＫＯが与えられると、出力
処理部３４は、システムバス２９に、所定の処理が実施
されたデータを出力する。システムバス２９に出力され
たデータは、外部メモリ２８に格納される。
は、ＤＭＡＣモジュール２１に対して、システムバス２
９を使用してのデータ出力を要求するＤＭＡＣ要求信号
ＤＲＥＱＯを出力し、ＤＭＡＣモジュール２１からのＤ
ＭＡアクナリッジ信号ＤＡＣＫＯが与えられると、出力
処理部３４は、システムバス２９に、所定の処理が実施
されたデータを出力する。システムバス２９に出力され
たデータは、外部メモリ２８に格納される。
【００２２】
【発明が解決しようとする課題】このような画像処理モ
ジュールが設けられた画像処理装置では、ＣＣＤおよび
ディスプレイの画素数が少ない場合には、ＣＣＤからの
データを取り込む第１画像処理モジュール２５、あるい
は、ディスプレイに対して表示データを転送する表示用
画像処理モジュールは、システムバスに対する優先順位
が高くなっているものの、データ処理数が少なく、シス
テムバス２９の使用頻度も比較的少なく、システムバス
２９には余裕がある。従って、これらの画像処理モジュ
ールよりも優先順位の低い第２画像処理モジュール２６
および第３画像処理モジュール２７では、ＤＭＡ要求に
対して、システムバス２９を使用してのデータ入力まで
の待機時間、あるいは、データ出力までの待機時間が長
くなるおそれがない。その結果、画像処理モジュールの
内部において、待機時間が長くなることによってデータ
の過不足が発生し、データ処理時間が長くなるようなお
それがない。
ジュールが設けられた画像処理装置では、ＣＣＤおよび
ディスプレイの画素数が少ない場合には、ＣＣＤからの
データを取り込む第１画像処理モジュール２５、あるい
は、ディスプレイに対して表示データを転送する表示用
画像処理モジュールは、システムバスに対する優先順位
が高くなっているものの、データ処理数が少なく、シス
テムバス２９の使用頻度も比較的少なく、システムバス
２９には余裕がある。従って、これらの画像処理モジュ
ールよりも優先順位の低い第２画像処理モジュール２６
および第３画像処理モジュール２７では、ＤＭＡ要求に
対して、システムバス２９を使用してのデータ入力まで
の待機時間、あるいは、データ出力までの待機時間が長
くなるおそれがない。その結果、画像処理モジュールの
内部において、待機時間が長くなることによってデータ
の過不足が発生し、データ処理時間が長くなるようなお
それがない。
【００２３】近時、ＣＣＤおよびディスプレイでは、画
素数が３００万程度になっており、ＣＣＤから転送され
るデータ数、および、ディスプレイへ転送される表示デ
ータ数が増加し、優先順位の高い画像処理モジュールに
よるシステムバス２９の使用頻度（データ転送周波数）
が高くなっている。その結果、システムバス２９によっ
てデータが転送される時間が長くなり、優先順位の低い
第２および第３の画像処理モジュール２６および２７
は、システムバス２９を使用する機会が低下するという
問題がある。
素数が３００万程度になっており、ＣＣＤから転送され
るデータ数、および、ディスプレイへ転送される表示デ
ータ数が増加し、優先順位の高い画像処理モジュールに
よるシステムバス２９の使用頻度（データ転送周波数）
が高くなっている。その結果、システムバス２９によっ
てデータが転送される時間が長くなり、優先順位の低い
第２および第３の画像処理モジュール２６および２７
は、システムバス２９を使用する機会が低下するという
問題がある。
【００２４】例えば、第２画像処理モジュール２６で
は、システムバス２９に対するデータの入出力を要求す
るＤＭＡ要求を出力しても、優先順位の高い画像処理モ
ジュールによってシステムバス２９が使用されているこ
とにより、第２画像処理モジュール２６に対するデータ
の入出力が実施されず待機状態になる。これにより、第
２画像処理モジュール２６は、高速での信号処理が可能
な状態であるにもかかわらず、入力データが不足するこ
とによって、あるいは、処理が終了したデータが出力さ
れずに滞留することによって、信号処理速度が低下する
おそれ、あるいは、無効データが処理されるおそれがあ
る。そして、このような状態が継続することにより、処
理されたデータに異常が発生するおそれもある。
は、システムバス２９に対するデータの入出力を要求す
るＤＭＡ要求を出力しても、優先順位の高い画像処理モ
ジュールによってシステムバス２９が使用されているこ
とにより、第２画像処理モジュール２６に対するデータ
の入出力が実施されず待機状態になる。これにより、第
２画像処理モジュール２６は、高速での信号処理が可能
な状態であるにもかかわらず、入力データが不足するこ
とによって、あるいは、処理が終了したデータが出力さ
れずに滞留することによって、信号処理速度が低下する
おそれ、あるいは、無効データが処理されるおそれがあ
る。そして、このような状態が継続することにより、処
理されたデータに異常が発生するおそれもある。
【００２５】画像データの通信のため、あるいは外部メ
モリに記憶させるために、データをＪＰＥＧ圧縮処理す
る第３画像処理モジュール２７においても、同様の問題
が発生する。
モリに記憶させるために、データをＪＰＥＧ圧縮処理す
る第３画像処理モジュール２７においても、同様の問題
が発生する。
【００２６】また、ＣＣＤおよびディスプレイの画素数
が多くない場合であっても、ＣＣＤからのデータの取込
と同時に、すなわち、ＣＣＤからのデータを取り込みな
がら、逐次、第２または第３の画像処理モジュール２６
または２７によって、データ処理を行っているときに、
ＣＣＤから転送されるデータの取込速度に対して第２ま
たは第３の画像処理モジュール２６または２７によるデ
ータ処理速度が高速になると、本来処理すべきデータが
第２または第３の画像処理モジュール２６または２７に
入力される前に、第２または第３の画像処理モジュール
２６または２７による画像処理動作が開始することにな
る。これにより、第２または第３の画像処理モジュール
２６または２７にて処理されるデータに異常が発生する
おそれがある。
が多くない場合であっても、ＣＣＤからのデータの取込
と同時に、すなわち、ＣＣＤからのデータを取り込みな
がら、逐次、第２または第３の画像処理モジュール２６
または２７によって、データ処理を行っているときに、
ＣＣＤから転送されるデータの取込速度に対して第２ま
たは第３の画像処理モジュール２６または２７によるデ
ータ処理速度が高速になると、本来処理すべきデータが
第２または第３の画像処理モジュール２６または２７に
入力される前に、第２または第３の画像処理モジュール
２６または２７による画像処理動作が開始することにな
る。これにより、第２または第３の画像処理モジュール
２６または２７にて処理されるデータに異常が発生する
おそれがある。
【００２７】このような異常の発生を防止するために、
通常、画像処理装置の競合制御部（アービタ）２２が、
第２または第３の画像処理モジュール２６または２７か
らのＤＭＡ要求に対して、システムバス２９の使用許可
を与えないようにする制御等によって、第２または第３
の画像処理モジュール２６または２７をデータ入力待機
状態で停止させることが実施されている。このように、
第２または第３の画像処理モジュール２６または２７
を、データ入力待機状態で停止させる場合には、消費電
力を低減させるために、ＣＰＵ＆ｉｆ２３の制御によっ
て、第２または第３の画像処理モジュール２６または２
７へのクロックの供給を停止させている。
通常、画像処理装置の競合制御部（アービタ）２２が、
第２または第３の画像処理モジュール２６または２７か
らのＤＭＡ要求に対して、システムバス２９の使用許可
を与えないようにする制御等によって、第２または第３
の画像処理モジュール２６または２７をデータ入力待機
状態で停止させることが実施されている。このように、
第２または第３の画像処理モジュール２６または２７
を、データ入力待機状態で停止させる場合には、消費電
力を低減させるために、ＣＰＵ＆ｉｆ２３の制御によっ
て、第２または第３の画像処理モジュール２６または２
７へのクロックの供給を停止させている。
【００２８】しかしながら、このように、ＣＰＵ＆ｉｆ
２３の制御によって、第２または第３の画像処理モジュ
ール２６または２７へのクロックの供給を停止すると、
第２または第３の画像処理モジュール２６または２７に
よる処理を開始する際に、ＣＰＵＣＰＵ＆ｉｆ２３から
の制御信号が使用頻度の高いシステムバス２９を介し
て、第２または第３の画像処理モジュール２６または２
７に供給されるために、第２または第３の画像処理モジ
ュール２６または２７が処理可能な状態になるまで長時
間を要するという問題がある。
２３の制御によって、第２または第３の画像処理モジュ
ール２６または２７へのクロックの供給を停止すると、
第２または第３の画像処理モジュール２６または２７に
よる処理を開始する際に、ＣＰＵＣＰＵ＆ｉｆ２３から
の制御信号が使用頻度の高いシステムバス２９を介し
て、第２または第３の画像処理モジュール２６または２
７に供給されるために、第２または第３の画像処理モジ
ュール２６または２７が処理可能な状態になるまで長時
間を要するという問題がある。
【００２９】しかも、この場合には、第２または第３の
画像処理モジュール２６または２７による処理を再開し
た後に、第２または第３の画像処理モジュール２６また
は２７がＤＭＡ要求を発生してシステムバス２９を使用
することができるまでにも時間を要するために、第２ま
たは第３の画像処理モジュール２６または２７によって
実際の処理が実施されるまでに、きわめて長時間を要す
ることになる。さらには、このように、実際の処理が実
施されるまでに長時間を要することにより、消費電力も
増大することになる。
画像処理モジュール２６または２７による処理を再開し
た後に、第２または第３の画像処理モジュール２６また
は２７がＤＭＡ要求を発生してシステムバス２９を使用
することができるまでにも時間を要するために、第２ま
たは第３の画像処理モジュール２６または２７によって
実際の処理が実施されるまでに、きわめて長時間を要す
ることになる。さらには、このように、実際の処理が実
施されるまでに長時間を要することにより、消費電力も
増大することになる。
【００３０】本発明は、このような問題を解決するもの
であり、その目的は、システムバスを使用する際の優先
順位の低い画像処理モジュールにおいて、処理されるデ
ータに異常等が発生することを防止することができ、ま
た、消費電力を低減することができる画像処理装置を提
供することにある。
であり、その目的は、システムバスを使用する際の優先
順位の低い画像処理モジュールにおいて、処理されるデ
ータに異常等が発生することを防止することができ、ま
た、消費電力を低減することができる画像処理装置を提
供することにある。
【００３１】
【課題を解決するための手段】本発明の画像処理装置
は、画面を複数に分割して得られる各領域の画素データ
を１ブロックとして、１ブロック単位のデータに対して
所定の処理を実行する信号処理部と、システムバスを介
して処理すべき１ブロックのデータの入力を要求するＤ
ＭＡ（ダイレクトメモリアクセス）要求を発生する入力
側ＤＭＡ要求制御手段と、前記システムバスを介して処
理されたブロックのデータの出力を要求するＤＭＡ要求
を発生する出力側ＤＭＡ要求制御手段と、前記システム
バスを介して１ブロックのデータが入力されるととも
に、入力されたデータを前記信号処理部に転送する入力
処理部と、前記信号処理部にて処理されたデータが転送
されて、システムバスに対して出力する出力処理部とを
それぞれ具備し、前記システムバスを使用してのデータ
の入出力の優先順位がそれぞれ設定された画像処理モジ
ュールと、前記各画像処理モジュールからのＤＭＡ要求
に対して、いずれの画像処理モジュールに対して前記シ
ステムバスの使用を許可するかを、設定された優先順位
に基づいて決定するＤＭＡＣモジュールとを具備し、優
先順位の低い前記画像処理モジュールのみが、前記信号
処理部における信号処理が終了した時点において、前記
入力側ＤＭＡ要求制御手段または出力側ＤＭＡ要求制御
手段からＤＭＡ要求が発生している場合に、該信号処理
部による信号処理を停止するようになっていることを特
徴とする。
は、画面を複数に分割して得られる各領域の画素データ
を１ブロックとして、１ブロック単位のデータに対して
所定の処理を実行する信号処理部と、システムバスを介
して処理すべき１ブロックのデータの入力を要求するＤ
ＭＡ（ダイレクトメモリアクセス）要求を発生する入力
側ＤＭＡ要求制御手段と、前記システムバスを介して処
理されたブロックのデータの出力を要求するＤＭＡ要求
を発生する出力側ＤＭＡ要求制御手段と、前記システム
バスを介して１ブロックのデータが入力されるととも
に、入力されたデータを前記信号処理部に転送する入力
処理部と、前記信号処理部にて処理されたデータが転送
されて、システムバスに対して出力する出力処理部とを
それぞれ具備し、前記システムバスを使用してのデータ
の入出力の優先順位がそれぞれ設定された画像処理モジ
ュールと、前記各画像処理モジュールからのＤＭＡ要求
に対して、いずれの画像処理モジュールに対して前記シ
ステムバスの使用を許可するかを、設定された優先順位
に基づいて決定するＤＭＡＣモジュールとを具備し、優
先順位の低い前記画像処理モジュールのみが、前記信号
処理部における信号処理が終了した時点において、前記
入力側ＤＭＡ要求制御手段または出力側ＤＭＡ要求制御
手段からＤＭＡ要求が発生している場合に、該信号処理
部による信号処理を停止するようになっていることを特
徴とする。
【００３２】 前記信号処理部による信号処理を停止す
るようになった画像処理モジュールは、該信号処理部に
対するクロック信号の供給を制御するクロック制御部が
設けられており、該信号処理部における信号処理を停止
させる際に、該クロック制御手段からのクロック信号の
供給が停止されて該信号処理部が動作停止状態とされ
る。
るようになった画像処理モジュールは、該信号処理部に
対するクロック信号の供給を制御するクロック制御部が
設けられており、該信号処理部における信号処理を停止
させる際に、該クロック制御手段からのクロック信号の
供給が停止されて該信号処理部が動作停止状態とされ
る。
【００３３】 前記信号処理部による信号処理を停止す
るようになった画像処理モジュールは、該信号処理部に
対するクロック信号の供給を制御するクロック制御部が
設けられており、該信号処理部における信号処理を停止
させる際に、該クロック制御手段からのクロック信号の
供給が停止されて該信号処理部が動作停止状態とされ
る。
るようになった画像処理モジュールは、該信号処理部に
対するクロック信号の供給を制御するクロック制御部が
設けられており、該信号処理部における信号処理を停止
させる際に、該クロック制御手段からのクロック信号の
供給が停止されて該信号処理部が動作停止状態とされ
る。
【００３４】 前記各画像処理モジュールの前記出力処
理部は、複数のブロックを一括して出力する。
理部は、複数のブロックを一括して出力する。
【００３５】
【００３６】前記画像モジュールにて信号処理されるデ
ータが固体撮像装置から出力される画像データである。
ータが固体撮像装置から出力される画像データである。
【００３７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００３８】本発明の画像処理装置は、図９に示す画像
処理装置とは、第２および第３の画像処理モジュール２
６および２７の構成のみが異なっていること以外は同様
の構成になっており、第２および第３の画像処理モジュ
ール２６および２７以外の構成については、図９に示す
符号を用いて、詳しい説明は省略する。
処理装置とは、第２および第３の画像処理モジュール２
６および２７の構成のみが異なっていること以外は同様
の構成になっており、第２および第３の画像処理モジュ
ール２６および２７以外の構成については、図９に示す
符号を用いて、詳しい説明は省略する。
【００３９】図１は、本発明の画像処理装置において第
２および第３の画像処理モジュールとして使用される本
発明の画像処理モジュールの構成を示すブロック図であ
る。この画像処理モジュールは、データ処理をブロック
単位で行うとともに、ブロック単位でデータをシステム
バス２９に対して入力および出力する。
２および第３の画像処理モジュールとして使用される本
発明の画像処理モジュールの構成を示すブロック図であ
る。この画像処理モジュールは、データ処理をブロック
単位で行うとともに、ブロック単位でデータをシステム
バス２９に対して入力および出力する。
【００４０】画像処理モジュールは、システムバス２９
からのブロック単位のデータが入力される入力処理部１
５と、この入力処理部１５に入力されたブロック単位の
データが転送されて、所定の処理を実施する信号処理部
１６と、信号処理部１６にて処理されたブロック単位の
データが転送されて、システムバス２９に出力する出力
処理部１７と、前記信号処理部１６の制御等を実施する
全体制御部１８とを有している。
からのブロック単位のデータが入力される入力処理部１
５と、この入力処理部１５に入力されたブロック単位の
データが転送されて、所定の処理を実施する信号処理部
１６と、信号処理部１６にて処理されたブロック単位の
データが転送されて、システムバス２９に出力する出力
処理部１７と、前記信号処理部１６の制御等を実施する
全体制御部１８とを有している。
【００４１】全体制御部１８は、システムバス２９を介
してデータの入力を要求するＤＭＡ要求を発生する入力
側ＤＭＡ要求制御部１１と、システムバス２９を介して
データの出力を要求するＤＭＡ要求を発生する出力側Ｄ
ＭＡ要求制御部１３と、信号制御部１６を制御する信号
処理制御部１２とを有している。信号処理制御部１２に
は、信号処理部１６にてデータがブロック単位で処理さ
れてその処理が終了したことを検出するブロック処理終
了検出部１２ａが設けられるとともに、信号処理部１６
にて処理されたブロック数をカウントするブロック数カ
ウント部１２ｂが設けられている。
してデータの入力を要求するＤＭＡ要求を発生する入力
側ＤＭＡ要求制御部１１と、システムバス２９を介して
データの出力を要求するＤＭＡ要求を発生する出力側Ｄ
ＭＡ要求制御部１３と、信号制御部１６を制御する信号
処理制御部１２とを有している。信号処理制御部１２に
は、信号処理部１６にてデータがブロック単位で処理さ
れてその処理が終了したことを検出するブロック処理終
了検出部１２ａが設けられるとともに、信号処理部１６
にて処理されたブロック数をカウントするブロック数カ
ウント部１２ｂが設けられている。
【００４２】ブロック処理終了検出部１２ａは、ブロッ
ク単位のデータを信号処理部１６にて処理するために要
する時間が予め設定されており、入力処理部１５からブ
ロック単位のデータが信号処理部１６に転送されてか
ら、予め設定された時間が経過することによって、ブロ
ック単位のデータが信号処理部１６にて処理されたこと
を検出するようになっている。
ク単位のデータを信号処理部１６にて処理するために要
する時間が予め設定されており、入力処理部１５からブ
ロック単位のデータが信号処理部１６に転送されてか
ら、予め設定された時間が経過することによって、ブロ
ック単位のデータが信号処理部１６にて処理されたこと
を検出するようになっている。
【００４３】全体制御部１８の入力側ＤＭＡ要求制御部
１１は、データ入力を要求するＤＭＡ要求信号（ＤＭＡ
ＲＥＱＩ）を生成して、ＤＭＡＣモジュール２１に対し
て出力するとともに、全体制御部１８の信号処理制御部
１２に出力する。また、入力側ＤＭＡ要求制御部１１に
は、ＤＭＡＣモジュール２１からのＤＭＡアクナリッジ
信号ＤＡＣＫＩが入力されるようになっており、このＤ
ＭＡアクナリッジ信号ＤＡＫＩは、入力処理部１５にも
入力されている。
１１は、データ入力を要求するＤＭＡ要求信号（ＤＭＡ
ＲＥＱＩ）を生成して、ＤＭＡＣモジュール２１に対し
て出力するとともに、全体制御部１８の信号処理制御部
１２に出力する。また、入力側ＤＭＡ要求制御部１１に
は、ＤＭＡＣモジュール２１からのＤＭＡアクナリッジ
信号ＤＡＣＫＩが入力されるようになっており、このＤ
ＭＡアクナリッジ信号ＤＡＫＩは、入力処理部１５にも
入力されている。
【００４４】出力側ＤＭＡ要求制御部１３は、データ出
力を要求するＤＭＡ要求信号（ＤＭＡＲＥＱＯ）を生成
して、ＤＭＡＣモジュール２１に対して出力するととも
に、全体制御部１８の信号処理制御部１２に出力する。
また、出力側ＤＭＡ要求制御部１３には、ＤＭＡＣモジ
ュール２１からのＤＭＡアクナリッジ信号ＤＡＣＫＯが
入力されるようになっており、このＤＭＡアクナリッジ
信号ＤＡＣＫＯは、入力処理部１５にも入力されてい
る。
力を要求するＤＭＡ要求信号（ＤＭＡＲＥＱＯ）を生成
して、ＤＭＡＣモジュール２１に対して出力するととも
に、全体制御部１８の信号処理制御部１２に出力する。
また、出力側ＤＭＡ要求制御部１３には、ＤＭＡＣモジ
ュール２１からのＤＭＡアクナリッジ信号ＤＡＣＫＯが
入力されるようになっており、このＤＭＡアクナリッジ
信号ＤＡＣＫＯは、入力処理部１５にも入力されてい
る。
【００４５】入力処理部１５は、ＤＭＡＣモジュール２
１からのＤＭＡアクナリッジ信号ＤＡＣＫＩが入力され
ると、システムバス２９からデータをブロック単位で入
力して、バッファ（メモリ）１５ａ内に格納する。そし
て、バッファ１５ａ内に格納されたデータが、信号処理
部１６に転送される。
１からのＤＭＡアクナリッジ信号ＤＡＣＫＩが入力され
ると、システムバス２９からデータをブロック単位で入
力して、バッファ（メモリ）１５ａ内に格納する。そし
て、バッファ１５ａ内に格納されたデータが、信号処理
部１６に転送される。
【００４６】信号処理部１６は、転送されたブロック単
位のデータに対して所定の処理を実施した後に、処理さ
れたデータを出力処理部１７に出力する。出力処理部１
７は、信号処理部１６から出力される処理データをバッ
ファ（メモリ）１７ａ内に格納して、ＤＭＡＣモジュー
ル２１からのＤＭＡアクナリッジ信号ＤＡＣＫＯが入力
されることによって、システムバス２９に出力する。
位のデータに対して所定の処理を実施した後に、処理さ
れたデータを出力処理部１７に出力する。出力処理部１
７は、信号処理部１６から出力される処理データをバッ
ファ（メモリ）１７ａ内に格納して、ＤＭＡＣモジュー
ル２１からのＤＭＡアクナリッジ信号ＤＡＣＫＯが入力
されることによって、システムバス２９に出力する。
【００４７】全体制御部１８には、信号処理部１６に対
して、信号制御部１６を動作可能な状態とするためにク
ロック信号を供給するクロック制御部１４が設けられて
いる。クロック制御部１４は、信号処理制御部１２によ
って制御されるようになっており、入力処理部１５およ
び出力処理部１７において、ブロック単位のデータが入
力および出力される際には、その処理を優先させるため
に、信号処理部１４へのクロック信号の供給を停止し
て、信号処理部１４を動作停止状態とする。
して、信号制御部１６を動作可能な状態とするためにク
ロック信号を供給するクロック制御部１４が設けられて
いる。クロック制御部１４は、信号処理制御部１２によ
って制御されるようになっており、入力処理部１５およ
び出力処理部１７において、ブロック単位のデータが入
力および出力される際には、その処理を優先させるため
に、信号処理部１４へのクロック信号の供給を停止し
て、信号処理部１４を動作停止状態とする。
【００４８】このような構成の画像処理モジュールによ
って、間引き処理ではなく補間処理によって画像圧縮を
行うフィルタ処理を実施する場合について以下に説明す
る。このフィルタ処理は、圧縮処理によって画質が大き
く劣化しないように、処理すべき画素の輝度等のデータ
のみならず、その周辺画素のデータに対して、所定の係
数を乗じたデータも取り込んで補間処理を行う。従っ
て、処理すべき画素のみならず、周辺画素も含めてデー
タを取り込む必要がある。このために、画面全体を複数
のブロックに分割した矩形小領域（ブロック）における
全ての画素のデータが、そのブロック単位で画像処理モ
ジュールに対して入力され、信号処理部１６において
も、ブロック単位で画像データが処理された後に、ブロ
ック単位のデータが出力される。
って、間引き処理ではなく補間処理によって画像圧縮を
行うフィルタ処理を実施する場合について以下に説明す
る。このフィルタ処理は、圧縮処理によって画質が大き
く劣化しないように、処理すべき画素の輝度等のデータ
のみならず、その周辺画素のデータに対して、所定の係
数を乗じたデータも取り込んで補間処理を行う。従っ
て、処理すべき画素のみならず、周辺画素も含めてデー
タを取り込む必要がある。このために、画面全体を複数
のブロックに分割した矩形小領域（ブロック）における
全ての画素のデータが、そのブロック単位で画像処理モ
ジュールに対して入力され、信号処理部１６において
も、ブロック単位で画像データが処理された後に、ブロ
ック単位のデータが出力される。
【００４９】ここでは、画面上における水平方向の１９
画素（水平ライン）および垂直方向の１９画素（垂直ラ
イン）によって構成された１９×１９画素を、水平方向
に８画素および垂直方向に８画素である８×８画素に圧
縮する画素数圧縮変換する場合について説明する。この
場合、信号処理部では、１９×１９画素を処理対象画素
として、出力される１画素のデータに処理する。このた
めに、入力された１ブロックの画素データから、１９×
１９画素の処理対象画素を、順次、変更しながら、出力
される８×８画素に対応したデータが得られるように信
号処理が実施される。従って、信号処理部１６では、８
×８＝６４回の信号処理が実施される。
画素（水平ライン）および垂直方向の１９画素（垂直ラ
イン）によって構成された１９×１９画素を、水平方向
に８画素および垂直方向に８画素である８×８画素に圧
縮する画素数圧縮変換する場合について説明する。この
場合、信号処理部では、１９×１９画素を処理対象画素
として、出力される１画素のデータに処理する。このた
めに、入力された１ブロックの画素データから、１９×
１９画素の処理対象画素を、順次、変更しながら、出力
される８×８画素に対応したデータが得られるように信
号処理が実施される。従って、信号処理部１６では、８
×８＝６４回の信号処理が実施される。
【００５０】信号処理部１６において所定の信号処理を
実施するために、１つの画面に対して、図２に示すよう
に、３２（水平ライン）×１９（垂直ライン）画素を１
ブロックとして分割されて、その１ブロックにおける３
２×１９画素のデータが、画像処理モジュールからのＤ
ＭＡ要求によって、システムバス２９を介して順番に画
像処理モジュールに入力される。この場合、画面におけ
る最も左側の最上部に位置する１つのブロックＩ１のデ
ータが最初に画像処理モジュールに転送されて、次に、
そのブロックＩ１の水平方向右側に隣接するブロックＩ
２のデータが、画像処理モジュールに転送される。以
下、順番に、水平方向の右側に隣接するブロックのデー
タが画像処理モジュールに転送される。
実施するために、１つの画面に対して、図２に示すよう
に、３２（水平ライン）×１９（垂直ライン）画素を１
ブロックとして分割されて、その１ブロックにおける３
２×１９画素のデータが、画像処理モジュールからのＤ
ＭＡ要求によって、システムバス２９を介して順番に画
像処理モジュールに入力される。この場合、画面におけ
る最も左側の最上部に位置する１つのブロックＩ１のデ
ータが最初に画像処理モジュールに転送されて、次に、
そのブロックＩ１の水平方向右側に隣接するブロックＩ
２のデータが、画像処理モジュールに転送される。以
下、順番に、水平方向の右側に隣接するブロックのデー
タが画像処理モジュールに転送される。
【００５１】各ブロックにおいては、最上段の水平ライ
ンにおける３２画素が左から右方向に順番に転送され
て、最上段の３２画素のデータの転送が終了すると、そ
の水平ラインの下側に隣接する水平ラインの３２画素の
データが、左側から右側に順番に転送される。以下同様
にして、垂直方向の１９ラインにわたって、データが順
番に転送されることにより、１ブロックにおける全ての
画素のデータ転送が終了する。
ンにおける３２画素が左から右方向に順番に転送され
て、最上段の３２画素のデータの転送が終了すると、そ
の水平ラインの下側に隣接する水平ラインの３２画素の
データが、左側から右側に順番に転送される。以下同様
にして、垂直方向の１９ラインにわたって、データが順
番に転送されることにより、１ブロックにおける全ての
画素のデータ転送が終了する。
【００５２】水平方向に並んだ１列のブロックにおける
全てのデータの転送が終了すると、その列の下側に隣接
する水平方向に沿った各ブロックのデータが、左側から
順番に画像処理モジュールに転送される。
全てのデータの転送が終了すると、その列の下側に隣接
する水平方向に沿った各ブロックのデータが、左側から
順番に画像処理モジュールに転送される。
【００５３】この場合、データが転送された最上段のブ
ロックにおける下部の垂直方向に並んだ１１の水平ライ
ン分の画素データが重複して読み込まれる。すなわち、
上側から第２番目のラインブロックでは、最上段の水平
ラインの画素に対して８ライン下側に位置する第９番目
の水平ラインから垂直方向に１９ライン分の画素のデー
タが転送される。以後、同様に、上下方向に並んだ一対
のブロックでは、垂直方向に並んだ１１ライン分の画素
のデータが重複して転送されることになり、この重複し
て転送される１１ライン分のデータは、画像処理に際し
て連続性を維持するために使用される。
ロックにおける下部の垂直方向に並んだ１１の水平ライ
ン分の画素データが重複して読み込まれる。すなわち、
上側から第２番目のラインブロックでは、最上段の水平
ラインの画素に対して８ライン下側に位置する第９番目
の水平ラインから垂直方向に１９ライン分の画素のデー
タが転送される。以後、同様に、上下方向に並んだ一対
のブロックでは、垂直方向に並んだ１１ライン分の画素
のデータが重複して転送されることになり、この重複し
て転送される１１ライン分のデータは、画像処理に際し
て連続性を維持するために使用される。
【００５４】このように、画像処理モジュールの入力処
理部１５には、３２×１９画素の１ブロック単位のデー
タが順番に入力されて、入力処理部１５のバッファ１５
ａに、１ブロック３２×１９画素のデータが格納され
る。その後、入力処理部１５のバッファ１５ａに格納さ
れた１ブロック３２×１９画素のデータが、信号処理部
１６に転送される。
理部１５には、３２×１９画素の１ブロック単位のデー
タが順番に入力されて、入力処理部１５のバッファ１５
ａに、１ブロック３２×１９画素のデータが格納され
る。その後、入力処理部１５のバッファ１５ａに格納さ
れた１ブロック３２×１９画素のデータが、信号処理部
１６に転送される。
【００５５】なお、入力処理部１５におけるバッファ１
５ａの容量は、処理速度、システムバス２９の使用頻
度、ＬＳＩチップ面積等を考慮して決定されるが、３回
のＤＭＡ要求によって転送されるデータ（３２×１９×
３画素に対応するデータ）を格納し得る程度の容量があ
ればよい。通常、２ブロック（３２×１９×２画素）に
対応するデータを格納し得ることにより、ブロック単位
のデータを連続して出力することができるバッファとし
て機能し得る。
５ａの容量は、処理速度、システムバス２９の使用頻
度、ＬＳＩチップ面積等を考慮して決定されるが、３回
のＤＭＡ要求によって転送されるデータ（３２×１９×
３画素に対応するデータ）を格納し得る程度の容量があ
ればよい。通常、２ブロック（３２×１９×２画素）に
対応するデータを格納し得ることにより、ブロック単位
のデータを連続して出力することができるバッファとし
て機能し得る。
【００５６】信号処理部１６では、３２×１９画素のデ
ータから、補間処理等を含む画素数縮小処理を実施し
て、１９×１９画素のデータから１画素のデータを得
て、３２×１９画素のデータが、８×８画素のデータに
圧縮される。そして、得られた８×８画素のデータが１
ブロック単位とされる。
ータから、補間処理等を含む画素数縮小処理を実施し
て、１９×１９画素のデータから１画素のデータを得
て、３２×１９画素のデータが、８×８画素のデータに
圧縮される。そして、得られた８×８画素のデータが１
ブロック単位とされる。
【００５７】信号処理部１６にて得られた８×８画素の
１ブロックのデータは、出力処理部１７に転送される。
１ブロックのデータは、出力処理部１７に転送される。
【００５８】出力処理部１７では、転送される１ブロッ
ク８×８画素のデータを、４ブロックを１単位として、
バッファ１７ａに、水平方向に並んだ状態で格納され
る。この場合、図３に示すように、出力処理部１７のバ
ッファ１７ａには、１水平ライン方向に、４ブロック分
である３２画素のデータが、左から右方向に順番に格納
され、３２画素のデータが水平方向に格納されると、垂
直方向に１段下側に位置する２番目の水平ラインにおけ
る３２画素のデータが格納される。以下、同様にして、
垂直方向に８ラインにわって、画素のデータが格納さ
れ、３２（８×４）×８画素を１単位として格納され
る。
ク８×８画素のデータを、４ブロックを１単位として、
バッファ１７ａに、水平方向に並んだ状態で格納され
る。この場合、図３に示すように、出力処理部１７のバ
ッファ１７ａには、１水平ライン方向に、４ブロック分
である３２画素のデータが、左から右方向に順番に格納
され、３２画素のデータが水平方向に格納されると、垂
直方向に１段下側に位置する２番目の水平ラインにおけ
る３２画素のデータが格納される。以下、同様にして、
垂直方向に８ラインにわって、画素のデータが格納さ
れ、３２（８×４）×８画素を１単位として格納され
る。
【００５９】このようにして、１ブロック８×８画素の
データが、４ブロックを１単位として、順次出力処理部
１７のバッファ１７ａに格納される。
データが、４ブロックを１単位として、順次出力処理部
１７のバッファ１７ａに格納される。
【００６０】図４は、信号処理部１６において、処理さ
れるデータサイズ（１９×１９画素）と、画像圧縮処理
によって得られデータサイズ（８×８画素）との関係を
示している。信号処理部１６では、１９×１９画素のデ
ータが圧縮処理されて、８×８画素のデータとされ、順
次、出力処理部１４に出力される。出力処理部１７のバ
ッファ１７ａでは、８×８画素のデータを１ブロックと
して、４ブロックを１単位として格納される。
れるデータサイズ（１９×１９画素）と、画像圧縮処理
によって得られデータサイズ（８×８画素）との関係を
示している。信号処理部１６では、１９×１９画素のデ
ータが圧縮処理されて、８×８画素のデータとされ、順
次、出力処理部１４に出力される。出力処理部１７のバ
ッファ１７ａでは、８×８画素のデータを１ブロックと
して、４ブロックを１単位として格納される。
【００６１】なお、補間による画像圧縮処理は、既存の
技術であるために、ここでは特に説明せずに、画像処理
モジュールにおけるＤＭＡ要求によるデータの入出力制
御および信号処理部１４の制御等について説明する。
技術であるために、ここでは特に説明せずに、画像処理
モジュールにおけるＤＭＡ要求によるデータの入出力制
御および信号処理部１４の制御等について説明する。
【００６２】図５は、画像処理モジュールにおける入力
処理部１４にデータが入力される際の処理手順を示すフ
ローチャート、図６は、入力側ＤＭＡ要求制御部１１に
おけるサブルーチンを示すフローチャートである。
処理部１４にデータが入力される際の処理手順を示すフ
ローチャート、図６は、入力側ＤＭＡ要求制御部１１に
おけるサブルーチンを示すフローチャートである。
【００６３】画像処理が開始される当初は、全体制御部
１８のクロック制御部１４は、信号処理部１６に対して
クロック信号の供給を停止しており、信号処理部１６
は、処理が実施されない動作停止状態になっている。
（図５のステップＳ１１参照、以下同様）。
１８のクロック制御部１４は、信号処理部１６に対して
クロック信号の供給を停止しており、信号処理部１６
は、処理が実施されない動作停止状態になっている。
（図５のステップＳ１１参照、以下同様）。
【００６４】このような状態で画像処理が開始される
と、入力処理部１５のバッファ（メモリ）１５ａには、
データが入力されていない状態であることから、入力処
理部１４にデータを入力するために、入力側ＤＭＡ要求
制御部１１では、図６に示すサブルーチンＡが実施され
る。
と、入力処理部１５のバッファ（メモリ）１５ａには、
データが入力されていない状態であることから、入力処
理部１４にデータを入力するために、入力側ＤＭＡ要求
制御部１１では、図６に示すサブルーチンＡが実施され
る。
【００６５】全体制御部１８における入力側ＤＭＡ要求
制御部１１は、図６のサブルーチンＡに示すように、デ
ータ入力要求信号ＤＲＥＱＩを発生して（図６のステッ
プＳ３１参照、以下同様）、そのデータ入力要求信号Ｄ
ＲＥＱＩを、ＤＭＡＣモジュール２１に出力する。そし
て、ＤＭＡＣモジュール２１から、画像処理モジュール
に対するシステムバス２９の使用を認めるためのＤＭＡ
アクナリジ信号ＤＡＣＫＩが入力側ＤＭＡ要求制御部１
１および入力処理部１５に与えられると、ＤＭＡＣモジ
ュール２１の制御によって、入力処理部１５のバッファ
（メモリ）１５ａに、１ブロック３２×１９画素のデー
タが、外部メモリ２８から転送される。
制御部１１は、図６のサブルーチンＡに示すように、デ
ータ入力要求信号ＤＲＥＱＩを発生して（図６のステッ
プＳ３１参照、以下同様）、そのデータ入力要求信号Ｄ
ＲＥＱＩを、ＤＭＡＣモジュール２１に出力する。そし
て、ＤＭＡＣモジュール２１から、画像処理モジュール
に対するシステムバス２９の使用を認めるためのＤＭＡ
アクナリジ信号ＤＡＣＫＩが入力側ＤＭＡ要求制御部１
１および入力処理部１５に与えられると、ＤＭＡＣモジ
ュール２１の制御によって、入力処理部１５のバッファ
（メモリ）１５ａに、１ブロック３２×１９画素のデー
タが、外部メモリ２８から転送される。
【００６６】図６のステップＳ３１に示すように、入力
側ＤＭＡ要求制御部１１からＤＲＥＱＩが発生すると、
入力処理部１５のバッファ１５ａに、１ブロック３２×
１９画素のデータが格納されるまで、ＤＭＡ要求信号Ｄ
ＲＥＱＩが継続して発生られる（ステップＳ３２）。そ
して、１ブロックのデータが入力処理部１５のバッファ
１５ａへ転送されると、入力側ＤＭＡ要求制御部１１に
おけるＤＭＡ要求信号ＤＲＥＱＩの発生は終了する（ス
テップＳ３３）。
側ＤＭＡ要求制御部１１からＤＲＥＱＩが発生すると、
入力処理部１５のバッファ１５ａに、１ブロック３２×
１９画素のデータが格納されるまで、ＤＭＡ要求信号Ｄ
ＲＥＱＩが継続して発生られる（ステップＳ３２）。そ
して、１ブロックのデータが入力処理部１５のバッファ
１５ａへ転送されると、入力側ＤＭＡ要求制御部１１に
おけるＤＭＡ要求信号ＤＲＥＱＩの発生は終了する（ス
テップＳ３３）。
【００６７】なお、信号処理開始当初は、入力側ＤＭＡ
要求制御部１１から発せられた最初のＤＭＡ要求信号Ｄ
ＲＥＱＩにより、外部メモリからシステムバス１９を介
して転送された３２×１９画素の１ブロックのデータが
入力処理部１５のバッファ１５ａに格納されても、バッ
ファ１５ａには、マージン（空き）があるために、図６
に示すサブルーチンＡが連続して実施され、次のブロッ
クにおける３２×１９画素のデータも、連続してバッフ
ァ１５ａ内に格納される。
要求制御部１１から発せられた最初のＤＭＡ要求信号Ｄ
ＲＥＱＩにより、外部メモリからシステムバス１９を介
して転送された３２×１９画素の１ブロックのデータが
入力処理部１５のバッファ１５ａに格納されても、バッ
ファ１５ａには、マージン（空き）があるために、図６
に示すサブルーチンＡが連続して実施され、次のブロッ
クにおける３２×１９画素のデータも、連続してバッフ
ァ１５ａ内に格納される。
【００６８】また、入力処理部１５のバッファ１５ａに
データが入力されている間は、全体制御部１８のクロッ
ク制御部１４から信号処理部１６に対するクロック信号
の供給が継続して停止されており、従って、信号処理部
１６は動作停止状態を継続している。
データが入力されている間は、全体制御部１８のクロッ
ク制御部１４から信号処理部１６に対するクロック信号
の供給が継続して停止されており、従って、信号処理部
１６は動作停止状態を継続している。
【００６９】全体制御部１８における信号処理制御部１
２には、信号処理部１６において、入力される１ブロッ
ク３２×１９画素のデータから１９×１９画素を抽出し
て圧縮処理することにより、３２×１９画素を８×８画
素とするために要する時間が予め設定されたブロック処
理終了検出部１２ａが設けられており、ブロック処理終
了検出部１２ａは、１ブロックのデータの格納が開始さ
れることによって時間の計測を開始する。そして、ブロ
ック処理終了検出部１２ａによって、予め設定された時
間が経過すると（ステップＳ１２）、入力処理部１５の
バッファに対する１ブロックのデータの入力が終了した
ものとして、入力側ＤＭＡ要求制御部１１からＤＭＡ要
求信号ＤＲＥＱＩが発生しているかをチェックする（ス
テップＳ１３）。
２には、信号処理部１６において、入力される１ブロッ
ク３２×１９画素のデータから１９×１９画素を抽出し
て圧縮処理することにより、３２×１９画素を８×８画
素とするために要する時間が予め設定されたブロック処
理終了検出部１２ａが設けられており、ブロック処理終
了検出部１２ａは、１ブロックのデータの格納が開始さ
れることによって時間の計測を開始する。そして、ブロ
ック処理終了検出部１２ａによって、予め設定された時
間が経過すると（ステップＳ１２）、入力処理部１５の
バッファに対する１ブロックのデータの入力が終了した
ものとして、入力側ＤＭＡ要求制御部１１からＤＭＡ要
求信号ＤＲＥＱＩが発生しているかをチェックする（ス
テップＳ１３）。
【００７０】ステップＳ１３において、ＤＭＡ要求信号
ＤＲＥＱＩが発生している場合には、入力処理部１５の
バッファ１５ａに全てのデータが完全に入力されていな
いと判断して、入力処理部１５のバッファ１５ａへのデ
ータの入力が継続して実施される。
ＤＲＥＱＩが発生している場合には、入力処理部１５の
バッファ１５ａに全てのデータが完全に入力されていな
いと判断して、入力処理部１５のバッファ１５ａへのデ
ータの入力が継続して実施される。
【００７１】これに対して、ＤＭＡ要求信号ＤＲＥＱＩ
の発生が終了している場合には、全体制御部１８のクロ
ック制御部１４は、クロック信号を信号処理部１６に供
給して、信号処理部１６を処理動作可能な状態にする。
そして、入力処理部１５から信号処理部１６に、３２×
１９画素の１ブロックのデータが転送される（ステップ
Ｓ１４）。
の発生が終了している場合には、全体制御部１８のクロ
ック制御部１４は、クロック信号を信号処理部１６に供
給して、信号処理部１６を処理動作可能な状態にする。
そして、入力処理部１５から信号処理部１６に、３２×
１９画素の１ブロックのデータが転送される（ステップ
Ｓ１４）。
【００７２】このような状態になると、信号処理部１６
は、入力処理部１５から入力される３２×１９画素のデ
ータの信号処理を実施する。信号処理部１６は、入力さ
れる３２×１９画素のデータから、８個の１９×１９画
素のデータを順次選択して、選択された１９×１９画素
のデータをそれぞれ圧縮処理して、１つの画素データと
する（ステップＳ１５）。
は、入力処理部１５から入力される３２×１９画素のデ
ータの信号処理を実施する。信号処理部１６は、入力さ
れる３２×１９画素のデータから、８個の１９×１９画
素のデータを順次選択して、選択された１９×１９画素
のデータをそれぞれ圧縮処理して、１つの画素データと
する（ステップＳ１５）。
【００７３】このようにして、最初の１ブロックのデー
タ処理が終了すると、連続して２ブロックのデータの処
理が終了していないことを確認して（ステップＳ１
６）、入力処理部１５のバッファ１５ａに入力されてい
る第２番目のブロックにおける３２×１９画素のデータ
が、信号処理部１６に転送され、データの圧縮処理が実
施される。そして、信号処理部１６の処理によって得ら
れた８×８画素のデータが１ブロックとして出力処理部
１７のバッファ１７ａに転送される（ステップＳ１
５）。
タ処理が終了すると、連続して２ブロックのデータの処
理が終了していないことを確認して（ステップＳ１
６）、入力処理部１５のバッファ１５ａに入力されてい
る第２番目のブロックにおける３２×１９画素のデータ
が、信号処理部１６に転送され、データの圧縮処理が実
施される。そして、信号処理部１６の処理によって得ら
れた８×８画素のデータが１ブロックとして出力処理部
１７のバッファ１７ａに転送される（ステップＳ１
５）。
【００７４】なお、信号処理開始当初においては、信号
処理部１６によって信号処理されたデータが存在せず、
出力処理部１７のバッファ１７ａには、外部メモリ２８
に出力するデータが存在しないために、このように、信
号処理部１６において、２ブロックのデータを連続して
処理することができる。
処理部１６によって信号処理されたデータが存在せず、
出力処理部１７のバッファ１７ａには、外部メモリ２８
に出力するデータが存在しないために、このように、信
号処理部１６において、２ブロックのデータを連続して
処理することができる。
【００７５】このようにして、信号処理部１６にて、２
ブロックのデータ処理が実施されると、入力処理部１５
のバッファ１５ａに、１ブロック３２×１９画素のデー
タを格納し得るマージン（空き）があるかを確認し（ス
テップＳ１９）、入力処理部１５のバッファ１５ａに、
１ブロックのデータを格納し得るマージンがある場合に
は、図６に示すサブルーチンＡが実施されて、入力処理
部１５のバッファ１５ａに１ブロックのデータが格納さ
れる（ステップＳ１７）。
ブロックのデータ処理が実施されると、入力処理部１５
のバッファ１５ａに、１ブロック３２×１９画素のデー
タを格納し得るマージン（空き）があるかを確認し（ス
テップＳ１９）、入力処理部１５のバッファ１５ａに、
１ブロックのデータを格納し得るマージンがある場合に
は、図６に示すサブルーチンＡが実施されて、入力処理
部１５のバッファ１５ａに１ブロックのデータが格納さ
れる（ステップＳ１７）。
【００７６】その後、入力側ＤＭＡ要求制御部１１から
ＤＭＡ要求信号ＤＲＥＱＩが発生しているかをチェック
し（ステップＳ１８）、入力側ＤＭＡ要求制御部１１か
らＤＭＡ要求信号ＤＲＥＱＩが発生している場合には、
全体制御部１８のクロック制御部１４から信号処理部１
６に対するクロックの供給が停止され、信号処理部１６
は、信号処理が実施されない状態とされる（ステップＳ
１９）。
ＤＭＡ要求信号ＤＲＥＱＩが発生しているかをチェック
し（ステップＳ１８）、入力側ＤＭＡ要求制御部１１か
らＤＭＡ要求信号ＤＲＥＱＩが発生している場合には、
全体制御部１８のクロック制御部１４から信号処理部１
６に対するクロックの供給が停止され、信号処理部１６
は、信号処理が実施されない状態とされる（ステップＳ
１９）。
【００７７】入力側ＤＭＡ要求制御部１１からのＤＭＡ
要求信号ＤＲＥＱＩが発生している場合には、ＤＭＡＣ
モジュール２１からのアクナリッジ信号を待機している
状態と判断して、１ブロック３２×１５画素の全てのデ
ータが入力処理部１５のバッファ１５ａへ転送されて、
ＤＭＡ要求信号ＤＲＥＱＩの発生が終了するまで、クロ
ック制御部１６からのクロックの発生が停止されて、信
号処理部１６は動作停止状態とされる。
要求信号ＤＲＥＱＩが発生している場合には、ＤＭＡＣ
モジュール２１からのアクナリッジ信号を待機している
状態と判断して、１ブロック３２×１５画素の全てのデ
ータが入力処理部１５のバッファ１５ａへ転送されて、
ＤＭＡ要求信号ＤＲＥＱＩの発生が終了するまで、クロ
ック制御部１６からのクロックの発生が停止されて、信
号処理部１６は動作停止状態とされる。
【００７８】ＤＭＡＣモジュール２１からのアクナリッ
ジ信号によって、入力処理部１５のバッファ１５ａに１
ブロックのデータが入力されることによって、ＤＭＡ要
求信号ＤＲＥＱＩの発生が終了すると、出力側ＤＭＡ要
求制御部１３からＤＭＡ要求信号ＤＲＥＱＯが発生して
いるかをチェックする（ステップＳ２０）。出力側ＤＭ
Ａ要求制御部１３からＤＭＡ要求信号ＤＲＥＱＯが発生
している場合には、ＤＭＡ要求信号ＤＲＥＱＯの発生が
終了するまで待機して、ＤＭＡ要求信号ＤＲＥＱＯが発
生していない状態になったことを確認すると、全体制御
部１８のクロック制御部１４は、クロック信号を信号処
理部１６に供給して、信号処理部１６を信号処理の実施
が可能な状態にする。そして、入力処理部１５から信号
処理部１６に、３２×１９画素の１ブロックのデータが
転送される（ステップＳ２１）。
ジ信号によって、入力処理部１５のバッファ１５ａに１
ブロックのデータが入力されることによって、ＤＭＡ要
求信号ＤＲＥＱＩの発生が終了すると、出力側ＤＭＡ要
求制御部１３からＤＭＡ要求信号ＤＲＥＱＯが発生して
いるかをチェックする（ステップＳ２０）。出力側ＤＭ
Ａ要求制御部１３からＤＭＡ要求信号ＤＲＥＱＯが発生
している場合には、ＤＭＡ要求信号ＤＲＥＱＯの発生が
終了するまで待機して、ＤＭＡ要求信号ＤＲＥＱＯが発
生していない状態になったことを確認すると、全体制御
部１８のクロック制御部１４は、クロック信号を信号処
理部１６に供給して、信号処理部１６を信号処理の実施
が可能な状態にする。そして、入力処理部１５から信号
処理部１６に、３２×１９画素の１ブロックのデータが
転送される（ステップＳ２１）。
【００７９】その後、信号処理部１６は、前述したよう
に、入力処理部１５から入力される３２×１９画素のデ
ータの圧縮処理を実施して、８×８画素の処理データを
出力処理部１７のバッファ１７ａに出力する（ステップ
Ｓ２２）。
に、入力処理部１５から入力される３２×１９画素のデ
ータの圧縮処理を実施して、８×８画素の処理データを
出力処理部１７のバッファ１７ａに出力する（ステップ
Ｓ２２）。
【００８０】このようにして、信号処理部１６による１
ブロックの画素のデータの処理が終了すると、画面にお
ける全てのブロックのデータ処理が終了したかを確認し
（ステップＳ２３）、全てのブロックのデータ処理が終
了していない場合には、ステップＳ１８〜ステップＳ２
２の処理を繰り返す。
ブロックの画素のデータの処理が終了すると、画面にお
ける全てのブロックのデータ処理が終了したかを確認し
（ステップＳ２３）、全てのブロックのデータ処理が終
了していない場合には、ステップＳ１８〜ステップＳ２
２の処理を繰り返す。
【００８１】図７は、出力処理部１７から処理データが
出力される場合における動作説明のためのフローチャー
トである。出力処理部１７による処理が開始された当初
は、信号処理部１６に対してクロック信号の供給を停止
しており、信号処理部１６は、処理が実施されない動作
停止状態になっている。また、ブロック数カウント部１
２ｂはリセットされて、カウント数は０とされている
（図７のステップＳ４０参照、以下同様）。
出力される場合における動作説明のためのフローチャー
トである。出力処理部１７による処理が開始された当初
は、信号処理部１６に対してクロック信号の供給を停止
しており、信号処理部１６は、処理が実施されない動作
停止状態になっている。また、ブロック数カウント部１
２ｂはリセットされて、カウント数は０とされている
（図７のステップＳ４０参照、以下同様）。
【００８２】出力処理部１７では、出力側ＤＭＡ要求制
御部１３からＤＭＡ要求信号ＤＲＥＱＯが発生していな
いことによって、信号処理部１６に対して、１ブロック
のデータに対する信号処理許可状態になっていると（図
７のステップＳ４１）、入力側ＤＭＡ要求制御部１１か
らＤＭＡ要求信号ＤＲＥＱＩが発生していないことを確
認して（ステップＳ４２）、信号処理部１６によるデー
タの処理が実施される（ステップＳ４３）。信号処理部
１６によるデータ処理は、図５のフローチャートにおけ
るステップＳ１５での信号処理と同様であり、データの
処理が終了すると、信号処理制御部１２に設けられたブ
ロック数カウント部の処理ブロック数が、＋１増加され
る。そして、信号処理部１６にて得られた８×８画素の
１ブロックのデータは、出力処理部１７のバッファ１７
ａに出力される。
御部１３からＤＭＡ要求信号ＤＲＥＱＯが発生していな
いことによって、信号処理部１６に対して、１ブロック
のデータに対する信号処理許可状態になっていると（図
７のステップＳ４１）、入力側ＤＭＡ要求制御部１１か
らＤＭＡ要求信号ＤＲＥＱＩが発生していないことを確
認して（ステップＳ４２）、信号処理部１６によるデー
タの処理が実施される（ステップＳ４３）。信号処理部
１６によるデータ処理は、図５のフローチャートにおけ
るステップＳ１５での信号処理と同様であり、データの
処理が終了すると、信号処理制御部１２に設けられたブ
ロック数カウント部の処理ブロック数が、＋１増加され
る。そして、信号処理部１６にて得られた８×８画素の
１ブロックのデータは、出力処理部１７のバッファ１７
ａに出力される。
【００８３】入力側ＤＭＡ要求制御部１１からＤＭＡ要
求信号ＤＲＥＱＩが発生している場合には、入力処理部
１５のバッファ１５ａに対する１ブロックのデータ入力
が実施されるために、信号処理部１６は、クロック制御
部１４からクロック信号が供給されず、処理が実施され
ない動作停止状態とされ、入力処理部１５のバッファ１
５ａに対する１ブロックのデータ入力が終了した後に、
信号処理部１６にクロック信号が供給されることによっ
て、信号処理部が処理実施可能状態とされて、所定の信
号処理が実施される。
求信号ＤＲＥＱＩが発生している場合には、入力処理部
１５のバッファ１５ａに対する１ブロックのデータ入力
が実施されるために、信号処理部１６は、クロック制御
部１４からクロック信号が供給されず、処理が実施され
ない動作停止状態とされ、入力処理部１５のバッファ１
５ａに対する１ブロックのデータ入力が終了した後に、
信号処理部１６にクロック信号が供給されることによっ
て、信号処理部が処理実施可能状態とされて、所定の信
号処理が実施される。
【００８４】このようにして、信号処理部１６による１
ブロックの画素のデータの処理が終了すると、信号処理
制御部１８に設けられたブロック数カウント部１２ｂに
おいて、信号処理部１６によって連続して信号処理され
たブロック数が４になっているかを確認する（ステップ
Ｓ４４）。信号処理部１６において、連続して４つのブ
ロックのデータが処理されていない場合には、ステップ
Ｓ４１〜Ｓ４３が繰り返される。
ブロックの画素のデータの処理が終了すると、信号処理
制御部１８に設けられたブロック数カウント部１２ｂに
おいて、信号処理部１６によって連続して信号処理され
たブロック数が４になっているかを確認する（ステップ
Ｓ４４）。信号処理部１６において、連続して４つのブ
ロックのデータが処理されていない場合には、ステップ
Ｓ４１〜Ｓ４３が繰り返される。
【００８５】これに対して、信号処理部１６において、
連続して４つのブロックのデータが処理されている場合
には、出力側ＤＭＡ要求制御部１３はＤＭＡ要求信号Ｄ
ＲＥＱＯを発生し、ＤＭＡＣモジュール２１に対してシ
ステムバス２９の使用を要求する。入力処理部１４にデ
ータを入力する場合には、入力側ＤＭＡ要求制御部１１
では、図６に示すサブルーチンＡが実施される。この場
合の全体制御部１８における出力側ＤＭＡ要求制御部１
３では、図８に示すサブルーチンＢを実施する。出力側
ＤＭＡ要求制御部１３は、まず、データ入力要求信号Ｄ
ＲＥＱＯを発生して（図８のステップＳ５１参照、以下
同様）、そのデータ入力要求信号ＤＲＥＱＯを、ＤＭＡ
Ｃモジュール２１に出力する。そして、ＤＭＡＣモジュ
ール２１から、画像処理モジュールに対するシステムバ
ス２９の使用を認めるためのＤＭＡアクナリジ信号ＤＡ
ＣＫＯが出力側ＤＭＡ要求制御部１３および出力処理部
１７に与えられると、ＤＭＡＣモジュール２１の制御に
よって、出力処理部１７のバッファ（メモリ）１７ａに
格納された４ブロックの画素データ（８×４×８画素デ
ータ）が一括して、システムバス２９を介して、外部メ
モリ２８に転送される。
連続して４つのブロックのデータが処理されている場合
には、出力側ＤＭＡ要求制御部１３はＤＭＡ要求信号Ｄ
ＲＥＱＯを発生し、ＤＭＡＣモジュール２１に対してシ
ステムバス２９の使用を要求する。入力処理部１４にデ
ータを入力する場合には、入力側ＤＭＡ要求制御部１１
では、図６に示すサブルーチンＡが実施される。この場
合の全体制御部１８における出力側ＤＭＡ要求制御部１
３では、図８に示すサブルーチンＢを実施する。出力側
ＤＭＡ要求制御部１３は、まず、データ入力要求信号Ｄ
ＲＥＱＯを発生して（図８のステップＳ５１参照、以下
同様）、そのデータ入力要求信号ＤＲＥＱＯを、ＤＭＡ
Ｃモジュール２１に出力する。そして、ＤＭＡＣモジュ
ール２１から、画像処理モジュールに対するシステムバ
ス２９の使用を認めるためのＤＭＡアクナリジ信号ＤＡ
ＣＫＯが出力側ＤＭＡ要求制御部１３および出力処理部
１７に与えられると、ＤＭＡＣモジュール２１の制御に
よって、出力処理部１７のバッファ（メモリ）１７ａに
格納された４ブロックの画素データ（８×４×８画素デ
ータ）が一括して、システムバス２９を介して、外部メ
モリ２８に転送される。
【００８６】信号処理部１６において、連続して４つの
ブロックのデータが処理されていない場合には、ステッ
プＳ４１〜Ｓ４３の処理が実施される。
ブロックのデータが処理されていない場合には、ステッ
プＳ４１〜Ｓ４３の処理が実施される。
【００８７】出力側ＤＭＡ要求制御部１３によって制御
が実施されると、出力側ＤＭＡ要求制御部１３からＤＭ
Ａ要求信号ＤＲＥＱＯが発生しているかをチェックし
（ステップＳ４５）、出力側ＤＭＡ要求制御部１３から
ＤＭＡ要求信号ＤＲＥＱＯが発生している場合には、全
体制御部１８のクロック制御部１４から信号処理部１６
に対するクロックの供給が停止され、信号処理部１６
は、信号処理が実施されない状態とされる（ステップＳ
４６）。
が実施されると、出力側ＤＭＡ要求制御部１３からＤＭ
Ａ要求信号ＤＲＥＱＯが発生しているかをチェックし
（ステップＳ４５）、出力側ＤＭＡ要求制御部１３から
ＤＭＡ要求信号ＤＲＥＱＯが発生している場合には、全
体制御部１８のクロック制御部１４から信号処理部１６
に対するクロックの供給が停止され、信号処理部１６
は、信号処理が実施されない状態とされる（ステップＳ
４６）。
【００８８】出力側ＤＭＡ要求制御部１３からのＤＭＡ
要求信号ＤＲＥＱＯが発生している場合には、ＤＭＡＣ
モジュール２１からのアクナリッジ信号ＤＡＣＫＯを待
機している状態と判断して、出力処理部１７のバッファ
１７ａに格納された４ブロック（８×４×８画素）のデ
ータが、一括して、システムバス２９を介して外部メモ
リ２８に出力される。
要求信号ＤＲＥＱＯが発生している場合には、ＤＭＡＣ
モジュール２１からのアクナリッジ信号ＤＡＣＫＯを待
機している状態と判断して、出力処理部１７のバッファ
１７ａに格納された４ブロック（８×４×８画素）のデ
ータが、一括して、システムバス２９を介して外部メモ
リ２８に出力される。
【００８９】出力処理部１７のバッファ１７ａに格納さ
れた４ブロック（８×４×８画素）のデータが、システ
ムバス２９を介して外部メモリ２８に出力されることに
より、出力側ＤＭＡ要求制御部１３からのＤＭＡ要求信
号ＤＲＥＱＯの発生が停止すると、画面における全ての
ブロックのデータ処理が終了したかを確認し（ステップ
Ｓ４７）、全てのブロックのデータ処理が終了していな
い場合には、ステップＳ４１〜ステップＳ４６の処理を
繰り返す。全てのブロックのデータ処理が終了している
場合には、制御は終了する。
れた４ブロック（８×４×８画素）のデータが、システ
ムバス２９を介して外部メモリ２８に出力されることに
より、出力側ＤＭＡ要求制御部１３からのＤＭＡ要求信
号ＤＲＥＱＯの発生が停止すると、画面における全ての
ブロックのデータ処理が終了したかを確認し（ステップ
Ｓ４７）、全てのブロックのデータ処理が終了していな
い場合には、ステップＳ４１〜ステップＳ４６の処理を
繰り返す。全てのブロックのデータ処理が終了している
場合には、制御は終了する。
【００９０】
【発明の効果】本発明の画像処理モジュールおよび画像
処理装置は、このように、ＤＭＡ要求が発生している場
合に、信号処理部による信号処理を停止して、データが
入出力されるようになっているために、信号処理部によ
る信号処理に際して、データの過不足が発生するおそれ
がなく、処理されたデータに異常等が発生するおそれが
ない。
処理装置は、このように、ＤＭＡ要求が発生している場
合に、信号処理部による信号処理を停止して、データが
入出力されるようになっているために、信号処理部によ
る信号処理に際して、データの過不足が発生するおそれ
がなく、処理されたデータに異常等が発生するおそれが
ない。
【００９１】しかも、画像処理モジュールには、信号処
理部に対してクロック信号を供給するクロック制御部を
設けて、信号処理を停止する際に、信号処理部を動作停
止状態とすることにより、消費電力を著しく低減するこ
とができる。
理部に対してクロック信号を供給するクロック制御部を
設けて、信号処理を停止する際に、信号処理部を動作停
止状態とすることにより、消費電力を著しく低減するこ
とができる。
【図１】本発明の画像処理モジュールの構成を示すブロ
ック図である。
ック図である。
【図２】その画像処理モジュールにおける処理される画
像データの入力手順の説明図である。
像データの入力手順の説明図である。
【図３】その画像処理モジュールにおける処理される画
像データの出力手順の説明図である。
像データの出力手順の説明図である。
【図４】その画像処理モジュールにおける画像データの
処理内容の説明図である。
処理内容の説明図である。
【図５】その画像処理モジュールにおけるデータ入力側
の処理内容を説明するためのフローチャートである。
の処理内容を説明するためのフローチャートである。
【図６】その処理におけるサブルーチンを示すフローチ
ャートである。
ャートである。
【図７】その画像処理モジュールにおけるデータ出力側
の処理内容を説明するためのフローチャートである。
の処理内容を説明するためのフローチャートである。
【図８】その処理におけるサブルーチンを示すフローチ
ャートである。
ャートである。
【図９】画像処理装置の構成の一例を示すブロック図で
ある。
ある。
【図１０】その画像処理装置に使用される画像処理モジ
ュールの構成を示すブロック図である。
ュールの構成を示すブロック図である。
１１ 入力側ＤＭＡ要求制御部
１２ 信号処理制御部
１２ａ ブロック処理終了検出部
１２ｂ ブロック数カウント部
１３ 出力側ＤＭＡ要求制御部
１４ クロック制御部
１５ 入力処理部
１５ａ バッファ
１６ 信号処理部
１７ 出力処理部
１７ａ バッファ
２１ ＤＭＡＣモジュール
２２ 競合制御部
２３ ＣＰＵ＆ｉｆ
２４ 外部メモリコントローラ
２５〜２７ 画像処理モジュール
２８ 外部メモリ
２９ システムバス
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/28 310
G06F 13/362 510
H04N 5/232
H04N 7/24
Claims (4)
- 【請求項１】 画面を複数に分割して得られる各領域の
画素データを１ブロックとして、１ブロック単位のデー
タに対して所定の処理を実行する信号処理部と、 システムバスを介して処理すべき１ブロックのデータの
入力を要求するＤＭＡ（ダイレクトメモリアクセス）要
求を発生する入力側ＤＭＡ要求制御手段と、 前記システムバスを介して処理されたブロックのデータ
の出力を要求するＤＭＡ要求を発生する出力側ＤＭＡ要
求制御手段と、 前記システムバスを介して１ブロックのデータが入力さ
れるとともに、入力されたデータを前記信号処理部に転
送する入力処理部と、 前記信号処理部にて処理されたデータが転送されて、シ
ステムバスに対して出力する出力処理部とをそれぞれ具
備し、前記システムバスを使用してのデータの入出力の
優先順位がそれぞれ設定された画像処理モジュールと、 前記 各画像処理モジュールからのＤＭＡ要求に対して、
いずれの画像処理モジュールに対して前記システムバス
の使用を許可するかを、設定された優先順位に基づいて
決定するＤＭＡＣモジュールとを具備し、優先順位の低い前記画像処理モジュールのみが、前記信
号処理部における信号処理が終了した時点において、前
記入力側ＤＭＡ要求制御手段または出力側ＤＭＡ要求制
御手段からＤＭＡ要求が発生している場合に、該信号処
理部による信号処理を停止するようになっていることを
特徴とする 画像処理装置。 - 【請求項２】 前記信号処理部による信号処理を停止す
るようになった画像処理モジュールは、該信号処理部に
対するクロック信号の供給を制御するクロック制御部が
設けられており、該信号処理部における信号処理を停止
させる際に、該クロック制御手段からのクロック信号の
供給が停止されて該信号処理部が動作停止状態とされる
請求項１に記載の画像処理装置。 - 【請求項３】 前記各画像処理モジュールの前記出力処
理部は、複数のブロックを一括して出力する請求項１に
記載の画像処理装置。 - 【請求項４】 前記各画像モジュールにて信号処理され
るデータが固体撮像装置から出力される画像データであ
る請求項１に記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130450A JP3494436B2 (ja) | 2001-04-26 | 2001-04-26 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001130450A JP3494436B2 (ja) | 2001-04-26 | 2001-04-26 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002328880A JP2002328880A (ja) | 2002-11-15 |
| JP3494436B2 true JP3494436B2 (ja) | 2004-02-09 |
Family
ID=18978823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001130450A Expired - Fee Related JP3494436B2 (ja) | 2001-04-26 | 2001-04-26 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3494436B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050134877A1 (en) * | 2003-12-17 | 2005-06-23 | Murata Kikai Kabushiki Kaisha | Color image processing device and color image processing method |
-
2001
- 2001-04-26 JP JP2001130450A patent/JP3494436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002328880A (ja) | 2002-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3761061B2 (ja) | データ処理システムおよびデータ処理方法 | |
| US7170553B2 (en) | Image processing apparatus, image processing method and portable imaging apparatus | |
| JP3720268B2 (ja) | 画像処理装置 | |
| US7983495B2 (en) | Image processing device and method | |
| US20070065022A1 (en) | Image signal processing apparatus and method | |
| US20190324646A1 (en) | Memory access device, image-processing device, and imaging device | |
| US10719458B2 (en) | Data transfer device, image processing device, and imaging device | |
| JP2003101951A (ja) | 撮像装置、画像処理方法、記録媒体およびプログラム | |
| JP2004312073A (ja) | 画像処理装置及びカメラ | |
| KR20100007628A (ko) | 이미지 센서 인터페이스 장치 및 이를 구비하는 디지털촬영 장치 | |
| JP3494436B2 (ja) | 画像処理装置 | |
| US20040201693A1 (en) | Image processing system | |
| US11314664B2 (en) | Memory access device, image processing device and imaging device | |
| JPH11296155A (ja) | 表示装置およびその制御方法 | |
| WO2019043822A1 (ja) | メモリアクセス装置、画像処理装置、および撮像装置 | |
| JP2004312072A (ja) | 画像処理装置及びカメラ、並びに画像処理方法 | |
| JP5224492B2 (ja) | 画像データ転送制御装置及び画像データ転送方法並びに該画像データ転送装置を有するカメラ | |
| US9019404B2 (en) | Image processing apparatus and method for preventing image degradation | |
| WO2020008522A1 (ja) | バス調停装置、バス調停システム、および撮像装置 | |
| JP2018182551A (ja) | 撮像装置 | |
| JP2007243819A (ja) | 画像処理装置 | |
| JP4439746B2 (ja) | 情報処理装置 | |
| JP2004312148A (ja) | カメラ画像処理装置 | |
| JPS63216183A (ja) | 画像処理装置 | |
| JP2018037743A (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031110 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |