JP2001304994A - 圧力センサ回路 - Google Patents
圧力センサ回路Info
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Abstract
(57)【要約】
【課題】 圧力センサによる検出結果を出力するのに要
する時間を短くする。 【解決手段】 対象となる物理量に応じたアナログ量の
検出信号を発生する圧力センサ１と、この検出信号をＡ
／Ｄ変換する積分型のＡ／Ｄ変換回路１１とを備えた。
Ａ／Ｄ変換回路１１は、抵抗Ｒ１，Ｒ２、スイッチＳＷ
１，ＳＷ２、演算増幅器ＯＰ１，ＯＰ２、コンデンサＣ
１、クロック１１１および制御ロジック１１２により構
成される。制御ロジック１１２は、Ａ／Ｄ変換回路１１
全般の制御を行うもので、入力積分時間の開始時点から
所定時間の経過時点まで、スイッチＳＷ１をオン、スイ
ッチＳＷ２をオフにし、所定時間の経過時点から演算増
幅器ＯＰ１の出力レベルがＡＧＮＤレベルをクロスする
比較結果が演算増幅器ＯＰ２で得られる時点まで、スイ
ッチＳＷ１をオフ、スイッチＳＷ２をオンにするととも
に所定のパルス列を圧力センサ回路の出力として出力す
る制御を行う。
する時間を短くする。 【解決手段】 対象となる物理量に応じたアナログ量の
検出信号を発生する圧力センサ１と、この検出信号をＡ
／Ｄ変換する積分型のＡ／Ｄ変換回路１１とを備えた。
Ａ／Ｄ変換回路１１は、抵抗Ｒ１，Ｒ２、スイッチＳＷ
１，ＳＷ２、演算増幅器ＯＰ１，ＯＰ２、コンデンサＣ
１、クロック１１１および制御ロジック１１２により構
成される。制御ロジック１１２は、Ａ／Ｄ変換回路１１
全般の制御を行うもので、入力積分時間の開始時点から
所定時間の経過時点まで、スイッチＳＷ１をオン、スイ
ッチＳＷ２をオフにし、所定時間の経過時点から演算増
幅器ＯＰ１の出力レベルがＡＧＮＤレベルをクロスする
比較結果が演算増幅器ＯＰ２で得られる時点まで、スイ
ッチＳＷ１をオフ、スイッチＳＷ２をオンにするととも
に所定のパルス列を圧力センサ回路の出力として出力す
る制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、工業計測などに用
いられる圧力センサ回路、特に圧力センサ回路の出力段
に設けられるＡ／Ｄ変換回路に関するものである。
いられる圧力センサ回路、特に圧力センサ回路の出力段
に設けられるＡ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】従来、圧力センサ回路では、比較的簡単
な回路構成で高精度なＡ／Ｄ変換を行えるいわゆるデュ
アル・スロープ型のＡ／Ｄ変換回路が使用されているも
のがある。
な回路構成で高精度なＡ／Ｄ変換を行えるいわゆるデュ
アル・スロープ型のＡ／Ｄ変換回路が使用されているも
のがある。
【０００３】なお、特開昭６２−２０３０９１号公報に
は、低電力動作のＡ／Ｄ変換器を有する圧力センサ付電
子腕時計が記載されている。
は、低電力動作のＡ／Ｄ変換器を有する圧力センサ付電
子腕時計が記載されている。
【０００４】
【発明が解決しようとする課題】図５に、デュアル・ス
ロープ型のＡ／Ｄ変換回路を用いる圧力センサ回路の一
構成例を示す（特願平１１−１４７３６２号）。
ロープ型のＡ／Ｄ変換回路を用いる圧力センサ回路の一
構成例を示す（特願平１１−１４７３６２号）。
【０００５】図５に示す圧力センサ回路は、アナログ出
力が得られ環境温度に応じて出力のオフセットおよび感
度が変動する圧力センサ１と、圧力センサ１の環境温度
を検出する感温回路２と、感温回路２により検出された
環境温度に応じてオフセットと感度との補正量をデジタ
ル値で指示する制御回路３と、制御回路３からの補正量
に応じてオフセット補正用の補正電圧と感度を補正する
スパン補正用の補正電圧とをそれぞれ出力するオフセッ
ト補正用Ｄ／Ａ変換回路４およびスパン補正用Ｄ／Ａ変
換回路５と、圧力センサ１の出力にオフセット補正用Ｄ
／Ａ変換回路４の出力電圧によるオフセット補正を施し
た電圧を電流に変換するＶ／Ｉ変換回路６と、スパン補
正用Ｄ／Ａ変換回路５の出力電圧を電流に変換するＶ／
Ｉ変換回路７と、Ｖ／Ｉ変換回路７の出力電流を基準と
してＶ／Ｉ変換回路６の出力電流をデジタル値に変換す
るＡ／Ｄ変換回路Ａ１１とを備えている。なお、増幅回
路８は、圧力センサ１および感温回路２の出力を選択的
に増幅するもので、メモリ９は、オフセット補正の補正
量およびスパン補正の補正量を環境温度に対応付けて格
納したＥＥＰＲＯＭよりなる。また、デジタル出力回路
１０は、デジタル値をシリアル値に変換するものであ
る。
力が得られ環境温度に応じて出力のオフセットおよび感
度が変動する圧力センサ１と、圧力センサ１の環境温度
を検出する感温回路２と、感温回路２により検出された
環境温度に応じてオフセットと感度との補正量をデジタ
ル値で指示する制御回路３と、制御回路３からの補正量
に応じてオフセット補正用の補正電圧と感度を補正する
スパン補正用の補正電圧とをそれぞれ出力するオフセッ
ト補正用Ｄ／Ａ変換回路４およびスパン補正用Ｄ／Ａ変
換回路５と、圧力センサ１の出力にオフセット補正用Ｄ
／Ａ変換回路４の出力電圧によるオフセット補正を施し
た電圧を電流に変換するＶ／Ｉ変換回路６と、スパン補
正用Ｄ／Ａ変換回路５の出力電圧を電流に変換するＶ／
Ｉ変換回路７と、Ｖ／Ｉ変換回路７の出力電流を基準と
してＶ／Ｉ変換回路６の出力電流をデジタル値に変換す
るＡ／Ｄ変換回路Ａ１１とを備えている。なお、増幅回
路８は、圧力センサ１および感温回路２の出力を選択的
に増幅するもので、メモリ９は、オフセット補正の補正
量およびスパン補正の補正量を環境温度に対応付けて格
納したＥＥＰＲＯＭよりなる。また、デジタル出力回路
１０は、デジタル値をシリアル値に変換するものであ
る。
【０００６】図６に図５のＡ／Ｄ変換回路を示し、図７
にデュアル・スロープ型のＡ／Ｄ変換回路によるＡ／Ｄ
変換の原理図を示す。
にデュアル・スロープ型のＡ／Ｄ変換回路によるＡ／Ｄ
変換の原理図を示す。
【０００７】図６に示すＡ／Ｄ変換回路は、デュアル・
スロープ型のＡ／Ｄ変換回路の一部であり、抵抗Ｒ１を
介して図５の圧力センサ１側に一端が接続されるスイッ
チＳＷ１と、抵抗Ｒ２を介して図５のスパン補正用Ｄ／
Ａ変換回路５側に接続されるスイッチＳＷ２と、非反転
入力端子がＡＧＮＤ（特願平１１−１４７３６２号に記
載の圧力センサ回路では基準電圧端子）に接続されスイ
ッチＳＷ１，ＳＷ２の各他端に反転入力端子が接続され
る演算増幅器（オペアンプ）ＯＰ１と、この反転入力端
子と出力端子との間に接続されるコンデンサＣ１と、非
反転入力端子がＡＧＮＤに接続され演算増幅器ＯＰ１の
出力端子に反転入力端子が接続される演算増幅器（オペ
アンプ）ＯＰ２とを有している。ここで、コンデンサＣ
１および演算増幅器ＯＰ１により積分器が構成され、演
算増幅器ＯＰ２は比較器として動作する。
スロープ型のＡ／Ｄ変換回路の一部であり、抵抗Ｒ１を
介して図５の圧力センサ１側に一端が接続されるスイッ
チＳＷ１と、抵抗Ｒ２を介して図５のスパン補正用Ｄ／
Ａ変換回路５側に接続されるスイッチＳＷ２と、非反転
入力端子がＡＧＮＤ（特願平１１−１４７３６２号に記
載の圧力センサ回路では基準電圧端子）に接続されスイ
ッチＳＷ１，ＳＷ２の各他端に反転入力端子が接続され
る演算増幅器（オペアンプ）ＯＰ１と、この反転入力端
子と出力端子との間に接続されるコンデンサＣ１と、非
反転入力端子がＡＧＮＤに接続され演算増幅器ＯＰ１の
出力端子に反転入力端子が接続される演算増幅器（オペ
アンプ）ＯＰ２とを有している。ここで、コンデンサＣ
１および演算増幅器ＯＰ１により積分器が構成され、演
算増幅器ＯＰ２は比較器として動作する。
【０００８】図７において、コンデンサＣ１は、入力積
分時間で充電され、逆積分（基準電圧積分）時間で放電
する。すなわち、スイッチＳＷ１がオン、スイッチＳＷ
２がオフになって入力積分時間が始まると、前段の積分
器に対する入力電圧Ｖinによる積分が開始し、この開始
時点ｔ１から所定時間が経過して入力積分時間が終了す
ると、スイッチＳＷ１がオフ、スイッチＳＷ２がオンに
なって逆積分時間が始まる（ｔ２）。時点ｔ２になる
と、積分器に対して逆積分となる極性に設定された基準
電圧Ｖref がその積分器に印加し、これにより、積分器
を構成する演算増幅器ＯＰ１の出力レベルがＡＧＮＤレ
ベルに戻り始める。この後、演算増幅器ＯＰ１の出力レ
ベルがＡＧＮＤレベルをクロスする時点ｔ３で比較器と
しての演算増幅器ＯＰ２の出力レベルが反転する。
分時間で充電され、逆積分（基準電圧積分）時間で放電
する。すなわち、スイッチＳＷ１がオン、スイッチＳＷ
２がオフになって入力積分時間が始まると、前段の積分
器に対する入力電圧Ｖinによる積分が開始し、この開始
時点ｔ１から所定時間が経過して入力積分時間が終了す
ると、スイッチＳＷ１がオフ、スイッチＳＷ２がオンに
なって逆積分時間が始まる（ｔ２）。時点ｔ２になる
と、積分器に対して逆積分となる極性に設定された基準
電圧Ｖref がその積分器に印加し、これにより、積分器
を構成する演算増幅器ＯＰ１の出力レベルがＡＧＮＤレ
ベルに戻り始める。この後、演算増幅器ＯＰ１の出力レ
ベルがＡＧＮＤレベルをクロスする時点ｔ３で比較器と
しての演算増幅器ＯＰ２の出力レベルが反転する。
【０００９】ここで、積分されたレベルは圧力センサ１
の検出レベルに対応しており、その積分されたレベルが
基準電圧Ｖref によって逆積分されるのであるから、ｔ
３−ｔ２の逆積分時間は圧力センサ１の検出レベルを示
すものとなる。そして、逆積分時間をクロックのパルス
によって計測すれば、今度はそのパルス数が圧力センサ
１の検出レベルを示すものとなる。
の検出レベルに対応しており、その積分されたレベルが
基準電圧Ｖref によって逆積分されるのであるから、ｔ
３−ｔ２の逆積分時間は圧力センサ１の検出レベルを示
すものとなる。そして、逆積分時間をクロックのパルス
によって計測すれば、今度はそのパルス数が圧力センサ
１の検出レベルを示すものとなる。
【００１０】したがって、特願平１１−１４７３６２号
に記載の圧力センサ回路では、逆積分時間を制御回路３
に設けたカウンタによって計数することにより、圧力セ
ンサ１による検出結果をデジタル値に変換し、そのデジ
タル値をデジタル出力回路１０でシリアル値に変換して
出力する構成が採られるのである。なお、図７に示す破
線のデュアル・スロープは、圧力センサ１による別の検
出結果を示しており、この場合の逆積分時間は上記ｔ３
−ｔ２の逆積分時間よりも短くなっており、圧力値が小
さいのが分かる。
に記載の圧力センサ回路では、逆積分時間を制御回路３
に設けたカウンタによって計数することにより、圧力セ
ンサ１による検出結果をデジタル値に変換し、そのデジ
タル値をデジタル出力回路１０でシリアル値に変換して
出力する構成が採られるのである。なお、図７に示す破
線のデュアル・スロープは、圧力センサ１による別の検
出結果を示しており、この場合の逆積分時間は上記ｔ３
−ｔ２の逆積分時間よりも短くなっており、圧力値が小
さいのが分かる。
【００１１】ところで、近年、低消費電力化の要望か
ら、間欠駆動を行う回路が設けられるようになってきて
おり、また時間制約を求められる用途も発生してきてい
る。このようななか、上記積分型のＡ／Ｄ変換回路で
は、比較的簡単な回路構成で高精度なＡ／Ｄ変換が可能
になるものの、図８に示すように、逆積分時間の終了後
に圧力センサ１の検出レベルを示すパルス列が出力され
るので、電源がオンしてから出力するまでの時間（圧力
センサによる検出結果を出力するのに要する時間）が長
くなってしまうから、高速動作には不向きとなり、低消
費電力化の要望に応えることができない。
ら、間欠駆動を行う回路が設けられるようになってきて
おり、また時間制約を求められる用途も発生してきてい
る。このようななか、上記積分型のＡ／Ｄ変換回路で
は、比較的簡単な回路構成で高精度なＡ／Ｄ変換が可能
になるものの、図８に示すように、逆積分時間の終了後
に圧力センサ１の検出レベルを示すパルス列が出力され
るので、電源がオンしてから出力するまでの時間（圧力
センサによる検出結果を出力するのに要する時間）が長
くなってしまうから、高速動作には不向きとなり、低消
費電力化の要望に応えることができない。
【００１２】本発明は、上記事情に鑑みてなされたもの
であり、圧力センサによる検出結果を出力するのに要す
る時間を短くしうる圧力センサ回路を提供することを目
的とする。
であり、圧力センサによる検出結果を出力するのに要す
る時間を短くしうる圧力センサ回路を提供することを目
的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に請求項１記載の発明の圧力センサ回路は、対象となる
物理量に応じたアナログ量の検出信号を発生する圧力セ
ンサと、前記検出信号をＡ／Ｄ変換する積分型のＡ／Ｄ
変換回路とを備え、前記Ａ／Ｄ変換回路は、前記検出信
号に応じた数のパルス列を逆積分時間に出力することを
特徴とする。
に請求項１記載の発明の圧力センサ回路は、対象となる
物理量に応じたアナログ量の検出信号を発生する圧力セ
ンサと、前記検出信号をＡ／Ｄ変換する積分型のＡ／Ｄ
変換回路とを備え、前記Ａ／Ｄ変換回路は、前記検出信
号に応じた数のパルス列を逆積分時間に出力することを
特徴とする。
【００１４】請求項２記載の発明は、請求項１記載の圧
力センサ回路において、前記パルス列の各パルス幅を所
定のパルス幅に変換して出力するパルス出力回路を備え
ることを特徴とする。
力センサ回路において、前記パルス列の各パルス幅を所
定のパルス幅に変換して出力するパルス出力回路を備え
ることを特徴とする。
【００１５】請求項３記載の発明は、請求項２記載の圧
力センサ回路において、前記パルス出力回路は、前記検
出信号に応じた数のパルス列のパルス数をインクリメン
トすると同時に当該パルス出力回路の出力であるパルス
列のパルス数をデクリメントすることで、入力したパル
ス列のパルス数だけパルス列を前記所定のパルス幅で出
力することを特徴とする。
力センサ回路において、前記パルス出力回路は、前記検
出信号に応じた数のパルス列のパルス数をインクリメン
トすると同時に当該パルス出力回路の出力であるパルス
列のパルス数をデクリメントすることで、入力したパル
ス列のパルス数だけパルス列を前記所定のパルス幅で出
力することを特徴とする。
【００１６】請求項４記載の発明は、請求項２記載の圧
力センサ回路において、前記パルス出力回路は、２つの
カウンタと、比較回路と、出力回路とにより成り、前記
両カウンタの一方が前記検出信号に応じた数のパルス列
のパルス数をインクリメントし、前記両カウンタの他方
がクロックパルスを前記出力回路に出力すると同時にそ
のクロックパルスのパルス数をインクリメントし、前記
比較回路が前記両カウンタの各出力値を比較し、前記出
力回路は前記比較回路による比較結果が等しくなるまで
前記両カウンタの他方からのクロックパルスを出力する
ことを特徴とする。
力センサ回路において、前記パルス出力回路は、２つの
カウンタと、比較回路と、出力回路とにより成り、前記
両カウンタの一方が前記検出信号に応じた数のパルス列
のパルス数をインクリメントし、前記両カウンタの他方
がクロックパルスを前記出力回路に出力すると同時にそ
のクロックパルスのパルス数をインクリメントし、前記
比較回路が前記両カウンタの各出力値を比較し、前記出
力回路は前記比較回路による比較結果が等しくなるまで
前記両カウンタの他方からのクロックパルスを出力する
ことを特徴とする。
【００１７】
【発明の実施の形態】図１は本発明に係る第１実施形態
の圧力センサ回路に使用されるＡ／Ｄ変換回路の構成
図、図２は図１のＡ／Ｄ変換回路によるＡ／Ｄ変換の原
理図で、これらの図を用いて以下に第１実施形態の説明
を行う。
の圧力センサ回路に使用されるＡ／Ｄ変換回路の構成
図、図２は図１のＡ／Ｄ変換回路によるＡ／Ｄ変換の原
理図で、これらの図を用いて以下に第１実施形態の説明
を行う。
【００１８】図１に示すＡ／Ｄ変換回路は、例えば図５
に示した圧力センサ回路などに適用される。図１におい
て、Ａ／Ｄ変換回路１１は、抵抗Ｒ１，Ｒ２、スイッチ
ＳＷ１，ＳＷ２、演算増幅器ＯＰ１，ＯＰ２およびコン
デンサＣ１を図６に示したＡ／Ｄ変換回路と同様に備え
ているほか、クロック１１１および制御ロジック１１２
を備えている。ただし、図１に示すＡ／Ｄ変換回路が図
５に示した圧力センサ回路に適用される場合、スイッチ
ＳＷ１のオン時にはＶ／Ｉ変換回路６の出力が演算増幅
器ＯＰ１の非反転入力端子に接続されることになり、ス
イッチＳＷ２のオン時にはＶ／Ｉ変換回路７の出力が演
算増幅器ＯＰ１の非反転入力端子に接続されることにな
る。そして、クロック１１１および制御ロジック１１２
は制御回路３に設けられることになる。
に示した圧力センサ回路などに適用される。図１におい
て、Ａ／Ｄ変換回路１１は、抵抗Ｒ１，Ｒ２、スイッチ
ＳＷ１，ＳＷ２、演算増幅器ＯＰ１，ＯＰ２およびコン
デンサＣ１を図６に示したＡ／Ｄ変換回路と同様に備え
ているほか、クロック１１１および制御ロジック１１２
を備えている。ただし、図１に示すＡ／Ｄ変換回路が図
５に示した圧力センサ回路に適用される場合、スイッチ
ＳＷ１のオン時にはＶ／Ｉ変換回路６の出力が演算増幅
器ＯＰ１の非反転入力端子に接続されることになり、ス
イッチＳＷ２のオン時にはＶ／Ｉ変換回路７の出力が演
算増幅器ＯＰ１の非反転入力端子に接続されることにな
る。そして、クロック１１１および制御ロジック１１２
は制御回路３に設けられることになる。
【００１９】クロック１１１は図２に示すクロックパル
スＣＬＫを発生するもので、制御ロジック１１２はＡ／
Ｄ変換回路１１全般の制御を行うものである。後者につ
いてさらに詳述すると、入力積分時間の開始時点ｔ１か
ら所定時間の経過時点ｔ２まで、スイッチＳＷ１をオ
ン、スイッチＳＷ２をオフにし、所定時間の経過時点ｔ
２から演算増幅器ＯＰ１の出力レベルがＡＧＮＤレベル
をクロスする比較結果が演算増幅器ＯＰ２で得られる時
点ｔ３まで、スイッチＳＷ１をオフ、スイッチＳＷ２を
オンにするとともに所定のパルス列を圧力センサ回路の
出力として出力する制御が実行される。
スＣＬＫを発生するもので、制御ロジック１１２はＡ／
Ｄ変換回路１１全般の制御を行うものである。後者につ
いてさらに詳述すると、入力積分時間の開始時点ｔ１か
ら所定時間の経過時点ｔ２まで、スイッチＳＷ１をオ
ン、スイッチＳＷ２をオフにし、所定時間の経過時点ｔ
２から演算増幅器ＯＰ１の出力レベルがＡＧＮＤレベル
をクロスする比較結果が演算増幅器ＯＰ２で得られる時
点ｔ３まで、スイッチＳＷ１をオフ、スイッチＳＷ２を
オンにするとともに所定のパルス列を圧力センサ回路の
出力として出力する制御が実行される。
【００２０】以上、圧力センサ１による検出信号に応じ
た数のパルス列が逆積分時間に出力されるので、圧力セ
ンサ１による検出結果を出力するのに要する時間を短く
することができる。これにより、間欠駆動の場合、全体
の動作時間が短くなり、低消費電力化が図れる。
た数のパルス列が逆積分時間に出力されるので、圧力セ
ンサ１による検出結果を出力するのに要する時間を短く
することができる。これにより、間欠駆動の場合、全体
の動作時間が短くなり、低消費電力化が図れる。
【００２１】なお、圧力センサ回路の出力として出力さ
れる所定のパルス列は、クロック１１１の出力でもよい
が、半導体デバイス間の整合、すなわち本圧力センサ回
路と別デバイスのマイコンとの間の整合を図るためのパ
ルス幅に設定されたパルス列を出力する構成でもよい。
れる所定のパルス列は、クロック１１１の出力でもよい
が、半導体デバイス間の整合、すなわち本圧力センサ回
路と別デバイスのマイコンとの間の整合を図るためのパ
ルス幅に設定されたパルス列を出力する構成でもよい。
【００２２】図３は本発明に係る第２実施形態の圧力セ
ンサ回路に使用されるＡ／Ｄ変換回路の一部を示す構成
図で、この図を用いて以下に第２実施形態の説明を行
う。
ンサ回路に使用されるＡ／Ｄ変換回路の一部を示す構成
図で、この図を用いて以下に第２実施形態の説明を行
う。
【００２３】第２実施形態の圧力センサ回路に使用され
るＡ／Ｄ変換回路は、図３に示すカウンタ（パルス出力
回路）２０が図１の制御ロジック１１２の出力に接続さ
れる以外は第１実施形態のＡ／Ｄ変換回路１１と同様に
構成される。ただし、この場合、制御ロジック１１２か
ら逆積分時間の間に出力される所定のパルス列は、クロ
ック１１１のクロックパルス列とする。
るＡ／Ｄ変換回路は、図３に示すカウンタ（パルス出力
回路）２０が図１の制御ロジック１１２の出力に接続さ
れる以外は第１実施形態のＡ／Ｄ変換回路１１と同様に
構成される。ただし、この場合、制御ロジック１１２か
ら逆積分時間の間に出力される所定のパルス列は、クロ
ック１１１のクロックパルス列とする。
【００２４】カウンタ２０は、制御ロジック１１２から
逆積分時間の間に出力されるクロック１１１のクロック
パルス列を受信しながら、各クロックパルスのパルス幅
を、例えばそれよりも長い所定のパルス幅に変換して、
そのクロックパルス列のパルスの数だけ出力するもので
ある。図３の例では、逆積分時間の間に出力されるクロ
ック１１１のクロックパルス列のパルス数をインクリメ
ントすると同時に、カウンタ２０の出力であるパルス列
のパルス数をデクリメントすることで、入力したパルス
列のパルス数だけパルス列を上記所定のパルス幅に変換
しながら出力する構成になっている。
逆積分時間の間に出力されるクロック１１１のクロック
パルス列を受信しながら、各クロックパルスのパルス幅
を、例えばそれよりも長い所定のパルス幅に変換して、
そのクロックパルス列のパルスの数だけ出力するもので
ある。図３の例では、逆積分時間の間に出力されるクロ
ック１１１のクロックパルス列のパルス数をインクリメ
ントすると同時に、カウンタ２０の出力であるパルス列
のパルス数をデクリメントすることで、入力したパルス
列のパルス数だけパルス列を上記所定のパルス幅に変換
しながら出力する構成になっている。
【００２５】以上により、圧力センサ１による検出結果
を出力するのに要する時間を短くすることができるほ
か、半導体デバイス間の整合、すなわち本圧力センサ回
路と別デバイスのマイコンとの間の整合を図ることがで
きる。
を出力するのに要する時間を短くすることができるほ
か、半導体デバイス間の整合、すなわち本圧力センサ回
路と別デバイスのマイコンとの間の整合を図ることがで
きる。
【００２６】図４は本発明に係る第３実施形態の圧力セ
ンサ回路に使用されるＡ／Ｄ変換回路の一部を示す構成
図で、この図を用いて以下に第３実施形態の説明を行
う。
ンサ回路に使用されるＡ／Ｄ変換回路の一部を示す構成
図で、この図を用いて以下に第３実施形態の説明を行
う。
【００２７】第３実施形態の圧力センサ回路に使用され
るＡ／Ｄ変換回路は、図４に示すパルス出力回路３０が
図１の制御ロジック１１２の出力に接続される以外は第
１実施形態のＡ／Ｄ変換回路１１と同様に構成される。
ただし、この場合、制御ロジック１１２から逆積分時間
の間に出力される所定のパルス列（図ではＣＬＫ１）
は、クロック１１１のクロックパルス列とする。
るＡ／Ｄ変換回路は、図４に示すパルス出力回路３０が
図１の制御ロジック１１２の出力に接続される以外は第
１実施形態のＡ／Ｄ変換回路１１と同様に構成される。
ただし、この場合、制御ロジック１１２から逆積分時間
の間に出力される所定のパルス列（図ではＣＬＫ１）
は、クロック１１１のクロックパルス列とする。
【００２８】パルス出力回路３０は、制御ロジック１１
２から逆積分時間の間に出力されるクロック１１１のク
ロックパルス列ＣＬＫ１を受信しながら、各クロックパ
ルスのパルス幅を、例えばそれよりも長い所定のパルス
幅に変換して、そのクロックパルス列のパルスの数だけ
出力するものである。
２から逆積分時間の間に出力されるクロック１１１のク
ロックパルス列ＣＬＫ１を受信しながら、各クロックパ
ルスのパルス幅を、例えばそれよりも長い所定のパルス
幅に変換して、そのクロックパルス列のパルスの数だけ
出力するものである。
【００２９】図４の例では、パルス出力回路３０は、カ
ウンタ３０１，３０２と、比較回路３０３と、出力回路
３０４とにより構成され、カウンタ３０１がクロックパ
ルス列ＣＬＫ１のパルス数をインクリメントし、カウン
タ３０２が上記所定のパルス幅のクロックパルス列ＣＬ
Ｋ２を出力回路３０４に出力すると同時にクロックパル
ス列ＣＬＫ２のパルス数をインクリメントし、比較回路
３０３が両カウンタ３０１，３０２の各出力値を比較
し、出力回路３０４は比較回路３０３による比較結果が
等しくなるまで（例えば比較回路３０３の出力レベルが
Ｈになるまで）、カウンタ３０２からのクロックパルス
列ＣＬＫ２を出力する構成になっている。
ウンタ３０１，３０２と、比較回路３０３と、出力回路
３０４とにより構成され、カウンタ３０１がクロックパ
ルス列ＣＬＫ１のパルス数をインクリメントし、カウン
タ３０２が上記所定のパルス幅のクロックパルス列ＣＬ
Ｋ２を出力回路３０４に出力すると同時にクロックパル
ス列ＣＬＫ２のパルス数をインクリメントし、比較回路
３０３が両カウンタ３０１，３０２の各出力値を比較
し、出力回路３０４は比較回路３０３による比較結果が
等しくなるまで（例えば比較回路３０３の出力レベルが
Ｈになるまで）、カウンタ３０２からのクロックパルス
列ＣＬＫ２を出力する構成になっている。
【００３０】以上により、圧力センサ１による検出結果
を出力するのに要する時間を短くすることができるほ
か、半導体デバイス間の整合を図ることができる。ま
た、カウンタ３０２のクロック周波数の設定により、圧
力センサ回路としての出力パルスの周波数が信号積分時
のクロック周波数に依存することなく調整できる。
を出力するのに要する時間を短くすることができるほ
か、半導体デバイス間の整合を図ることができる。ま
た、カウンタ３０２のクロック周波数の設定により、圧
力センサ回路としての出力パルスの周波数が信号積分時
のクロック周波数に依存することなく調整できる。
【００３１】
【発明の効果】以上のことから明らかなように、請求項
１記載の発明によれば、対象となる物理量に応じたアナ
ログ量の検出信号を発生する圧力センサと、前記検出信
号をＡ／Ｄ変換する積分型のＡ／Ｄ変換回路とを備え、
前記Ａ／Ｄ変換回路は、前記検出信号に応じた数のパル
ス列を逆積分時間に出力するので、圧力センサによる検
出結果を出力するのに要する時間を短くすることができ
る。これにより、間欠駆動の場合、全体の動作時間が短
くなり、低消費電力化が図れる。
１記載の発明によれば、対象となる物理量に応じたアナ
ログ量の検出信号を発生する圧力センサと、前記検出信
号をＡ／Ｄ変換する積分型のＡ／Ｄ変換回路とを備え、
前記Ａ／Ｄ変換回路は、前記検出信号に応じた数のパル
ス列を逆積分時間に出力するので、圧力センサによる検
出結果を出力するのに要する時間を短くすることができ
る。これにより、間欠駆動の場合、全体の動作時間が短
くなり、低消費電力化が図れる。
【００３２】請求項２記載の発明によれば、請求項１記
載の圧力センサ回路において、前記パルス列の各パルス
幅を所定のパルス幅に変換して出力するパルス出力回路
を備えるので、例えば当該圧力センサ回路と別デバイス
のマイコンとの間の整合を図ることができる。
載の圧力センサ回路において、前記パルス列の各パルス
幅を所定のパルス幅に変換して出力するパルス出力回路
を備えるので、例えば当該圧力センサ回路と別デバイス
のマイコンとの間の整合を図ることができる。
【００３３】請求項３記載の発明によれば、請求項２記
載の圧力センサ回路において、前記パルス出力回路は、
前記検出信号に応じた数のパルス列のパルス数をインク
リメントすると同時に当該パルス出力回路の出力である
パルス列のパルス数をデクリメントすることで、入力し
たパルス列のパルス数だけパルス列を前記所定のパルス
幅で出力するので、例えば当該圧力センサ回路と別デバ
イスのマイコンとの間の整合を図ることができる。
載の圧力センサ回路において、前記パルス出力回路は、
前記検出信号に応じた数のパルス列のパルス数をインク
リメントすると同時に当該パルス出力回路の出力である
パルス列のパルス数をデクリメントすることで、入力し
たパルス列のパルス数だけパルス列を前記所定のパルス
幅で出力するので、例えば当該圧力センサ回路と別デバ
イスのマイコンとの間の整合を図ることができる。
【００３４】請求項４記載の発明によれば、請求項２記
載の圧力センサ回路において、前記パルス出力回路は、
２つのカウンタと、比較回路と、出力回路とにより成
り、前記両カウンタの一方が前記検出信号に応じた数の
パルス列のパルス数をインクリメントし、前記両カウン
タの他方がクロックパルスを前記出力回路に出力すると
同時にそのクロックパルスのパルス数をインクリメント
し、前記比較回路が前記両カウンタの各出力値を比較
し、前記出力回路は前記比較回路による比較結果が等し
くなるまで前記両カウンタの他方からのクロックパルス
を出力するので、例えば当該圧力センサ回路と別デバイ
スのマイコンとの間の整合を図ることができる。両カウ
ンタの他方のクロック周波数の設定により、圧力センサ
回路としての出力パルスの周波数が信号積分時のクロッ
ク周波数に依存することなく調整できる。
載の圧力センサ回路において、前記パルス出力回路は、
２つのカウンタと、比較回路と、出力回路とにより成
り、前記両カウンタの一方が前記検出信号に応じた数の
パルス列のパルス数をインクリメントし、前記両カウン
タの他方がクロックパルスを前記出力回路に出力すると
同時にそのクロックパルスのパルス数をインクリメント
し、前記比較回路が前記両カウンタの各出力値を比較
し、前記出力回路は前記比較回路による比較結果が等し
くなるまで前記両カウンタの他方からのクロックパルス
を出力するので、例えば当該圧力センサ回路と別デバイ
スのマイコンとの間の整合を図ることができる。両カウ
ンタの他方のクロック周波数の設定により、圧力センサ
回路としての出力パルスの周波数が信号積分時のクロッ
ク周波数に依存することなく調整できる。
【図面の簡単な説明】
【図１】本発明に係る第１実施形態の圧力センサ回路に
使用されるＡ／Ｄ変換回路の構成図である。
使用されるＡ／Ｄ変換回路の構成図である。
【図２】図１のＡ／Ｄ変換回路によるＡ／Ｄ変換の原理
図である。
図である。
【図３】本発明に係る第２実施形態の圧力センサ回路に
使用されるＡ／Ｄ変換回路の一部を示す構成図である。
使用されるＡ／Ｄ変換回路の一部を示す構成図である。
【図４】本発明に係る第３実施形態の圧力センサ回路に
使用されるＡ／Ｄ変換回路の一部を示す構成図である。
使用されるＡ／Ｄ変換回路の一部を示す構成図である。
【図５】デュアル・スロープ型のＡ／Ｄ変換回路を用い
る圧力センサ回路の一構成例を示す図である。
る圧力センサ回路の一構成例を示す図である。
【図６】図５のＡ／Ｄ変換回路を示す図である。
【図７】デュアル・スロープ型のＡ／Ｄ変換回路による
Ａ／Ｄ変換の原理図である。
Ａ／Ｄ変換の原理図である。
【図８】図５の圧力センサ回路の出力タイミングを示す
図である。
図である。
１ 圧力センサ １１ Ａ／Ｄ変換回路 ＳＷ１．ＳＷ２ スイッチ ＯＰ１，ＯＰ２ 演算増幅器 Ｃ１ コンデンサ １１１ クロック １１２ 制御ロジック ２０ カウンタ ３０ パルス出力回路
Claims (4)
- 【請求項１】 対象となる物理量に応じたアナログ量の
検出信号を発生する圧力センサと、前記検出信号をＡ／
Ｄ変換する積分型のＡ／Ｄ変換回路とを備え、前記Ａ／
Ｄ変換回路は、前記検出信号に応じた数のパルス列を逆
積分時間に出力することを特徴とする圧力センサ回路。 - 【請求項２】 前記パルス列の各パルス幅を所定のパル
ス幅に変換して出力するパルス出力回路を備えることを
特徴とする請求項１記載の圧力センサ回路。 - 【請求項３】 前記パルス出力回路は、前記検出信号に
応じた数のパルス列のパルス数をインクリメントすると
同時に当該パルス出力回路の出力であるパルス列のパル
ス数をデクリメントすることで、入力したパルス列のパ
ルス数だけパルス列を前記所定のパルス幅で出力するこ
とを特徴とする請求項２記載の圧力センサ回路。 - 【請求項４】 前記パルス出力回路は、２つのカウンタ
と、比較回路と、出力回路とにより成り、前記両カウン
タの一方が前記検出信号に応じた数のパルス列のパルス
数をインクリメントし、前記両カウンタの他方がクロッ
クパルスを前記出力回路に出力すると同時にそのクロッ
クパルスのパルス数をインクリメントし、前記比較回路
が前記両カウンタの各出力値を比較し、前記出力回路は
前記比較回路による比較結果が等しくなるまで前記両カ
ウンタの他方からのクロックパルスを出力することを特
徴とする請求項２記載の圧力センサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124573A JP2001304994A (ja) | 2000-04-25 | 2000-04-25 | 圧力センサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000124573A JP2001304994A (ja) | 2000-04-25 | 2000-04-25 | 圧力センサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001304994A true JP2001304994A (ja) | 2001-10-31 |
Family
ID=18634684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000124573A Withdrawn JP2001304994A (ja) | 2000-04-25 | 2000-04-25 | 圧力センサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001304994A (ja) |
-
2000
- 2000-04-25 JP JP2000124573A patent/JP2001304994A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |