JP2001291866A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】半導体基板とシリコン酸化膜の界面での窒素原
子および水素原子による界面準位の増加を防止する。 【解決手段】窒素プラズマ中に晒して、ＳｉＯ2 膜の表
面層をＳｉＮ膜３に改質して、ＳｉＯ2 膜２とＳｉＮ膜
３の二層構造のゲート絶縁膜１０とする。
子および水素原子による界面準位の増加を防止する。 【解決手段】窒素プラズマ中に晒して、ＳｉＯ2 膜の表
面層をＳｉＮ膜３に改質して、ＳｉＯ2 膜２とＳｉＮ膜
３の二層構造のゲート絶縁膜１０とする。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁ゲート型半
導体素子などが多数集積された半導体集積回路などの半
導体装置とその製造方法に係わり、特に、該半導体装置
が有するゲート絶縁膜に関する。
導体素子などが多数集積された半導体集積回路などの半
導体装置とその製造方法に係わり、特に、該半導体装置
が有するゲート絶縁膜に関する。
【０００２】
【従来の技術】図１２は、従来のＭＯＳＦＥＴの要部断
面図である。シリコン基板５１の表面層に、ソース領域
５７とドレイン領域５８を形成し、このソース領域５７
とドレイン領域５８に挟まれたシリコン基板５１上にゲ
ート絶縁膜であるシリコン酸化膜（ＳｉＯ2 膜５２）を
形成し、このゲート電極上にＰｏｌｙ−Ｓｉ５５のゲー
ト電極を形成する。このゲート電極はシリコン基板５１
を熱酸化して得られるシリコン酸化膜で、ゲート電極は
シラン（ＳｉＨ4 ）ガスを熱分解して得られる多結晶シ
リコンにリン原子（Ｐ）などの不純物を拡散して、低抵
抗化したもの（ここでは、Ｐｏｌｙ−Ｓｉ５５で示す）
が、一般的である。
面図である。シリコン基板５１の表面層に、ソース領域
５７とドレイン領域５８を形成し、このソース領域５７
とドレイン領域５８に挟まれたシリコン基板５１上にゲ
ート絶縁膜であるシリコン酸化膜（ＳｉＯ2 膜５２）を
形成し、このゲート電極上にＰｏｌｙ−Ｓｉ５５のゲー
ト電極を形成する。このゲート電極はシリコン基板５１
を熱酸化して得られるシリコン酸化膜で、ゲート電極は
シラン（ＳｉＨ4 ）ガスを熱分解して得られる多結晶シ
リコンにリン原子（Ｐ）などの不純物を拡散して、低抵
抗化したもの（ここでは、Ｐｏｌｙ−Ｓｉ５５で示す）
が、一般的である。
【０００３】ｐシリコン基板を用いて、ｎソース領域、
ｎドレイン領域を形成したものが、ｎチャネルＭＯＳＦ
ＥＴで、これと逆の導電形のものがｐチャネルＭＯＳＦ
ＥＴである。このシリコン基板５１は、拡散で形成され
たｐまたはｎウエル領域であっても構わない。つぎに、
ｎチャネルＭＯＳＦＥＴを例にとって、動作を説明す
る。ソース領域５７を基準点（ゼロ電位／グランド電
位）としてドレイン領域５８に正の電圧を印加する。ゲ
ート電極（Ｐｏｌｙ−Ｓｉ５５）にゲート電圧が印加さ
れていない状態では、ソース領域５７とドレイン領域５
８の間のシリコン基板５１の表面層にはチャネルが形成
されず、ドレイン領域５８側からソース領域５７側に向
かって広がる空乏層のために、電流通路は遮断されてお
り、ＭＯＳＦＥＴはオフ状態となる。一方、ゲート電極
（Ｐｏｌｙ−Ｓｉ５５）に正のゲート電圧が印加されて
いる状態では、ゲート絶縁膜（ＳｉＯ2 ５２）を介して
その直下のｐ型のシリコン基板５１の表面層にマイナス
電荷が誘起される。このマイナス電荷が誘起される層が
電流通路つまりチャネルとなり、電子がソース領域５７
からドレイン領域５８に向かって流れ、ＭＯＳＦＥＴは
オン状態となる。この誘起される電荷は、ゲート酸化膜
のキャパシタンス（ゲート容量Ｃg ）が大きいほど、多
量に誘起され、チャネルが形成されやすくなる。
ｎドレイン領域を形成したものが、ｎチャネルＭＯＳＦ
ＥＴで、これと逆の導電形のものがｐチャネルＭＯＳＦ
ＥＴである。このシリコン基板５１は、拡散で形成され
たｐまたはｎウエル領域であっても構わない。つぎに、
ｎチャネルＭＯＳＦＥＴを例にとって、動作を説明す
る。ソース領域５７を基準点（ゼロ電位／グランド電
位）としてドレイン領域５８に正の電圧を印加する。ゲ
ート電極（Ｐｏｌｙ−Ｓｉ５５）にゲート電圧が印加さ
れていない状態では、ソース領域５７とドレイン領域５
８の間のシリコン基板５１の表面層にはチャネルが形成
されず、ドレイン領域５８側からソース領域５７側に向
かって広がる空乏層のために、電流通路は遮断されてお
り、ＭＯＳＦＥＴはオフ状態となる。一方、ゲート電極
（Ｐｏｌｙ−Ｓｉ５５）に正のゲート電圧が印加されて
いる状態では、ゲート絶縁膜（ＳｉＯ2 ５２）を介して
その直下のｐ型のシリコン基板５１の表面層にマイナス
電荷が誘起される。このマイナス電荷が誘起される層が
電流通路つまりチャネルとなり、電子がソース領域５７
からドレイン領域５８に向かって流れ、ＭＯＳＦＥＴは
オン状態となる。この誘起される電荷は、ゲート酸化膜
のキャパシタンス（ゲート容量Ｃg ）が大きいほど、多
量に誘起され、チャネルが形成されやすくなる。
【０００４】このように、ゲート電極に印加されるゲー
ト電圧で、ＭＯＳＦＥＴはオン・オフ制御される。一
方、ｐチャネルＭＯＳＦＥＴの場合はマイナスのゲート
電圧でオン・オフ制御される。一個のシリコンチップ
に、このようなＭＯＳＦＥＴが多数個集積して集積回路
（ＩＣ）が構成される。その集積密度は、年々高まる傾
向にある。この集積密度を高めるためには、前述のＭＯ
ＳＦＥＴのデバイス寸法を縮小する必要がある。良く知
られる比例縮小則（スケーリング則）によれば、デバイ
ス寸法のスケーリンクファクタ（縮小率）をｋとする
と、ゲート絶縁膜の厚みは、１／ｋにしなければならな
い。例えば、デバイス寸法を１／２にすると、ｋ＝２と
なり、ゲート絶縁膜の厚みは、スケーリング則から、半
分に縮小する必要がある。
ト電圧で、ＭＯＳＦＥＴはオン・オフ制御される。一
方、ｐチャネルＭＯＳＦＥＴの場合はマイナスのゲート
電圧でオン・オフ制御される。一個のシリコンチップ
に、このようなＭＯＳＦＥＴが多数個集積して集積回路
（ＩＣ）が構成される。その集積密度は、年々高まる傾
向にある。この集積密度を高めるためには、前述のＭＯ
ＳＦＥＴのデバイス寸法を縮小する必要がある。良く知
られる比例縮小則（スケーリング則）によれば、デバイ
ス寸法のスケーリンクファクタ（縮小率）をｋとする
と、ゲート絶縁膜の厚みは、１／ｋにしなければならな
い。例えば、デバイス寸法を１／２にすると、ｋ＝２と
なり、ゲート絶縁膜の厚みは、スケーリング則から、半
分に縮小する必要がある。
【０００５】ところで、デバイス寸法の縮小化が進み、
このゲート絶縁膜の厚みは、Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃ．，Ｓａｎ Ｊｏｓ
ｅ，ＣＡ．，Ｔｈｅ Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｒｏａｄｍａｐｆｏｒ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒｓで発表されているように、１５年の以内に、
１ｎｍのオーダになることが予測されている。
このゲート絶縁膜の厚みは、Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｉｎｄｕｓｔｒｙ Ａｓｓｏｃ．，Ｓａｎ Ｊｏｓ
ｅ，ＣＡ．，Ｔｈｅ Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｒｏａｄｍａｐｆｏｒ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒｓで発表されているように、１５年の以内に、
１ｎｍのオーダになることが予測されている。
【０００６】ところが、ゲート絶縁膜を、１．５ｎｍ厚
のシリコン酸化膜（ＳｉＯ2 ）で形成すると、ゲート電
極に印加した電圧で、ゲート電極からシリコン基板へゲ
ート絶縁膜を貫通して、トンネル電流が流れるという不
具合が、Ｈ．Ｓ．Ｍｏｍｏｓｅ ｅｌ“１．５ｎｍ ｄ
ｉｒｅｃｔ−ｔｕｎｎｅｌｉｎｇ ｇａｔｅ ｏｘｉｄ
ｅ Ｓｉ ＭＯＳＦＥＴ”ＩＥＥＥ Ｔｒａｎｓ．Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．４３，ｐｐ．
１２３３−１２４２（１９９６）で報告されている。
のシリコン酸化膜（ＳｉＯ2 ）で形成すると、ゲート電
極に印加した電圧で、ゲート電極からシリコン基板へゲ
ート絶縁膜を貫通して、トンネル電流が流れるという不
具合が、Ｈ．Ｓ．Ｍｏｍｏｓｅ ｅｌ“１．５ｎｍ ｄ
ｉｒｅｃｔ−ｔｕｎｎｅｌｉｎｇ ｇａｔｅ ｏｘｉｄ
ｅ Ｓｉ ＭＯＳＦＥＴ”ＩＥＥＥ Ｔｒａｎｓ．Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．４３，ｐｐ．
１２３３−１２４２（１９９６）で報告されている。
【０００７】また、これほどまでにシリコン酸化膜が薄
くなると、その上に形成されるゲート電極となる多結晶
シリコンに、低抵抗化のために導入されたリン原子など
の不純物が、シリコン酸化膜中を貫通して、シリコン基
板に達してしまい、シリコン基板の表面層（チャネル形
成領域）の不純物濃度を変化させ、その結果、ＭＯＳＦ
ＥＴのしきい値を変化させてしまうという不具合を生じ
る。
くなると、その上に形成されるゲート電極となる多結晶
シリコンに、低抵抗化のために導入されたリン原子など
の不純物が、シリコン酸化膜中を貫通して、シリコン基
板に達してしまい、シリコン基板の表面層（チャネル形
成領域）の不純物濃度を変化させ、その結果、ＭＯＳＦ
ＥＴのしきい値を変化させてしまうという不具合を生じ
る。
【０００８】これらの不具合を解決するために、ゲート
絶縁膜をシリコン酸化膜（ＳｉＯ2）とシリコン窒化膜
（Ｓｉ3 Ｎ4 ）を積層し、二層構造とすることが発表さ
れている。この二層構造のゲート絶縁膜は、例えば１．
５ｎｍ厚の単層のシリコン酸化膜と等価なキャパシタン
スとなるように形成される。さらに、ゲート電極とのバ
リア高さ（このバリア高さはゲートしきい値と関係す
る）を選定できるように、ＳｉＯ2 膜／Ｓｉ3 Ｎ4 膜／
ＳｉＯ2 膜の三層構造とすることも、Ｊ．Ｅｌｅｃｔｒ
ｏｃｈｅｍ．Ｓｏｃ．，ｖｏｌ１４６ ｐｐ．３７８８
−３７９３（１９９９）に発表されている。これらの二
層構造、三層構造のゲート絶縁膜の製造方法について表
１に示す。
絶縁膜をシリコン酸化膜（ＳｉＯ2）とシリコン窒化膜
（Ｓｉ3 Ｎ4 ）を積層し、二層構造とすることが発表さ
れている。この二層構造のゲート絶縁膜は、例えば１．
５ｎｍ厚の単層のシリコン酸化膜と等価なキャパシタン
スとなるように形成される。さらに、ゲート電極とのバ
リア高さ（このバリア高さはゲートしきい値と関係す
る）を選定できるように、ＳｉＯ2 膜／Ｓｉ3 Ｎ4 膜／
ＳｉＯ2 膜の三層構造とすることも、Ｊ．Ｅｌｅｃｔｒ
ｏｃｈｅｍ．Ｓｏｃ．，ｖｏｌ１４６ ｐｐ．３７８８
−３７９３（１９９９）に発表されている。これらの二
層構造、三層構造のゲート絶縁膜の製造方法について表
１に示す。
【０００９】
【表１】 ここで、熱酸化（１）とは、基板シリコンを酸化雰囲気
中で高温加熱（１０００℃程度）し、薄く酸化すること
であり、熱窒化とは、酸化膜を窒素あるいはアンモニア
ガス雰囲気中で高温加熱（１０００℃程度）し、窒化す
ることであり、熱酸化（２）とは、窒化膜を酸化雰囲気
中で高温加熱（１０００℃程度）し、薄く酸化すること
であり、ＰＥＣＶＤとは、基板加熱を低温（５００℃程
度以下）で、ＳｉＨ4 ／ＮＨ3 雰囲気でＳｉＨ4 ガスと
ＮＨ3 ガスのプラズマ化学反応によりＳｉ3 Ｎ4 膜を堆
積することである。
中で高温加熱（１０００℃程度）し、薄く酸化すること
であり、熱窒化とは、酸化膜を窒素あるいはアンモニア
ガス雰囲気中で高温加熱（１０００℃程度）し、窒化す
ることであり、熱酸化（２）とは、窒化膜を酸化雰囲気
中で高温加熱（１０００℃程度）し、薄く酸化すること
であり、ＰＥＣＶＤとは、基板加熱を低温（５００℃程
度以下）で、ＳｉＨ4 ／ＮＨ3 雰囲気でＳｉＨ4 ガスと
ＮＨ3 ガスのプラズマ化学反応によりＳｉ3 Ｎ4 膜を堆
積することである。
【００１０】表１のＩ、、ＩＩ、ＩＩＩ、ＩＶの製法で
は、シリコン窒化膜によってゲート電極の低抵抗化のた
めに導入されるリン原子などの不純物がシリコン基板へ
到達を防止することができる。
は、シリコン窒化膜によってゲート電極の低抵抗化のた
めに導入されるリン原子などの不純物がシリコン基板へ
到達を防止することができる。
【００１１】
【発明が解決しようとする課題】しかし、前記のＩ、Ｉ
ＩＩ、ＩＶの製法では、最終段に窒化および酸化のため
の高温熱処理（１０００℃程度）があるため多層膜中で
のＮおよびＯ原子の再配列がおこり、シリコン酸化膜と
シリコン窒化膜の境界まで、シリコン窒化膜の窒素原子
が到達して、シリコン基板とシリコン基板の界面に窒素
原子が蓄積する、所謂、ｐｉｌｅ ｕｐ現象が起こる。
この蓄積した窒素原子が界面準位を形成し、増加させる
ために、界面特性を悪化させる。具体的には、ゲートし
きい値電圧を増大させ、また、ドレイン・ソース間の漏
れ電流を増加させる。また、ＩＶの製法は、低温加熱の
ＰＥＣＶＤの工程で、Ｓｉ3 Ｎ4 膜中に水素原子が含ま
れるが、つぎの熱酸化（２）の高温加熱工程が入るため
に、水素原子が膜外へ放出され、膜内には水素原子は含
まれない。しかし、温度サイクルに晒されるために、膜
にクラックが導入される。
ＩＩ、ＩＶの製法では、最終段に窒化および酸化のため
の高温熱処理（１０００℃程度）があるため多層膜中で
のＮおよびＯ原子の再配列がおこり、シリコン酸化膜と
シリコン窒化膜の境界まで、シリコン窒化膜の窒素原子
が到達して、シリコン基板とシリコン基板の界面に窒素
原子が蓄積する、所謂、ｐｉｌｅ ｕｐ現象が起こる。
この蓄積した窒素原子が界面準位を形成し、増加させる
ために、界面特性を悪化させる。具体的には、ゲートし
きい値電圧を増大させ、また、ドレイン・ソース間の漏
れ電流を増加させる。また、ＩＶの製法は、低温加熱の
ＰＥＣＶＤの工程で、Ｓｉ3 Ｎ4 膜中に水素原子が含ま
れるが、つぎの熱酸化（２）の高温加熱工程が入るため
に、水素原子が膜外へ放出され、膜内には水素原子は含
まれない。しかし、温度サイクルに晒されるために、膜
にクラックが導入される。
【００１２】また、ＩＩの製法は、最終段の窒化のため
の工程が低温工程のために、多層膜中でのＮおよびＯ原
子の再配列が起こらない。そのために、シリコン酸化膜
とシリコン基板の境界まで、シリコン窒化膜の窒素原子
が到達することがなく、窒素原子による界面準位を増加
させることはない。しかし、Ｓｉ3 Ｎ4 膜中に含まれる
水素原子がイオン化して、ゲートに電圧を印加した時、
この水素イオンの移動によって、ゲートしきい値電圧が
不安定になり、素子動作を不安定にするという不具合が
生じる。
の工程が低温工程のために、多層膜中でのＮおよびＯ原
子の再配列が起こらない。そのために、シリコン酸化膜
とシリコン基板の境界まで、シリコン窒化膜の窒素原子
が到達することがなく、窒素原子による界面準位を増加
させることはない。しかし、Ｓｉ3 Ｎ4 膜中に含まれる
水素原子がイオン化して、ゲートに電圧を印加した時、
この水素イオンの移動によって、ゲートしきい値電圧が
不安定になり、素子動作を不安定にするという不具合が
生じる。
【００１３】図１３から図１５は、表１の製法ＩからＩ
Ｖに対応する各原子のプロフィルを示す図である。製法
ＩＩＩと製法ＩＶは、同様のプロフィルとなる。Ｉの製
法では、図１３に示すように、窒素原子は、シリコン酸
化膜へ緩やかに導入され、シリコン酸化膜とシリコン基
板の界面に、この窒素原子は蓄積（ｐｉｌｅ ｕｐ）す
る。
Ｖに対応する各原子のプロフィルを示す図である。製法
ＩＩＩと製法ＩＶは、同様のプロフィルとなる。Ｉの製
法では、図１３に示すように、窒素原子は、シリコン酸
化膜へ緩やかに導入され、シリコン酸化膜とシリコン基
板の界面に、この窒素原子は蓄積（ｐｉｌｅ ｕｐ）す
る。
【００１４】ＩＩの製法では、図１４に示すように、Ｐ
ＥＣＶＤの工程は、低温工程のために、シリコン酸化膜
への窒素原子の導入は抑制され、図１３のような、シリ
コン酸化膜とシリコン基板の界面に、この窒素原子が蓄
積することはない。しかし、Ｓｉ3 Ｎ4 膜に、ＳｉＨ4
ガスから導入された水素原子がシリコン酸化膜にも浸透
して行き、膜全体に分布する。
ＥＣＶＤの工程は、低温工程のために、シリコン酸化膜
への窒素原子の導入は抑制され、図１３のような、シリ
コン酸化膜とシリコン基板の界面に、この窒素原子が蓄
積することはない。しかし、Ｓｉ3 Ｎ4 膜に、ＳｉＨ4
ガスから導入された水素原子がシリコン酸化膜にも浸透
して行き、膜全体に分布する。
【００１５】ＩＩＩ、ＩＶの製法では、図１５に示すよ
うに、窒素原子は、シリコン酸化膜へ緩やかに導入さ
れ、この窒素原子は、シリコン酸化膜とシリコン基板の
界面に、蓄積する。この発明の目的は、前記の課題を解
決して、半導体基板上に形成されたシリコン酸化膜とシ
リコン窒化膜の積層のゲート絶縁膜で、半導体基板とシ
リコン酸化膜の界面での窒素原子および水素原子による
界面準位の増加を防止し、且つ、水素原子によるゲート
に電圧を印加した際の素子動作の不安定を防止した半導
体装置およびその製造方法を提供することにある。
うに、窒素原子は、シリコン酸化膜へ緩やかに導入さ
れ、この窒素原子は、シリコン酸化膜とシリコン基板の
界面に、蓄積する。この発明の目的は、前記の課題を解
決して、半導体基板上に形成されたシリコン酸化膜とシ
リコン窒化膜の積層のゲート絶縁膜で、半導体基板とシ
リコン酸化膜の界面での窒素原子および水素原子による
界面準位の増加を防止し、且つ、水素原子によるゲート
に電圧を印加した際の素子動作の不安定を防止した半導
体装置およびその製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
めに、半導体基板上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成されたゲート電極を具備する半導体
装置の製造方法において、前記ゲート絶縁膜の形成工程
が、半導体基板を熱酸化して第一のシリコン酸化膜を形
成する工程と、前記第一の酸化膜の表面層を窒素雰囲気
中でプラズマ処理し、シリコン窒化膜を形成する工程と
を含む製造方法とする。
めに、半導体基板上に形成されたゲート絶縁膜と、該ゲ
ート絶縁膜上に形成されたゲート電極を具備する半導体
装置の製造方法において、前記ゲート絶縁膜の形成工程
が、半導体基板を熱酸化して第一のシリコン酸化膜を形
成する工程と、前記第一の酸化膜の表面層を窒素雰囲気
中でプラズマ処理し、シリコン窒化膜を形成する工程と
を含む製造方法とする。
【００１７】前記シリコン窒化膜を形成する工程に続い
て、酸素雰囲気中でプラズマ処理し、第二のシリコン酸
化膜を形成する工程とを含む製造方法とするとよい。前
記のようにすることで、半導体基板とシリコン酸化膜の
界面は、高温の熱酸化のための界面特性に優れ、その後
の窒化および酸化の多層化工程は低温（５００℃程度以
下）のため、ＮやＯ原子の配列がなく、また水素原子
（Ｈ）に起因した不安定さも解消できる。
て、酸素雰囲気中でプラズマ処理し、第二のシリコン酸
化膜を形成する工程とを含む製造方法とするとよい。前
記のようにすることで、半導体基板とシリコン酸化膜の
界面は、高温の熱酸化のための界面特性に優れ、その後
の窒化および酸化の多層化工程は低温（５００℃程度以
下）のため、ＮやＯ原子の配列がなく、また水素原子
（Ｈ）に起因した不安定さも解消できる。
【００１８】
【発明の実施の形態】図１から図７は、この発明の第１
実施例の半導体装置の製造方法であり、工程順に示した
要部製造工程図である。ここでは、ｎチャネルＭＯＳＦ
ＥＴ部を例にとって説明する。また、ＭＯＳとは、本来
は、金属（Ｍｅｔａｌ）／酸化膜（Ｏｘｉｄｅ）／半導
体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のことであるが、こ
こでは、酸化膜（Ｏｘｉｄｅ）に当たる箇所をシリコン
酸化膜とシリコン窒化膜からなるシリコン絶縁膜とした
場合で、このシリコン絶縁膜がゲート絶縁膜である。以
下に示すゲート絶縁膜は、シリコン酸化膜／シリコン窒
化膜の二層構造の場合である。以下の説明では、シリコ
ン酸化膜をＳｉＯ2 膜、シリコン窒化膜をＳｉＮ膜と表
す。尚、ＳｉＮ膜は、Ｓｉ3 Ｎ4 膜のことである。
実施例の半導体装置の製造方法であり、工程順に示した
要部製造工程図である。ここでは、ｎチャネルＭＯＳＦ
ＥＴ部を例にとって説明する。また、ＭＯＳとは、本来
は、金属（Ｍｅｔａｌ）／酸化膜（Ｏｘｉｄｅ）／半導
体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）のことであるが、こ
こでは、酸化膜（Ｏｘｉｄｅ）に当たる箇所をシリコン
酸化膜とシリコン窒化膜からなるシリコン絶縁膜とした
場合で、このシリコン絶縁膜がゲート絶縁膜である。以
下に示すゲート絶縁膜は、シリコン酸化膜／シリコン窒
化膜の二層構造の場合である。以下の説明では、シリコ
ン酸化膜をＳｉＯ2 膜、シリコン窒化膜をＳｉＮ膜と表
す。尚、ＳｉＮ膜は、Ｓｉ3 Ｎ4 膜のことである。
【００１９】図示しない領域には、素子間分離の拡散層
や選択酸化（ＬＯＣＯＳ）、あるいは場合によっては、
バイポーラ素子などを形成するための拡散層などが高温
熱処理で形成されている。これらの工程が終了した後
に、ｎチャネルＭＯＳＦＥＴを形成するシリコン基板１
を示す（図１）。このシリコン基板１を十分洗浄した
後、酸化性雰囲気で厚さ１．５ｎｍのＳｉＯ2 膜２０を
形成する。この酸化条件は、ドライ酸素雰囲気中で、ラ
ンプ加熱により急熱急冷の短時間酸化（ＲＴＯ：Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行う。
この時の到達温度は８００℃で、保持時間は１０秒間で
ある（図２）。
や選択酸化（ＬＯＣＯＳ）、あるいは場合によっては、
バイポーラ素子などを形成するための拡散層などが高温
熱処理で形成されている。これらの工程が終了した後
に、ｎチャネルＭＯＳＦＥＴを形成するシリコン基板１
を示す（図１）。このシリコン基板１を十分洗浄した
後、酸化性雰囲気で厚さ１．５ｎｍのＳｉＯ2 膜２０を
形成する。この酸化条件は、ドライ酸素雰囲気中で、ラ
ンプ加熱により急熱急冷の短時間酸化（ＲＴＯ：Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）を行う。
この時の到達温度は８００℃で、保持時間は１０秒間で
ある（図２）。
【００２０】つぎに、窒素プラズマ中に晒すことで、上
記ＳｉＯ2 膜２０の表面から０．５ｎｍの深さまでをＳ
ｉＮ膜３に改質する。このＳｉＮ膜３の改質条件は、Ｎ
2 ガス流が１３９５ｓｃｃｍ、圧力が５３Ｐａ、シリコ
ン基板温度が３２０℃、ＲＦパワーが０．３８ｋＷ（５
０ｋＨｚ）、時間が３００秒である。この改質の結果、
当初１．５ｎｍの厚さであったＳｉＯ2 膜２０の表面か
ら０．５ｎｍの部分はＳｉＮ膜３に改質され、ＳｉＯ2
膜２０は０．５ｎｍ目減りして、１．０ｎｍ厚のＳｉＯ
2 膜２となる。このＳｉＯ2 膜２／ＳｉＮ膜３の二層構
造がゲート絶縁膜１０である（図３）。尚、シリコン基
板温度は５００℃程度まで高めても構わない。その場合
は処理時間は当然短くする。
記ＳｉＯ2 膜２０の表面から０．５ｎｍの深さまでをＳ
ｉＮ膜３に改質する。このＳｉＮ膜３の改質条件は、Ｎ
2 ガス流が１３９５ｓｃｃｍ、圧力が５３Ｐａ、シリコ
ン基板温度が３２０℃、ＲＦパワーが０．３８ｋＷ（５
０ｋＨｚ）、時間が３００秒である。この改質の結果、
当初１．５ｎｍの厚さであったＳｉＯ2 膜２０の表面か
ら０．５ｎｍの部分はＳｉＮ膜３に改質され、ＳｉＯ2
膜２０は０．５ｎｍ目減りして、１．０ｎｍ厚のＳｉＯ
2 膜２となる。このＳｉＯ2 膜２／ＳｉＮ膜３の二層構
造がゲート絶縁膜１０である（図３）。尚、シリコン基
板温度は５００℃程度まで高めても構わない。その場合
は処理時間は当然短くする。
【００２１】つぎに、Ｐｏｌｙ−Ｓｉ５（ゲート電極）
を堆積させる。成膜条件は、ＳｉＨ 4 ガスを減圧下で加
熱、熱分解して堆積させる。このときのガス流が２０％
ＳｉＨ4 ／Ｈｅ、３４０ｓｃｃｍ、圧力が６８Ｐａ、温
度が、６００℃、時間が１４分である（図４）。つぎ
に、通常のレジストパターニング、エッチングによりゲ
ート電極（Ｐｏｌｙ−Ｓｉ５）の加工とソース領域、ド
レイン領域形成部に窓開けを行う（図５）。
を堆積させる。成膜条件は、ＳｉＨ 4 ガスを減圧下で加
熱、熱分解して堆積させる。このときのガス流が２０％
ＳｉＨ4 ／Ｈｅ、３４０ｓｃｃｍ、圧力が６８Ｐａ、温
度が、６００℃、時間が１４分である（図４）。つぎ
に、通常のレジストパターニング、エッチングによりゲ
ート電極（Ｐｏｌｙ−Ｓｉ５）の加工とソース領域、ド
レイン領域形成部に窓開けを行う（図５）。
【００２２】つぎに、ＤＣプラズマ雰囲気でＰＨ3 の分
解とドーピング（リン原子のドープ６）を行い（図
６）、レーザーアニーリングによりドープされたリン原
子の活性化処理を行い、Ｐｏｌｙ−Ｓｉ５の低抵抗化と
ソース領域７、ドレイン領域８の拡散層の形成を行い、
ＭＯＳ構造部を完成させる（図７）。尚、ソース領域
７、ドレイン領域８の拡散層深さは１０ｎｍである。つ
ぎに、図示しない通常のＵＬＳＩプロセスを踏んで全ウ
エハプロセスが終了する。
解とドーピング（リン原子のドープ６）を行い（図
６）、レーザーアニーリングによりドープされたリン原
子の活性化処理を行い、Ｐｏｌｙ−Ｓｉ５の低抵抗化と
ソース領域７、ドレイン領域８の拡散層の形成を行い、
ＭＯＳ構造部を完成させる（図７）。尚、ソース領域
７、ドレイン領域８の拡散層深さは１０ｎｍである。つ
ぎに、図示しない通常のＵＬＳＩプロセスを踏んで全ウ
エハプロセスが終了する。
【００２３】ここで得られたゲート絶縁膜１０は、Ｓｉ
Ｏ2 膜１ｎｍ／ＳｉＮ膜０．５ｎｍの２層構造であり、
このゲート絶縁膜１０のコンデンサ容量は、膜厚が１．
２５ｎｍのＳｉＯ2 膜に相当する。つまり、二層構造と
することで、酸化膜単層に比べて膜厚を増大させること
ができる。また、ＳｉＮ膜を設けることで、リン原子の
ドープ６およびその後のレーザーアニールによる熱処理
で、リン原子がシリコン基板へ侵入することを防止す
る。その結果、ＭＯＳＦＥＴのゲートしきい値電圧の変
動が防止される。
Ｏ2 膜１ｎｍ／ＳｉＮ膜０．５ｎｍの２層構造であり、
このゲート絶縁膜１０のコンデンサ容量は、膜厚が１．
２５ｎｍのＳｉＯ2 膜に相当する。つまり、二層構造と
することで、酸化膜単層に比べて膜厚を増大させること
ができる。また、ＳｉＮ膜を設けることで、リン原子の
ドープ６およびその後のレーザーアニールによる熱処理
で、リン原子がシリコン基板へ侵入することを防止す
る。その結果、ＭＯＳＦＥＴのゲートしきい値電圧の変
動が防止される。
【００２４】図８は、二層構造のゲート絶縁膜内の各原
子のプロフィルを示す図である。尚、図中のＮは窒素原
子、Ｏは酸素原子、Ｓｉはシリコン原子である。１．５
ｎｍ厚のゲート絶縁膜１０のうち表面から０．５ｎｍは
ＳｉＮ膜３、残り１ｎｍはＳｉＯ2 膜２である。従来の
製法Ｉ、ＩＩＩ、ＩＶに比べ、ＳｉＮ膜とＳｉＯ2 膜が
明瞭に分離されている。これは、シリコン窒化膜の工程
が、低温工程であるために、窒素原子と酸素原子の再配
列が起きず、ＳｉＮ膜３からの窒素原子が、シリコン基
板１とＳｉＯ2 膜２の界面に到達していない。つまり、
界面に窒素原子が蓄積する現象はない。そのため、この
界面での界面準位の増加はい。また、純窒素雰囲気中で
ＳｉＯ2 膜をＳｉＮ膜３に改質するために、ＳｉＮ膜３
に水素原子が導入されない。尚、図３のシリコン窒化膜
の工程で、シリコン基板温度を５００℃程度まで上昇さ
せても、シリコン基板１とＳｉＯ2 膜２の界面で、窒素
原子が蓄積する現象は見られない。
子のプロフィルを示す図である。尚、図中のＮは窒素原
子、Ｏは酸素原子、Ｓｉはシリコン原子である。１．５
ｎｍ厚のゲート絶縁膜１０のうち表面から０．５ｎｍは
ＳｉＮ膜３、残り１ｎｍはＳｉＯ2 膜２である。従来の
製法Ｉ、ＩＩＩ、ＩＶに比べ、ＳｉＮ膜とＳｉＯ2 膜が
明瞭に分離されている。これは、シリコン窒化膜の工程
が、低温工程であるために、窒素原子と酸素原子の再配
列が起きず、ＳｉＮ膜３からの窒素原子が、シリコン基
板１とＳｉＯ2 膜２の界面に到達していない。つまり、
界面に窒素原子が蓄積する現象はない。そのため、この
界面での界面準位の増加はい。また、純窒素雰囲気中で
ＳｉＯ2 膜をＳｉＮ膜３に改質するために、ＳｉＮ膜３
に水素原子が導入されない。尚、図３のシリコン窒化膜
の工程で、シリコン基板温度を５００℃程度まで上昇さ
せても、シリコン基板１とＳｉＯ2 膜２の界面で、窒素
原子が蓄積する現象は見られない。
【００２５】界面準位の増加がなく、水素原子が膜内に
導入されないことにより、ＭＯＳＦＥＴのゲートしきい
値の増加や不安定性を防止でき、またドレイン・ソース
間の漏れ電流の増加を防止できる。また、ゲート絶縁膜
を純酸化膜で形成する場合よりも膜厚を厚くできるため
に、この膜厚の効果とＳｉＮ膜３を設けた効果により、
ゲート電極からのトンネル電流は発生せず、良好なゲー
ト特性を得ることができる。つまり、界面特性（ゲート
しきい値電圧やドレイン・ソース間漏れ電流やゲート漏
れ電流などの特性）を良好にすることができる。
導入されないことにより、ＭＯＳＦＥＴのゲートしきい
値の増加や不安定性を防止でき、またドレイン・ソース
間の漏れ電流の増加を防止できる。また、ゲート絶縁膜
を純酸化膜で形成する場合よりも膜厚を厚くできるため
に、この膜厚の効果とＳｉＮ膜３を設けた効果により、
ゲート電極からのトンネル電流は発生せず、良好なゲー
ト特性を得ることができる。つまり、界面特性（ゲート
しきい値電圧やドレイン・ソース間漏れ電流やゲート漏
れ電流などの特性）を良好にすることができる。
【００２６】また、Ｐｏｌｙ−Ｓｉ５の低抵抗化のため
に導入したリン原子のゲート絶縁膜１０への侵入が、Ｓ
ｉＮ膜３により阻止される。そのため、Ｐｏｌｙ−Ｓｉ
５に導入されるリン原子の量の低減が抑えられて、Ｐｏ
ｌｙ−Ｓｉ５の低抵抗化が確保できる。さらに、前記し
たように、ＳｉＮ層とＳｉＯ2 層とが、従来に比べて、
明瞭に分離された形で形成されるため、ＳｉＮ層とＳｉ
Ｏ2 層のそれぞれからなるコンデンサの直列接続と見做
せて、従来の窒素原子と酸素原子が再配列した場合に比
べて、コンデンサ容量の設計の精度が向上できる。
に導入したリン原子のゲート絶縁膜１０への侵入が、Ｓ
ｉＮ膜３により阻止される。そのため、Ｐｏｌｙ−Ｓｉ
５に導入されるリン原子の量の低減が抑えられて、Ｐｏ
ｌｙ−Ｓｉ５の低抵抗化が確保できる。さらに、前記し
たように、ＳｉＮ層とＳｉＯ2 層とが、従来に比べて、
明瞭に分離された形で形成されるため、ＳｉＮ層とＳｉ
Ｏ2 層のそれぞれからなるコンデンサの直列接続と見做
せて、従来の窒素原子と酸素原子が再配列した場合に比
べて、コンデンサ容量の設計の精度が向上できる。
【００２７】図９と図１０は、この発明の第２実施例の
半導体装置の要部製造工程図である。図中の符号で、２
は第一のＳｉＯ2 膜、４は第二のＳｉＯ2 膜である。図
９において、図３の工程までは同じで、この図３の工程
の後、直ちに、酸素プラズマに切換て、ＳｉＮ膜３の表
面層を０．１μｍ厚みのＳｉＯ2 膜４に改質する。この
ＳｉＯ2 膜４に改質する条件を具体的に説明する。図３
のＳｉＮ膜３への改質条件で処理した後、その状態でガ
スを窒素から酸素に切換えるだけである。処理時間は１
分である。その後は、図４の工程に戻り、図４から図７
の工程と全く同じ工程で処理する。
半導体装置の要部製造工程図である。図中の符号で、２
は第一のＳｉＯ2 膜、４は第二のＳｉＯ2 膜である。図
９において、図３の工程までは同じで、この図３の工程
の後、直ちに、酸素プラズマに切換て、ＳｉＮ膜３の表
面層を０．１μｍ厚みのＳｉＯ2 膜４に改質する。この
ＳｉＯ2 膜４に改質する条件を具体的に説明する。図３
のＳｉＮ膜３への改質条件で処理した後、その状態でガ
スを窒素から酸素に切換えるだけである。処理時間は１
分である。その後は、図４の工程に戻り、図４から図７
の工程と全く同じ工程で処理する。
【００２８】図１０は、三層構造のＭＯＳＦＥＴの要部
断面図である。これは、図７に相当する図である。図１
１は、三層構造のゲート絶縁膜内の各原子のプロフィル
を示す図である。これは、図８に相当する図である。こ
の第２実施例は、ゲート絶縁膜１０は、明確なＳｉＯ2
膜２／ＳｉＮ膜３／ＳｉＯ2 膜４の三層構造を形成して
いる。このＳｉＯ2 膜４の厚みを変えることで、ＳｉＮ
膜３の厚み（幅）を制御する。このＳｉＮ膜３の膜厚
（幅）を制御することで、ゲート電極のＰｏｌｙ−Ｓｉ
５とゲート絶縁膜１０との障壁高さを制御することで、
ＭＯＳＦＥＴのゲートしきい値電圧を容易に制御するこ
とができる。また、勿論、ＳｉＮ膜３により、ゲート電
極のＰｏｌｙ−Ｓｉ５に導入されるリン原子がシリコン
基板１へ到達することを防止する。
断面図である。これは、図７に相当する図である。図１
１は、三層構造のゲート絶縁膜内の各原子のプロフィル
を示す図である。これは、図８に相当する図である。こ
の第２実施例は、ゲート絶縁膜１０は、明確なＳｉＯ2
膜２／ＳｉＮ膜３／ＳｉＯ2 膜４の三層構造を形成して
いる。このＳｉＯ2 膜４の厚みを変えることで、ＳｉＮ
膜３の厚み（幅）を制御する。このＳｉＮ膜３の膜厚
（幅）を制御することで、ゲート電極のＰｏｌｙ−Ｓｉ
５とゲート絶縁膜１０との障壁高さを制御することで、
ＭＯＳＦＥＴのゲートしきい値電圧を容易に制御するこ
とができる。また、勿論、ＳｉＮ膜３により、ゲート電
極のＰｏｌｙ−Ｓｉ５に導入されるリン原子がシリコン
基板１へ到達することを防止する。
【００２９】
【発明の効果】この発明によれば、ゲート絶縁膜をシリ
コン酸化膜とシリコン窒化膜の二層もしくは三層構造と
することで、シリコン基板とシリコン酸化膜の界面に形
成される界面準位の増加を抑制し、また、ゲート絶縁膜
への水素原子を防止し、さらに、シリコン窒化膜によ
り、リン原子のシリコン基板への導入を抑止するとで、
ゲートしきい値、ドレイン・ソース間漏れ電流、ゲート
漏れ電流などの界面特性を良好にし、且つ、界面特性の
安定化を図ることができる。
コン酸化膜とシリコン窒化膜の二層もしくは三層構造と
することで、シリコン基板とシリコン酸化膜の界面に形
成される界面準位の増加を抑制し、また、ゲート絶縁膜
への水素原子を防止し、さらに、シリコン窒化膜によ
り、リン原子のシリコン基板への導入を抑止するとで、
ゲートしきい値、ドレイン・ソース間漏れ電流、ゲート
漏れ電流などの界面特性を良好にし、且つ、界面特性の
安定化を図ることができる。
【図１】この発明の第１実施例の半導体装置の要部製造
工程図
工程図
【図２】図１に続く、この発明の第１実施例の半導体装
置の要部製造工程図
置の要部製造工程図
【図３】図２に続く、この発明の第１実施例の半導体装
置の要部製造工程図
置の要部製造工程図
【図４】図３に続く、この発明の第１実施例の半導体装
置の要部製造工程図
置の要部製造工程図
【図５】図４に続く、この発明の第１実施例の半導体装
置の要部製造工程図
置の要部製造工程図
【図６】図５に続く、この発明の第１実施例の半導体装
置の要部製造工程図
置の要部製造工程図
【図７】図６に続く、この発明の第１実施例の半導体装
置の要部製造工程図
置の要部製造工程図
【図８】二層構造のゲート絶縁膜内の各原子のプロフィ
ルを示す図
ルを示す図
【図９】この発明の第２実施例の半導体装置の要部製造
工程図（三層構造の形成）
工程図（三層構造の形成）
【図１０】この発明の第２実施例の半導体装置の要部製
造工程図（素子形成）
造工程図（素子形成）
【図１１】三層構造のゲート絶縁膜内の各原子のプロフ
ィルを示す図
ィルを示す図
【図１２】従来のＭＯＳＦＥＴの要部断面図
【図１３】表１の製法Ｉに対応する各原子のプロフィル
を示す図
を示す図
【図１４】表１の製法ＩＩに対応する各原子のプロフィ
ルを示す図
ルを示す図
【図１５】表１の製法ＩＩＩとＩＶに対応する各原子の
プロフィルを示す図
プロフィルを示す図
１ シリコン基板 ２ ＳｉＯ2 膜 ３ ＳｉＮ膜 ４ ＳｉＯ2 膜 ５ Ｐｏｌｙ−Ｓｉ ６ リン原子のドープ ７ ソース領域 ８ ドレイン領域 １０ ゲート絶縁膜 ２０ ＳｉＯ2 膜（第二の酸化膜）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD45 DD55 DD86 DD89 EE03 EE12 EE17 GG09 GG10 GG14 HH20 5F040 DA06 DB01 DB07 DC01 EC07 ED01 ED02 ED05 EK01 FC02 5F058 BA20 BD01 BD04 BD10 BF55 BF62 BF74 BH16 BJ01 BJ10
Claims (2)
- 【請求項１】半導体基板上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極を具備す
る半導体装置の製造方法において、前記ゲート絶縁膜の
形成工程が、半導体基板を熱酸化して第一のシリコン酸
化膜を形成する工程と、前記第一の酸化膜の表面層を窒
素雰囲気中でプラズマ処理し、シリコン窒化膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】前記シリコン窒化膜を形成する工程に続い
て、酸素雰囲気中でプラズマ処理し、第二のシリコン酸
化膜を形成する工程とを含むことを特徴とする請求項１
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109215A JP2001291866A (ja) | 2000-04-11 | 2000-04-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000109215A JP2001291866A (ja) | 2000-04-11 | 2000-04-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291866A true JP2001291866A (ja) | 2001-10-19 |
Family
ID=18621934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000109215A Withdrawn JP2001291866A (ja) | 2000-04-11 | 2000-04-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001291866A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486278B1 (ko) * | 2002-11-11 | 2005-04-29 | 삼성전자주식회사 | 신뢰성이 향상된 게이트 산화막 형성방법 |
| JP2007201507A (ja) * | 2007-05-01 | 2007-08-09 | Tokyo Electron Ltd | 基板処理方法および基板処理装置 |
| JP2009536459A (ja) * | 2006-05-05 | 2009-10-08 | アプライド マテリアルズ インコーポレイテッド | 電界効果トランジスタのゲート誘電体の製造方法 |
-
2000
- 2000-04-11 JP JP2000109215A patent/JP2001291866A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486278B1 (ko) * | 2002-11-11 | 2005-04-29 | 삼성전자주식회사 | 신뢰성이 향상된 게이트 산화막 형성방법 |
| US7053006B2 (en) | 2002-11-11 | 2006-05-30 | Samsung Electronics Co., Ltd. | Methods of fabricating oxide layers by plasma nitridation and oxidation |
| JP2009536459A (ja) * | 2006-05-05 | 2009-10-08 | アプライド マテリアルズ インコーポレイテッド | 電界効果トランジスタのゲート誘電体の製造方法 |
| JP2007201507A (ja) * | 2007-05-01 | 2007-08-09 | Tokyo Electron Ltd | 基板処理方法および基板処理装置 |
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