JP2001282524A - 制御装置 - Google Patents
制御装置Info
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- JP2001282524A JP2001282524A JP2000099019A JP2000099019A JP2001282524A JP 2001282524 A JP2001282524 A JP 2001282524A JP 2000099019 A JP2000099019 A JP 2000099019A JP 2000099019 A JP2000099019 A JP 2000099019A JP 2001282524 A JP2001282524 A JP 2001282524A
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Abstract
(57)【要約】
【課題】 必要に応じて各種動作プログラムを簡単に追
加して希望の動作プログラムを作動させることができる
制御装置を提供する。 【解決手段】 各機器の動作プログラムを記憶するフラ
ッシュメモリ４に拡張バス１０を介してＲＯＭボード用
コネクタ１１を接続し、このＲＯＭボード用コネクタ１
１にＲＯＭボード１２が装着されると、ＲＯＭボード上
のＲＯＭ１２ａをアクティブにすると同時にフラッシュ
メモリ４のアドレスを新たに割り付けるように構成して
いるため、各種プログラムをそれぞれＲＯＭボード上の
ＲＯＭ１２ａに書き込んでおくことにより、必要に応じ
てＲＯＭボード１２を装着すればよく、装置をコンパク
トにすることができる。また、フラッシュメモリ４のプ
ログラムを修正追加する際に、フラッシュメモリ４を制
御装置から取り外す必要がないばかりか、各機器の制御
装置の設置場所にはＲＯＭボード１２や汎用のプログラ
ム装置を持ち込むだけでよく、現場作業に適した装置を
提供できる。
加して希望の動作プログラムを作動させることができる
制御装置を提供する。 【解決手段】 各機器の動作プログラムを記憶するフラ
ッシュメモリ４に拡張バス１０を介してＲＯＭボード用
コネクタ１１を接続し、このＲＯＭボード用コネクタ１
１にＲＯＭボード１２が装着されると、ＲＯＭボード上
のＲＯＭ１２ａをアクティブにすると同時にフラッシュ
メモリ４のアドレスを新たに割り付けるように構成して
いるため、各種プログラムをそれぞれＲＯＭボード上の
ＲＯＭ１２ａに書き込んでおくことにより、必要に応じ
てＲＯＭボード１２を装着すればよく、装置をコンパク
トにすることができる。また、フラッシュメモリ４のプ
ログラムを修正追加する際に、フラッシュメモリ４を制
御装置から取り外す必要がないばかりか、各機器の制御
装置の設置場所にはＲＯＭボード１２や汎用のプログラ
ム装置を持ち込むだけでよく、現場作業に適した装置を
提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、各種機器の駆動を
制御する制御装置であって、各種機器を駆動する動作プ
ログラムを記憶する領域を持つフラッシュメモリを備
え、動作プログラムロード用プログラム、そのデバッグ
用プログラム、データ転送用プログラム等の各種プログ
ラムを任意に追加して作動させることができる制御装置
に関する。
制御する制御装置であって、各種機器を駆動する動作プ
ログラムを記憶する領域を持つフラッシュメモリを備
え、動作プログラムロード用プログラム、そのデバッグ
用プログラム、データ転送用プログラム等の各種プログ
ラムを任意に追加して作動させることができる制御装置
に関する。
【０００２】
【従来の技術】従来、各種機器を駆動する制御装置で
は、所定の動作プログラムは電源が切断されても消去さ
れないように、ＲＯＭに記憶されており、制御装置の電
源が投入されると、ＲＯＭからこの動作プログラムが順
次呼び出されて制御装置内の演算部が作動し、各種機器
に所定の動作をさせるように構成されている。
は、所定の動作プログラムは電源が切断されても消去さ
れないように、ＲＯＭに記憶されており、制御装置の電
源が投入されると、ＲＯＭからこの動作プログラムが順
次呼び出されて制御装置内の演算部が作動し、各種機器
に所定の動作をさせるように構成されている。
【０００３】
【発明が解決しようとする課題】この種の制御装置のＲ
ＯＭには、その実装前に、専用のプログラム装置で所定
の動作プログラムを書き込まねばならないばかりか、動
作プログラムのロード、動作プログラムのデバッグ、デ
ータ転送等を行う必要のある時には、あらかじめこれら
動作を行うプログラムをＲＯＭに記憶させておかねばな
らず、ＲＯＭの個数が多くなり、制御装置が大型化する
等の欠点が生じている。また、前記欠点を除去するため
ＲＯＭに各種プログラムを書き込む代わりに、所定の記
憶領域を持つフラッシュメモリが用いられた制御装置が
開発されている。この制御装置では、動作プログラムを
記憶するためのＲＯＭは不要になり、またプログラムの
変更追加が可能となるものの、フラッシュメモリにプロ
グラムを書き込む時には、フラッシュメモリを制御装置
から取り外し、これを専用の書き込み装置に装着して書
き込み作業を行わねばならない。そのため、制御装置の
保守等を制御装置が設置された現場で行うことができ
ず、現場作業に不向きな装置となる等の欠点が生じてい
る。
ＯＭには、その実装前に、専用のプログラム装置で所定
の動作プログラムを書き込まねばならないばかりか、動
作プログラムのロード、動作プログラムのデバッグ、デ
ータ転送等を行う必要のある時には、あらかじめこれら
動作を行うプログラムをＲＯＭに記憶させておかねばな
らず、ＲＯＭの個数が多くなり、制御装置が大型化する
等の欠点が生じている。また、前記欠点を除去するため
ＲＯＭに各種プログラムを書き込む代わりに、所定の記
憶領域を持つフラッシュメモリが用いられた制御装置が
開発されている。この制御装置では、動作プログラムを
記憶するためのＲＯＭは不要になり、またプログラムの
変更追加が可能となるものの、フラッシュメモリにプロ
グラムを書き込む時には、フラッシュメモリを制御装置
から取り外し、これを専用の書き込み装置に装着して書
き込み作業を行わねばならない。そのため、制御装置の
保守等を制御装置が設置された現場で行うことができ
ず、現場作業に不向きな装置となる等の欠点が生じてい
る。
【０００４】本発明は、上記欠点の除去を目的とするも
ので、各種動作プログラムを記憶する記憶領域を持つフ
ラッシュメモリを備え、必要に応じて各種動作プログラ
ムを簡単に追加して希望の動作プログラムを作動させる
ことができる制御装置を提供しようとするものである。
ので、各種動作プログラムを記憶する記憶領域を持つフ
ラッシュメモリを備え、必要に応じて各種動作プログラ
ムを簡単に追加して希望の動作プログラムを作動させる
ことができる制御装置を提供しようとするものである。
【０００５】
【課題を解決するための手段】各種機器の駆動部に駆動
指令信号を出力する演算部と、この演算部の動作プログ
ラムを記憶する領域を持つフラッシュメモリとを備え、
このフラッシュメモリに拡張バスを介してＲＯＭボード
用コネクタを設け、このＲＯＭボード用コネクタにＲＯ
Ｍボードが装着されると、ＲＯＭボード上のＲＯＭをア
クティブにすると同時にフラッシュメモリのアドレスを
新たに割り付けるように構成されている。
指令信号を出力する演算部と、この演算部の動作プログ
ラムを記憶する領域を持つフラッシュメモリとを備え、
このフラッシュメモリに拡張バスを介してＲＯＭボード
用コネクタを設け、このＲＯＭボード用コネクタにＲＯ
Ｍボードが装着されると、ＲＯＭボード上のＲＯＭをア
クティブにすると同時にフラッシュメモリのアドレスを
新たに割り付けるように構成されている。
【０００６】また、前記演算部とＲＯＭボード上のＲＯ
Ｍおよびフラッシュメモリとの間にアドレス操作部を設
け、ＲＯＭボード用コネクタにＲＯＭボードが装着され
るか否かによりＲＯＭボード上のＲＯＭおよびフラッシ
ュメモリへの演算部からのチップセレクト信号を制御す
るように構成してもよい。
Ｍおよびフラッシュメモリとの間にアドレス操作部を設
け、ＲＯＭボード用コネクタにＲＯＭボードが装着され
るか否かによりＲＯＭボード上のＲＯＭおよびフラッシ
ュメモリへの演算部からのチップセレクト信号を制御す
るように構成してもよい。
【０００７】
【発明の実施の形態】以下、図面に基づき本発明の実施
の形態を説明する。図１において、１は各種機器の一例
のねじ検査装置２を駆動する制御装置であり、ねじ検査
装置２の各駆動部（図示せず）に駆動指令信号を出力す
る演算部３、演算部３を作動させる各種動作プログラム
を記憶する記憶領域を持つフラッシュメモリ４、フラッ
シュメモリ４と後記するＲＯＭボード１２上のＲＯＭ１
２ａとのいずれかをアクティブにするアドレス操作部
５、各種データを記憶するＲＡＭ６、各種指令信号を出
力する操作部７、表示部８、前記演算部３と各駆動部と
の間の信号を入出力する入出力部９からなっている。ま
た、前記制御装置１には拡張バス１０を介してＲＯＭボ
ード用コネクタ１１が設けられており、このＲＯＭボー
ド用コネクタ１１にはＲＯＭボード１２が１枚ごと装着
可能に構成されている。前記ＲＯＭボード１２はアドレ
ス操作部５につながるＲＯＭボード有効端子を有し、Ｒ
ＯＭボード１２がＲＯＭボード用コネクタ１１に装着さ
れると、ＲＯＭボード有効端子がＨレベルとなるように
構成されている。また、このＲＯＭボード１２上のＲＯ
Ｍ１２ａには、ねじ検査装置２を駆動する動作プログラ
ム、この動作プログラムをデバッグするためのデバッグ
用プログラム、新たな動作プログラムをロードするロー
ド用プログラム、データ転送用プログラム等各種プログ
ラムが専用の書き込み装置によりそれぞれ書き込まれて
いる。
の形態を説明する。図１において、１は各種機器の一例
のねじ検査装置２を駆動する制御装置であり、ねじ検査
装置２の各駆動部（図示せず）に駆動指令信号を出力す
る演算部３、演算部３を作動させる各種動作プログラム
を記憶する記憶領域を持つフラッシュメモリ４、フラッ
シュメモリ４と後記するＲＯＭボード１２上のＲＯＭ１
２ａとのいずれかをアクティブにするアドレス操作部
５、各種データを記憶するＲＡＭ６、各種指令信号を出
力する操作部７、表示部８、前記演算部３と各駆動部と
の間の信号を入出力する入出力部９からなっている。ま
た、前記制御装置１には拡張バス１０を介してＲＯＭボ
ード用コネクタ１１が設けられており、このＲＯＭボー
ド用コネクタ１１にはＲＯＭボード１２が１枚ごと装着
可能に構成されている。前記ＲＯＭボード１２はアドレ
ス操作部５につながるＲＯＭボード有効端子を有し、Ｒ
ＯＭボード１２がＲＯＭボード用コネクタ１１に装着さ
れると、ＲＯＭボード有効端子がＨレベルとなるように
構成されている。また、このＲＯＭボード１２上のＲＯ
Ｍ１２ａには、ねじ検査装置２を駆動する動作プログラ
ム、この動作プログラムをデバッグするためのデバッグ
用プログラム、新たな動作プログラムをロードするロー
ド用プログラム、データ転送用プログラム等各種プログ
ラムが専用の書き込み装置によりそれぞれ書き込まれて
いる。
【０００８】前記動作プログラムは、操作部７からの指
令信号を待ち、ねじ検査装置２の各駆動部を作動させる
指令信号を入出力部９に出力し、検査部２ａからの入力
信号を待って、所定のねじ検査を行うように構成されて
いる。また、デバッグ用プログラムおよびロード用プロ
グラムには、ＲＯＭ１２ａのアドレスとフラッシュメモ
リ４のアドレスとが重ならないようにフラッシュメモリ
４のアドレスを新たに割り付けるように最上位アドレス
信号を反転させる命令が組み込まれている。さらに、デ
ータ転送用プログラムはＲＡＭ６に記憶されたデータを
入出力部９に接続された汎用プログラム（図示せず）に
転送するように構成されている。
令信号を待ち、ねじ検査装置２の各駆動部を作動させる
指令信号を入出力部９に出力し、検査部２ａからの入力
信号を待って、所定のねじ検査を行うように構成されて
いる。また、デバッグ用プログラムおよびロード用プロ
グラムには、ＲＯＭ１２ａのアドレスとフラッシュメモ
リ４のアドレスとが重ならないようにフラッシュメモリ
４のアドレスを新たに割り付けるように最上位アドレス
信号を反転させる命令が組み込まれている。さらに、デ
ータ転送用プログラムはＲＡＭ６に記憶されたデータを
入出力部９に接続された汎用プログラム（図示せず）に
転送するように構成されている。
【０００９】前記演算部３は，アドレス操作部５を介し
てＲＯＭ１２ａ、フラッシュメモリ４にチップセレクト
信号を出力するように構成されており、これらのいずれ
かがアクティブになるように構成されている。また、演
算部３はＲＯＭボード１２がＲＯＭボード用コネクタ１
１に装着されている時にＲＯＭ１２ａに記憶されたプロ
グラム中に、フラッシュメモリ４へのチップセレクト信
号送信指令があると、フラッシュメモリ４のアドレスを
新たに割り付けるように最上位アドレス信号をＬレベル
からＨレベルに反転させるように構成されている。
てＲＯＭ１２ａ、フラッシュメモリ４にチップセレクト
信号を出力するように構成されており、これらのいずれ
かがアクティブになるように構成されている。また、演
算部３はＲＯＭボード１２がＲＯＭボード用コネクタ１
１に装着されている時にＲＯＭ１２ａに記憶されたプロ
グラム中に、フラッシュメモリ４へのチップセレクト信
号送信指令があると、フラッシュメモリ４のアドレスを
新たに割り付けるように最上位アドレス信号をＬレベル
からＨレベルに反転させるように構成されている。
【００１０】前記アドレス操作部５は、図２に示すよう
に論理部５ａとその出力信号をゲート信号とする第１ゲ
ート部５ｂとを有しており、論理部５ａのＳ端子はＲＯ
Ｍボード有効端子に接続され、ＲＯＭボード有効端子が
Ｈレベルになると、Ｂ端子に加わる演算部３の最上位ア
ドレス信号（Ｌレベル）の反転信号（Ｈレベル）を出力
するように構成されている。また、前記論理部５ａは、
ＲＯＭボード抜き取られてＲＯＭボード有効端子がＬレ
ベルとなっている時には、Ａ端子に加わる演算部３の最
上位アドレス信号（Ｌレベル）を出力するように構成さ
れている。前記第１ゲート部５ｂは、演算部３からのチ
ップセレクト信号を制御するように接続されており、論
理部５ａの出力信号がＨレベルの時にＡ端子に加わる演
算部３からのチップセレクト信号を遮断する一方、論理
部５ａの出力信号がＬレベルの時にはチップセレクト信
号をフラッシュメモリ選択信号としてフラッシュメモリ
４のチップセレクト端子に出力するように構成されてい
る。
に論理部５ａとその出力信号をゲート信号とする第１ゲ
ート部５ｂとを有しており、論理部５ａのＳ端子はＲＯ
Ｍボード有効端子に接続され、ＲＯＭボード有効端子が
Ｈレベルになると、Ｂ端子に加わる演算部３の最上位ア
ドレス信号（Ｌレベル）の反転信号（Ｈレベル）を出力
するように構成されている。また、前記論理部５ａは、
ＲＯＭボード抜き取られてＲＯＭボード有効端子がＬレ
ベルとなっている時には、Ａ端子に加わる演算部３の最
上位アドレス信号（Ｌレベル）を出力するように構成さ
れている。前記第１ゲート部５ｂは、演算部３からのチ
ップセレクト信号を制御するように接続されており、論
理部５ａの出力信号がＨレベルの時にＡ端子に加わる演
算部３からのチップセレクト信号を遮断する一方、論理
部５ａの出力信号がＬレベルの時にはチップセレクト信
号をフラッシュメモリ選択信号としてフラッシュメモリ
４のチップセレクト端子に出力するように構成されてい
る。
【００１１】また、前記演算部３の最上位アドレス信号
は後記する第２ゲート部１２ｂのゲート信号をなしてお
り、これがＬレベルの時、演算部３からのチップセレク
ト信号をＲＯＭボード上のＲＯＭ１２ａのチップセレク
ト端子に出力してＲＯＭ１２ａをアクティブにするよう
に構成されている。
は後記する第２ゲート部１２ｂのゲート信号をなしてお
り、これがＬレベルの時、演算部３からのチップセレク
ト信号をＲＯＭボード上のＲＯＭ１２ａのチップセレク
ト端子に出力してＲＯＭ１２ａをアクティブにするよう
に構成されている。
【００１２】上記制御装置において、フラッシュメモリ
４にねじ検査装置２の各駆動部を駆動させる動作プログ
ラムを書き込んだり、ねじ検査装置２の動作に異常があ
って動作プログラムをデバッグしたり、ＲＡＭ６に記憶
されたデータを汎用プログラム装置に転送したり、また
は新たな動作プログラムをフラッシュメモリ４にロード
したりする場合には、それぞれの動作を行うプログラム
が記憶されたＲＯＭ１２ａを持つＲＯＭボード１２がＲ
ＯＭボード用コネクタ１１に装着される。そのため、Ｒ
ＯＭボード１２のＲＯＭボード有効端子がＨレベルとな
って論理部５ａのＳ端子に加わり、論理部５ａのＢ端子
に加わる演算部３の最上位アドレス信号（Ｌレベル）の
反転信号（Ｈレベル）が論理部５ａの出力信号として第
１ゲート部５ｂに送られる。そのため、第１ゲート部５
ｂに加わる演算部３からのチップセレクト信号が遮断さ
れる。同時に、第２ゲート部１２ｂには演算部３の最上
位アドレス信号（Ｌレベル）がゲート信号として加わっ
ており、ＲＯＭボード上のＲＯＭ１２ａのチップセレク
ト端子に演算部３からのチップセレクト信号が出力され
る。そのため、このＲＯＭ１２ａは演算部３により指定
された番地の命令から順に演算部３に出力し、演算部３
はＲＯＭ１２ａに記憶された動作プログラムに従って動
作する。従って、ＲＯＭ１２ａに記憶されたプログラム
が動作プログラムロード用プログラムの時には、動作プ
ログラムがフラッシュメモリ４の先頭アドレスから順に
ロードされる。また、ＲＯＭ１２ａに記憶されたプログ
ラムが動作プログラムデバッグ用プログラムの時には、
汎用プログラム装置で動作プログラムのデバッグをする
ことができる。さらに、ＲＯＭ１２ａに記憶されたプロ
グラムがデータ転送用プログラムの時には、ＲＡＭ６に
記憶された各種データを入出力部９に接続された汎用プ
ログラム装置等に出力することができる。
４にねじ検査装置２の各駆動部を駆動させる動作プログ
ラムを書き込んだり、ねじ検査装置２の動作に異常があ
って動作プログラムをデバッグしたり、ＲＡＭ６に記憶
されたデータを汎用プログラム装置に転送したり、また
は新たな動作プログラムをフラッシュメモリ４にロード
したりする場合には、それぞれの動作を行うプログラム
が記憶されたＲＯＭ１２ａを持つＲＯＭボード１２がＲ
ＯＭボード用コネクタ１１に装着される。そのため、Ｒ
ＯＭボード１２のＲＯＭボード有効端子がＨレベルとな
って論理部５ａのＳ端子に加わり、論理部５ａのＢ端子
に加わる演算部３の最上位アドレス信号（Ｌレベル）の
反転信号（Ｈレベル）が論理部５ａの出力信号として第
１ゲート部５ｂに送られる。そのため、第１ゲート部５
ｂに加わる演算部３からのチップセレクト信号が遮断さ
れる。同時に、第２ゲート部１２ｂには演算部３の最上
位アドレス信号（Ｌレベル）がゲート信号として加わっ
ており、ＲＯＭボード上のＲＯＭ１２ａのチップセレク
ト端子に演算部３からのチップセレクト信号が出力され
る。そのため、このＲＯＭ１２ａは演算部３により指定
された番地の命令から順に演算部３に出力し、演算部３
はＲＯＭ１２ａに記憶された動作プログラムに従って動
作する。従って、ＲＯＭ１２ａに記憶されたプログラム
が動作プログラムロード用プログラムの時には、動作プ
ログラムがフラッシュメモリ４の先頭アドレスから順に
ロードされる。また、ＲＯＭ１２ａに記憶されたプログ
ラムが動作プログラムデバッグ用プログラムの時には、
汎用プログラム装置で動作プログラムのデバッグをする
ことができる。さらに、ＲＯＭ１２ａに記憶されたプロ
グラムがデータ転送用プログラムの時には、ＲＡＭ６に
記憶された各種データを入出力部９に接続された汎用プ
ログラム装置等に出力することができる。
【００１３】前記ＲＯＭボード１２がＲＯＭボード用コ
ネクタ１１に装着されている時に、ＲＯＭ１２ａに記憶
されたプログラム中、フラッシュメモリ４へのチップセ
レクト信号送信指令がある時には、演算部３の最上位ア
ドレス信号がＨレベルに反転してフラッシュメモリ４の
アドレスをＲＯＭ１２ａのアドレスと重ならないように
新たに割り付ける。同時に、この最上位アドレス信号が
反転されて論理部５ａに出力され、第１ゲート部５ｂの
Ａ端子の入力、すなわちチップセレクト信号がフラッシ
ュメモリ４に出力され、演算部３で指定された番地の内
容を読み込んだり、各種データを書き込んだりすること
ができる。その一方、前記最上位アドレス信号（Ｈレベ
ル）が第２ゲート部１２ｂに送られるので、第２ゲート
部１２ｂでＲＯＭ１２ａのチップセレクト信号は遮断さ
れる。
ネクタ１１に装着されている時に、ＲＯＭ１２ａに記憶
されたプログラム中、フラッシュメモリ４へのチップセ
レクト信号送信指令がある時には、演算部３の最上位ア
ドレス信号がＨレベルに反転してフラッシュメモリ４の
アドレスをＲＯＭ１２ａのアドレスと重ならないように
新たに割り付ける。同時に、この最上位アドレス信号が
反転されて論理部５ａに出力され、第１ゲート部５ｂの
Ａ端子の入力、すなわちチップセレクト信号がフラッシ
ュメモリ４に出力され、演算部３で指定された番地の内
容を読み込んだり、各種データを書き込んだりすること
ができる。その一方、前記最上位アドレス信号（Ｈレベ
ル）が第２ゲート部１２ｂに送られるので、第２ゲート
部１２ｂでＲＯＭ１２ａのチップセレクト信号は遮断さ
れる。
【００１４】一方、ＲＯＭボード１２がＲＯＭボード用
コネクタ１１から抜き取られていると、ＲＯＭボード１
２からＲＯＭボード有効端子がＬレベルとなっていて、
これが論理部５ａのＳ端子に加わり、演算部３の最上位
アドレス信号が論理部５ａの出力信号として第１ゲート
部５ｂに送られる。この時、前記最上位アドレス信号は
Ｌレベルであるため、演算部３からのチップセレクト信
号が第１ゲート部５ｂを通過し、フラッシュメモリ４の
チップセレクト端子に加わり、フラッシュメモリ４がア
クティブとなる。従って、フラッシュメモリ４に記憶さ
れた動作プログラムが演算部３に送られ、この動作プロ
グラムに従い各種機器が操作部７からの指令信号に基づ
き、動作することができる。
コネクタ１１から抜き取られていると、ＲＯＭボード１
２からＲＯＭボード有効端子がＬレベルとなっていて、
これが論理部５ａのＳ端子に加わり、演算部３の最上位
アドレス信号が論理部５ａの出力信号として第１ゲート
部５ｂに送られる。この時、前記最上位アドレス信号は
Ｌレベルであるため、演算部３からのチップセレクト信
号が第１ゲート部５ｂを通過し、フラッシュメモリ４の
チップセレクト端子に加わり、フラッシュメモリ４がア
クティブとなる。従って、フラッシュメモリ４に記憶さ
れた動作プログラムが演算部３に送られ、この動作プロ
グラムに従い各種機器が操作部７からの指令信号に基づ
き、動作することができる。
【００１５】
【発明の効果】以上説明したように、本発明はフラッシ
ュメモリに動作プログラムを記憶するとともに、このフ
ラッシュメモリに拡張バスを介してＲＯＭボード用コネ
クタを接続し、このＲＯＭボード用コネクタにＲＯＭボ
ードが装着されると、ＲＯＭボード上のＲＯＭをアクテ
ィブにすると同時にフラッシュメモリのアドレスを新た
に割り付けるように構成しているため、各機器を駆動す
る動作プログラム、動作プログラムのデバッグ用プログ
ラム、新たな動作プログラムのロード用プログラム、デ
ータ転送用プログラム等各種プログラムをそれぞれＲＯ
Ｍボード上のＲＯＭに書き込んでおくことにより、必要
に応じてＲＯＭボードを装着すればよく、必要なプログ
ラムが多くても制御装置内にはこれらを記憶するＲＯＭ
が不要となり、装置をコンパクトにできるばかりか、フ
ラッシュメモリに新たなプログラムを書き込む場合には
フラッシュメモリを制御装置から取り外ず必要がなく、
また専用の書き込み装置も不要となる等の利点がある。
また、本発明は制御装置の保守等の際にその設置場所に
は必要なプログラムが記憶されたＲＯＭを持つＲＯＭボ
ードや汎用のプログラム装置を持ち込むだけでよく、現
場作業に適した装置を提供できるばかりか、制御装置の
台数に拘わらず、専用プログラム装置で書き込みの要す
るＲＯＭボードはサービス員にそれぞれ１枚でよく、装
置の製造コストはもとより維持コストも安価となる等の
利点がある。
ュメモリに動作プログラムを記憶するとともに、このフ
ラッシュメモリに拡張バスを介してＲＯＭボード用コネ
クタを接続し、このＲＯＭボード用コネクタにＲＯＭボ
ードが装着されると、ＲＯＭボード上のＲＯＭをアクテ
ィブにすると同時にフラッシュメモリのアドレスを新た
に割り付けるように構成しているため、各機器を駆動す
る動作プログラム、動作プログラムのデバッグ用プログ
ラム、新たな動作プログラムのロード用プログラム、デ
ータ転送用プログラム等各種プログラムをそれぞれＲＯ
Ｍボード上のＲＯＭに書き込んでおくことにより、必要
に応じてＲＯＭボードを装着すればよく、必要なプログ
ラムが多くても制御装置内にはこれらを記憶するＲＯＭ
が不要となり、装置をコンパクトにできるばかりか、フ
ラッシュメモリに新たなプログラムを書き込む場合には
フラッシュメモリを制御装置から取り外ず必要がなく、
また専用の書き込み装置も不要となる等の利点がある。
また、本発明は制御装置の保守等の際にその設置場所に
は必要なプログラムが記憶されたＲＯＭを持つＲＯＭボ
ードや汎用のプログラム装置を持ち込むだけでよく、現
場作業に適した装置を提供できるばかりか、制御装置の
台数に拘わらず、専用プログラム装置で書き込みの要す
るＲＯＭボードはサービス員にそれぞれ１枚でよく、装
置の製造コストはもとより維持コストも安価となる等の
利点がある。
【図１】本発明に係る制御装置の概略構成図である。
【図２】本発明に係るアドレス操作部の説明図である。
１ 制御装置 ２ ねじ検査装置 ２ａ 検査部 ３ 演算部 ４ フラッシュメモリ ５ アドレス操作部 ５ａ 論理部 ５ｂ 第１ゲート部 ６ ＲＡＭ ７ 操作部 ８ 表示部 ９ 入出力部 １０ 拡張バス １１ ＲＯＭボード用コネクタ １２ ＲＯＭボード １２ａ ＲＯＭ １２ｂ 第２ゲート部
Claims (2)
- 【請求項１】 各種機器の駆動部に駆動指令信号を出力
する演算部と、この演算部の動作プログラムを記憶する
領域を持つフラッシュメモリとを備え、このフラッシュ
メモリに拡張バスを介してＲＯＭボード用コネクタを設
け、このＲＯＭボード用コネクタにＲＯＭボードが装着
されると、ＲＯＭボード上のＲＯＭをアクティブにする
と同時にフラッシュメモリのアドレスを新たに割り付け
るように構成したことを特徴とする制御装置。 - 【請求項２】 演算部とＲＯＭボード上のＲＯＭおよび
フラッシュメモリとの間にアドレス操作部を設け、ＲＯ
Ｍボード用コネクタにＲＯＭボードが装着されるか否か
によりＲＯＭボード上のＲＯＭおよびフラッシュメモリ
への演算部からのチップセレクト信号を制御するように
構成したことを特徴とする請求項１に記載の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000099019A JP2001282524A (ja) | 2000-03-31 | 2000-03-31 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000099019A JP2001282524A (ja) | 2000-03-31 | 2000-03-31 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001282524A true JP2001282524A (ja) | 2001-10-12 |
Family
ID=18613419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000099019A Pending JP2001282524A (ja) | 2000-03-31 | 2000-03-31 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001282524A (ja) |
-
2000
- 2000-03-31 JP JP2000099019A patent/JP2001282524A/ja active Pending
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