JP2001274668A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【目的】 待機モードおよび駆動モードの二つの動作モ
ードを有する半導体集積回路が待機モードから駆動モー
ドに移行するときに、擬似電源線の電位が安定するまで
に要する時間を短縮する。 【構成】 この半導体集積回路１１は、論理回路１３お
よび制御回路１５を具える。論理回路は、擬似電源線１
７およびアース線１６間の電圧で駆動する。待機モード
においては、従来の半導体集積回路の場合、断続回路が
擬似電源線に供給する電位を遮断していたため、擬似電
源線の電位は接地電位となっていた。一方、この発明の
半導体集積回路では、制御回路が擬似電源線に、電源電
位および接地電位の中間の電位を供給する。これによ
り、待機モードから駆動モードへの移行の際に、擬似電
源線での電位変化量が小さくなる。
ードを有する半導体集積回路が待機モードから駆動モー
ドに移行するときに、擬似電源線の電位が安定するまで
に要する時間を短縮する。 【構成】 この半導体集積回路１１は、論理回路１３お
よび制御回路１５を具える。論理回路は、擬似電源線１
７およびアース線１６間の電圧で駆動する。待機モード
においては、従来の半導体集積回路の場合、断続回路が
擬似電源線に供給する電位を遮断していたため、擬似電
源線の電位は接地電位となっていた。一方、この発明の
半導体集積回路では、制御回路が擬似電源線に、電源電
位および接地電位の中間の電位を供給する。これによ
り、待機モードから駆動モードへの移行の際に、擬似電
源線での電位変化量が小さくなる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関する。
に関する。
【０００２】
【従来の技術】従来、論理回路を有する半導体集積回路
の消費電力を低減させるために、論理回路に駆動電圧を
供給する駆動モードと、駆動電圧を供給しない待機モー
ドとの二つの動作モードを有する半導体集積回路が用い
られている。
の消費電力を低減させるために、論理回路に駆動電圧を
供給する駆動モードと、駆動電圧を供給しない待機モー
ドとの二つの動作モードを有する半導体集積回路が用い
られている。
【０００３】通常、このような半導体集積回路は断続回
路を有する。断続回路とは、このような二つの動作モー
ドを自動的に切り替えるための回路であり、二つのモー
ドのうち、駆動モードでは論理回路に電圧を供給し、待
機モードでは論理回路への電圧供給を遮断する。
路を有する。断続回路とは、このような二つの動作モー
ドを自動的に切り替えるための回路であり、二つのモー
ドのうち、駆動モードでは論理回路に電圧を供給し、待
機モードでは論理回路への電圧供給を遮断する。
【０００４】このような半導体集積回路によれば、長時
間に渡り演算処理が行われないときには、自動的に電圧
供給が遮断されるため、消費電力を低減することができ
る。
間に渡り演算処理が行われないときには、自動的に電圧
供給が遮断されるため、消費電力を低減することができ
る。
【０００５】ところで、文献Ｉ（「低消費電力、高速Ｌ
ＳＩ技術」、第６１頁、リアライズ社）に開示されてい
るように、半導体集積回路を、比較的高い閾値電圧のト
ランジスタと、比較的低い閾値電圧のトランジスタとで
構成する技術が一般的となっている。半導体集積回路は
ＣＭＯＳ回路で構成されることが多いため、このような
技術はマルチスレッショルドＣＭＯＳ回路技術と総称さ
れる。
ＳＩ技術」、第６１頁、リアライズ社）に開示されてい
るように、半導体集積回路を、比較的高い閾値電圧のト
ランジスタと、比較的低い閾値電圧のトランジスタとで
構成する技術が一般的となっている。半導体集積回路は
ＣＭＯＳ回路で構成されることが多いため、このような
技術はマルチスレッショルドＣＭＯＳ回路技術と総称さ
れる。
【０００６】マルチスレッショルドＣＭＯＳ（ＭＴＣＭ
ＯＳと略称する。）回路技術によれば、論理回路を比較
的低い閾値のトランジスタで構成することにより、論理
回路の駆動モードにおいて論理回路内の消費電力を低下
させると共に高速処理の実現を図っている。一方、断続
回路を比較的高い閾値のトランジスタで構成することに
より、論理回路の待機モードにおいて断続回路内のオフ
リーク電流による消費電力の低減を図っている。
ＯＳと略称する。）回路技術によれば、論理回路を比較
的低い閾値のトランジスタで構成することにより、論理
回路の駆動モードにおいて論理回路内の消費電力を低下
させると共に高速処理の実現を図っている。一方、断続
回路を比較的高い閾値のトランジスタで構成することに
より、論理回路の待機モードにおいて断続回路内のオフ
リーク電流による消費電力の低減を図っている。
【０００７】図８は、文献Ｉ等に開示された従来の半導
体集積回路の説明に供する図である。以下、図８を参照
して、従来の半導体集積回路につき説明する。
体集積回路の説明に供する図である。以下、図８を参照
して、従来の半導体集積回路につき説明する。
【０００８】図８に示すように、半導体集積回路８１
は、論理回路８３と断続回路８５とを具える。
は、論理回路８３と断続回路８５とを具える。
【０００９】この半導体集積回路８１は、文献Ｉにも示
されているように断続回路をＰチャネルトランジスタで
構成しているため、Ｐチャネルパワースイッチ型と称さ
れる。
されているように断続回路をＰチャネルトランジスタで
構成しているため、Ｐチャネルパワースイッチ型と称さ
れる。
【００１０】論理回路８３は、第１電位としての接地電
位ＶSSを供給する第１電源線８７と、擬似電源線８９と
の間に接続されている。この論理回路８３は、入力信号
に基づいて演算を行う素子や論理回路中のデータの保持
を行うラッチ素子等を有していて、様々な論理計算を行
う機能を提供する。
位ＶSSを供給する第１電源線８７と、擬似電源線８９と
の間に接続されている。この論理回路８３は、入力信号
に基づいて演算を行う素子や論理回路中のデータの保持
を行うラッチ素子等を有していて、様々な論理計算を行
う機能を提供する。
【００１１】断続回路８５は、擬似電源線８９と、第２
電位としての電源電位ＶCCを供給する第２電源線９１間
に接続されている。この断続回路８５は、擬似電源線８
９および第２電源線９１間を選択的に導通させる。すな
わち、断続回路８５は、駆動モードでは擬似電源線８９
および第２電源線９１間を導通させ、待機モードでは擬
似電源線８９および第２電源線９１間を遮断する。
電位としての電源電位ＶCCを供給する第２電源線９１間
に接続されている。この断続回路８５は、擬似電源線８
９および第２電源線９１間を選択的に導通させる。すな
わち、断続回路８５は、駆動モードでは擬似電源線８９
および第２電源線９１間を導通させ、待機モードでは擬
似電源線８９および第２電源線９１間を遮断する。
【００１２】この半導体集積回路８１では、駆動モード
において断続回路８５が導通状態となるため、論理回路
８３には電源電位ＶCCおよび接地電位ＶSSが印加され
る。一方、待機モードにおいて断続回路が非導通状態と
なるため、論理回路８３には電圧の印加がなされない。
において断続回路８５が導通状態となるため、論理回路
８３には電源電位ＶCCおよび接地電位ＶSSが印加され
る。一方、待機モードにおいて断続回路が非導通状態と
なるため、論理回路８３には電圧の印加がなされない。
【００１３】なお、この半導体集積回路８１は、図示例
とは構成が異なるが、断続回路８５をＮチャネルトラン
ジスタで構成するＮチャネルパワースイッチ型とするこ
ともできる。
とは構成が異なるが、断続回路８５をＮチャネルトラン
ジスタで構成するＮチャネルパワースイッチ型とするこ
ともできる。
【００１４】また、図示せずも、Ｎチャネルパワースイ
ッチ型の半導体集積回路にあっては、論理回路が第２電
源線および擬似電源線間に接続されていて、断続回路が
第１電源線および擬似電源線間に接続されている。
ッチ型の半導体集積回路にあっては、論理回路が第２電
源線および擬似電源線間に接続されていて、断続回路が
第１電源線および擬似電源線間に接続されている。
【００１５】よって、Ｎチャネルパワースイッチ型の半
導体集積回路では、駆動モードにおいて断続回路が導通
状態となるため、論理回路には電源電位ＶCCおよび接地
電位ＶSSが印加される。一方、待機モードにおいて断続
回路が非導通状態となるため、論理回路には電圧の印加
がなされない。
導体集積回路では、駆動モードにおいて断続回路が導通
状態となるため、論理回路には電源電位ＶCCおよび接地
電位ＶSSが印加される。一方、待機モードにおいて断続
回路が非導通状態となるため、論理回路には電圧の印加
がなされない。
【００１６】半導体集積回路を、ＭＴＣＭＯＳ回路技術
を用いて構成すると、断続回路におけるオフリークによ
る消費電力や、論理回路における消費電力を低減するこ
とができる。
を用いて構成すると、断続回路におけるオフリークによ
る消費電力や、論理回路における消費電力を低減するこ
とができる。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、待機モードにおいて擬似電源線お
よび電源線間の導通を遮断するときに、擬似電源線を電
気的に浮遊した状態としていたため、次のような現象が
生じた。
半導体集積回路では、待機モードにおいて擬似電源線お
よび電源線間の導通を遮断するときに、擬似電源線を電
気的に浮遊した状態としていたため、次のような現象が
生じた。
【００１８】すなわち、Ｐチャネルパワースイッチ型に
あっては、論理回路におけるオフリーク電流によって擬
似電源線中の電荷が時間の経過と共に放電し、擬似電源
線の電位が接地電位ＶSSとなる。また、Ｎチャネルパワ
ースイッチ型の場合も同様に、擬似電源線の電位が電源
電位ＶCCとなる。
あっては、論理回路におけるオフリーク電流によって擬
似電源線中の電荷が時間の経過と共に放電し、擬似電源
線の電位が接地電位ＶSSとなる。また、Ｎチャネルパワ
ースイッチ型の場合も同様に、擬似電源線の電位が電源
電位ＶCCとなる。
【００１９】言い換えれば、従来の半導体集積回路で
は、待機モードになる度に、論理回路に印加される電圧
が実質的にゼロになってしまう。
は、待機モードになる度に、論理回路に印加される電圧
が実質的にゼロになってしまう。
【００２０】よって、従来の半導体集積回路によれば、
待機モードから駆動モードに移行するときに、擬似電源
線を第１或いは第２電源線に導通させてから、擬似電源
線の電位が安定するまでの時間が長くなってしまう（第
１の問題点）。
待機モードから駆動モードに移行するときに、擬似電源
線を第１或いは第２電源線に導通させてから、擬似電源
線の電位が安定するまでの時間が長くなってしまう（第
１の問題点）。
【００２１】また、従来の半導体集積回路によれば、待
機モードにおいては論理回路に印加される電圧が印加さ
れないため、論理回路中のラッチ素子等のデータを保持
することができない（第２の問題点）。
機モードにおいては論理回路に印加される電圧が印加さ
れないため、論理回路中のラッチ素子等のデータを保持
することができない（第２の問題点）。
【００２２】したがって、少なくとも第１の問題点を解
決し、好ましくは第２の問題点をも解決できる半導体集
積回路の実現が望まれていた。
決し、好ましくは第２の問題点をも解決できる半導体集
積回路の実現が望まれていた。
【００２３】
【課題を解決するための手段】そこで、この発明の半導
体集積回路は、擬似電源線と、第１の電位を供給する第
１の電源線と、第１の電位と異なる第２の電位を供給す
る第２の電源線と、擬似電源線および前記第１電源線と
の間に設けられ、駆動モード及び待機モードを有する論
理回路と、擬似電源線および第２電源線の間に設けら
れ、論理回路が駆動モードの場合は擬似電源線および第
２電源線を導通させ、論理回路が待機モードの場合は第
１および第２の電位の中間電位を擬似電源線に供給する
制御回路とを具えることを特徴とする。
体集積回路は、擬似電源線と、第１の電位を供給する第
１の電源線と、第１の電位と異なる第２の電位を供給す
る第２の電源線と、擬似電源線および前記第１電源線と
の間に設けられ、駆動モード及び待機モードを有する論
理回路と、擬似電源線および第２電源線の間に設けら
れ、論理回路が駆動モードの場合は擬似電源線および第
２電源線を導通させ、論理回路が待機モードの場合は第
１および第２の電位の中間電位を擬似電源線に供給する
制御回路とを具えることを特徴とする。
【００２４】なお、第１電位および第２電位とは、当該
電位差で以て論理回路を動作させるのに充分な駆動電圧
を供給できる電位である。典型的には、これらは接地電
位および電源電位となる。
電位差で以て論理回路を動作させるのに充分な駆動電圧
を供給できる電位である。典型的には、これらは接地電
位および電源電位となる。
【００２５】この構成によれば、待機モードにおいて、
擬似電源線に第１および第２電位の中間電位を印加して
いるため、擬似電源線が変化するべき電位は中間電位お
よび第２電位の電位差となり、よって、待機モードから
駆動モードに移行する際に、擬似電源線が第２電源線に
接続されてから擬似電源線の電位が第２電位レベルで安
定するまでに要する時間を、従来の回路の場合よりも短
縮することができる。
擬似電源線に第１および第２電位の中間電位を印加して
いるため、擬似電源線が変化するべき電位は中間電位お
よび第２電位の電位差となり、よって、待機モードから
駆動モードに移行する際に、擬似電源線が第２電源線に
接続されてから擬似電源線の電位が第２電位レベルで安
定するまでに要する時間を、従来の回路の場合よりも短
縮することができる。
【００２６】また、この発明の実施に当たり、より好適
には、論理回路はラッチ素子を有し、中間電位は、論理
回路が駆動モードとなる電位と、論理回路が待機モード
となる電位との間の電位であるのが好ましい。
には、論理回路はラッチ素子を有し、中間電位は、論理
回路が駆動モードとなる電位と、論理回路が待機モード
となる電位との間の電位であるのが好ましい。
【００２７】このように、待機モードにおいて、論理回
路を駆動させるには不充分でかつ論理回路内のラッチ素
子（フリップフロップ等を含む）のデータを保持するに
は充分の電位差を当該論理回路に与えることにより、再
び駆動モードとなったときには、その前の駆動モード時
にラッチ素子が保持していたデータをそのまま利用する
ことができる。
路を駆動させるには不充分でかつ論理回路内のラッチ素
子（フリップフロップ等を含む）のデータを保持するに
は充分の電位差を当該論理回路に与えることにより、再
び駆動モードとなったときには、その前の駆動モード時
にラッチ素子が保持していたデータをそのまま利用する
ことができる。
【００２８】また、具体的な構成例として、この制御回
路は、第２電源線に接続された第１入力端子と、参照電
位を発生させる参照電位発生回路に接続された第２入力
端子と、擬似電源線に接続された出力端子と、第２入力
端子からの参照電位と擬似電源線からの擬似電源電位と
の電位差に応じた出力信号を発生する演算増幅器と、こ
の演算増幅器の出力信号に基づいて、第１入力端子およ
び擬似電源線の間の導通を制御するスイッチ部とを具え
る。
路は、第２電源線に接続された第１入力端子と、参照電
位を発生させる参照電位発生回路に接続された第２入力
端子と、擬似電源線に接続された出力端子と、第２入力
端子からの参照電位と擬似電源線からの擬似電源電位と
の電位差に応じた出力信号を発生する演算増幅器と、こ
の演算増幅器の出力信号に基づいて、第１入力端子およ
び擬似電源線の間の導通を制御するスイッチ部とを具え
る。
【００２９】この場合、演算増幅器が、擬似電源線の電
位および参照電位発生回路からの参照電位を入力し、こ
れらの電位に基づいてアナログ制御信号を出力する。ス
イッチ部は、このアナログ制御信号に基づいて第１入力
端子および擬似電源線の間の導通（すなわちこれら両者
間を流れる電流）を制御する。このようにスイッチ部に
よる導通の制御をアナログ的にすなわち連続的に調節す
ることにより、擬似電源線の電位を制御しても良い。
位および参照電位発生回路からの参照電位を入力し、こ
れらの電位に基づいてアナログ制御信号を出力する。ス
イッチ部は、このアナログ制御信号に基づいて第１入力
端子および擬似電源線の間の導通（すなわちこれら両者
間を流れる電流）を制御する。このようにスイッチ部に
よる導通の制御をアナログ的にすなわち連続的に調節す
ることにより、擬似電源線の電位を制御しても良い。
【００３０】また、別の具体的な構成例としては、この
制御回路は、第２電源線に接続された第１入力端子と、
参照電位を発生させる参照電位発生回路に接続された第
２入力端子と、擬似電源線に接続された出力端子と、第
２入力端子からの参照電位と擬似電源線からの擬似電源
電位との電位差に応じた出力信号を発生する演算増幅器
と、この演算増幅器の出力信号に基づいて、パルス幅変
調信号を発生するスイッチングパルス発生器と、このパ
ルス幅変調信号で第１入力端子および擬似電源線の間の
断続を制御するスイッチ部とを具える。
制御回路は、第２電源線に接続された第１入力端子と、
参照電位を発生させる参照電位発生回路に接続された第
２入力端子と、擬似電源線に接続された出力端子と、第
２入力端子からの参照電位と擬似電源線からの擬似電源
電位との電位差に応じた出力信号を発生する演算増幅器
と、この演算増幅器の出力信号に基づいて、パルス幅変
調信号を発生するスイッチングパルス発生器と、このパ
ルス幅変調信号で第１入力端子および擬似電源線の間の
断続を制御するスイッチ部とを具える。
【００３１】この場合、スイッチングパルス発生器が、
擬似電源線の電位と、参照電位発生回路からの参照電位
との電位差に応じたパルス幅変調信号を出力する。スイ
ッチ部は、このパルス幅変調信号に基づいて第１入力部
および擬似電源線の間の導通を制御する。このようにス
イッチ部をディジタル的にオンまたはオフするように当
該スイッチを断続させることにより擬似電源線の電位を
制御すると、上述のように抵抗値を連続的に変化させる
場合よりも、良好な電力変換効率が得られる。
擬似電源線の電位と、参照電位発生回路からの参照電位
との電位差に応じたパルス幅変調信号を出力する。スイ
ッチ部は、このパルス幅変調信号に基づいて第１入力部
および擬似電源線の間の導通を制御する。このようにス
イッチ部をディジタル的にオンまたはオフするように当
該スイッチを断続させることにより擬似電源線の電位を
制御すると、上述のように抵抗値を連続的に変化させる
場合よりも、良好な電力変換効率が得られる。
【００３２】また、上述した二つの具体的な構成例で
は、例えば、スイッチ部をＰチャネルトランジスタで構
成し、前記第１電源線を真電源線とし、および、第２電
源線をアース線としてもよい。或いは、上述した二つの
具体的な構成例では、例えば、スイッチ部をＮチャネル
トランジスタで構成し、前記第１電源線をアース線と
し、および、第２電源線を真電源線としてもよい。
は、例えば、スイッチ部をＰチャネルトランジスタで構
成し、前記第１電源線を真電源線とし、および、第２電
源線をアース線としてもよい。或いは、上述した二つの
具体的な構成例では、例えば、スイッチ部をＮチャネル
トランジスタで構成し、前記第１電源線をアース線と
し、および、第２電源線を真電源線としてもよい。
【００３３】
【発明の実施の形態】以下、図を参照して、この発明の
半導体集積回路の実施の形態につき説明する。なお、こ
の説明に用いる各図は、この発明を理解できる程度に各
構成成分の接続関係を概略的に示してあるに過ぎない。
また、各図において同様な構成成分については、同一の
番号を付して示し、その重複する説明を省略することが
ある。
半導体集積回路の実施の形態につき説明する。なお、こ
の説明に用いる各図は、この発明を理解できる程度に各
構成成分の接続関係を概略的に示してあるに過ぎない。
また、各図において同様な構成成分については、同一の
番号を付して示し、その重複する説明を省略することが
ある。
【００３４】（第１の実施の形態）図１は、第１の実施
の形態の半導体集積回路（Ｐチャネルパワースイッチ型
の回路）の構成を概略的に示す図である。
の形態の半導体集積回路（Ｐチャネルパワースイッチ型
の回路）の構成を概略的に示す図である。
【００３５】図１に示すように、この半導体集積回路１
１は、論理回路１３と、制御回路１５とを具える。
１は、論理回路１３と、制御回路１５とを具える。
【００３６】論理回路１３は、第１電位として例えば接
地電位ＶSSを供給する第１電源線（第１の実施の形態で
は、アース線１６とする。）と、擬似電源線１７とに接
続されている。
地電位ＶSSを供給する第１電源線（第１の実施の形態で
は、アース線１６とする。）と、擬似電源線１７とに接
続されている。
【００３７】制御回路１５は、擬似電源線１７と、第２
電位として例えば電源電位ＶCCを供給する第２電源線
（第１の実施の形態では真電源線１９とする。）とに接
続されている。
電位として例えば電源電位ＶCCを供給する第２電源線
（第１の実施の形態では真電源線１９とする。）とに接
続されている。
【００３８】この半導体集積回路１１は、ＭＴＣＭＯＳ
回路技術を利用していて、論理回路１３を低域値トラン
ジスタで構成すると共に制御回路１５を高閾値トランジ
スタで構成してある。ＭＴＣＭＯＳ回路技術を用いる
と、論理回路１３の処理速度を高めつつ制御回路１５に
おけるオフリーク電流を低減できる。
回路技術を利用していて、論理回路１３を低域値トラン
ジスタで構成すると共に制御回路１５を高閾値トランジ
スタで構成してある。ＭＴＣＭＯＳ回路技術を用いる
と、論理回路１３の処理速度を高めつつ制御回路１５に
おけるオフリーク電流を低減できる。
【００３９】この制御回路１５は、駆動モードおよび待
機モードの二つの動作モードを有していて、駆動モード
では擬似電源線１７および真電源線１９を導通させて
（すなわち、擬似電源線１７および真電源線１９の間を
導通させて）、電源電位ＶCCおよび接地電位ＶSSの電位
差を論理回路１３に供給する。
機モードの二つの動作モードを有していて、駆動モード
では擬似電源線１７および真電源線１９を導通させて
（すなわち、擬似電源線１７および真電源線１９の間を
導通させて）、電源電位ＶCCおよび接地電位ＶSSの電位
差を論理回路１３に供給する。
【００４０】この制御回路１５は、従来設けられていた
断続回路とは異なり、待機モードにおいて擬似電源線１
７および真電源線１９間を単純に遮断するのではなく、
擬似電源線１７を所定の電位レベルに維持する。ただ
し、この所定の電位レベルとは、電源電位ＶCCおよび接
地電位ＶSSの間の適切な電位（中間電位ＶM）である。
断続回路とは異なり、待機モードにおいて擬似電源線１
７および真電源線１９間を単純に遮断するのではなく、
擬似電源線１７を所定の電位レベルに維持する。ただ
し、この所定の電位レベルとは、電源電位ＶCCおよび接
地電位ＶSSの間の適切な電位（中間電位ＶM）である。
【００４１】図２は、この制御回路１５の具体的な構成
例を示す図である。図３は、制御回路の動作モードの説
明に供する図である。図３（Ａ）は、各動作モードにお
ける参照電位ＶREF1およびＶREF2の経時的な制御状態を
模式的に示しており、図３（Ｂ）は、それに伴う擬似電
源線の経時的な電位変化を示す。ただし、図３中の横軸
および縦軸は、それぞれ時間および電位を定性的に示す
ものである。以下、図２および図３を参照して制御回路
の構成および動作につき順次に説明する。
例を示す図である。図３は、制御回路の動作モードの説
明に供する図である。図３（Ａ）は、各動作モードにお
ける参照電位ＶREF1およびＶREF2の経時的な制御状態を
模式的に示しており、図３（Ｂ）は、それに伴う擬似電
源線の経時的な電位変化を示す。ただし、図３中の横軸
および縦軸は、それぞれ時間および電位を定性的に示す
ものである。以下、図２および図３を参照して制御回路
の構成および動作につき順次に説明する。
【００４２】図２に示す制御回路１５は、真電源線１９
に接続された第１入力端子２１と、参照電位を発生させ
る参照電位発生回路（図示せず）に接続された第２入力
端子２３と、擬似電源線１７に接続された出力端子２５
と、第２入力端子２３からの参照電位と擬似電源線１７
からの擬似電源電位との電位差に応じた出力信号を発生
する演算増幅器２７と、第１入力端子２１および擬似電
源線１７の間の導通を制御するスイッチ部としてのＰチ
ャネルトランジスタ２９とを具える。
に接続された第１入力端子２１と、参照電位を発生させ
る参照電位発生回路（図示せず）に接続された第２入力
端子２３と、擬似電源線１７に接続された出力端子２５
と、第２入力端子２３からの参照電位と擬似電源線１７
からの擬似電源電位との電位差に応じた出力信号を発生
する演算増幅器２７と、第１入力端子２１および擬似電
源線１７の間の導通を制御するスイッチ部としてのＰチ
ャネルトランジスタ２９とを具える。
【００４３】図示しない参照電位発生回路は、待機モー
ドにおいて、擬似電源線１７を電源電位ＶCCおよび接地
電位ＶSSの中間電位である一定の電位ＶM（図３（Ａ）
中ではＶREF1と同一電位）に維持するための第１の参照
電位ＶREF1を発生し、これを演算増幅器２７に供給す
る。また、この参照電位発生回路は、駆動モードにおい
て、擬似電源線１７を電源電位ＶCC（図３（Ａ）中では
ＶREF2と同一電位）に維持するための第２の参照電位Ｖ
REF2を発生し、これを演算増幅器２７に供給する。
ドにおいて、擬似電源線１７を電源電位ＶCCおよび接地
電位ＶSSの中間電位である一定の電位ＶM（図３（Ａ）
中ではＶREF1と同一電位）に維持するための第１の参照
電位ＶREF1を発生し、これを演算増幅器２７に供給す
る。また、この参照電位発生回路は、駆動モードにおい
て、擬似電源線１７を電源電位ＶCC（図３（Ａ）中では
ＶREF2と同一電位）に維持するための第２の参照電位Ｖ
REF2を発生し、これを演算増幅器２７に供給する。
【００４４】ただし、図３に示す例では、上述した中間
電位ＶMと同一電位である第１の参照電位ＶREF1と、電
源電位ＶCCと同一電位である第２の参照電位ＶREF2とを
選択的に演算増幅器２７に供給しているが、演算増幅器
２７の構成によっては同一電位としない場合があってよ
い。
電位ＶMと同一電位である第１の参照電位ＶREF1と、電
源電位ＶCCと同一電位である第２の参照電位ＶREF2とを
選択的に演算増幅器２７に供給しているが、演算増幅器
２７の構成によっては同一電位としない場合があってよ
い。
【００４５】例えば、参照電位発生回路は、演算増幅器
２７に供給される複数の参照電位Ｖ REF1およびＶREF2を
発生させる任意好適な定電圧電源と、それらの電位を切
り換える切換スイッチで構成される。この定電圧電源と
しては例えばバンドギャップ基準電圧回路を用いること
ができる。また、一般的に、この切換スイッチは、例え
ば、駆動モードにある演算回路において長時間に渡り演
算が行われないことを検出したときに、参照電位ＶREF2
を参照電位ＶREF1に切り換える機能を有する。
２７に供給される複数の参照電位Ｖ REF1およびＶREF2を
発生させる任意好適な定電圧電源と、それらの電位を切
り換える切換スイッチで構成される。この定電圧電源と
しては例えばバンドギャップ基準電圧回路を用いること
ができる。また、一般的に、この切換スイッチは、例え
ば、駆動モードにある演算回路において長時間に渡り演
算が行われないことを検出したときに、参照電位ＶREF2
を参照電位ＶREF1に切り換える機能を有する。
【００４６】演算増幅器２７は、反転入力端子３１ａお
よび非反転入力端子３１ｂを有する。反転入力端子３１
ａには参照電位ＶREF1或いはＶREF2を反転信号として入
力し、非反転入力端子３１ｂには擬似電源線１７の電位
を非反転信号として入力する。
よび非反転入力端子３１ｂを有する。反転入力端子３１
ａには参照電位ＶREF1或いはＶREF2を反転信号として入
力し、非反転入力端子３１ｂには擬似電源線１７の電位
を非反転信号として入力する。
【００４７】これにより、演算増幅器２７は、非反転信
号および反転信号の差に応じた出力信号を発生させてこ
れをＰチャネルトランジスタ２９のゲートに出力する。
号および反転信号の差に応じた出力信号を発生させてこ
れをＰチャネルトランジスタ２９のゲートに出力する。
【００４８】この非反転信号の電位が反転信号の電位よ
りも高い場合にはゲート電位が高くなるため、Ｐチャネ
ルトランジスタ２９のソースおよびドレイン間の抵抗は
大きくなる。一方、非反転信号の電位が反転信号の電位
よりも低い場合にはゲート電位が低くなるため、Ｐチャ
ネルトランジスタ２９のソースおよびドレイン間の抵抗
は小さくなる。
りも高い場合にはゲート電位が高くなるため、Ｐチャネ
ルトランジスタ２９のソースおよびドレイン間の抵抗は
大きくなる。一方、非反転信号の電位が反転信号の電位
よりも低い場合にはゲート電位が低くなるため、Ｐチャ
ネルトランジスタ２９のソースおよびドレイン間の抵抗
は小さくなる。
【００４９】したがって、図３（Ｂ）に示すように、擬
似電源線１７は、駆動モードにおいては第１の参照電位
ＶREF1と同一電位になるように制御され、待機モードに
おいては第２の参照電位ＶREF2と同一電位になるように
制御される。
似電源線１７は、駆動モードにおいては第１の参照電位
ＶREF1と同一電位になるように制御され、待機モードに
おいては第２の参照電位ＶREF2と同一電位になるように
制御される。
【００５０】よって、図１の半導体集積回路１１によれ
ば、待機モードにおいて論理回路１３に印加する電位
を、従来のような接地電位ＶSSではなく、接地電位ＶSS
および電源電位ＶCC間の中間電位ＶM（参照電位
ＶREF1）にすることができる（図３参照）。したがっ
て、待機モードから駆動モードに移行するときに、擬似
電源線１７の電位が安定するまでの時間を従来よりも短
縮することが可能となる。
ば、待機モードにおいて論理回路１３に印加する電位
を、従来のような接地電位ＶSSではなく、接地電位ＶSS
および電源電位ＶCC間の中間電位ＶM（参照電位
ＶREF1）にすることができる（図３参照）。したがっ
て、待機モードから駆動モードに移行するときに、擬似
電源線１７の電位が安定するまでの時間を従来よりも短
縮することが可能となる。
【００５１】この実施の形態の半導体集積回路１１で
は、中間電位は、論理回路１３が駆動モードとなる電位
と、論理回路１３が待機モードとなる電位との間に設定
するが好ましい。更に言うと、この中間電位を、少なく
ともラッチ素子のデータを保持できる程度の電位とする
のがよい。
は、中間電位は、論理回路１３が駆動モードとなる電位
と、論理回路１３が待機モードとなる電位との間に設定
するが好ましい。更に言うと、この中間電位を、少なく
ともラッチ素子のデータを保持できる程度の電位とする
のがよい。
【００５２】なお、ラッチ素子とは、周知の如く論理回
路中で一時的なデータの保持を行うフリップフロップ等
の素子であって、当該回路に電圧が供給されない場合に
保持データを消失してしまう素子である。
路中で一時的なデータの保持を行うフリップフロップ等
の素子であって、当該回路に電圧が供給されない場合に
保持データを消失してしまう素子である。
【００５３】このように中間電位を設定すれば、この論
理回路１３は、待機モードにおいてもデータを維持でき
る。したがって、この半導体集積回路によれば、駆動モ
ードにおいて保持していた処理データを失うことなく、
待機モードから駆動モードに移行できる。
理回路１３は、待機モードにおいてもデータを維持でき
る。したがって、この半導体集積回路によれば、駆動モ
ードにおいて保持していた処理データを失うことなく、
待機モードから駆動モードに移行できる。
【００５４】（第２の実施の形態）第１の実施の形態で
はＰチャネルパワースイッチ型の半導体集積回路の例に
つき説明したが、以下のように、Ｎチャネルパワースイ
ッチ型の半導体集積回路で実現することもできる。
はＰチャネルパワースイッチ型の半導体集積回路の例に
つき説明したが、以下のように、Ｎチャネルパワースイ
ッチ型の半導体集積回路で実現することもできる。
【００５５】図４は、第２の実施の形態の半導体集積回
路（Ｎチャネルパワースイッチ型）の概略的構成を示す
図である。以下、図４を参照して、Ｎチャネルパワース
イッチ型の半導体集積回路につき説明する。
路（Ｎチャネルパワースイッチ型）の概略的構成を示す
図である。以下、図４を参照して、Ｎチャネルパワース
イッチ型の半導体集積回路につき説明する。
【００５６】図４に示すように、この半導体集積回路４
１は、論理回路１３と、制御回路４３とを具える。
１は、論理回路１３と、制御回路４３とを具える。
【００５７】論理回路１３は、第１電位として例えば電
源電位ＶCCを供給する第１電源線（第２の実施の形態で
は真電源線である。）１９と、擬似電源線１７とに接続
されている。
源電位ＶCCを供給する第１電源線（第２の実施の形態で
は真電源線である。）１９と、擬似電源線１７とに接続
されている。
【００５８】制御回路４３は、擬似電源線１７と、第２
電位として例えば接地電位ＶSSを供給する第２電源線
（第２の実施の形態ではアース線である。）１６とに接
続されている。
電位として例えば接地電位ＶSSを供給する第２電源線
（第２の実施の形態ではアース線である。）１６とに接
続されている。
【００５９】この半導体集積回路４１では、論理回路１
３を低域値トランジスタで構成すると共に制御回路４３
を高閾値トランジスタで構成している。
３を低域値トランジスタで構成すると共に制御回路４３
を高閾値トランジスタで構成している。
【００６０】この制御回路４３は、駆動モードおよび待
機モードの二つの動作モードを有していて、駆動モード
では擬似電源線１７およびアース線１６を導通させて
（すなわち、擬似電源線１７およびアース線１６の間を
導通させて）、電源電位ＶCCおよび接地電位ＶSSの電位
差を論理回路１３に供給する。
機モードの二つの動作モードを有していて、駆動モード
では擬似電源線１７およびアース線１６を導通させて
（すなわち、擬似電源線１７およびアース線１６の間を
導通させて）、電源電位ＶCCおよび接地電位ＶSSの電位
差を論理回路１３に供給する。
【００６１】この制御回路４３は、第１の実施の形態の
制御回路と同様に、待機モードにおいて擬似電源線１７
およびアース線１６間を単純に遮断するのではなく、擬
似電源線１７を所定の電位レベルに維持する。ただし、
この所定の電位レベルとは、電源電位ＶCCおよび接地電
位ＶSSの間の電位（中間電位ＶM）である。
制御回路と同様に、待機モードにおいて擬似電源線１７
およびアース線１６間を単純に遮断するのではなく、擬
似電源線１７を所定の電位レベルに維持する。ただし、
この所定の電位レベルとは、電源電位ＶCCおよび接地電
位ＶSSの間の電位（中間電位ＶM）である。
【００６２】図５は、この制御回路４３の具体的な構成
例を示す図である。以下、図５および図３を参照してこ
の制御回路の構成および動作につき順次に説明する。
例を示す図である。以下、図５および図３を参照してこ
の制御回路の構成および動作につき順次に説明する。
【００６３】図５に示す制御回路４３は、アース線１６
に接続された第１入力端子２１と、参照電位を発生させ
る参照電位発生回路（図示せず）に接続された第２入力
端子２３と、擬似電源線１７に接続された出力端子２５
と、第２入力端子２３からの参照電位と擬似電源線１７
からの擬似電源電位との電位差に応じた出力信号を発生
する演算増幅器２７と、第１入力端子２１および擬似電
源線１７の間の導通を制御するスイッチ部としてのＮチ
ャネルトランジスタ４５とを具える。
に接続された第１入力端子２１と、参照電位を発生させ
る参照電位発生回路（図示せず）に接続された第２入力
端子２３と、擬似電源線１７に接続された出力端子２５
と、第２入力端子２３からの参照電位と擬似電源線１７
からの擬似電源電位との電位差に応じた出力信号を発生
する演算増幅器２７と、第１入力端子２１および擬似電
源線１７の間の導通を制御するスイッチ部としてのＮチ
ャネルトランジスタ４５とを具える。
【００６４】図示しない参照電位発生回路は、待機モー
ドにおいて、擬似電源線１７を電源電位ＶCCおよび接地
電位ＶSSの中間電位である一定の電位ＶM（図３（Ａ）
中ではＶREF3と同一電位）に維持するための第３の参照
電位ＶREF3を発生し、これを演算増幅器２７に供給す
る。また、参照電位発生回路は、駆動モードにおいて、
擬似電源線１７を接地電位ＶSS（図３（Ａ）中ではＶ
REF4と同一電位）に維持するための第４の参照電位Ｖ
REF4を発生し、これを演算増幅器２７に供給する。
ドにおいて、擬似電源線１７を電源電位ＶCCおよび接地
電位ＶSSの中間電位である一定の電位ＶM（図３（Ａ）
中ではＶREF3と同一電位）に維持するための第３の参照
電位ＶREF3を発生し、これを演算増幅器２７に供給す
る。また、参照電位発生回路は、駆動モードにおいて、
擬似電源線１７を接地電位ＶSS（図３（Ａ）中ではＶ
REF4と同一電位）に維持するための第４の参照電位Ｖ
REF4を発生し、これを演算増幅器２７に供給する。
【００６５】ただし、図３に示す例では、第１の実施の
形態と同様に、上述した中間電位Ｖ Mと同一電位である
第３の参照電位ＶREF3と、電源電位ＶCCと同一電位であ
る第４の参照電位ＶREF4とを選択的に演算増幅器２７に
供給しているが、演算増幅器２７の構成によっては同一
電位としない場合があってよい。
形態と同様に、上述した中間電位Ｖ Mと同一電位である
第３の参照電位ＶREF3と、電源電位ＶCCと同一電位であ
る第４の参照電位ＶREF4とを選択的に演算増幅器２７に
供給しているが、演算増幅器２７の構成によっては同一
電位としない場合があってよい。
【００６６】また、この参照電位発生回路は、第１の実
施の形態と同様に構成することができる。
施の形態と同様に構成することができる。
【００６７】演算増幅器２７は、反転入力端子３１ａお
よび非反転入力端子３１ｂを有する。反転入力端子３１
ａには擬似電源線１７の電位を非反転信号として入力
し、非反転入力端子３１ｂには参照電位ＶREF3或いはＶ
REF4を反転信号として入力する。
よび非反転入力端子３１ｂを有する。反転入力端子３１
ａには擬似電源線１７の電位を非反転信号として入力
し、非反転入力端子３１ｂには参照電位ＶREF3或いはＶ
REF4を反転信号として入力する。
【００６８】これにより、演算増幅器２７は、非反転信
号および反転信号に応じた出力信号を発生させてこれを
Ｎチャネルトランジスタ４５のゲートに出力する。
号および反転信号に応じた出力信号を発生させてこれを
Ｎチャネルトランジスタ４５のゲートに出力する。
【００６９】この非反転信号の電位が反転信号の電位よ
りも高い場合にはゲート電位が高くなるため、Ｎチャネ
ルトランジスタ４５のソースおよびドレイン間の抵抗は
大きくなる。一方、非反転信号の電位が反転信号の電位
よりも低い場合にはゲート電位が低くなるため、Ｎチャ
ネルトランジスタ４５のソースおよびドレイン間の抵抗
は小さくなる。
りも高い場合にはゲート電位が高くなるため、Ｎチャネ
ルトランジスタ４５のソースおよびドレイン間の抵抗は
大きくなる。一方、非反転信号の電位が反転信号の電位
よりも低い場合にはゲート電位が低くなるため、Ｎチャ
ネルトランジスタ４５のソースおよびドレイン間の抵抗
は小さくなる。
【００７０】したがって、図３に示すように、擬似電源
線１７は、駆動モードにおいては第３の参照電位ＶREF3
と同一電位になるように制御され、待機モードにおいて
は第４の参照電位ＶREF4と同一電位になるように制御さ
れる。
線１７は、駆動モードにおいては第３の参照電位ＶREF3
と同一電位になるように制御され、待機モードにおいて
は第４の参照電位ＶREF4と同一電位になるように制御さ
れる。
【００７１】よって、図４の半導体集積回路４１によれ
ば、待機モードにおいて論理回路１３に印加する電位
を、従来のような接地電位ＶSSではなく、接地電位ＶSS
および電源電位ＶCC間の中間電位ＶMにすることができ
る。したがって、待機モードから駆動モードに移行する
ときに、擬似電源線１７の電位が安定するまでの時間を
従来よりも短縮することが可能となる。
ば、待機モードにおいて論理回路１３に印加する電位
を、従来のような接地電位ＶSSではなく、接地電位ＶSS
および電源電位ＶCC間の中間電位ＶMにすることができ
る。したがって、待機モードから駆動モードに移行する
ときに、擬似電源線１７の電位が安定するまでの時間を
従来よりも短縮することが可能となる。
【００７２】第１の実施の形態と同じく、中間電位は、
論理回路１３が駆動モードとなる電位と、論理回路１３
が待機モードとなる電位との間に設定するが好ましい。
更に言うと、この中間電位を、少なくともラッチ素子の
データを保持できる程度の電位とするのがよい。
論理回路１３が駆動モードとなる電位と、論理回路１３
が待機モードとなる電位との間に設定するが好ましい。
更に言うと、この中間電位を、少なくともラッチ素子の
データを保持できる程度の電位とするのがよい。
【００７３】このように中間電位を設定すれば、この論
理回路１３は、待機モードにおいてもデータを維持でき
る。したがって、この半導体集積回路によれば、駆動モ
ードにおいて保持していた処理データを失うことなく駆
動モードから待機モードへ移行し、このデータを保持し
たまま、再び駆動モードへ移行することができる。
理回路１３は、待機モードにおいてもデータを維持でき
る。したがって、この半導体集積回路によれば、駆動モ
ードにおいて保持していた処理データを失うことなく駆
動モードから待機モードへ移行し、このデータを保持し
たまま、再び駆動モードへ移行することができる。
【００７４】（第３の実施の形態）第１および第２の実
施の形態では、制御回路を、擬似電源線の電位がトラン
ジスタの抵抗値変化によって制御されるリニアレギュレ
ータで構成していた。しかしながら、以下の第３の実施
の形態のごとく、擬似電源線の電位をトランジスタの断
続によって制御するスイッチングレギュレータで構成す
ることもできる。ここでは、Ｐチャネルパワースイッチ
型の半導体集積回路につき説明するが、言うまでもな
く、第２の実施の形態と同様にＮチャネルパワースイッ
チ型の半導体集積回路として構成することもできる。
施の形態では、制御回路を、擬似電源線の電位がトラン
ジスタの抵抗値変化によって制御されるリニアレギュレ
ータで構成していた。しかしながら、以下の第３の実施
の形態のごとく、擬似電源線の電位をトランジスタの断
続によって制御するスイッチングレギュレータで構成す
ることもできる。ここでは、Ｐチャネルパワースイッチ
型の半導体集積回路につき説明するが、言うまでもな
く、第２の実施の形態と同様にＮチャネルパワースイッ
チ型の半導体集積回路として構成することもできる。
【００７５】図６は、第３の実施の形態の半導体集積回
路（Ｐチャネルパワースイッチ型の回路）の構成を概略
的に示す図である。
路（Ｐチャネルパワースイッチ型の回路）の構成を概略
的に示す図である。
【００７６】図６に示すように、この半導体集積回路６
１は、論理回路１３と、制御回路６３とを具える。
１は、論理回路１３と、制御回路６３とを具える。
【００７７】第１の実施と同様に、論理回路１３はアー
ス線１６および擬似電源線１７に接続されていて、制御
回路６３は擬似電源線１７および真電源線１９に接続さ
れている。この制御回路６３は、第１の実施の制御回路
と同様の機能を果たすため、次のように構成されてい
る。
ス線１６および擬似電源線１７に接続されていて、制御
回路６３は擬似電源線１７および真電源線１９に接続さ
れている。この制御回路６３は、第１の実施の制御回路
と同様の機能を果たすため、次のように構成されてい
る。
【００７８】図７は、この制御回路６３の具体的な構成
例を示す図である。以下、図７および図３を参照して制
御回路の構成および動作につき順次に説明する。
例を示す図である。以下、図７および図３を参照して制
御回路の構成および動作につき順次に説明する。
【００７９】図７に示す制御回路６３は、真電源線１９
に接続された第１入力端子２１と、参照電位を発生させ
る参照電位発生回路（図示せず）に接続された第２入力
端子２３と、擬似電源線１７に接続された出力端子２５
と、第２入力端子２３からの参照電位と擬似電源線１７
からの擬似電源電位との電位差に応じた出力信号を発生
する演算増幅器６７と、この演算増幅器６７の出力信号
に基づいて、パルス幅変調信号を発生するスイッチング
パルス発生器６９と、このパルス幅変調信号で第１入力
端子２１および擬似電源線１７の間の断続を制御するス
イッチ部７１とを具える。
に接続された第１入力端子２１と、参照電位を発生させ
る参照電位発生回路（図示せず）に接続された第２入力
端子２３と、擬似電源線１７に接続された出力端子２５
と、第２入力端子２３からの参照電位と擬似電源線１７
からの擬似電源電位との電位差に応じた出力信号を発生
する演算増幅器６７と、この演算増幅器６７の出力信号
に基づいて、パルス幅変調信号を発生するスイッチング
パルス発生器６９と、このパルス幅変調信号で第１入力
端子２１および擬似電源線１７の間の断続を制御するス
イッチ部７１とを具える。
【００８０】このスイッチ部７１は、スイッチングパル
ス発生回路６９から出力されるパルス幅変調信号をそれ
ぞれゲート電極に入力するＰＭＯＳトランジスタ７３お
よびＮＭＯＳトランジスタ７５と、ＰＭＯＳトランジス
タ７３およびＮＭＯＳトランジスタ７５のそれぞれの一
方の主電極を一端に接続しかつ出力端２５を他端に接続
するローパスフィルタ７７とを有する。なお、ＰＭＯＳ
トランジスタ７３の他方の主電極は第１入力端２１に接
続され、ＮＭＯＳトランジスタ７５の他方の主電極はア
ース線１６に接続されている。
ス発生回路６９から出力されるパルス幅変調信号をそれ
ぞれゲート電極に入力するＰＭＯＳトランジスタ７３お
よびＮＭＯＳトランジスタ７５と、ＰＭＯＳトランジス
タ７３およびＮＭＯＳトランジスタ７５のそれぞれの一
方の主電極を一端に接続しかつ出力端２５を他端に接続
するローパスフィルタ７７とを有する。なお、ＰＭＯＳ
トランジスタ７３の他方の主電極は第１入力端２１に接
続され、ＮＭＯＳトランジスタ７５の他方の主電極はア
ース線１６に接続されている。
【００８１】図示しない参照電位発生回路は、待機モー
ドにおいて、擬似電源線１７を電源電位ＶCCおよび接地
電位ＶSSの中間電位である一定の電位ＶM（図示例では
ＶREF 1と同一電位である。）に維持するための第１の参
照電位ＶREF1を発生し、これを演算増幅器６７に入力す
る。なお、駆動モードでは、擬似電源線１７を電源電位
ＶCCに維持するための第２の参照電位ＶREF2を発生す
る。
ドにおいて、擬似電源線１７を電源電位ＶCCおよび接地
電位ＶSSの中間電位である一定の電位ＶM（図示例では
ＶREF 1と同一電位である。）に維持するための第１の参
照電位ＶREF1を発生し、これを演算増幅器６７に入力す
る。なお、駆動モードでは、擬似電源線１７を電源電位
ＶCCに維持するための第２の参照電位ＶREF2を発生す
る。
【００８２】演算増幅器６７は、反転入力端子７９ａお
よび非反転入力端子７９ｂを有する。反転入力端子７９
ａには参照電位ＶREF1或いはＶREF2を反転信号として入
力し、非反転入力端子７９ｂには擬似電源線１７の電位
を非反転信号として入力する。
よび非反転入力端子７９ｂを有する。反転入力端子７９
ａには参照電位ＶREF1或いはＶREF2を反転信号として入
力し、非反転入力端子７９ｂには擬似電源線１７の電位
を非反転信号として入力する。
【００８３】これにより、演算増幅器６７は、非反転信
号および反転信号に応じた出力信号を発生させてこれを
スイッチングパルス発生回路６９に出力する。
号および反転信号に応じた出力信号を発生させてこれを
スイッチングパルス発生回路６９に出力する。
【００８４】スイッチングパルス発生回路６９は、非反
転信号および反転信号の電位差に基づいて、パルス幅変
調信号を発生させる。このスイッチングパルス発生回路
６９は、例えば、非反転信号および反転信号の電位差に
応じてデューティ比を変化させたパルス幅変調信号を出
力する。
転信号および反転信号の電位差に基づいて、パルス幅変
調信号を発生させる。このスイッチングパルス発生回路
６９は、例えば、非反転信号および反転信号の電位差に
応じてデューティ比を変化させたパルス幅変調信号を出
力する。
【００８５】スイッチ部７１では、このパルス幅変調信
号により相補的に駆動するＰＭＯＳトランジスタ７３お
よびＮＭＯＳトランジスタ７５がローパスフィルタ７７
への出力電流を制御する。このとき、ＰＭＯＳトランジ
スタ７３およびＮＭＯＳトランジスタ７５は、擬似電源
線１７を電源電位ＶCCおよび接地電位ＶSSの一方に選択
的に導通させることにより、擬似電源線１７を所定の中
間電位ＶM（ＶREF1）に近づけていく。なお、ローパス
フィルタ７７は、擬似電源線１７との間に流れる出力電
流を平坦化するために設けられている。
号により相補的に駆動するＰＭＯＳトランジスタ７３お
よびＮＭＯＳトランジスタ７５がローパスフィルタ７７
への出力電流を制御する。このとき、ＰＭＯＳトランジ
スタ７３およびＮＭＯＳトランジスタ７５は、擬似電源
線１７を電源電位ＶCCおよび接地電位ＶSSの一方に選択
的に導通させることにより、擬似電源線１７を所定の中
間電位ＶM（ＶREF1）に近づけていく。なお、ローパス
フィルタ７７は、擬似電源線１７との間に流れる出力電
流を平坦化するために設けられている。
【００８６】このように、第１の実施の形態と同様、図
３に示すように、擬似電源線１７は、駆動モードにおい
ては第１の参照電位ＶREF1と同一電位になるように制御
され、待機モードにおいては第２の参照電位ＶREF2と同
一電位になるように制御される。
３に示すように、擬似電源線１７は、駆動モードにおい
ては第１の参照電位ＶREF1と同一電位になるように制御
され、待機モードにおいては第２の参照電位ＶREF2と同
一電位になるように制御される。
【００８７】よって、この半導体集積回路６３によれ
ば、待機モードにおいて論理回路１３に印加する電位
を、従来のような接地電位ＶSSではなく、接地電位ＶSS
および電源電位ＶCC間の中間電位ＶMにすることができ
る。したがって、待機モードから駆動モードに移行する
ときに、擬似電源線１７の電位が安定するまでの時間を
従来よりも短縮することが可能となる。
ば、待機モードにおいて論理回路１３に印加する電位
を、従来のような接地電位ＶSSではなく、接地電位ＶSS
および電源電位ＶCC間の中間電位ＶMにすることができ
る。したがって、待機モードから駆動モードに移行する
ときに、擬似電源線１７の電位が安定するまでの時間を
従来よりも短縮することが可能となる。
【００８８】しかも、通常、待機モードにおいては擬似
電源線１７の電位を電源電位ＶCCよりも接地電位ＶSSに
近い電位に維持する必要があるが、第３の実施の形態で
は、制御回路をスイッチングレギュレータで構成してあ
るので、その変換効率を高くすることができる。
電源線１７の電位を電源電位ＶCCよりも接地電位ＶSSに
近い電位に維持する必要があるが、第３の実施の形態で
は、制御回路をスイッチングレギュレータで構成してあ
るので、その変換効率を高くすることができる。
【００８９】したがって、第３の実施の形態の半導体集
積回路によれば、第１或いは第２の実施の形態の半導体
集積回路に比べて、待機モードにおける消費電力を低減
させることができる。
積回路によれば、第１或いは第２の実施の形態の半導体
集積回路に比べて、待機モードにおける消費電力を低減
させることができる。
【００９０】
【発明の効果】上述した説明から明らかなように、この
発明によれば、従来の断続回路に代えて、待機モードに
おいては第１電位および第２電位の中間電位を擬似電源
線に供給する制御回路を用いている。
発明によれば、従来の断続回路に代えて、待機モードに
おいては第１電位および第２電位の中間電位を擬似電源
線に供給する制御回路を用いている。
【００９１】このように、待機モードにおいて、擬似電
源線に第１および第２電位の中間電位を印加しているた
め、待機モードから駆動モードに移行する際に、擬似電
源線が第２電源線に接続されてから、擬似電源線が第２
電位レベルで安定するまでに要する時間を短縮すること
ができる。すなわち、前述の第１の問題点を解決でき
る。
源線に第１および第２電位の中間電位を印加しているた
め、待機モードから駆動モードに移行する際に、擬似電
源線が第２電源線に接続されてから、擬似電源線が第２
電位レベルで安定するまでに要する時間を短縮すること
ができる。すなわち、前述の第１の問題点を解決でき
る。
【００９２】また、好適例で示したように、中間電位
を、論理回路１３が駆動モードとなる電位と、論理回路
１３が待機モードとなる電位との間の電位とすることに
より、待機モードにおいて、論理回路内のラッチ素子の
データを保持することができ、再び駆動モードとなった
ときには、その前の駆動モード時にラッチ素子が保持し
ていたデータをそのまま利用することができる。すなわ
ち、前述の第２の問題点を解決できる。
を、論理回路１３が駆動モードとなる電位と、論理回路
１３が待機モードとなる電位との間の電位とすることに
より、待機モードにおいて、論理回路内のラッチ素子の
データを保持することができ、再び駆動モードとなった
ときには、その前の駆動モード時にラッチ素子が保持し
ていたデータをそのまま利用することができる。すなわ
ち、前述の第２の問題点を解決できる。
【図１】第１の実施の形態の半導体集積回路（Ｐチャネ
ルパワースイッチ型の回路）の概略的な構成を示す図で
ある。
ルパワースイッチ型の回路）の概略的な構成を示す図で
ある。
【図２】第１の実施の形態における制御回路の具体的な
構成例を示す図である。
構成例を示す図である。
【図３】制御回路の動作モードの説明に供する図であ
り、（Ａ）は各動作モードにおける参照電位の制御状
態、（Ｂ）は各動作モードにおける擬似電源線の電位変
化を示す図である。
り、（Ａ）は各動作モードにおける参照電位の制御状
態、（Ｂ）は各動作モードにおける擬似電源線の電位変
化を示す図である。
【図４】第２の実施の形態の半導体集積回路（Ｎチャネ
ルパワースイッチ型）の概略的な構成を示す図である。
ルパワースイッチ型）の概略的な構成を示す図である。
【図５】第２の実施の形態における制御回路の具体的な
構成例を示す図である。
構成例を示す図である。
【図６】第３の実施の形態の半導体集積回路（Ｐチャネ
ルパワースイッチ型の回路）の概略的な構成を示す図で
ある。
ルパワースイッチ型の回路）の概略的な構成を示す図で
ある。
【図７】第３の実施の形態における制御回路の具体的な
構成例を示す図である。
構成例を示す図である。
【図８】従来の半導体集積回路の説明に供する図であ
る。
る。
１１、４１、６１：半導体集積回路 １３：論理回路 １５、４３、６３：制御回路 １７：擬似電源線 １９：真電源線 ２１：第１入力端子 ２３：第２入力端子 ２５：出力端子 ２７、６７：演算増幅器 ２９：Ｐチャネルトランジスタ ３１ａ：反転入力端子 ３１ｂ：非反転入力端子 ４５：Ｎチャネルトランジスタ ６９：スイッチングパルス発生回路 ７１：スイッチ部 ７３：ＰＭＯＳトランジスタ ７５：ＮＭＯＳトランジスタ ７７：ローパスフィルタ ７９ａ：反転入力端子 ７９ｂ：非反転入力端子
Claims (4)
- 【請求項１】 擬似電源線と、 第１の電位を供給する第１の電源線と、 前記第１の電位と異なる第２の電位を供給する第２の電
源線と、 前記擬似電源線および前記第１電源線との間に設けら
れ、駆動モード及び待機モードを有する論理回路と、 前記擬似電源線および前記第２電源線の間に設けられ、
前記論理回路が前記駆動モードの場合は前記擬似電源線
および前記第２電源線を導通させ、前記論理回路が前記
待機モードの場合は前記第１および第２の電位の中間電
位を前記擬似電源線に供給する制御回路とを具えること
を特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、 前記論理回路はラッチ素子を有し、 前記中間電位は、前記論理回路が前記駆動モードとなる
電位と、前記論理回路が前記待機モードとなる電位との
間の電位であることを特徴とする半導体集積回路。 - 【請求項３】 請求項１に記載の半導体集積回路におい
て、 前記制御回路は、前記第２電源線に接続された第１入力
端子と、参照電位を発生させる参照電位発生回路に接続
された第２入力端子と、前記擬似電源線に接続された出
力端子と、前記第２入力端子からの参照電位と前記擬似
電源線からの擬似電源電位との電位差に応じた出力信号
を発生する演算増幅器と、該演算増幅器の出力信号に基
づいて、前記第１入力端子および前記擬似電源線の間の
導通を制御するスイッチ部とを具えることを特徴とする
半導体集積回路。 - 【請求項４】 請求項１に記載の半導体集積回路におい
て、 前記制御回路は、前記第２電源線に接続された第１入力
端子と、参照電位を発生させる参照電位発生回路に接続
された第２入力端子と、前記擬似電源線に接続された出
力端子と、前記第２入力端子からの参照電位と前記擬似
電源線からの擬似電源電位との電位差に応じた出力信号
を発生する演算増幅器と、該演算増幅器の出力信号に基
づいて、パルス幅変調信号を発生するスイッチングパル
ス発生器と、該パルス幅変調信号で前記第１入力端子お
よび前記擬似電源線の間の断続を制御するスイッチ部と
を具えることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086219A JP3602028B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路 |
| US09/610,615 US6617916B1 (en) | 2000-03-27 | 2000-07-05 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086219A JP3602028B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274668A true JP2001274668A (ja) | 2001-10-05 |
| JP3602028B2 JP3602028B2 (ja) | 2004-12-15 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000086219A Expired - Fee Related JP3602028B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617916B1 (ja) |
| JP (1) | JP3602028B2 (ja) |
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| JP2006174693A (ja) * | 2004-11-29 | 2006-06-29 | Marvell World Trade Ltd | 高い電圧供給レベルを用いた低電圧論理回路オペレーション |
| JP2013150308A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 基準電位生成回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7166934B2 (en) * | 2003-05-20 | 2007-01-23 | Nvidia Corporation | Package-based voltage control |
| US7096374B2 (en) * | 2003-05-21 | 2006-08-22 | Agilent Technologies, Inc. | Method and apparatus for defining an input state vector that achieves low power consumption in digital circuit in an idle state |
| JP4435553B2 (ja) * | 2003-12-12 | 2010-03-17 | パナソニック株式会社 | 半導体装置 |
| KR101205323B1 (ko) * | 2006-09-28 | 2012-11-27 | 삼성전자주식회사 | 리텐션 입/출력 장치를 이용하여 슬립모드를 구현하는시스템 온 칩 |
| ITMI20062294A1 (it) * | 2006-11-29 | 2008-05-30 | St Microelectronics Srl | Circuito per la generazione di segnali a modulazione di larghezza di impulso particolarmente per un sistema di ricezione satellitare |
| US9071248B2 (en) * | 2010-03-03 | 2015-06-30 | Freescale Semiconductor, Inc. | MOS transistor drain-to-gate leakage protection circuit and method therefor |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365714A (ja) | 1986-09-05 | 1988-03-24 | Nec Corp | 半導体集積回路 |
| JPH0528768A (ja) | 1991-07-24 | 1993-02-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP3163773B2 (ja) | 1992-08-31 | 2001-05-08 | 株式会社島津製作所 | 薄膜製造方法 |
| JPH06149394A (ja) | 1992-11-12 | 1994-05-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| IT1268472B1 (it) | 1993-10-22 | 1997-03-04 | St Microelectronics Srl | Convertitore buck a modalita' di funzionamento automaticamente determinata dal livello di carico |
| JP3725911B2 (ja) * | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3495787B2 (ja) * | 1994-06-30 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5629608A (en) * | 1994-12-28 | 1997-05-13 | Intel Corporation | Power regulation system for controlling voltage excursions |
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| US5616945A (en) * | 1995-10-13 | 1997-04-01 | Siliconix Incorporated | Multiple gated MOSFET for use in DC-DC converter |
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| JPH11340806A (ja) | 1998-05-25 | 1999-12-10 | Hitachi Ltd | 半導体集積回路装置 |
-
2000
- 2000-03-27 JP JP2000086219A patent/JP3602028B2/ja not_active Expired - Fee Related
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| JP2013150308A (ja) * | 2011-12-23 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 基準電位生成回路 |
| US9939835B2 (en) | 2011-12-23 | 2018-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Reference potential generation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3602028B2 (ja) | 2004-12-15 |
| US6617916B1 (en) | 2003-09-09 |
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